DE3447722A1

DE3447722A1 - Halbleiterschaltungsvorrichtung

Info

Publication number: DE3447722A1
Application number: DE19843447722
Authority: DE
Inventors: Kazuhiko Kodaira Tokio/Tokyo Kajigaya
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-12-23
Filing date: 1984-12-21
Publication date: 1985-07-04
Also published as: KR850004877A; IT8424228A0; IT1179531B; USRE36813E; JPS60134460A; JPH0682801B2; KR930000761B1; GB2152752B; GB8431412D0; GB2152752A; US4709351A; HK47990A

Description

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Beschreibung

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung, wie sie im Oberbegriff des Patentanspruches 1 näher angegeben ist. Sie bezieht sich auf eine für die Anwendung bei Halbleiterschaltungsvorrichtungen nützliche Technik und insbesondere auf eine Technik, die bei' einer Anwendung auf eine mit einem dynamischem Speicher mit wahlfreiem Zugriff (im folgenden als DRAM bezeichnet) versehene integrierte Halbleiterschaltung nützlich ist.

Die dynamischen Speicher mit wahlfreiem Zugriff (DRAMS), die den Aufbau mit "umgefalteten Bitleitungen" (folded bit line) oder den Doppel-Überschneidungen (twointersection) aufweisen, können hochintegriert sein, eine vergrößerte Kapazität haben und können gleichzeitig im Betrieb ziemlich schnell sein, so daß die Zeitspannen für das Einschreiben und Lesen verkürzt sind. In einem solchen DRAM spielt manchmal die Erniedrigung des Widerstandes der Wortleitungen einen wichtigen technischen Gesichtspunkt für das Erreichen einer hohen Geschwindigkeit. Gewöhnlich werden die Wortleitungen bei einem Herstellungsschritt gebildet, der identisch und einheitlich mit den Gate-Elektroden von Feldeffekttransistoren mit isoliertem Gate (im folgenden als MISFETs bezeichnet) beim Herstellungsvorgang ausgeführt wird. Daher müssen die Wortleitungen eine Anzahl von aufeinanderfolgenden heißen Wärmebehandlungsschritten wie z.B. der Wärmebehandlung zur Ausbildung von Source- und Draingebieten des MISFETs oder einem Schritt zum Schmelzen von Glas zur Bildung eines Zwischenschicht-Isolationsfilmes aushalten.

Weiterhin werden solche Wortleitungen typischerweise aus leitendem Material wie z.B. polykristallinem Silizium hergestellt. Das polykristalline Silizium hat jedoch den Nachteil, das sein Flächenwiderstand höher ist als derjenige von Aluminium, welches allgemein zur Herstellung von Leiterbahnen einer integrierten Halbleiterschal-

tung eingesetzt wird. Daher hat die Verwendung von polykristallinem Silizium für die Wortleitungen nachteilige Wirkung für eine Beschleunigung der Betriebsgeschwindigkeit.

Um den wesentlichen Widerstand der Wortleitungen zu reduzieren und damit die Betriebsgeschwindigkeit heraufzusetzen, ist daher früher ein DRAM vorgeschlagen worden, das die Struktur einer doppellagigen Aluminiumverdrahtung besitzt (1983, IEEE International Solid-state Circuits Conference Digest of Technical Papers, S. 226 und 227). Der DRAM mit der doppellagigen Aluminiumverdrahtung besteht insbesondere aus: einer ersten polykristallinen Siliziumschicht, die das Kapazitätselement einer Speicherzelle bildet; einer zweiten polykristallinen Siliziumschicht zum Bilden erster Wortleitungen und der Gate-Elektrode eines MISFET; einer ersten Aluminiumschicht zur Bildung der Bitleitungen; und einer zweiten Aluminiumschicht zur Bildung zweiter Wortleitungen, die sich in der gleichen Richtung wie die Ausbreitungsrichtung der ersten Wortleitungen erstrecken, 'so daß der Widerstand der ersten Wortleitungen reduziert wird. Die zweiten Wortleitungen haben die gleiche Anzahl wie die ersten Wortleitungen, und die zweiten Wortleitungen und die ersten Wortleitungen sind elektrisch miteinander über Verbindungslöcher verbunden, die in vorgegebenem Abstand in ihrem Zwischenschicht-Isolationsfilm gebildet sind, sowie über ein dazwischenliegendes leitendes Teil, das auf der ersten Aluminiumschicht gebildet ist, um die Bedeckung der zweiten Aluminiumschicht zu verbessern.

Der Erfinder hat als Ergebnis der Untersuchung dieser Technik herausgefunden, das der DRAM mit einer zweischichtigen Aluminium-Leiterbahnstruktur bei einer hochintegrierten Vorrichtung eine verminderte Zuverlässig-

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keit aufgrund von Schwierigkeiten bei der Bildung der zweiten Aluminium-Leiterbahnschicht besitzt. Bei 'Anwendung der Hochintegration und einer mehrschichtigen Verdrahtung wird für die zweite Aluminiumschicht eine bemerkenswert strenge Konstruktionsregel bei der Bildung der zweiten Wortleitungen in Übereinstimmung mit dem Abstand der ersten Wortleitungen gefordert. Insbesondere sind Schwierigkeiten bei der Verarbeitung verantwortlich dafür, daß beispielsweise ein Brechen der zweiten Aluminium-Leiterbahnen aufgrund Wachstums von Welligkeit im oberen Teil des Zwischenschicht-Isolationsfilmes, einer fehlerhaften Maskenausrichtung, eines Kurzschlusses zwischen benachbart liegenden zweiten Aluminium-Leiterbahnen aufgrund schlechter Musterausbildung oder schlechter Verbindungen zwischen den ersten und den zweiten Aluminium-Leiterbahnen auftritt. Obgleich sich die voranstehenden Aussagen auf DRAMs richten, soll doch erwähnt werden, daß ähnliche Schwierigkeiten bei anderen Arten von Halbleiterspeichern auftreten.

Aufgabe der vorliegenden Erfindung ist dementsprechend, eine Technik anzugeben, mit der die Zuverlässigkeit eines Halbleiterspeichers verbessert werden kann. Dabei ist es Ziel der Erfindung, eine Technik anzugeben, mit der man einen hohen Integrationsgrad bei einem Halbleiterspeicher erreicht, ohne daß unerwünschte Leiterbahn-Verzögerungen geschaffen werden.

Diese Aufgabe wird bei einer im Oberbegriff des Patentanspruches 1 angegebenen Halbleiterschaltungsvorrichtung mit dem im kennzeichnenden Teil dieses Anspruches angegebenen Merkmalen gelöst.

Weitere, vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Bei der erfindungsgemäßen Halbleiterschaltungsvorrichtung ist in einem vorbestimmten Teil eines Speicherzellenfeldes ein Dekoder angeordnet, der mit dem Ausgangsteil des Speicherzellenfeldes zum Auswählen von Wortleitungen

verbunden ist. Signalleitungen, deren Widerstand kleiner ist als jener der Wortleitungen (z.B. Signalleitungen, die aus Aluminium gebildet sind) sind im Eingangsteil des Dekoders angeordnet, wobei jede der Signalleitungen für eine vorgegebene Anzahl von Wortleitungen vorgesehen ist. Durch die Anwendung solcher Signalleitungen (sie erfordern keine 1-zu-1-Korrespondenz bezüglich der Wortleitungen) können die Schwierigkeiten bei der Herstellung eines Speichers mit einer doppelschichtigen Aluminium-Verdrahtung verhindert und die Zuverlässigkeit erhöht werden, indem die Konstruktionsregeln zur Bildung der Aluminium-Signalleitungen im Vergleich zu der früheren Technik der doppelschichtigen Aluminiumverdrahtung herabgesetzt werden.

Im folgenden wird die Erfindung anhand der in den Figuren dargestellten Ausführungsbeispiele beschrieben und näher erläutert.

Figur 1 zeigt schematisch eine Draufsicht auf ein DRAM zur Erläuterung des Ausführungsbei-Spieles I der vorliegenden Erfindung;

Figur 2 ist ein Ersatzschaltbild für den wesentlichen Teil des DRAM zur Erläuterung des Ausführungsbeispieles I der Erfindung; Figur 3 ist eine Draufsicht auf den wesentlichen Teil der Speicherzellenfelder um das Aus

führungsbeispiel I der vorliegenden Erfindung zu erläutern, und die Figuren 3A bis 3D zeigen Schritte zur Herstellung des Ausführungsbeispieles der Figur 3; Figur 4 zeigt einen Querschnitt entlang der Linie

IV-IV der Figur 3 durch den wesentlichen Teil der Schaltung;

Figuren zeigen Draufsichten auf die wesentlichen 5+6 Teile des X-Dekoders I zur Erläuterung des Ausführungsbeispieles I der vorliegenden

Erfindung, die Figuren 5A und 6A sind den

Figuren 5 und 6 entsprechende Darstellungen, die die für die verschiedenen Schichten verwendeten Materialien zeigen;

Figur 7 zeigt eine Draufsicht auf den wesentlichen Teil des X-Dekoders II zur Erläuterung des Ausführungsbeispieles I der vorliegenden Erfindung, und die Figuren 7A bis 7D zeigen Schritte zur Bildung des Ausführungsbeispieles der Figur 3;

Figur 8 zeigt in einer schematischen Draufsicht den

DRAM zur Erläuterung des Ausführungsbeispiels II der vorliegenden Erfindung;

Figuren zeigen in schematischen Draufsichten den DRAM

9+10 zur Erläuterung des Ausführungsbeispieles III der Erfindung; und

Figur 11 stellt in einem Layout die Beziehungen zwischen den Figuren 3, 5, 6 und 7 dar.

Die Erfindung wird nun im einzelnen in Verbindung mit ihren Ausführungsbeispielen beschrieben.

Äusführungsbeispiel I:

Die Figur 1 zeigt in einer schematischen Draufsicht das Layout-Muster des DRAM, der den Aufbau mit umgefalteten Bitleitungen (folded bit line) besitzt, um das Ausführungsbeispiel I der Erfindung zu erläutern. Das vorliegende Ausführungsbeispiel wird im Zusammenhang mit dem sogenannten "Acht-Matten-DRAM" (eight mat type DRAM) beschrieben, bei dem das Speicherzellenfeld in acht Felder in einer integrierten Halbleiterschaltungsvorrichtung aufgeteilt ist.

In den Figuren der Ausführungsbeispiele sind diejenigen Teile, die die gleichen Funktionen haben, mit den gleichen Bezugszeichen versehen, und sie werden daher nicht wiederholt erläutert.

Bei der Figur 1 bezeichnet das Bezugszeichen 1 den DRAM, der eine Speicherfunktion besitzt. Mit dem Bezugszeichen 2 sind Speicherzellenfelder (M-ARY) bezeichnet, die in dem zentralen Teil des DRAM angeordnet sind, um damit den DRAM 1 aufzubauen. Die Speicherzellenfelder 2 sind aus einer Mehrzahl von Zeilen und Spalten mit Speicherzellen aufgebaut, von denen jede aus einer Reihenschaltung eines Kapazitätselementes (d.h. einem Kondensator) C_M zum Speichern von Ladungen für Daten und einem Schaltelement (MISFET) Q aufgebaut ist. Weiterhin sind die Speicherzellenfelder 2 in Spalten (M-ARY₁ bis M-ARY. und M-ARYn bis M-ARYg) angeordnet, um Speicherzellenfeld-Spalten zu bilden, übrigens hat ein DRAM 1, der das illustrierte "Acht-Matten"-System besitzt, im Vergleich zu einem DRAM, der nicht in diesem System aufgebaut ist, viel kürzere Wortleitungen bezüglich der Ausdehnung in Spaltenrichtung von einem später beschriebenen X-Dekoder II über.das Speicherzellenfeld 2. Daher führt die Anwendung der vorliegenden Erfindung im Zusammenhang mit einem System wie dem dargestellten "Acht-Matten"-System - auch wenn dies nicht notwendig ist - zu einer Herabsetzung des Widerstandes der Wortleitungen.

Das Bezugszeichen 3 der Figur 1 bezeichnet Pseudozellen - (dummy cell) Felder (D-ARY), die entlang den einen, in Zeilenrichtung gesehenen Endteilen der Speicherzellenfelder 2 angeordnet sind, um damit den DRAM 1 zu bilden. Die Pseudozellenfeider 3 sind in konventioneller Weise aus einer Anzahl von Spalten mit Pseudozellen aufgebaut, von denen jede aus einem Kapazitätselement C_ß zum Speichern von Ladungen zum Beurteilen der in der Speicherzelle gespeicherten Information, aus einem Schaltelement (MISFET) Q und aus einem LÖsch-MISFET zum Löschen der in dem Kapazitätselement C- gespeicherten Ladungen aufgebaut. Mit dem Bezugszeichen 4 sind Leseverstärker (SA) bezeichnet, die an den in Zeilenrichtung gesehenen anderen Endteilen der Speicherzellenfelder 2 angeordnet sind. Die Leseverstärker 4 sind in konventio-

neiler Weise aufgebaut/ um die Differenz zwischen den Ladungen, die in den Kapazitätselementen C_M der Speicherzellen und den Kapazitätselementen C_ der Pseudozellen jeweils gespeichert sind, über die jeweiligen Schaltelemente Q und Q und die Bitleitungen, die sich in Zeilenrichtung durch die Speicherzellenfelder 2 erstrecken, zu verstärken. Mit dem Bezugszeichen 5 ist ein X-Dekoder I (X-Dec I) bezeichnet, der an den einen Endteilen der einzelnen Speicherzellenspalten angeordnet ist. Der ΧΙΟ Dekoder I ist elektrisch über einen später beschriebenen X-Dekoder II mit einer aus der vorgegebenen Anzahl von Wortleitungen verbunden und dazu geeignet, eine der Signalleitungen auszuwählen, die sich in der gleichen Richtung erstrecken wie die Wortleitungen. Mit dem Bezugszeichen sind X-Dekoder II (X-Dec II) bezeichnet, die an den einen, in Spaltenrichtung gesehenen Endteilen der Speicherzellenfelder 2 angeordnet sind, d.h. sie liegen zwischen den vorgegebenen Speicherzellenfeldern 2 der Spalten von Speicherzellenfeldern. Die X-Dekoder II sind dazu geeignet, elektrisch eine Signalleitung, die sich von dem Ausgangsteil des X-Dekoders I 5 erstreckt, mit einer vorgegebenen Anzahl von Wortleitungen zu verbinden, die mit einem Ausgangsteil des X-Dekoders II verbunden sind. Mit dem Bezugszeichen 7 ist ein Y-Dekoder (Y-Dec) bezeichnet, der zwischen den Spalten von Speicherzellenfeldern angeordnet ist. Der Y-Dekoder 7 ist geeignet, eine einzelne, vorgegebene Bitleitung.von den Bitleitungen auszuwählen, die sich in Zeilenrichtung von seinen beiden Endteilen über das einzelne Speicherzellenfeld 2 erstrecken. Mit dem Bezugszeichen 8 sind allgemein periphere Schaltungen bezeichnet, die an den oberen und unteren Endteilen des DRAM 1 angeordnet sind. Mit dem Bezugszeichen ist ein Hauptverstärker bezeichnet, der zwischen den peripher en Schaltungen 8 im oberen Endteil angeordnet ist. Mit dem Bezugszeichen 10 sind externe Anschlüsse (d.h. Anschlußflecken) bezeichnet, die an den oberen und unteren Endteilen des DRAM 1 angeordnet sind.

Da solche periphere Schaltungen für DRAMs gut bekannt sind und sie nicht einen Teil der vorliegenden Erfindung darstellen, werden sie nicht im einzelnen dargestellt. Zum Zwecke allgemeiner Information wird jedoch bemerkt, daß solche peripheren Schaltungen einen Adressenpuffer umfassen können, der externe Adressensignale über externe Anschlüsse (d.h. Anschlußflecken) 10 empfängt, und der interne komplementäre Adressensignale A—■=- bis A Q usw. für die Dekoder erzeugt. Ein Dateneingangspuffer und ein Datenausgangspuffer können ebenfalls vorgesehen sein, um Ausgangssignale des Hauptverstärkers 9 zu empfangen und ein Datensignal abzugeben, das dem externen Anschluß 10 zugeführt wird. Die peripheren Schaltungen können weiter einen Taktgenerator umfassen, der Steuersignale wie z.B. ein externes RAS-Signal (Z.eilenadressenabtastsignal, row address strobe), ein externes CAS-Signal (Spaltenadressenabtastsignal) und ein externes WE-Signal (schreibfreigabesignal) empfängt, und der Taktsignale Φ , RAS₀ usw. zum Steuern der Operationen der Dekoder, Leseverstärker, Hauptverstärker, Adressenpuffer, Dateneingangspuffer und Datenausgangspuffer erzeugt. Ferner kann allgemein ein Rückwärts-Vorspannungsgenerator vorgesehen sein, der eine positive Versorgungsspannung V empfängt und eine negative Vorspannung für das Halbleitersubstrat erzeugt. Schließlich ist es, falls es gewünscht wird, möglich, eine selbsttätige Wiederauffrischschaltung (auto refresh-Schaltung) und eine Datenausgangssteuerschaltung (Datenausgangs-Controller) zu der peripheren Schaltung 8 hinzuzufügen, um einen autor-refresh-Vorgang und eine Teilbyte-Operation (nibble operation) in dem DRAM in bekannter Weise auszuführen.

Es werden nun der X-Dekoder I, die X-Dekoder II und die Speicherzellenfelder in Zusammenhang mit ihrem spezifischen Aufbau beschrieben. Das vorliegende Ausführungs-

beispiel wird übrigens für einen Fall beschrieben, bei dem eine sich von dem X-Dekoder I zu den X-Dekodern II erstreckende Signalleitung für zwei Wortleitungen vorgesehen ist, die in den Speicherzellenfeldern angeordnet sind.

Die Figur 2 ist ein Ersatzschaltbild eines wesentlichen Teiles des DRAM und dient zur Erläuterung des Ausführungsbeispiels I der Erfindung.

In der Figur 2 werden zunächst die Speicherzellenfelder 2 beschrieben. Mit den Bezugszeichen M...., M„.. usw. sind Speicherzellen bezeichnet, von denen jede aus einer Reihenschaltung eines MISFETs Q_M, der als Schaltelement dient und einem Kapazitätselement C zum Speichern von Ladungen für Informationen aufgebaut ist. Mit den Bezugszeichen BL.., BL₂ usw. sind Bitleitungen bezeichnet, die sich in vorgegebenem Abstand in Zeilenrichtung über die Speicherzellenfelder 2 erstrecken und die elektrisch mit einen Endteilen von vorgegebenen MISFETs Q verbunden sind. Mit den Bezugszeichen WL₁ , WL,, usw. sind Wortleitungen bezeichnet, die sich in vorgegebenem Abstand in Spaltenrichtung über die Speicherzellenfelder 2 erstrecken und die elektrisch mit den Gate-Elektroden von bestimmten der MISFETs Q verbunden sind, um die MISFETs Q_M "AN" oder "AUS" zu schalten. Diese Wortleitungen WL sind elektrisch mit den Signalleitungen Φ₁, Φ- verbunden, die in den in Spaltenrichtung aneinandergrenzenden Speicherzellenfeldern angeordnet sind und die sich in Spaltenrichtung der Spalten der Speicherzellenfelder erstrecken.

Es wird nun der X-Dekoder I 5 beschrieben. Die Bezugszeichen RAS₂ bezeichnen RAS₃-VOrlade-Signalanschlüsse. Mit V_, sind die V__,-Spannungsanschlüsse (d.h. die Spannungsversorgungsanschlüsse) bezeichnet. Die Bezugszeichen a .. bezeichnen einen a --Adressensignalanschluß; das Bezugszeichen a - einen a ..-Adressensignaleingang; 5 das Bezugszeichen a ~ einen ax^-Adress'ensignalanschluß;

das Bezugszeichen a ₃ einen a ₃ - Adressensignalanschluß; das Bezugszeichen a . einen a . - Adressensignalanschluß; das Bezugszeichen a _ς einen a ₅ - Adressensignalanschluß; das Bezugszeichen a _g einen a~T - Adressensignalanschluß; das Bezugszeichen a ₇ einen a ^ - Adressensignalanschluß; das Bezugszeichen a q einen a g - Adressensignalanschluß. Mit Φ ist ein Φ - Auswahltaktsignalanschluß zum Auswählen der Wortleitungen WL bezeichnet. Diese Adressensignalanschlüsse und der Taktsignalanschluß empfangen Signale von dem Adressenpuffer bzw. dem Taktgenerator der peripheren Schaltung 8. Die Bezugszeichen 0_σ[-~ und Q ■, Q_s51 und Qgr-T sowie Qo₅₂ ^^^s ®ckr bezeichnen alle Schalt-MISPETs. Die Bezugszeichen Q ₅₁, Q und Q_p52 bezeichnen Vorlade-MISPETs. Die Bezugszeichen Q_, bezeichnen Abschneide-MISFETs. Die Bezugszeichen O₅- und Qm₅₂ bezeichenn Ubertragungs-MISFETs für den Ausgangsteil des X-Dekoders I 5.

Die Bezugszeichen Φ.. und Φ_ bezeichnen Signalleitungen, die sich von den Ausgangsteilen der übertragungs-MISFETs Qm₅₁ und Qm₅₂ erstrecken, d.h. von dem Ausgangsteil des X-Dekoders I 5 zu dem Eingangsteil des X-Dekoders II 6, um Auswahltaktsignale Φ _Q und; Φ _Q , die von dem X-Dekoder I 5 aus den Auswahltaktsignalen dekodiert werden, von dem Auswahltaktsignalanschluß Φ zu dem Eingangsteil des X-Dekoders II 6 über die Übertragungs-MISFETs Qm₅₁ ^u"d Q_T52 zu übertragen. Diese Signalleitungen, z.B. Φ.. und Φ₂, sind allen X-Dekoderh II 6 gemeinsam, die in vorgegebenen Abständen der Spalten von Speicherzellenfeldern angeordnet sind. Weiterhin ist jede der Signalleitungen Φ₁ und Φ₂ für zwei der Wortleitungen WL vorgesehen, die sich in Spaltenrichtung der Spalten von Speicherzellenfeldern erstrecken, so daß der Anordnungsabstand lockerer ist als bei der Anordnung der Wortleitungen.

Es werden nun X-Dekoder II 6 beschrieben. Das Bezugszeichen a ₀ bezeichnet einen a_xQ - Adressensignalanschluß, das Bezugszeichen a _ bezeichnet einen a _ - Adressen-

Signalanschluß. Die Bezugszeichen Qp₆₁ ^und Q_p62 bezeichnen Vorlade-MISFETs. Die Bezugszeichen Q_S6O und

bezeichnen Schalt-MISFETs. Das Bezugszeichen bezeichnet einen Schalt-MISFET, dessen einer Endteil mit der Signalleitung Φ.. und dessen anderer Endteil mit der Wortleitung WL₁ verbunden ist; das Bezugszeichen Q-,,-~ bezeichnet einen Schalt-MISFET, dessen einer Endteil mit der Signalleittfng Φ.. und dessen anderer Endteil mit der Wortleitung WL_? verbunden ist; das Bezugszeichen Qq₆₃ bezeichnet einen Schalt-MISFET, dessen einer Endteil mit der Signalleitung S>„ und dessen anderer Endteil mit der Wortleitung WL., verbunden ist; das Bezugszeichen Q_S64 bezeichnet einen Schalt-MISFET, dessen einer Endteil mit der Signalleitung Φ~ und dessen anderer Endteil mit der Wortleitung WL₄ verbunden ist und damit insgesamt einen Eingangsteil und einen Ausgangsteil des X-Dekoders II 6 bildet. In dem der X-Dekoder II 6 wie oben beschrieben auf einfache Schaltvorrichtungen zurückgreift, wird eine der Wortleitungen WL ausgewählt und elektrisch mit den Signalleitungen Φ verbunden, die diesen Wortleitungen entsprechend angeordnet sind.

Um den "EIN"-Widerstand von jedem der Schalt-MISFETs

^(QS50' ⁰SSO' ^QT51' ^QT52' ^QS61 ^{bis Q}S64^{) zu} vermindern, sind in den beiden Dekodern X-Dec I und X-Dec II Abschneide-MISFETs Q_p vorgesehen. Insbesondere wird dann, wenn die Signalleitung 45 des X-Dec II auf hohen Pegel gehoben wird, das Gate-Potential des Schalt-MISFET Q₃₆₁ auf hohen Pegel über den Abschneide-MISFET Q_ zwischen der Leitung 45 und dem MISFET Q_s61 gehoben, und es wird das Inversionsgebiet (oder das Kanalgebiet) in dem den Kanal bildenden Gebiet des MISFET Q₃₆₁ induziert. Die Gate-Kapazität zwischen der Gate-Elektrode und dem Inversionsgebiet des MISFET Q_s61 arbeitet als sogenannte Selbst-Bootstrap-Kapazität. Daher wird dann, wenn das Signal <j>1 auf hohen Pegel gehoben wird, das Gate-Potential des MISFET auf

einen verstärkten hohen Pegel angehoben. Zu dieser Zeit wird der Abschneide-MISFET Q_ automatisch abgeschaltet. Es sollte jedoch bemerkt werden,,daß die Abschneide-MISFETs Q_ für diese Erfindung nicht notwendig sind, weil die logischen Operationen der Dekoder ohne Abschneide-MISFETs erfüllt werden.

Es werden nun der X-Dekoder I, der X-Dekoder II und die Speicherfelder in Verbindung mit ihrem besonderen Aufbau beschrieben.

Die Figur 3 ist eine Draufsicht auf einen wesentlichen Teil der Speicherzellenfelder und dient zur Erläuterung des Ausführungsbeispiels I der vorliegenden Erfindung, und die Figur 4 ist ein Querschnitt, der einen wesentlichen Teil entlang der Linie IV-IV der Figur 3 zeigt.

Übrigens sind in den Draufsichten der Figuren 3 und der noch folgenden Figuren 5, 6 und 7 die Zwischenschicht-Isolationsfilme, die zwischen den einzelnen leitenden Schichten gebildet werden, nicht dargestellt, so daß man diese Figuren besser überblicken kann. Die Figuren 3A bis 3D zeigen die Schritte bei der Bildung des Beispieles der Figur 3 \jind den Aufbau der jeweiligen Schichten der Vorrichtung, sowie die in diesen Schichten verwendeten Materialien.

Bei den Figuren 3 und 4 bezeichnet das Bezugszeichen 11 ein ρ -artiges Halbleitersubstrat aus einkristallinem Silizium, mit dem der DRAM aufgebaut ist. Mit dem Bezugszeichen 12 werden Feldisolationsfilme bezeichnet, die in der Hauptoberfläche des Halbleitersubstrates 11 zwischen den mit Halbleiterelementen ausgebildeten Gebieten, z.B. Speicherzellen oder MISFETs, ausgebildet sind, um diese Halbleiterelemente elektrisch voneinander zu isolieren. Diese Feldisolationsfilme 12 können durch die wohlbekannte LOCOS-Technik (lokale Oxidation von Silizium) gebildet werden, und das vollständige Muster dieses Filmes 12 kann am besten aus der Figur 3A ersehen werden. Das Bezugszeichen 123 bezeichnet ein p-dotiertes Kanalstopper-

gebiet, das in der Hauptoberfläche des Halbleitersubstrates 11 unter den Feldisolationsfilmen 12 ausgebildet ist, um die Halbleiterelemente elektrisch zu isolieren. Das Bezugszeichen 14 bezeichnet einen Isolationsfilm (Fig. 4), der in der Hauptoberfläche des Halbleitersubstrates in den Gebieten ausgebildet ist, in denen wenigstens die Kapazitätselemente der Speicherzellen und die (obwohl nicht dargestellt) Kapazitätselemente der Pseudozellen ausgebildet werden, um die Kapazitätselemente aufzubauen. Das Bezugszeichen 15 bezeichnet eine leitende Platte, die über dem Isolationsfilm 14 und dem Feldisolationsfilm 12 in den mit den Speicherzellenfeldern 2 ausgebildeten Gebieten angeordnet ist, die sich von den Gebieten unterscheiden, die mit den MISFETs der Speicherzellen versehen sind, um so die Kapazitätselemente der Speicherzellen und der Pseudozellen zu bilden. Die leitende Platte 15 besteht aus einer ersten leitenden Schicht (im folgenden wird sie als "I-CL" (d.h. Leiterschicht) bezeichnet) des DRAM-Herstellungsprozesses und kann beispielsweise aus einem polykristallinem Siliziumf ilm bestehen (vgl. 3B) . In dem ihm ent- I sprechenden Gebiet ist das Kapazitätselement C_M der Speicherzelle auf dem Halbleitersubstrat 11, dem Isolationsfilm 14 und der Leiterplatte 15 gebildet. Das Bezugszeichen 16 bezeichnet einen Isolationsfilm (Fig. 4), der die leitende Platte 15 bedeckt, um damit die zweite leitende Schicht (sie wird im folgenden ¹¹II-CL" bezeichnet) eines später beschriebenen DRAM-Herstellungsprozesses zu isolieren. Das Bezugszeichen 17 bezeichnet einen Isolationsfilm, der in der Hauptoberfläche des Halbleitersubstrates 11 in dem sich von dem Gebiet mit der leitenden Platte unterscheidenden und mit dem MISFET auszubildenden Gebiet sowie in den Gebieten des X-Dekoders I 5 und des X-Dekoders II 6 ausgebildet ist, die mit dem MISFET zu versehen sind.

5 Der Isolationsfilm 17 wird hauptsächlich dazu verwendet,

den Gate-Isolationsfilm des MISFET zu bilden. Mit dem Bezugszeichen 18 sind Wortleitungen bezeichnet, die sich mit vorgegebenem Abstand in Spaltenrichtung oberhalb der Isolationsfilme 16 und 17 der Speicherzellenfelder 2 erstrecken, um die als Schaltelemente der Speicherzellen arbeitenden MISFETs "EIN" oder "AUS" zu schalten (vgl. Fig. 3C). Jene Wortleitungen 18 sind geeignet, um die Gate-Elektroden G der MISFETs in den mit den Speicherzellen zu versehenden Gebieten zu bilden. Jede Wortleitung 18 besteht aus der Schicht II-CL und kann beispielsweise aus einem polykristallinen Siliziumfilm 18A und einem Silizidfilm 18B aus MolybdänsiIiζid (MoSi₂) oder Tantalsilizid (TaSi₂) bestehen, die einen niedrigeren spezifischen Widerstand als der polykristalline Siliziumfilm 18A haben. Das Bezugszeichen 19 bezeichnet ein η artiges Halbleitergebiet, das in der Hauptoberfläche des Halbleitersubstrates 11 in solchen Gebieten zu beiden Seiten der Wortleitungen 18 gebildet ist, welche mit den MISFETs ausgebildet werden und als deren Gate-Elektroden G arbeiten. Das Halbleitergebiet 19 wird als das Source-• Gebiet und das Drain-Gebiet verwendet, um die MISFETs der Speicherzellen aufzubauen. Das Halbleitergebiet 19 kann mit der Technik der Ionenimplantation eines Dotierstoffes wie z.B. Arsen-Ionen hergestellt werden. Die MISFETs Q_M, die als Schaltelemente der Speicherzellen dienen, bestehen aus den Gate-Elektroden G (d.h. den Wortleitungen 18, dem Isolationsfilm 17 und dem Halbleitergebiet 19. Weiterhin besteht die Speicherzelle M aus einer Reihenschaltung des MISFET Q und des Kapazitätselementes C₁-. Das Bezugszeichen 20 bezeichnet übrigens ein Schutzringgebiet, das aus dem Feldisolationsfilm 12 in der Hauptoberfläche des Halbleitersubstrates 11 in einer das Speicherzellenfeld 2 umgebenden Weise ausgestaltet ist. Das Schutzringgebiet 20 verhindert die unnötigen Minoritätsladungsträger, die außerhalb des Speicherzellenfeldes 2 gebildet werden, daran, in es einzuwandern. Das Bezugs-

zeichen 21 bezeichnet einen Isolationsfilm, der über der Schicht II-CL gebildet ist, um diese Schicht II-CL von einer dritten leitenden Schicht (sie wird im folgenden als "III-CL" bezeichnet) des DRAM-Herstellungsprozesses elektrisch zu isolieren. Der Isolationsfilm kann aus einem Phosphorsilikat-Glas-(PSG)-Film bestehen, um das Wachsen von Welligkeiten aufgrund der vielschichtigen Verdrahtung durch das Fließen des Glases zu hemmen. Die Zeichen (α-in) bezeichnen Verbxndungs löcher, die durch selektives Entfernen der Isolationsfilme 17 und 21 über dem vorgegebenen Halbleitergebiet 19 gebildet sind, um das Halbleitergebiet 19 mit den Leiterbahnen zu verbinden, die durch eine später beschriebene leitende Schicht III-CL gebildet werden. Die Zeichen (I-III) bezeichnen Verbindungslöcher, die durch selektives Entfernen der Isolationsfilme 16 und 21 über dem vorgegebenen Teil der leitenden Platte 15, die aus der leitenden Schicht I-CL besteht, gebildet sind, um den vorgegebenen Teil der leitenden Platte 15 elektrisch mit den Leiterbahnen zu verbinden, die durch die später beschriebene leitende Schicht III-CL gebildet werden. Mit dem Bezugszeichen 22 sind Bitleitungen (d.h. BL) bezeichnet, die sich im vorgegebenen Abstand und in Zeilenrichtung über den Isolationsfilm 21 der Speicherzellenfelder 2 erstrecken und die elektrisch über Verbindungslöcher (n-III) mit dem vorgegebenen Halbleitergebiet 19 der Speicherzellen M verbunden sind, die in Zeilenrichtung angeordnet sind. Die Bitleitungen 22 bestehen aus der leitenden Schicht III-CL und können beispielsweise aus einem Aluminiumfilm bestehen (vgl. Fig. 3D) . Mit dem Bezugszeichen 23 sind Leiterbahnen bezeichnet, die über den Endteilen der leitenden Platte 15 gebildet sind und die sich in Zeilenrichtung durch die Isolationsfilme 16 und 21 erstrecken. Die Leiterbahnen 23 bestehen aus der leitenden Schicht III-CL und sind mit den Spannungsversorgungsanschlussen V_c_ verbunden. Die Leiterbahnen 23

sind elektrisch mit vorgegebenen Teilen der Leiterplatte

über Verbindungslöcher (I-III) verbunden. Das Bezugszeichen 24 bezeichnet einen Isolationsfilm, der über der leitenden Schicht III-CL gebildet ist, um die leitende Schicht III-CL von einer vierten leitenden Schicht (sie wird im folgenden "IV-CL" bezeichnet) des DRAM-Herstellungsprozesses elektrisch zu isolieren. Mit dem Bezugszeichen 25 sind Signalleitungen Φ bezeichnet, die über dem Isolationsfilm 24 der Speicherzellenfelder 2 gebildet sind und sich in vorgegebenem Abstand in Spaltenrichtung erstrecken und die mit ihrem einen Endteil mit dem Ausgangsteil des X-Dekoders I 5 und mit ihren anderen Endteilen mit dem Eingangsteil des X-Dekoders II 6 verbunden sind. Bei diesen Signalleitungen 25 ist jeweils eine für zwei Wortleitungen 18 vorgesehen und sie bestehen aus der leitenden Schicht IV-CL, z.B. aus einem Aluminiumfilm. Indem eine Signalleitung 25 für zwei Wortleitungen 18 vorgesehen ist, kann die Aufbauregel für die leitende Schicht IV-CL gelockert werden, um Minderwertigkeiten der Ausarbeitung zu reduzieren, so daß die Zuverlässigkeit des DRAM verbessert wird.

Weiterhin kann der Abstand zwischen den in Zeilenrichtung benachbarten Signalleitungen 25 einen zusätzlichen Raum erhalten um die weitenmäßige Größe der Signalleitungen 25 in ausreichendem Umfang zu halten, so daß die Signalleitungen in der Querschnittsfläche vergrößert werden und ihr Widerstand absinkt.

Die Figuren 5 und 6 sind Draufsichten und zeigen wesentliche Teile des X-Dekoders I 5 zur Erläuterung des Ausführungsbeispieles I der vorliegenden Erfindung.

Di_e Figur 5 zeigt einen Teil des Dekoders 5, der an die Signalleitungen Φ (d.h. 25) angeschlossen ist, während die Figur 6 einen Teil des Dekoders 5 zeigt, der die Schalt- und Vorlade-Transistoren umfaßt. Die Figuren 5A und 6A entsprechen den Figuren 5 und 6, sie enthalten aber Legenden, um die jeweils zur Bildung der

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verschiedenen Schichten verwendeten Materialien anzudeuten. Die Figuren 5 und 6 stehen zueinander in der in Figur 11 dargestellten Beziehung.

Mit dem Bezugszeichen 26 in Figur 5 sind Gate-Elektroden bezeichnet, die sich in Spaltenrichtung über den (nicht dargestellten) Isolationsfilm 17 in Gebieten erstrecken, die mit übertragungs-MISFETs CL, zu versehen sind, um damit die MISFETs Q„ aufzubauen. Diese Gate-Elektroden 26 bestehen aus der leitenden Schicht II-CL.

Weiterhin erstrecken sich die einen Endteile der Gate-Elektroden 26 zu einem Halbleitergebiet, das als das Source-Gebiet oder das Drain-Gebiet eines anderen MISFET (Q-J verwendet wird und sind mit ihm über Verbindungslöcher (α-ΙΙ) verbunden, die in dem Isolationsfilm 17 ausgebildet sind. Mit dem Bezugszeichen 27 sind Leiterbahnen bezeichnet, die so ausgebildet sind, daß sie sich in Zeilenrichtung über den (nicht dargestellten) Isolationsfilm 17 in den Gebieten erstrecken, die mit der Anzahl von Abschneide-MISFETs Q_c zu versehen sind, und über den dazwischenliegenden Isolationsfilm 12, um somit die Gate-Elektroden in dem mil* den MISFETs Q_c zu versehenden Gebiet aufzubauen. Diese Leiterbahnen 27 bestehen aus der leitenden Schicht II-CL und sind mit den Versorgungsspannungsanschlüssen V__c verbunden. Mit dem Bezugszeichen 28 sind Leiterbahnen bezeichnet, deren eine Endteile über Verbindungslöcher (α-ΙΙ) mit dem anderen Halbleitergebiet der beiden MISFETs (Q-.) verbunden sind und deren andere Endteile elektrisch über Verbindungslöcher (α-ΙΙ) mit einem der Anzahl von MISFETs (Qg₅₂ ^^is °-c58^ 9^einein~ samen Halbleitergebiet verbunden sind, um damit deren elektrische Verbindungen zu liefern. Die Leiterbahnen 28 bestehen aus der leitenden Schicht II-CL. Mit dem Bezugszeichen 29 ist eine Anzahl von Gate-Elektroden bezeichnet, die sich in Spaltenrichtung über den (nicht dargestellten) Isolationsfilm 17 in den Gebieten erstrecken, die mit den Schalt-MISFETs Q₀ und den Vorlade-MISFETs Q_ zu versehen

sind, um so diese MISFETs Q₀ und Q_ aufzubauen. Die

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Gate-Elektroden 19 bestehen aus der leitenden Schicht II-CL. Das Bezugszeichen 30 bezeichnet ein η -dotiertes Halbleitergebiet, das in der Hauptoberfläche des HaIbleitersubstrates an den beiden Seitenteilen der Gate-Elektoden 26 in dem mit den MISFETs Q zu versehenden Gebieten ausgebildet ist. Das Halbleitergebiet 30 wird als Source-Gebiet oder als Draingebiet zum Aufbau der MISFETs Q_T verwendet. Diese übertragungs-MISFETs Q bestehen aus den Gate-Elektroden 26, dem (nicht dargestellten) Isolationsfilm 17 und dem Halbleitergebiet 30. Das Bezugszeichen 31 bezeichnet ein η -dotiertes Halbleitergebiet, das in der Hauptoberfläche des Halbleitersubstrates 11 zu beiden Seitenteilen der Leiterbahnen (d.h. der Gate-Elektroden) 27 in den Gebieten ausgebildet ist, die mit den MISFETs Q„ zu versehen sind. Das Halbleitergebiet 31 wird als Source-Gebiet oder als Drain-Gebiet zum Aufbau der MISFETs Q verwendet. Diese Abschneide-MISFETs Q_, bestehen aus den Leiterbahnen (d.h. den Gate-Elektroden) · 27, dem (nicht dargestellten) Isolationsfilm 17 und dem Halbleitergebiet 31.

In der Figur 6 bezeichnet das Bezugszeichen 32 ein η -artiges Halbleitergebiet, das in der Hauptoberfläche des Halbleitersubstrates 11 zu beiden Seitenteilen der Gate-Elektroden 29 in den Gebieten ausgebildet ist, in denen die MISFETs Q₀ und Q_n zu bilden sind, um diese

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MISFETs Q₀ und Q aufzubauen. Diese Halbleitergebiete 3 sind einstückig mit den Source-Gebieten oder den Drain-Gebieten der MISFETs Q in Spaltenrichtung und gemeinsam mit den Source-Gebieten und den Drain-Gebieten der MISFETs Q₀ in der Zeilenrichtung aufgebaut. Die Schalt-MISFETs Q_c bestehen aus den Gate-Elektroden 29, dem (nicht dargestellten) Isolationsfilm 17 und dem Halbleitergebiet 32. Die Vorlade-MISFETs Q bestehen aus den Gate-Elektroden 29, dem (nicht dargestellten) Isolationsfilm und dem Halbleitergebiet 32. übrigens können die

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MISFETs Q_p die p-Kanal-Vorlade-MISFETs Q_p durch Bildung eines η-artigen Wannengebietes aufbauen, das sie in der Hauptoberfläche des Halbleitersubstrates umgibt, und durch Ausbilden eines solchen ρ -artigen Halbleitergebietes in dem Hauptoberflächenteil des erwähnten Wannengebietes, das als Source-Gebiet oder als Drain-Gebiet verwendet wird, so daß komplementäre MISFETs (im folgenden einfach als "CMIS" bezeichnet) zusammen mit n-Kanal-MISFETs Q_g ausgebildet werden.

Mit dem Bezugszeichen 33 (Fig. 5) sind Nebenschluß-Verbindungen bezeichnet, die über den Halbleitergebieten 30 der MISFETs Q durch den Isolationsfilm 21 gebildet sind und die elektrisch mit den Halbleitergebieten 30 über eine Anzahl von Kontaktlöchern (n-III) verbunden sind.

Diese Nebenschluß- oder Zweigleitungen 33 bestehen aus der leitenden Schicht III-CL zur Reduzierung des beträchtlichen Widerstandes der Halbleitergebiete 30. Mit dem Bezugszeichen 34 (Figur 5) sind Leiterbahnen bezeichnet, die sich in Zeilenrichtung über den vorgegebenen (nicht dargestellten) Isolationsfilm 21 erstrecken und zu denen dekodierte Auswahltaktsignale Φ _ und Φ über die Schalt-MISFETs Q_o[-~ und Cfe^ übertragen werden. Diese Leiterbahnen 34 bestehen aus der leitenden Schicht II-CL und sind elektrisch über Kontaktlöcher (p-III) mit einem Halbleitergebiet 30 eines vorgegebenen MISFET Q

verbunden. Vom Standpunkt des Layouts übrigens, sind von den Nebenschlußverbindungen 33 und den Leiterbahnen 34 jeweils einzelne, vorgegebene integriert ausgebildet. Mit dem Bezugszeichen 35 (Figuren 5 und 6) sind Leiterbahnen bezeichnet, die sich in Zeilenrichtung über den (nicht dargestellten) vorgegebenen Isolationsfilm 21 erstrecken und die mit den Spannungsanschlüssen V (auf

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Massepotential) verbunden sind. Diese Leiterbahnen 35 bestehen aus der leitenden Schicht III-CL und sind elektrisch mit dem vorgegebenen Halbleitergebiet 32' über eine Anzahl von Kontaktlöchern ti-III) verbunden. Mit dem

ZO

Bezugszeichen 36 (Fig. 6) ist eine Anzahl von Leiterbahnen bezeichnet, die sich in Zeilenrichtung über den vorgegebenen (nicht dargestellten) Isolationsfilm 21 in den Gebieten erstrecken, die mit dem MISFET Q₀ zu versehen sind und die mit den Adressensignalanschlüssen a bzw. a verbunden sind. Diese Leiterbahnen 3 6 bestehen aus der leitenden Schicht III-CL und sind elektrisch mit vorgegebenen Gate-Elektroden 29 über vorgegebene Kontaktlöcher II-III verbunden. Mit dem Bezugszeichen 37 sind Leiterbahnen bezeichnet, die sich in Zeilenrichtung über den vorgegebenen (nicht dargestellten) Isolationsfilm 21 erstrecken und die mit den Spannungsversorgungsanschlüssen V verbunden sind. Diese Leiterbahnen 37 be-

WW

stehen aus der leitenden Schicht III-CL und sind elektrisch mit dem vorgegebenen Halbleitergebiet 32 über eine Anzahl von Kontaktlöchern (d-III) verbunden. Mit dem Bezugszeichen 38 sind Leiterbahnen bezeichnet, die sich in Zeilenrichtung über den (nicht dargestellten) vorgegebenen Isolationsfilm 21 erstrecken und die mit dem Vorladesignalanschluß RAS₂ verbunden sind. Diese

Leiterbahnen 38 bestehen aus der leitenden Schicht II±-CL und sind elektrisch mit den vorgegebenen Gate-Elektroden

29 über vorgegebene Kontaktlöcher II-III verbunden.

Die Signalleitungen (Φ) 25 sind elektrisch über die Kontaktlöcher (α-HI) mit den Nebenschlußleitungen 33 und über Kontaktlöcher III-IV mit dem anderen Halbleitergebiet

30 des MISFETs Q verbunden, der als Ausgangsteil des X-Dekoders I 5 arbeitet. Die Schaltungselemente des X-Dekoders I 5, insbesondere die Übertragungs-MISFETs Q können mit der einen, für zwei Wortleitungen WL 18 vorgesehenen Signalleitung (Φ) 25 verbunden sein, so daß die für ihren Aufbau benötigte Fläche ausreichend ist. Demgegenüber kann die für den Itbertragungs-MISFET Q benötigte Fläche reduziert werden, so daß die Integration des DRAM verbessert werden kann.

Die Figur 7 zeigt in einer Draufsicht den wesentlichen Teil des X-Dekoders II zum Erläutern des Ausführungsbeispiels I der vorliegenden Erfindung. Die Figuren 7A bis 7D zeigen Schritte zur Herstellung des Ausführungsbeispieles der Figur 7 und die für die verschiedenen Schichten verwendeten Materialien.

Mit dem Bezugszeichen 39 sind in der Figur 7 (vgl. Figur 7B) Gate-Elektroden bezeichnet, die sich in Zeilenrichtung über den (nicht dargestellten) Isolationsfilm 17 in den Gebieten erstrecken, die mit den Schalt-MISFETs Q zu versehen sind, um damit diese MISFETs Q aufzubauen. Diese Gate-Elektroden 39 bestehen aus der leitenden Schicht II-CL. Weiterhin sind die einen Endteile dieser Gate-Elektroden 3 9 ausgedehnt und elektrisch über Kontaktlöcher (n-II), die in dem Isolationsfilm 17 gebildet sind, direkt mit dem einen Halbleitergebiet des anderen MISFET (Q ) verbunden. Mit dem Bezugszeichen 40 sind Leiterbahnen bezeichnet, die über dem Feldisolationsfilm 12 gebildet sind und die mit ihren einen Enden elektrisch über die Kontaktlöcher (p-II) mit dem einen Halbleitergebiet des MISFET Q₀ verbunden sind und mit ihrem anderen Ende elektrisch über Kontaktlöcher (α- II) mit dem einen Halbleitergebiet des anderen MISFET Q verbunden, der in Spaltenrichtung angeordnet ist. Diese Leiterbahnen 40 liefern elektrische Verbindungen zwischen den MISFETs Q_c, die in Spaltenrichtung angeordnet sind. Diese Leiterbahnen 40 bestehen aus der leitenden Schicht II-CL. Wie nachfolgend noch beschrieben wird, sind die Leiterbahnen 40 elektrisch mit vorgegebenen Signalleitungen (Φ) 25 über Zwischen-Leitteile verbunden, die aus der leitenden Schicht III-CL bestehen, um die Ausgangssignale, die aus dem Ausgangsteil des X-Dekoders I 5 ausgegeben werden, in den Eingangsteil des X-Dekoders II 6 einzugeben. Mit dem Bezugszeichen 41 sind Leiterbahnen bezeichnet, die sich in Zeilenrichtung über den (nicht dargestellten) Isolationsfilm 17

in den Gebieten erstrecken, die mit der Anzahl von Abschneide-MISFETs Q versehen werden sollen, sowie über den dazwischenliegenden Feldisolationsfilm 12, um.. die Gate-Elektroden in den den MISFETS Q_n bildenden Gebieten aufzubauen. Jene Leiterbahnen 41 bestehen aus der leitenden Schicht II-CL und sind mit den Spannungsversorgungsanschlüssen V _ verbunden. Mit dem Bezugs-

zeichen 42 ist ein η -dotiertes Halbleitergebiet bezeichnet, das in einem Teil der Hauptoberfläche des HaIbleitersubstrates zu beiden Seitenteilen der Gate-Elektrode 39 in den Gebieten, die mit den MISFETs Qg versehen werden, ausgebildet ist. Das Halbleitergebiet 42 wird als Source-Gebiet oder als Drain-Gebiet zum Aufbau der MISFETs Q_c verwendet, die als Eingangsteil und als Ausgangsteil des X-Dekoders II 6 arbeiten. Diese Schalt-

MISFETs Q- bestehen aus den GateTElektroden 39, dem s

(nicht dargestellten) Isolationsfilm 17 und dem Halbleitergebiet 42. Mit dem Bezugszeichen 43 sind η -dotierte Halbleitergebiete bezeichnet, die in dem Haupt-Ebenenteil des Halbleitersubstrates 11 zu beiden Seiten der Leiterbahnen (d.h. der Gate-Elektroden) 41 in den Gebieten ausgebildet sind, in denen die MISFETs Q gebildet werden. Die Halbleitergebiete 43 werden als Source-Gebiet oder Drain-Gebiet zum Aufbau der MISFETs Q_c verwendet. Diese Abschneide-MISFETs Q bestehen aus den Leiterbahnen (d.h. den Gate-Elektroden) 41, dem (nicht dargestellten) Isolationsfilm 17 und den Halbleitergebieten 43.

In den Figuren 7 und 7C bezeichnet das Bezugszeichen 44 Leiterbahnen, die sich in Spaltenrichtung über den (nicht dargestellten) Isolationsfilm 21 erstrecken und die mit ihren einen Enden elektrisch über Kontaktlöcher II-III mit den vorgegebenen Wortleitungen WL 18 verbunden sind, die in dem Speicherzellenfeld 2 ausge-5 bildet sind, und die mit ihren anderen Enden elektrisch über Kontaktlöcher II-III mit vorgegebenen Wortleitungen (WL) 18 verbunden sind, die in den anderen Speicherzellen-

feldern 2 verbunden sind, die in Spaltenrichtung angeordnet sind. Diese Leiterbahnen 44 sind elektrisch über eine Anzahl von Kontaktlöchern (Q-III) mit dem anderen Halbleitergebiet 42 verbunden, das als die vorbestimmten MISFETs Q„ dient, d.h. mit dem Ausgangsteil des X-Dekoders II 6. Die Leiterbahnen 44 bestehen aus der leitenden Schicht III-CL und sin vorgesehen, elektrisch den Ausgangsteil des X-Dekoders II 6 und die vorgegebenen Wortleitungen WL 18 der Speicherzellenfelder 2 sowie die einzelnen Wortleitungen (WL 18) der Speicherzellenfelder 2, die die Spalten von Speicherzellenfeldern bilden, elektrisch zu verbinden. Mit dem Bezugszeichen 4 5 sind Leiterbahnen bezeichnet, die sich in Zeilenrichtung über den (nicht dargestellten) Isolationsfilm 21 auf dem vorgegebenen Halbleitergebieten 43 und dem Feldisolationsfilm 12 erstrecken. Die Leiterbahnen 45 sind über den Dekoder (d.h. die MISFETs Q_nC« , 0_ρι:λ, Q_n,- und

Pb I bbU Pbz

Q) des X-Dekoders II 6 mit den beiden Spannungsversorgungsanschlüssen V_rr un den Massepotentialanschlüssen V der Schaltung (vgl. Fig. 2) verbunden. Diese Leiter-

Sb

bahnen 45 bestehen aus der leitenden Schicht III-CL und sind elektrisch über Kontaktlöcher (d-III) mit dem anderen Halbleitergebiet der vorgegebenen MISFETs Q verbunden. Mit dem Bezugszeichen 46 sind Zwischen-Leitteile bezeichnet, die mit ihren einen Enden elektrisch über Kontaktlöcher II-III mit vorgegebenen Teilen der Leiterbahnen 40 und mit ihren anderen Enden elektrisch über Kontaktlöcher III-IV mit Signalleitungen (Φ) 25 verbunden sind, welche sich in Spaltenrichtung über den X-Dekoder II 6 erstrecken. Die Zwischen-Leitteile 46 liefern diese elektrischen Verbindungen. Die leitenden Teile 46 bestehen aus der leitenden Schicht III-CL, um die Zuverlässigkeit der elektrischen Verbindungen zwischen den Leiterbahnen 40 und den Signalleitungen (Φ) 25 zu verbessern.

Da die Signalleitungen (Φ) 25 wie zuvor beschrieben aus der leitenden Schicht IV-CL bestehen, kann der Widerstand zwischen dem Ausgangsteil des X-Dekoders I 5 zu dem Eingangsteil des X-Dekoders II 6 auf einen ausreichend niedrigen Wert herabgesetzt werden. Da das "Matten"-System (mat system) eingesetzt wird, und da die Wortleitungen (WL) 18, die in den Speicherzellen Il angeordnet sind, verkürzt sind, ist es weiterhin möglich, ein Ansteigen des Signals der ausgewählten Wortleitungen WL 18 in ausreichendem Umfang zu erhalten. Dementsprechend ist die Zeitperiode für den Schreib- und Lesevorgang des DRAM abgekürzt und die Operationen können beschleunigt werden. Da es weiterhin ausreichend ist, eine Signalleitung (Φ) 25 für zwei Wortleitungen (WL) 18 vorzusehen, weil der X-Dekoder II 6 vorhanden ist, können die Konstruktionsanforderungen zum Verhindern von minderwertiger Ausführung gelockert werden, so daß die Zuverlässigkeit des DRAM steigt.

In dem Fall, in dem das "Mattensystem" (mat system) angewendet wird, ist demgegenüber der "X-Dekoder", der aus dem X-Dekoder I 5 und dem X-Dekoder II 6 aufgebaut ist, gewöhnlich in jedem Teil angeordnet, wo der X-Dekoder II 6 angeordnet ist.

Bei dem DRAM nach dem vorliegenden Ausführungsbeispiel kann der überlappte zusätzliche X-Dekoder I 5 eliminiert werden, indem ein X-Dekoder I 5 und eine Anzahl von X-Dekodern II 6 durch gemeinsame Signalleitungen (Φ) 25 verbunden werden. Als Ergebnis davon kann die Integrationsdichte des DRAM bei diesem Ausführungsbeispiel verbessert werden. ·

Unter Bezugnahme auf die Figuren 2 bis 7 werden nun spezifische Betriebsweisen des vorliegenden Ausführungsbeispieles kurz erläutert. Die Operationen des vorliegenden Ausführungsbeispieles werden in Zusammenhang mit den Operationen zum Auslesen von Daten aus einer Speicherzelle M₄₁ erläutert, die in dem Speicherzellenfeld 2 angeordnet ist.

Zunächst werden Adressensignalanschlüsse a _ und a des X-Dekoders II 6 auf den niedrigen Pegel ("low") gesetzt, und die Schalt-MISFETs Q„,~ und Cbr.^ werden

SbU SbO

"AUS" geschaltet. Allgemein simultan dazu werden die Adressensignalanschlüsse a^, a^ , α_χ2, α_χ3, ^a _x4/ ^a _x5'

a r, a -, und a _o des X-Dekoders I 5 auf den tiefen x6' χ 7 x8

Pegel "low" gesetzt, und die Schalt-MISFETs Qg₅₁ # °-s5T' ^QS52' ^QS53' ^QS54' ^QS55' ^QS56' ^QS57 ^{und Q}S58 ^werden "^AUS" geschaltet. Weiterhin werden die Vorlade-Signalanschlüsse RAS₂ des X-Dekoders I 5 und des X-Dekoders II 6 auf den hohen Pegel "high" gesetzt. Demzufolge wird bei dem X-Dekoder I 5 der Vorlade-MISFET Q_p52 "EIN" geschaltet, woraufhin die Spannung von den Spannungsversorgungsanschlüssen V_cc angelegt wird, um das vorgegebene HaIbleitergebiet 32 auf den hohen Pegel "high" vorzuladen, so daß die Übertragungs-MISFETs CL₁,-.. und Qm₅₂ ^auf "EIN" geschaltet werden. Generell simultan dazu werden in dem X-Dekoder I 5 die Vorlade-MISFETs Q_p51 und Oj^y auf "EIN" geschaltet, woraufhin die Spannung von den Versorgungsspannungsanschlussen V zum Vorladen vorgegebener Leiterbahnen auf den hohen Pegel "high" angelegt wird, so daß die Schalt-MISFETs Q_q5o und Q auf "EIN" geschaltet werden. Allgemein gleichzeitig damit werden weiterhin in dem X-Dekoder II 6 die Vorlade-MISFETs Q _g. und Q _g2 auf "EIN" geschaltet, woraufhin die Spannung von den Versorgungsspannungsanschlüssen V_,_r angelegt wird, um die Leiterbahnen 45 auf den hohen Pegel "high" vorzuladen, so daß die Schalt-MISFETs Q₅₆₁/ Q ₆₂, Q_S63 ^und Q0C4 ^aur "EIN" geschaltet werden. Weiterhin werden die Vorlade-Signalanschlüsse RAS» des X-Dekoders I 5 und des X-Dekoders II 6 auf den niedrigen Pegel "low" gesetzt, und die Vorlade-MISFETs Q_p51 t Q Q ₆₁ Qp62 ^werc^^{en au}f "AUS" geschaltet, so daß die vorgeladenen Leiterbahnen oder Halbleitergebiete auf dem hohen Pegel "high" gehalten werden.

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Andererseits werden parallel dazu die Bitleitungen (BL-) 22 des Speicherzellenfeldes 2 vorgeladen und auf dem hohen Pegel "high" gehalten.

Danach nimmt bei dem X-Dekoder II 6 der Adressen-Signalanschluß a _o den niedrigen Pegel "low" an, so daß der Schalt-MISFET Q_g6o kontinuierlich auf "AUS" geschaltet ist. Demzufolge werden die Schalt-MISFETs Q g2 ^unä Qgfi4 *-ⁿ ^^em "^EIN"-Zustand gehalten, und der Adressensignalanschluß a ■ nimmt den hohen Pegel "high"

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an, so daß der Schalt-MISFET QgeÖ auf "EIN" geschaltet wird. Als Ergebnis hiervon sind die Leiterbahnen 45, die auf den hohen Pegel "high" vorgeladen worden waren, auf den niedrigen Pegel "low" geschaltet, und die Schalt-MISFETs Q_s61 und Qg₆₃ werden auf "AUS" geschaltet.

Generell simultan damit nimmt in dem X-Dekoder I 5 der Adressensignalanschluß a * den niedrigen Pegel "low" an, und der Schalt-MISFET Qq₅₁ ist kontinuierlich auf "AUS" geschaltet. Demzufolge wird der Schalt-MISFET im "EIN"-Zustand gehalten, um den Adressensignalanschluß ä~T auf hohen Pegel "high" zu setzen, so daß der Schalt-MISFET Qg^j auf "EIN" geschaltet wird. Demzufolge werden die Leiterbahnen, die auf den hohen Pegel "high" vorgeladen worden waren, auf den niedrigen Pegel "low" geschaltet, und der Schalt-MISFET Qg^Q wird auf "AUS" geschaltet. Ungefähr gleichzeitig damit werden in dem X-Dekoder I 5 die Adressensignalanschlüsse β_χ2, ^_χ3, a ₅, a β, a ₇ und a _g auf den niedrigen Pegel "low" gesetzt, und die Schalt-MISFETs Qg₅₂' ^Qg53' ^Qs54' ^QS55' Q_,, Q_q57 und Qq₅₈ sind kontinuierlich "AUS" - geschaltet Demzufolge werden die Übertragungs-MISFETs Q₁₅₁ und Q_T52 in den "EIN"-Zuständen gehalten.

Danach wird das Auswahltaktsignal von der Auswahltaktsignalleitung Φ des X-Dekoders I 5 an die Signalleitung ($₂) 25 über den Schalt-MISFET Q₅₅₀ und den über-5 tragungs-MISFET Qm₅₂' ^{die als} Ausgangsteil des X-Dekoders I 5 arbeiten, ausgegeben. Das so erhaltene Ausgangssignal wird an den Eingangsteil des ausgewählten Schalt-

MISFET Qg₆₄ angelegt, der als Eingangs- und Ausgangsteil des X-Dekoders II 6 arbeitet. Das so angelegte Ausgangssignal wird über den Schalt-MISFET Q_s64 an die vorbestimmte Wortleitung (WL₄) 18 ausgegeben. Demzufolge nimmt die Wortleitung (WL₄) 18 den Hochpegel an, so daß alle MISFETs Q„ der Speicherzellen, die mit dieser Wortleitung (WL₄) 18 verbunden sind, auf "EIN"-geschaltet werden. Zu der Bitleitung (BL-) 22 wird weiterhin die Information ausgegeben, die in dem Kapazitätselement C der Speicherzelle M₄- gespeichert ist. Das bedeutet, daß Information ausgelesen wird.

Übrigens sind die Vorgänge zzra Schreiben von Information in die Speicherzelle M₄₁ im wesentlichen ähnlich zu den Lesevorgängen und werden hier weggelassen.

Ausführungsbeispiel II;

Die Figur 8 zeigt schematisch in einer Draufsicht das Layout-Muster des DRAM, der mit der Bauweise der umgefalteten Bitleitungen (folded bit line construction) versehen ist, um das AusführungsbepLspiel II der vorliegenden Erfindung zu erläutern. Das vorliegende Ausführungsbeispiel wird in Zusammenhang mit dem DRAM beschrieben, der wie in dem vorangehenden Ausführungsbeispiel I vom "Acht-Matten-Typ" (eight mat type) ist. Bei der Figur 8 ist der X-Dekoder I 5 zwischen die Speicherzellenfelder II gesetzt, die den Zentralteil der Spalte von Speicherzellenfeldern bilden. Der X-Dekoder II 6 ist zwischen die Speicherzellenfelder gesetzt, die in anderen Stellungen als dem Zentralteil der Spalte von Speicherzellenfeldern angeordnet sind.

Nach dem vorliegenden Ausführungsbeispiel können dadurch, daß der X-Dekoder I 5 in dem Zentralteil der Spalte von Speicherzellenfeldern angeordnet wird, die Abstände zwischen der Anzahl von X-Dekodern II 6· gleich-

mäßig gemacht werden, und damit die Zeitspanne für die Synchronisierung der Operationen der X-Dekoder II 6 abgekürzt werden. Dementsprechend kann die Betriebsgeschwindigkeit für das Einlesen und das Auslesen von Daten in und aus dem DRAM verbessert werden. Indem weiterhin der X-Dekoder I 5 im Zentralteil der Spalte von Speicherzellenfeldern angeordnet wird, können die Ausgangssignale allen X-Dekodern II 6 von den Signalleitungen (Φ) 25 eingegeben werden, die kürzer sind als bei dem voranbeschriebenen Beispiel I. Demzufolge kann die Arbeitsgeschwindigkeit für das Schreiben und Lesen von Information in dem DRAM verbessert werden.

Ausführungsbeispiel III:

Die Figuren 9 und 10 zeigen in schematischen Draufsichten die Layout-Muster von DRAMs mit dem Aufbau der umgefalteten Bitleitungen, um das Ausführungsbeispiel III der Erfindung zu erläutern. Das vorliegende Ausführungsbeispiel richtet sich auf eine integrierte Halbleiterschaltung mit einem DRAM vom "Vier-Matten-Typ" (four mat type), dessen Speicherzellenfeld in vier Teile unterteilt ist.

Bei der Figur 9 sind die X-Dekoder II zu den beiden Seitenteilen eines Speicherzellenfeldes 2 angeordnet. Dementsprechend kann die vorgegebene Wortleitung 18 von beiden Seitenteilen des Speicherzellenfeldes 2 ausgewählt werden, so daß die Zeitperiode für das Ansteigen des Signals der Wortleitung 18 abgekürzt wird. Dementsprechend kann die Betriebsgeschwindigkeit für das Einschreiben und Auslesen von Daten in dem DRAM verbessert werden.

Bei der Figur 10 ist der X-Dekoder I an einer Seite von einer Anzahl von Speicherzellenfeldern angeordnet. In diesem Fall sind die X-Dekoder II zwischen den Speicherzellenfeldern M-ARY₁ und M-ARY„ (und zwischen den Speicherzellenfeldern M-ARY₃ und M-ARY₄) angeordnet. Weiterhin sind die Wortleitungen so ausgebildet, daß sie sich von den X-Dekodern II zu den Speicherfeldern erstrecken, die zwischen den letzteren liegen.

übrigens ist bei den Ausführungsbeispielen I, II und III der X-Dekoder I in einer solchen Richtung angeordnet, daß er den X-Dekodern II gegenüberliegt, die in vorgegebenen Abständen von den Spalten von Speicherzellenfeldern angeordnet sind, er kann aber auch in einer Richtung angeordnet werden, so daß er die X-Dekoder II überkreuzt.

Wirkungen der Erfindung;

Bei einer integrierten Halbleiterschaltungsvorrichtung mit dem doppelschichtigen Aluminium-Leiterbahnaufbau der vorliegenden Erfindung können folgende Wirkungen erreicht werden:

(1) In vorgegebenen Teilen der Spalten von Speicherzellenfeldern, in denen eine Anzahl von Speicherzellenfeldern in Spaltenrichtung angeordnet ist, sind die X-Dekoder II angeordnet, deren Ausgangsteile elektrisch mit der Anzahl von Wortleitungen der Speicherzellenfelder verbunden \sind und deren Eingangsteile elektrisch mit den Signalleitungen verbunden sind, von denen jede für eine vorgegebene Anzahl von Wortleitungen vorgesehen ist. Der Abstand zwischen benachbarten Signalleitungen kann größer sein als zwischen benachbarten Wortleitungen. Weiterhin können die Signalleitungen aus dem zweiten Aluminiumfilm bestehen. Daher können Herstellungsprobleme verhindert werden, indem die Bauregeln zum Herstellen von Signalleitungen gelockert werden, so daß die Zuverlässigkeit der integrierten Halbleiterschaltung ansteigt.

(2) Der X-Dekdoer zum Auswählen der Wortleitungen ist in den X-Dekoder I und die X-Dekoder II aufgeteilt, die eine kleinere Fläche als ersterer haben und in vorgegebenen Teilen der Spalten von Speicherzellenfeldern angeordnet sind, und die Signalleitungen zum elektrischen

Verbinden des X-Dekoders I mit den X-Dekodern II sind als Sammelleitungen ausgelegt, so daß der überlappte, nicht notwendige X-Dekoder I eliminiert wird, und die Integration der integrierten Halbleiterschaltungsvorrichtung verbessert wird, indem man die für den Aufbau des X-Dekoders I erforderliche besetzte Fläche reduziert.

(3) Indem der X-Dekoder I und die X-Dekoder II einander gegenüberliegend angeordnet werden, kann die Verzögerungszeit bei den Signalleitungen aufgrund der Reduktion des Widerstandes der zum elektrischen Verbinden dieser Dekoder dienenden Signalleitungen verkürzt werden. Dies verkürzt die Zeitperiode zum Synchronisieren der Operationen der X-Dekoder II, so daß die Betriebsgeschwindigkeit zum Einschreiben und Auslesen von Daten in und aus der integrierten Halbleiterschaltungsvorrichtung verbessert werden kann.

Weiterhin kann man den folgenden Effekt ebenfalls bei dem DRAM mit dem erfindungsgemäßen Aufbau der doppellagigen Aluminium-Leiterbahn erreichen.

(4) In vorgegebenen Teilen der Spalten von Speicherzellenfeldern in denen die Anzahl von Speicherzellenfeldern in Spaltenrichtung angeordnet ist, sind die X-Dekoder II angeordnet, deren Ausgangsteile elektrisch mit der Anzahl von Wortleitungen der Speicherzellenfelder und deren Eingangsteile elektrisch mit den Signalleitungen, jeweils eine für eine vorgegebene Anzahl von Wortleitungen, verbunden sind. Der Abstand zwischen den einander benachbarten Signalleitungen kann größer sein als jener zwischen den benachbarten Wortleitungen, indem man die Signalleitungen aus dem zweiten Aluminiumfilm herstellt, so daß Mängel der Herstellung verhindert werden können, indem die Bauregeln zum Herstellen der Signalleitungen gelockert werden. Damit wird die Zuverlässigkeit des DRAM verbessert und die Verzögerungszeit der Wortleitungen verkürzt, so daß die Betriebsgeschwindigkeit für das Lesen und Schreiben von Information bei dem DRAM verbessert wird.

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Die von dem Erfinder aufgefundene Erfindung ist insbesondere im Zusammenhang mit bevorzugten Ausführungsbeispielen beschrieben worden. Die vorliegende Erfindung ist jedoch nicht auf die voranstehenden Ausführungs·¹-· beispiele beschränkt, sondern kann in verschiedener Art und Weise abgeändert werden. In den vorangehenden Ausführungsbeispielen ist beispielsweise eine Signalleitung für je zwei Wortleitungen vorgesehen, so daß eine der Wortleitungen durch die X-Dekoder ausgewählt wird. Dessen ungeachtet kann eine Signalleitung für vier oder acht Wortleitungen oder irgend eine andere gewünschte Zahl vorgesehen werden, so daß eine der Wortleitungen durch die X-Dekoder II ausgewählt wird. Obgleich die voranstehende Beschreibung sich auf einen Fall gerichtet hat, bei dem die Erfindung auf ein DRAM gerichtet ist, ist die Erfindung darauf nicht beschränkt, sondern kann auch auf andere integrierte Halbleiterschaltungsvorrichtungen angewendet werden, die mit einem statischen RAM oder einem Masken-ROM (Nur-Lese-Speicher) versehen sind, um die Verzögerungszeit der Leiterbahnen (d.h. der Signalleitungen) zu verkürzen, die durch die vorgegebene leitende Schicht gebildet werden, wenn man die Lehre dieser Erfindung anwendet.

RS/JG

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Claims

PATENTANWÄLTE STREHL SCHÜBEL-HOPF SCHULZ WIDENMAYERSTRASSE 17, D-8000 MÜNCHEN 22 HITACHIV LTD. DEA-26 930 21. Dezember 1984 Halbleiter schaltungsvorrichtung PATENTANSPRÜCHE^

1. Integrierte Halbleiterschaltungsvorrichtung mit

einem Speicherzellenfeld (2) mit einer Anzahl von Wortleitungen (WL, 18), die sich in Spaltenrichtung erstrecken,
einer Anzahl von Bitleitungen (BL, 22), die sich in Zeilenrichtung erstrecken und die Wortleitungen überkreuzen, und mit

einer Anzahl von Speicherzellen (M), die an vorgegebenen Überkreuzungsstellen zwischen den Wortleitungen (WL) und den Bitleitungen (BL) angeordnet sind, gekennzeichnet durch

einen ersten Dekoder (X-DEC I 5), dessen Ausgangsteil elektrisch an die Wortleitungen (WL, 18) angeschlossen ist, und durch

eine Anzahl von Signalleitungen (Φ, 25), die sich in dem Speicherzellenfeld (2) erstrecken und elektrisch mit einem Eingangsteil des Dekoders (X-DEC I 5) verbunden sind,

wobei jede dieser Signalleitungen für eine vorgegebene Anzahl von Wortleitungen vorgesehen ist, die größer oder gleich 2 ist.

2. Integrierte Halbleiterschaltungsvorrichtung

nach Anspruch 1, dadurch gekennzeichnet, daß die Signalleitungen (Φ, 25) aus einem leitenden Material bestehen, dessen Flächenwiderstand kleiner ist als der der Wortleitungen (WL, 22).

3. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Signalleitungen (Φ, 25) auf einem Isolationsfilm (24) über den Wortleitungen (18) ausgebildet sind und sich ungefähr in Spaltenrichtung erstrecken.

4. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 3, dadurch g e k e η η zeichnet, daß der erste Dekoder (X-DEC I 5) eine Anzahl von Schalter-Schaltkreisen aufweist, die jeweils zwischen jede der Signalleitungen (Φ, 25) und der vorgegebenen Anzahl von Wortleitungen geschaltet sind, wobei die Schalter-Schaltkreise jeweils an eine Auswahlleitung angeschlossen sind, die Auswahlsignale (Φ ) zu den Schalter-Schaltkreisen liefert,

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um ausgewählte dieser Schalter-Schaltkreise zu betätigen und damit ausgewählte Wortleitungen an die Signalleitungen anzukoppeln.

5. Integrierte Halbleiterschaltungsvorrichtung

nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Schalter-Schaltkreise einen Schalt-IGFET (Q_c) und einen Abschneide-IGFET (Q ) aufweisen, dessen Source und Drain (31) zwischen eine Auswahlleitung (45) und die Gate-Elektrode (39) des Schalt-IGFET (Q ) geschaltet sind, und wobei der Abschneide-IGFET (Q_c) weiterhin eine Gate-Elektrode (41) umfaßt, die an eine Referenzpotentialleitung (V „) angeschlossen ist.

6. Integrierte HalbleiterSchaltungsvorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß jede Speicherzelle (M) einen Speicherkondensator (C_M) und einen Auswahl-IGFET (Q^) umfaßt, dessen Source und Drain zwischen eine Bitleitung (BL, 22) und dem Speicherkondensator (C ) geschaltet sind.

7. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Wortleitungen (WL, 18) aus polykristallinem Silizium und die Signalleitungen (Φ, 25) aus Aluminium bestehen.

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8. Integrierte Halbleiterschaltungsvorrichtung

nach einem der Ansprüche 1 bis 7, dadurch g e k e η η zeichnet, daß weiterhin ein zweiter Dekoder (X-DEC II 6) vorgesehen ist, dessen Ausgangsteil an die Signalleitungen (Φ) angeschlossen ist und dessen Eingangsteil Auswahlsignale empfängt, um eine vorgegebene dieser Signalleitungen auszuwählen.

9. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 8, dadurch g e k e η η zeichnet, daß der erste Dekoder (X-DEC I 5) und die zweiten Dekoder (X-DEC II 6) auf einander gegenüberliegenden Seiten des Speicherzellenfeldes angeordnet sind, wobei die Signalleitungen sich von dem Ausgangsteil des zweiten Dekoders (X-DEC II 6) über das Speicherzellenfeld zu dem Eingangsteil des ersten Dekoders (X-DEC I) erstrecken.

10. Integrierte HalbleiterSchaltungsvorrichtung

nach einem der Ansprüche 1 bis 8, dadurch g e k e η η zeichnet, daß eine Anzahl von Speicherzellenfeldern vorgesehen ist, die in Spaltenrichtung angeordnet sind, und daß der erste Dekoder (X-DEC I 5) zwischen wenigstens zwei dieser Speicherzellenfelder angeordnet ist und daß der zweite Dekoder (X-DEC II 6) an einem Ende der Anzahl von Speicherzellenfeldern

angeordnet ist, so daß wenigstens eines der Speicherzellenfelder zwischen den ersten und den zweiten Dekodern angeordnet ist, wobei die Signalleitungen sich über dieses zwischen den ersten und den zweiten Dekodern angeordnete Speicherzellenfeld erstrecken.

11. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß wenigstens drei Speicherzellenfelder und wenigstens zwei von ersten Dekodern (X-DEC I 5) vorgesehen sind, wobei jeder dieser ersten Dekoder (X-DEC I 5) zwischen einem Paar dieser Speicherzellenfelder (2) angeordnet ist, und wobei die Signalleitungen sich gemeinsam von dem Ausgangsteil des zweiten Dekoders (X-DEC II 6) über dieses Speicherzellenfeld (2) zu den Eingangsteilen von jedem der ersten Dekoder (X-DEC I 5) erstrecken.

12. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß wenigstens zwei Speicherzellenfelder (2) in Spaltenrichtung vorgesehen sind, und daß der zweite Dekoder (X-DEC II 6) zwischen zwei Speicherzellenfeldern (2) angeordnet ist, und daß wenigstens zwei erste Dekoder (X-DEC I) vorgesehen sind, die jeweils an einander gegenüberliegenden Seiten von jedem der Speicherzellenfelder (2) angeordnet sind, so daß jedes Speicherzellenfeld (2) zwischen dem zweiten

Dekoder (X-DEC II 6) und einem der ersten Dekoder (X-DEC I 5) angeordnet ist, wobei sich die Signalleitungen (Φ, 25) von dem Ausgangsteil des zweiten Dekoders (X-DEC II) über die Speicherzellenfelder (2) zu dem Eingangsteil von jedem der ersten Dekoder (X-DEC I) erstrecken.