JPH0682801B2 - 半導体記憶装置とそのレイアウト方法 - Google Patents

半導体記憶装置とそのレイアウト方法

Info

Publication number
JPH0682801B2
JPH0682801B2 JP58241965A JP24196583A JPH0682801B2 JP H0682801 B2 JPH0682801 B2 JP H0682801B2 JP 58241965 A JP58241965 A JP 58241965A JP 24196583 A JP24196583 A JP 24196583A JP H0682801 B2 JPH0682801 B2 JP H0682801B2
Authority
JP
Japan
Prior art keywords
memory cell
decoder
cell array
word line
word lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP58241965A
Other languages
English (en)
Other versions
JPS60134460A (ja
Inventor
一彦 梶谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP58241965A priority Critical patent/JPH0682801B2/ja
Priority to GB08431412A priority patent/GB2152752B/en
Priority to KR1019840008023A priority patent/KR930000761B1/ko
Priority to IT24228/84A priority patent/IT1179531B/it
Priority to DE19843447722 priority patent/DE3447722A1/de
Priority to US06/685,398 priority patent/US4709351A/en
Publication of JPS60134460A publication Critical patent/JPS60134460A/ja
Priority to HK479/90A priority patent/HK47990A/xx
Publication of JPH0682801B2 publication Critical patent/JPH0682801B2/ja
Priority to US09/002,002 priority patent/USRE36813E/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P80/00—Climate change mitigation technologies for sector-wide applications
    • Y02P80/30—Reducing waste in manufacturing processes; Calculations of released waste quantities

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、ダイナミック型ランダムアク
セスメモリを備えた半導体集積回路装置〔以下、DRAM
（Ｄynamic Ｒandom Ａccess Ｍemory）という〕に適用
して有効な技術に関するものである。
〔背景技術〕
ホールデットピットライン（２交点）方式を採用するDR
AMは、その大容量化を図るために、高集積化の傾向にあ
り、同時に、情報の書き込みならびに読み出し動作時間
の短縮化を図るために、高速化の傾向にある。前記DRAM
において、高速化を図るための重要な技術的課題とし
て、ワード線の抵抗値を低減することがある。通常、ワ
ード線は、製造プロセスにおける絶縁ゲート型電界効果
トランジスタ〔以下、MISFET（Ｍetal Ｉnsulator Ｓem
iconductor Ｆield Ｅffect Ｔransistor）という〕の
ゲート電極と同一製造工程でかつ一体化されて形成され
る。このために、この後に行なわれるMISFETのソース領
域，ドレイン領域の形成のための熱処理工程，層間絶縁
膜のグラスフロー工程等の種々の高温度熱処理工程に耐
え得ることが要求され、多結晶シリコンの導電性材料が
使用される。しかしながら、多結晶シリコンは、半導体
集積回路装置の配線として一般的に使用されるアルミニ
ウムに比べ、そのシート抵抗値が高いという欠点を有
し、結果的に、高速化の妨げとなっている。
そこで、ワード線の実質的な抵抗値を低減し、高速化を
図るために、２層アルミニウム配線構造を採用するDRAM
が提案されている（1983,IEEE International Solid−S
tate Circuits Conference Digest of Technical Paper
s,p226 and p227）。この２層アルミニウム配線を採用
するDRAMは、具体的に、メモリセルの容量素子を形成す
る第１層目の多結晶シリコン層と、第１のワード線およ
びMISFETのゲート電極を形成する第２層目の多結晶シリ
コン層と、ビット線を形成する第１層目のアルミニウム
層と、第１のワード線の抵抗値を低減するために、その
延在する方向と同一方向に延在する第２のワード線を形
成する第２層目のアルミニウム層とによって構成されて
いる。第２のワード線は、第１のワード線と同等の本数
を有しており、第２のワード線と第１のワード線とは、
それらの層間絶縁膜に所定のピッチで設けられた接続孔
と、第２層目のアルミニウム層のカバレッジを向上させ
るために第１層目のアルミニウム層によって形成された
中間導電部材とを介して電気的に接続されている。
かかる技術における検討の結果、本発明者は、前記２層
アルミニウム配線構造を採用するDRAMは、高集積化の進
展にともない、第２層目のアルミニウム配線によって、
その信頼性が低下するであろうと推測している。すなわ
ち、高集積化の進展ならびに多層配線化により、第１の
ワード線のピッチに対応して第２のワード線を構成する
ためには、第２層目のアルミニウム層における設計ルー
ルは極めて厳しいものが要求されるはずである。が、し
かしながら、層間絶縁膜上部における起伏部の成長，マ
スク合せズレ等により、第２層目のアルミニウム配線の
断線，隣接する第２層目のアルミニウム配線間のパター
ニング不良によるショート不良，第１層目のアルミニウ
ム配線と第２層目のアルミニウム配線との接続不良等の
加工不良を生じやすいからである。
〔発明の目的〕
本発明の目的は、DRAMの信頼性を向上することが可能な
技術を提供することにある。
本発明の他の目的は、DRAMの高集積化が可能な技術を提
供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面によって明らかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
すなわち、メモリセルアレイの所定部にその出力部と接
続してワード線を選択するデコーダを設け、該デコーダ
の入力部に所定本数のワード線に対して１本の割合で信
号線を設けることにより、２層アルミニウム配線を採用
するDRAMにおいて、前記信号線を第２層目のアルミニウ
ム配線で形成する場合にその設計ルートが緩和されると
いう作用で、加工不良を防止し、その信頼性を向上する
ことにある。
以下、本発明の構成について、実施例とともに説明す
る。
〔実施例Ｉ〕
第１図は、本発明の実施例Ｉを説明するためのホールデ
ットビットライン方式を採用したDRAMのレイアウトパタ
ーンを示す概略平面図である。本実施例は、１個の半導
体集積回路装置において、メモリセルアレイが８つに分
けられた、所謂、８マット方式のDRAMについて、その説
明をする。
なお、実施例における全図において、同一機能を有する
ものは同一符号を付け、そのくり返しの説明は省略す
る。
第１図において、１はDRAMであり、記憶機能を有してい
る。２はDRAMの中央部に配置されたメモリセルアレイ
（Ｍ−ARY）であり、DRAM1を構成するためのものであ
る。メモリセルアレイ２は、情報となる電荷を蓄積する
容量素子（キャパシタ）CMとスイッチング素子（MISFE
T）QMとの直列接続によって設けられたメモリセルが、
行列状に複数配置されて構成される。そして、メモリセ
ルアレイ２は、列状に配置（Ｍ−ARY1〜Ｍ−ARY4,M−AR
Y5〜Ｍ−ARY8）されて、メモリセルアレイ列を構成して
いる。なお、８マット方式を採用するDRAM1は、それを
採用しないDRAMに比べ、後述するＸ−デコーダIIからメ
モリセルアレイ２上部を列方向に延在するワード線の長
さが短縮されるので、ワード線の抵抗値を低減できる特
徴を備えている。３はメモリセルアレイ２の行方向にお
ける一側端部に設けられたダミーセルアレイ（DARY）で
あり、DRAM1を構成するためのものである。ダミーセル
アレイ３は、メモリセルに蓄積された情報を判定するた
めの電荷を蓄積する容量素子CDとスイッチング素子（MI
SFET）QDおよび容量素子CDに蓄積された電荷をクリアす
るクリア用MISFETによって設けられたダミーセルが、列
状に複数配置されて構成される。４はメモリセルアレイ
２の行方向における他側端部に設けられたセンスアンプ
（SA）であり、メモリセルの容量素子CMとダミーセルの
容量素子CDとにそれぞれ蓄積された電荷の差を、それぞ
れのスイッチング素子QM，QDとメモリセルアレイ２を行
方向に延在するビット線とを介して、増幅するためのも
のである。５はそれぞれのメモリセルアレイ列の一側端
部に設けられたＸデコーダＩ（Ｘ−DecI）であり、所定
本数のワード線のうち１本のワード線と後述するＸ−デ
コーダIIを介して電気的に接続され、かつ、ワード線と
同一方向に延在して設けられる複数本の信号線のうち１
本の信号線を選択するためのものである。６はメモリセ
ルアレイ２の列方向における一側端部、すなわち、メモ
リセルアレイ列における所定のメモリセルアレイ２間に
設けられたＸ−デコーダII（Ｘ−DecII）であり、前記
ＸデコーダI5の出力部から延在する１本の信号線と、そ
の出力部に接続された所定本数のワード線のうち１本の
ワード線とを電気的に接続するためのものである。７は
メモリセルアレイ列間に設けられたＹ−デコーダ（Ｙ−
Dec）であり、その両側端部からはそれぞれのメモリセ
ルアレイ２上部を行方向に延在する複数本のビット線が
設けられており、このうちの所定のビット線を選択する
ためのものである。８はDRAM1の上端部および下端部に
設けられた周辺回路、９は上端部の周辺回路８間に設け
られたメインアンプである。10はDRAM1の上端部および
下端部に設けられた外部端子（ボンディングパッド）で
ある。
次に、前記Ｘ−デコーダI,X−デコーダIIおよびメモリ
セルアレイの具体的な構成について、その説明をする。
なお、本実施例は、メモリセルアレイに配置された２本
のワード線に対し、Ｘ−デコーダＩからＸ−デコーダII
へ延在する信号線を１本配置した場合について説明す
る。
第２図は、本発明の実施例Ｉを説明するためのDRAMの要
部における等価回路図である。
第２図において、まず、メモリセルアレイ２について説
明する。M11，M21，…はメモリセルであり、スイッチン
グ素子となるMISFETQMと情報となる電荷を蓄積する容量
素子CMとの直列接続によって構成されている。BL1，B
L2，…はメモリセルアレイ２上部を所定ピッチで行方向
に延在して設けられたビット線であり、所定のMISFETQM
の一端部と電気的に接続されている。WL1，WL2，…はメ
モリセルアレイ２上部を所定ピッチで列方向に延在して
設けられたワード線であり、所定のMISFETQMのゲート電
極と電気的に接続され、MISFETQMを“ON",“OFF"するた
めのものである。このワード線WLは、列方向において隣
接したメモリセルアレイ２にそれぞれ配置されたワード
線WLと電気的に接続されており、メモリセルアレイ列を
列方向に延在するようになっている。
次に、Ｘ−デコーダI5について説明する。
プリチャージ信号端子である。VCCはVCC電圧（電源）端
子である。aX1はaX1アドレス信号端子、 アドレス信号端子、 アドレス信号端子、aX3はaX3アドレス信号端子、 アドレス信号端子、aX5はaX5アドレス信号端子、 アドレス信号端子、aX7はaX7アドレス信号端子、 アドレス信号端子である。φＸはワード線WLを選択する
φＸ選択タイミング信号端子である。QS50,Q▲ ▼
はスイッチング用MISFET、QS51,Q▲ ▼はスイッチ
ング用MISFET、QS52〜QS58はスイッチング素子MISFETで
ある。QP51,Q▲ ▼はプリチャージ用MISFET,QP52
はプリチャージ用MISFETである。QCはカット用MISFETで
ある。QT51，QT52はトランスファ用MISFETであり、Ｘ−
デコーダI5の出力部を構成するようになっている。
φ１，φ２はトランスファ用MISFETQT51，QT52の出力
部、すなわち、Ｘ−デコーダI5の出力部からＸ−デコー
ダII6の入力部に延在するように設けられた信号線であ
り、前記選択タイミング信号端子φＸからの選択タイミ
ング信号をＸ−デコーダI5によってデコードされた選択
タイミング信号 とし、該選択タイミング信号 をトランスファ用MISFETQT51，QT52を介してＸ−デコー
ダII6の入力部へ伝達するためのものである。この信号
φは、メモリセルアレイ列の所定部に複数配置されたＸ
−デコーダII6の共通のものになっている。さらに、こ
の信号線φ１，φ２は、メモリセルアレイ列を列方向に
延在する２本のワード線WLに対して、１本の割合で設け
られているので、ワード線の配置に比べてその配置にお
けるピッチが緩やかになる。
次に、Ｘ−デコーダII6について説明する。aX0はaX0ア
ドレス信号端子、 アドレス信号端子である。QP61，QP62はプリチャージ用
MISFETである。QS60,Q▲ ▼はスイッチング用MISF
ETである。QS61は一端部が信号線φ１，他端部がワード
線WL1に接続されたスイッチング用MISFET、QS62は一端
部が信号線φ１，他端部がワード線WL2に接続されたス
イッチング用MISFET、QS63は一端部が信号線φ２，他端
部がワード線WL3に接続されたスイッチング用MISFET、Q
S64は一端部が信号線φ２，他端部がワード線WL4に接続
されたスイッチング用MISFETであり、Ｘ−デコーダII6
の入力部および出力部を構成するようになっている。こ
のような、簡単なスイッチング手段によるＸ−デコーダ
II6によって、２本のワード線WLのうち１本が選択さ
れ、該選択されたワード線WLとそれらのワード線に対応
して配置された信号線φとが電気的に接続されるように
なっている。
次に、前記Ｘ−デコーダI,X−デコーダIIおよびメモリ
セルアレイの具体的な構造について、その説明をする。
第３図は、本発明の実施例Ｉを説明するためのメモリセ
ルアレイの要部を示す平面図であり、第４図は、第３図
のIV−IV切断線における要部断面図である。なお、第３
図および後述する第５図，第６図，第７図の平面図にお
いて、その図面を見易くするために、各導電層間に設け
られるべき層間絶縁膜は、図示しない。
第３図および第４図において、11はシリコン単結晶から
なるP-型の半導体基板であり、DRAMを構成するためのも
のである。12はメモリセル形成領域間,MISFET形成領域
間等の半導体素子形成領域間の半導体基板11主面部に設
けられたフィールド絶縁膜であり、半導体素子間を電気
的に分離するためのものである。このフィールド絶縁膜
12は、周知のLOCOS（LOCal Ｏxidation of Ｓilicon）
技術によって形成すればよい。13はフィールド絶縁膜12
下部の半導体基板11主面部に設けられたｐ型のチャネル
ストッパ領域であり、半導体素子間をより電気的に分離
するためのものである。14はすくなくともメモリセルの
容量素子，ダミーセルの容量素子（図示していない）形
成領域の半導体基板11主面部に設けられた絶縁膜であ
り、容量素子を構成するためのものである。15はメモリ
セルアレイ２形成領域であってメモリセルMISFET形成領
域以外の絶縁膜14およびフィールド絶縁膜12上部に設け
られた導電プレートであり、メモリセルおよびダミーセ
ルの容量素子を構成するためのものである。この導電プ
レート15は、DRAMの製造プロセスにおける第１層目の導
電層〔以下、Ｉ−CL（Ｃonductor Ｌayer）という〕に
よって構成されており、例えば多結晶シリコン膜を用い
ればよい。メモリセルの容量素子CMは、メモリセル形成
領域の半導体基板11,絶縁膜14および導電プレート15に
よって構成される。16は導電プレート15を覆うように設
けられた絶縁膜であり、後述するDRAMの製造プロセスに
おける第２層目の導電層（以下、II−CL）との電気的な
分離をするためのものである。17は導電プレート15以外
のMISFET形成領域,X−デコーダI5およびＸ−デコーダII
6のMISFET形成領域等のMISFET形成領域の半導体基板11
主面部に設けられた絶縁膜であり、主として、MISFETの
ゲート絶縁膜を構成するためのものである。18はメモリ
セルアレイ２の絶縁膜16および絶縁膜17上部を所定のピ
ッチで列方向に延在するワード線であり、メモリセルの
スイッチング素子となるMISFETを“ON",“OFF"させるた
めのものである。このワード線18は、メモリセル形成領
域において、MISFETのゲート電極Ｇを構成するようにな
っている。ワード線18は、II−CLによって構成されてお
り、例えば多結晶シリコン膜18Aとそれよりも低抵抗値
を有するモリブデンシリサイド（MoSi2），タンタルシ
リサイド（TaSi2）等のシリサイド膜18Bとによって構成
すればよい。19はワード線18のゲート電極Ｇとなるその
両側部のMISFET形成領域の半導体基板11主面部に設けら
れたn+型の半導体領域であり、ソース領域およびドレイ
ン領域として使用し、メモリセルMISFETを構成するため
のものである。半導体領域19は、例えばヒ素イオンの不
純物を用い、イオン注入技術によって構成すればよい。
メモリセルのスイッチング素子となるMISFETQMは、ゲー
ト電極Ｇ（ワード線18），絶縁膜17および半導体領域19
とによって構成される。さらに、メモリセルＭは、MISF
ETQMと容量素子CMとの直列接続によって構成される。な
お、20はメモリセルアレイ２を囲むようにフィールド絶
縁膜12によって半導体基板11主面部に設けられたガード
リング領域であり、メモリセルアレイ２外部で発生する
であろう不要な少数キャリアの進入を防止するためのも
のである。21はII−CL上部に設けられた絶縁膜であり、
II−CLとDRAMの製造プロセスにおける第３層目の導電層
（以下、III−CLという）とを電気的に分離するための
ものである。この絶縁膜21は、例えばフォスフォシリケ
ートガラス（PSG）膜を用い、グラスフローを施して多
層配線化による起伏部の成長を緩和してもよい。（口−
III）は所定の半導体領域19上部の絶縁膜17,21を選択的
に除去して設けられた接続孔であり、当該半導体領域19
と後述するIII−CLによって構成される配線とを電気的
に接続するためのものである。
（Ｉ−III）はＩ−CLによって構成された導電プレート1
5の所定上部の絶縁膜16,21を選択的に除去して設けられ
た接続孔であり、当該導電プレート15の所定部とを後述
するIII−CLによって構成される配線とを電気的に接続
するためのものである。22はメモリセルアレイ２の絶縁
膜21上部を所定ピッチで行方向に延在するビット線（B
L）であり、行方向に配置されたメモリセルＭの所定の
半導体領域19と接続孔（口−III）を介して電気的に接
続されている。ビット線22は、III−CLによって構成さ
れており、例えばアルミニウム膜によって形成すればよ
い。23は導電プレート15の端部上部に絶縁膜16,21を介
して行方向に延在して設けられた配線であり、III−CL
によって構成されており、電圧端子VCCに接続されるよ
うになっている。配線23は、接続孔（Ｉ−III）を介し
て導電プレート15の所定部と電気的に接続されている。
24はIII−CL上部に設けられた絶縁膜であり、III−CLと
DRAMの製造プロセスにおける第４層目の導電層（以下、
IV−CLという）とを電気的に分離するためのものであ
る。25はメモリセルアレイ２の絶縁膜24上部を所定ピッ
チで列方向に延在して設けられた信号線φであり、その
一端部がＸ−デコーダI5の出力部に接続され、その他端
部がＸ−デコーダII6の入力部に接続されている。この
信号線25は、２本のワード線18に対して１本の割合で設
けられており、IV−CL、例えばアルミニウム膜によって
形成される。そして、信号線25は、２本のワード線18に
対して１本の割合で設けたことによって、IV−CLにおけ
る設計ルールが緩和され、加工不良を低減することがで
き、DRAMの信頼性を向上することができる。さらに、行
方向において隣接する信号線25間のピッチに余裕がで
き、信号線25の幅寸法を充分に保持することができるの
で、信号線25の断面面積を増加させ、その抵抗値を低減
することも可能になる。
第５図および第６図は、本発明の実施例Ｉを説明するた
めのＸ−デコーダＩの要部を示す平面図である。
第５図および第６図において、26はトランスファ用MISF
ETQT形成領域の絶縁膜17（図示していない）上部を列方
向に延在して設けられたゲート電極であり、MISFETQTを
構成するためのものである。このゲート電極17は、II−
CLによって構成されている。さらに、その一端部が延在
し、絶縁膜17に設けられた接続孔（口−II）によって、
直接に他のMISFET（QC）のソース領域またはドレイン領
域として使用される一方の半導体領域と電気的に接続さ
れている。27は複数のカット用MISFETQC形成領域の絶縁
膜17（図示していない）上部およびそれらの間のフィー
ルド絶縁膜12上部を行方向に延在して設けられた配線で
あり、MISFETQC形成領域においてそのゲート電極を構成
するようになっている。この配線27は、II−CLによって
構成されており、電圧端子VCCに接続されるようになっ
ている。28はその一端部が２個のMISFET（QC）の他方の
半導体領域と接続孔（口−II）を介して電気的に接続さ
れ、その他端部が複数のMISFET（QS52〜QS58）に共通の
一方の半導体領域と接続孔（口−II）を介して電気的に
接続して設けられた配線であり、それらを電気的に接続
するためのものである。この配線28は、II−CLによって
構成される。29はスイッチング用MISFETQS形成領域およ
びプリチャージ用MISFETQP形成領域の絶縁膜17（図示さ
れていない）上部を列方向に複数設けられたゲート電極
であり、MISFETQSおよびMISFETQPを構成するためのもの
である。このゲート電極29は、II−CLによって構成され
る。30はMISFETQT形成領域のゲート電極26両側部の半導
体基板11主面部に設けられたn+型の半導体領域であり、
ソース領域またはドレイン領域として使用し、MISFETQT
を構成するためのものである。トランスファ用MISFETQT
は、ゲート電極26,絶縁膜17（図示されていない）およ
び半導体領域30によって構成される。31はMISFETQC形成
領域の配線（ゲート電極）27両側部の半導体基板11主面
部に設けられたn+型の半導体領域であり、ソース領域ま
たはドレイン領域として使用し、MISFETQCを構成するた
めのものである。カット用MISFETQCは、配線（ゲート電
極）27,絶縁膜17（図示していない）および半導体領域3
1によって構成される。32はMISFETQS，QP形成領域のゲ
ート電極あ29両側部の半導体基板11主面部に設けられた
n+型の半導体領域であり、MISFETQS，QPを構成するため
のものである。この半導体領域32は、列方向のMISFETQS
のソース領域またはドレイン領域と一体化して構成され
ており、行方向のMISFETQSのソース領域またはドレイン
領域が共有して構成されている。スイッチング用MISFET
QSは、ゲート電極29,絶縁膜17（図示されていない）お
よび半導体領域32によって構成されている。プリチャー
ジ用MISFETQPは、ゲート電極29,絶縁膜17（図示されて
いない）および半導体領域32によって構成されている。
なお、プリチャージ用MISFETQPは、それを覆うｎ型ウエ
ル領域を半導体基板11主面部に設け、ソース領域または
ドレイン領域として使用されるp+型の半導体領域を前記
ウエル領域主面部に設け、ｐチャンネルのプリチャージ
用MISFETQPを構成し、ｎチャンネルのスイッチング用MI
SFETQSとによって、相補型のMISFET〔以下、CMIS（Ｃom
plementary MISFET）という〕を構成してもい。33は絶
縁膜21を介してMISFETQTの半導体領域30上部に設けられ
たシャントであり、複数の接続孔（口−III）を介して
半導体領域30と電気的に接続されている。このシャント
33は、III−CLによって構成されており、半導体領域30
の実質的な抵抗値を低減するためのものである。34は所
定の絶縁膜21（図示していない）上部を行方向に延在し
て設けられた配線であり、スイッチング用MISFETQS50,Q
▲ ▼を介してデコードされた選択タイミング信号 が伝達されるようになっている。この配線34は、III−C
Lによって構成されており、接続孔（口−III）を介して
所定のMISFETQTの一方の半導体領域30と電気的に接続さ
れている。なお、レイアウト上、所定の前記シャント33
と所定の配線34とは、一体化されて設けられている。35
は所定の絶縁膜21（図示していない）上部を行方向に延
在して設けられた配線であり、電圧端子VSS（接地電
位）に接続されている。この配線35は、III−CLによっ
て構成されており、複数の接続孔（口−III）を介して
所定の半導体領域32と電気的に接続されている。36はMI
SFETQS形成領域における所定の絶縁膜21（図示していな
い）上部を複数本行方向に延在して設けられた配線であ
り、それぞれアドレス信号端子 に接続されている。この配線36は、III−CLによって構
成されており、所定の接続孔（II−III）を介して所定
のゲート電極29と電気的に接続されている。37は所定の
絶縁膜21（図示していない）上部を行方向に延在して設
けられた配線であり、電圧端子VCCに接続されている。
この配線37は、III−CLによって構成されており、複数
の接続孔（口−III）介して所定の半導体領域32と電気
的に接続されている。38は所定の絶縁膜21（図示してい
ない）上部を行方向に延在して設けられた配線であり、
プリチャージ信号端子 に接続されている。この配線38は、III−CLによって構
成されており、所定の接続孔（II−III）を介して所定
のゲート電極29と電気的に接続されている。前記信号線
（φ）25は、Ｘ−デコーダI5の出力部であるMISFETQTの
他方の半導体領域30と接続孔（口−III），シャント33
および接続孔（III−IV）を介して電気的に接続されて
いる。Ｘ−デコーダI5を構成する回路素子、特に、トラ
ンスファ用MISFETQTは、２本のワード線（WL）18に対し
て１本の信号線（φ）25と接続して設ければよいので、
その配置に要する面積を充分に得るこたとができる。ま
た、逆に、トランスファ用MISFETQTに要する面積を縮小
することができるので、DRAMの集積度を向上することが
可能となる。
第７図は、本発明の実施例Ｉを説明するためのＸ−デコ
ーダIIの要部を示す平面図である。
第７図において、39はスイッチング用MISFETQS形成領域
の絶縁膜17（図示していない）上部を列方向に延在して
設けられたゲート電極であり、MISFETQSを構成するため
のものである。このゲート電極39は、II−CLによって構
成されている。さらに、その一端部が延在し、絶縁膜17
に設けられた接続孔（口−II）によって、直接に他のMI
SFET（QC）のソース領域またはドレイン領域として使用
される一方の半導体領域と電気的に接続されている。40
は一端部が接続孔（口−II）を介してMISFETQSの一方の
半導体領域と電気的に接続し、他端部が接続孔（口−I
I）を介して列方向に配置された他のMISFETQSの一方の
半導体領域と電気的に接続してフィールド絶縁膜12上部
に設けられた配線であり、列方向に配置されるMISFETQS
間を電気的に接続するためのものである。この配線40
は、II−CLによって構成されている。さらに、この配線
40は、後述するが、III−CLによって構成される中間導
電部材を介して、所定の信号線（φ）25と電気的に接続
され、Ｘ−デコーダI5の出力部から出力される出力信号
をＸ−デコーダII6の入力部に入力するようになってい
る。41は複数のカット用MISFETQC形成領域の絶縁膜17
（図示していない）上部およびそれらの間のフィールド
絶縁膜12上部を行方向に延在して設けられた配線であ
り、MISFETQC形成領域においてそのゲート電極を構成す
るようになっている。この配線41は、II−CLによって構
成され、電圧端子VCCに接続されている。42はMISFETQS
形成領域のゲート電極39両側部の半導体基板11主面部に
設けられたn+型の半導体領域であり、ソース領域または
ドレイン領域として使用し、Ｘ−デコーダII6の入力部
および出力部となるMISFETQSを構成するためのものであ
る。スイッチング用MISFETQSは、ゲート電極39,絶縁膜1
7（図示していない）および半導体領域42によって構成
される。43はMISFETQC形成領域の配線（ゲート電極）41
両側部の半導体基板11主面部に設けられたn+型の半導体
領域であり、ソース領域またはドレイン領域として使用
し、MISFETQCを構成するためのものである。カット用MI
SFETQCは、配線（ゲード電極）41,絶縁膜17（図示して
いない）および半導体領域43によって構成される。44は
一端部が接続孔（II−III）を介してメモリセルアレイ
２に設けられた所定のワード線（WL）18と電気的に接続
され、他端部が接続孔（II−III）を介して列方向に配
置されたその他のメモリセルアレイ２に設けられた所定
のワード線（WL）18と電気的に接続されて絶縁膜21（図
示していない）上部を列方向に延在して設けられた配線
であり、複数の接続孔（口−III）によって所定のMISFE
TQS、すなわち、Ｘ−デコーダII−６の出力部となる他
方の半導体領域42と電気的に接続されている。この配線
44は、III−CLによって構成されており、Ｘ−デコーダI
I6の出力部とメモリセルアレイ２の所定のワード線（W
L）18とを電気的に接続し、かつ、メモリセルアレイ列
を構成するメモリセルアレイ２のそれぞれのワード線
（WL）18間を電気的に接続するためのものである。45は
所定の半導体領域43およびフィールド絶縁膜12における
絶縁膜21（図示していない）上部を行方向に延在して設
けられた配線であり、Ｘ−デコーダII6のデコーダ〔具
体的には、MISFET（QP61，QS60，QP62,Q▲ ▼）〕
を介して電圧端子VCC及び回路の接地電位端子VSSに接続
されている（第２図参照）。この配線45は、III−CLに
よって構成されており、接続孔（口−III）を介して所
定のMISFETQCの他方の半導体領域43と電気的に接続され
ている。46は一端部が接続孔（II−III）を介して前記
配線40の所定部分と電気に接続され、他端部が接続孔
（III−IV）を介してＸ−デコーダII6上部を列方向に延
在する前記信号線（φ）25と電気的に接続されて設けら
れた中間導電部材であり、それらを電気的に接続するた
めのものである。この中間導電部材46は、III−CLによ
って構成されており、配線40と信号線（φ）25との電気
的な接続における信頼性を向上するようになっている。
前述のように、信号線（φ）25は、IV−CLによって構成
されているので、Ｘ−デコーダI5の出力部からＸ−デコ
ーダII6の入力部までの抵抗値を充分に小さくでき、さ
らに、マット方式を採用し、メモリセルアレイ２に配置
されたワード線（WL）18を短縮してあるので、充分な選
択されたワード線（WL）18の信号の立ち上りを得ること
ができる。従って、DRAMの情報書き込みならびに読み出
し動作時間を短縮することができ、その高速化を図るこ
とが可能となる。さらに、信号線（φ）25は、Ｘ−デコ
ーダII6を設けたことにより、２本のワード線（WL）18
に対して を“Low"レベルにし、スイッチング用MISFETQS60,Q▲
▼を“OFF"させる。これとほぼ同時に、Ｘ−デコ
ーダI5のアドレス信号端子 を“Low"レベルにし、スイッチング用MISFETQS51,Q▲
▼，QS52，QS53，QS54，QS55，QS56，QS57，QS58
を“OFF"させる。そして、Ｘ−デコーダI5およびＸ−デ
コーダII6なおプリチャージ信号端子 を“High"レベルにする。これによって、Ｘ−デコーダI
5において、プリチャージ用MISFETQP52が“ON"し、電圧
端子VCCからの電圧が印加されて所定の半導体領域32が
“High"レベルにプリチャージされ、トランスファ用MIS
FETQT51，QT52が“ON"する。これとほぼ同時に、Ｘ−デ
コーダI5において、プリチャージ用MISFETQP51,Q▲
▼が“ON"し、電圧端子VCCからの電圧が印加され
て所定の配線が“High"レベルにプリチャージされ、ス
イッチング用MISFETQS50,Q▲ ▼が“ON"する。１
本設ければよいので、その設計ルールが緩和され、加工
不良を防止することができるので、DRAMの高速化を図る
とともに、その信頼性を向上することが可能となる。
一方、通常は、マット方式を採用した場合に、Ｘ−デコ
ーダII6が配置された部分にＸ−デコーダI5とＸ−デコ
ーダII6とによって構成される“Ｘ−デコーダ”がそれ
ぞれ配置される。
しかしながら、本実施例によるDRAMは、１つのＸ−デコ
ーダI5と複数のＸ−デコーダII6とを共通の信号線
（φ）25によって接続することにより、重複する余分な
Ｘ−デコーダI5を除去することができる。従って、本実
施例によれば、DRAMの集積度を向上することが可能とな
る。
次に、本実施例の具体的な動作について、第２図〜第７
図を用いて簡単に説明する。なお、本実施例の動作は、
メモリセルアレイ２に配置されたメモリセルM41からの
情報の読み出し動作について、その説明をする。
まず、Ｘ−デコーダII6のアドレス信号端子さらに、こ
れとほぼ同時に、Ｘ−デコーダII6において、プリチャ
ージ用MISFETQP61，QP62が“ON"し、電圧端子VCCからの
電圧が印加されて配線45が“High"レベルにプリチャー
ジされ、スイッチング用MISFETQS61，QS62，QS63，QS64
が“ON"する。そして、Ｘ−デコーダI5およびＸ−デコ
ーダII6のプリチャージ信号端子 を“Low"レベルにし、プリチャージ用MISFETQP51,Q▲
▼，QP52，QP61，QP62を“OFF"させ、前記プリチ
ャージされた配線あるいは半導体領域は、“High"レベ
ルを保持する。
一方、これと平行して、メモリセルアレイ２のビット線
（BL1）22が“High"レベルにプリチャージされ、それが
保持されている。
この後に、Ｘ−デコーダII6において、アドレス信号端
子aX0が“Low"レベルになり、スイッチング用MISFETQ
S60が継続して“OFF"となることにより、スイッチング
用MISFETQS62，QS64は“ON"状態を保持し、アドレス信
号端子 が“HIgh"レベルになり、スイッチング用MISFETQ▲
▼が“ON"となることにより、“High"レベルにプ
リチャージされた配線45は“Low"レベルに変化し、スイ
ッチング用MISFETQS61，QS63は“OFF"状態になる。これ
とほぼ同時に、Ｘ−デコーダI5において、アドレス信号
端子aX1が“Low"レベルになり、スイッチング用MISFETQ
S51が継続して“OFF"となることにより、スイッチング
用MISFETQS50は“ON"状態を保持し、アドレス信号端子 が“High"レベルになり、スイッチング用MISFETQ▲
▼が“ON"となることにより、“High"レベルにプ
リチャージされた配線は“Low"レベルに変化し、スイッ
チング用MISFETQ▲ ▼は“OFF"状態になる。これ
らとほぼ同時に、Ｘ−デコーダI5において、アドレス信
号端子 が“Low"レベルになり、スイッチング用MISFETQS52，Q
S53，QS54，QS55，QS56，QS57，QS58が継続して“OFF"
になることにより、トランスファ用MISFETQT51，QT52は
“ON"状態を保持する。
この後に、Ｘ−デコーダI5の選択タイミング信号φＸか
ら選択タイミング信号が出力され、該選択タイミング信
号がスイッチング用MISFETQS50およびＸ−デコーダI5の
出力部となるトランスファ用MISFETQT52を介して信号線
（φ２）25に出力される。該出力された出力信号は、Ｘ
−デコーダII6の入力部および出力部となる選択された
スイッチング用MISFETQS64の入力部に入力される。該入
力された出力信号は、スイッチング用MISFETQS64を介し
て所定のワード線（WL4）18に出力される。これによっ
て、ワード線（WL4）18は“High"レベルになり、該ワー
ド線（WL4）18に接続されるメモリセルのMISFETQMはす
べて“ON"になる。そして、ビット線（BL1）22にメモリ
セルM41の容量素子CMに蓄積されていた情報が出力され
る。すなわち、情報が読み出される。
なお、メモリセルM41への情報の書き込み動作は、前記
読み出し動作とほぼ同様であるので、ここでは省略す
る。
〔実施例II〕
第８図は、本発明の実施例IIを説明するためのホールデ
ットビットライン方式を採用したDRAMのレイアウトパタ
ーンを示す概略平面図である。本実施例は、前記実施例
Ｉと同様に、８マット方式のDRAMについて、その説明を
する。
第８図において、Ｘ−デコーダI5は、メモリセルアレイ
列の中央部分であるメモリセルアレイ２間に設けられて
いる。Ｘ−デコーダII6は、メモリセルアレイ列の中央
部以外のメモリセルアレイ間に設けられている。
本実施例によれば、Ｘ−デコーダI5をメモリセルアレイ
列の中央部分に設けたことにより、複数配置されたＸ−
デコーダIIとの距離が均一化され、Ｘ−デコーダII6を
動作させるためのタイミングに要する時間を短縮するこ
とができるので、DRAMの情報書き込みならびに読み出し
動作速度を向上することができ、さらに、Ｘ−デコーダ
I5をメモリセルアレイ列の中央部分に設けたことによ
り、前記実施例Ｉに比べて短い信号線（φ）25によって
すべてのＸ−デコーダII6にその出力信号を入力させる
ことができるので、DRAMの情報書き込みならびに読み出
し動作速度を向上することができる。
〔実施例III〕
第９図および第10図は、本発明の実施例IIIを説明する
ためのホールデットビットライン方式を採用したDRAMの
レイアウトパターンを示す概略平面図である。本実施例
は、１個の半導体集積回路装置において、メモリセルア
レイが４つに分けられた、所謂、４マット方式のDRAMを
示したものである。
第９図は、１つのメモリセルアレイ２に対してその両側
部にＸ−デコーダIIを設けたものである。これによっ
て、メモリセルアレイ２の両側部から所定のワード線18
を選択することができ、ワード線18の信号の立ち上りに
要する時間を短縮することができるので、DRAMの情報書
き込みならびに読み出し動作速度を向上することができ
る。
第10図は、複数のメモリセルアレイに対して、Ｘ−デコ
ーダＩを一辺にまとめて配置したものである。この場
合、Ｘ−デコーダIIは、メモリアレイＭ−ARY1とＭ−AR
Y2（メモリアレイＭ−ARY3とＭ−ARY4）との間に設けら
れている。そして、Ｘ−デコーダIIからそれをはさむよ
うに形成されたメモリアレイに対してワード線か形成さ
れている。
なお、実施例I,実施例IIおよび実施例IIIにおいて、Ｘ
−デコーダＩは、メモリセルアレイ列の所定部に設けら
れたＸ−デコーダIIと対向する方向に設けられている
が、Ｘ−デコーダIIと交差する方向に設けてもよい。
〔効果〕
２層アルミニウム配線構造を採用する半導体集積回路装
置において、以下に述べる効果を得ることができる。
（１）複数のメモリセルアレイが列方向に配置されて設
けられたメモリセルアレイ列の所定部に、その出力部が
メモリセルアレイに設けられた複数本のワード線と電気
的に接続し、その入力部に所定本数のワード線に対して
１本の割合で設けられた信号線と電気的に接続されたＸ
−デコーダIIを設け、前記信号線を第２層目のアルミニ
ウム膜によって構成することによって、隣接する信号線
間のピッチが隣接するワード線間のピッチよりも大きく
することができるので、信号線形成のための設計ルール
が緩和されるという作用で、加工不良を防止し、半導体
集積回路装置の信頼性を向上することができる。
（２）ワード線を選択するＸ−デコーダをＸ−デコーダ
Ｉとそれよりも小さな面積を有するＸ−デコーダIIとに
分離し、該Ｘ−デコーダIIをメモリセルアレイ列の所定
部に複数配置し、Ｘ−デコーダＩと複数のＸ−デコーダ
IIとを電気的に接続する信号線を共通の信号線とするこ
とによって、重複する不要なＸ−デコーダＩを除去し、
Ｘ−デコーダＩの配置に要する占有面積を縮小すること
ができるという作用で、半導体集積回路装置の集積度を
向上することができる。
（３）Ｘ−デコーダＩとＸ−デコーダIIとを対向させて
設けることによって、それらの間を電気的に接続するた
めに設けられた複数本の信号線の抵抗値を低減できると
いう作用で、信号線での遅延時間を低減し、Ｘ−デコー
ダIIを動作させるためのタイミングに要する時間を短縮
することができるので、半導体集積回路装置の情報書き
込みならびに読み出し動作速度を向上することができ
る。
２層アルミニウム配線構造を採用するDRAMにおいて、以
下に述べる効果を得ることができる。
（４）複数のメモリセルアレイが列方向に配置されて設
けられたメモリセルアレイ列の所定部に、その出力部が
メモリセルアレイに設けられた複数本のワード線と電気
的に接続し、その入力部に所定本数のワード線に対して
１本の割合で設けられた信号線と電気的に接続されたＸ
−デコーダIIを設け、前記信号線を第２層目のアルミニ
ウム膜によって構成することによって、隣接する信号線
間のピッチが隣接するワード線間のピッチよりも大きく
することができるので、信号線形成のための設計ルール
が緩和されるという作用で、加工不良を防止し、DRAMの
信頼性を向上することができるとともに、特に、その遅
延時間が問題となるワード線の遅延時間を短縮すること
ができ、DRAMの情報書き込みならびに読み出し動作速度
を向上することができる。
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において、
種々変更可能であることは勿論である。例えば、前記実
施例は、２本のワード線に対して１本の信号線を設け、
Ｘ−デコーダIIによってどちらかのワード線を選択した
が、４本あるいは８本のワード線に対して１本の信号線
を設け、Ｘ−デコーダIIによっていずれかのワード線を
選択してもよい。
〔利用分野〕
以上、本発明者によってなされた発明をその背景となっ
た利用分野であるDRAMに適用した場合について説明した
が、それに限定されるものではなく、所定導電層によっ
て形成される配線（信号線）の遅延時間を短縮するため
に、それりも上部の導電層による配線を形成する場合の
例えばスタテック型ランダムアクセスメモリ，マスクRO
M（Ｒead Ｏnly Ｍemory）を備えた半導体集積回路装置
等に適用してもよい。
【図面の簡単な説明】
第１図は、本発明の実施例Ｉを説明するためのDRAMの概
略平面図、 第２図は、本発明の実施例Ｉを説明するためのDRAMの要
部における等価回路図、 第３図は、本発明の実施例Ｉを説明するためのメモリセ
ルアレイの要部を示す平面図、 第４図は、第３図のIV−IV切断線における要部断面図、 第５図はおよび第６図は、本発明の実施例Ｉを説明する
ためのＸ−デコーダＩの要部を示す平面図、 第７図は、本発明の実施例Ｉを説明するためのＸ−デコ
ーダIIの要部を示す平面図、 第８図は、本発明の実施例IIを説明するためのDRAMの概
略平面図、 第９図および第10図は、本発明の実施例IIIを説明する
ためのDRAMの概略平面図である。 図中、１……DRAM、２……メモリセルアレイ、３……ダ
ミーセルアレイ、４……センスアンプ、５……Ｘ−デコ
ーダＩ、６……Ｘ−デコーダII、７……Ｙ−デコーダ、
８……周辺回路、９……メインアンプ、10……外部端
子、11……半導体基板、12……フィールド絶縁膜、13…
…チャネルストッパ領域、14,16,17,21,24……絶縁膜、
15……導電プレート、18……ワード線（WL）、18A……
多結晶シリコン膜、18B……モリブデンシリサイド膜、1
9,30,31,32,42,43……半導体領域、20……ガードリング
領域、22……ビット線（BL）、23,27,28,34,35,36,37,3
8,40,41,44,45……配線、25……信号線（φ）、26,29,3
9……ゲート電極、33……シャフト、46……中間導電部
材、Ｍ……メモリセル、QM……MISFET、CM……容量素子
である。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】列方向に延在して設けられた複数本のワー
    ド線と、該ワード線と交差して行方向に延在して設けら
    れた複数本のビット線と、前記ワード線とビット線との
    所定交差部に設けられた複数個のメモリセルとによって
    構成されたメモリセルアレイと、上記構成のメモリセル
    アレイの少なくとも２つが列方向に配置されてなるメモ
    リセルアレイ列と、その出力部が前記ワード線と電気的
    に接続され、メモリセルアレイ間部またはメモリセルア
    レイ列の両端部に設けられた第１のデコーダと、該第１
    のデコーダの入力部と電気的に接続され、２以上の所定
    本数のワード線に対して１本の割合で設けられ、上記ワ
    ード線と絶縁膜を介してその上部に同じ方向に延在する
    よう設けられた複数本の信号線と、その出力部が上記信
    号線と電気的に接続され、上記メモリセルアレイ間部ま
    たはメモリセルアレイ列の一方の端部に配置されてなる
    第２のデコーダとを具備し、上記第１のデコーダは、上
    記信号線を通して伝えられ、かつ上記第２のデコーダに
    より生成された所定本数のワード線に対応された選択信
    号と、かかる所定本数の中の１つのワード線を指定する
    アドレス信号とを解読して１本のワード線の選択信号を
    形成することを特徴とする半導体記憶装置。
  2. 【請求項２】前記信号線は、前記ワード線よりも低いシ
    ート抵抗値の金属導電性材料によって形成されているこ
    とを特徴とする特許請求の範囲第１項記載の半導体記憶
    装置。
  3. 【請求項３】前記メモリセルアレイ列は、３つ以上のメ
    モリセルアレイが列方向に配置されてなることを特徴と
    する特許請求の範囲第１項記載の半導体記憶装置。
  4. 【請求項４】上記メモリセルは、ダイナミック型メモリ
    セルであり、ワード線はアドレス選択用のスイッチMOSF
    ETのゲード電極と一体的に形成されるものであることを
    特徴とする特許請求の範囲第１項記載の半導体記憶装
    置。
  5. 【請求項５】列方向に延在して複数本のワード線を配置
    し、該ワード線と交差して行方向に延在して複数本のビ
    ット線を配置し、前記ワード線とビット線との所定交差
    部に複数個のメモリセルを配置して構成されてなるメモ
    リセルアレイを列方向に少なくとも２つ配置し、その出
    力信号により上記ワード線の選択信号を形成する第１の
    デコーダをメモリセルアレイ間部またはメモリセルアレ
    イ列の両端部に配置し、上記メモリセルアレイ列に対し
    て共通に、所定本数のワード線に対応した選択信号を形
    成する第２のデコーダを上記メモリセルアレイ間部また
    はメモリセルアレイ列の一方の端部に配置し、上記第２
    のデコーダにより形成された選択信号を上記第１のデコ
    ーダに供給する信号線を、メモリセルアレイのワード線
    と絶縁膜を介してその上部に同じ方向に延在するように
    配置してなることを特徴とする半導体記憶装置のレイア
    ウト方法。
  6. 【請求項６】上記メモリセルは、ダイナミック型メモリ
    セルであることを特徴とする特許請求の範囲第５項記載
    の半導体記憶装置のレイアウト方法。
JP58241965A 1983-12-23 1983-12-23 半導体記憶装置とそのレイアウト方法 Expired - Lifetime JPH0682801B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP58241965A JPH0682801B2 (ja) 1983-12-23 1983-12-23 半導体記憶装置とそのレイアウト方法
GB08431412A GB2152752B (en) 1983-12-23 1984-12-12 Semiconductor integrated circuit device
KR1019840008023A KR930000761B1 (ko) 1983-12-23 1984-12-17 배선지연이 적은 배선 및 데코우더를 가진 반도체 집적회로장치
IT24228/84A IT1179531B (it) 1983-12-23 1984-12-21 Dispositivo di memoria a semiconduttori avente una disposizione di collegamento e di decodificazione migliorata per ridurre il ritardo dei collegamenti
DE19843447722 DE3447722A1 (de) 1983-12-23 1984-12-21 Halbleiterschaltungsvorrichtung
US06/685,398 US4709351A (en) 1983-12-23 1984-12-24 Semiconductor memory device having an improved wiring and decoder arrangement to decrease wiring delay
HK479/90A HK47990A (en) 1983-12-23 1990-06-21 Semiconductor integrated circuit device
US09/002,002 USRE36813E (en) 1983-12-23 1997-12-31 Semiconductor memory device having an improved wiring and decoder arrangement to decrease wiring delay

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58241965A JPH0682801B2 (ja) 1983-12-23 1983-12-23 半導体記憶装置とそのレイアウト方法

Publications (2)

Publication Number Publication Date
JPS60134460A JPS60134460A (ja) 1985-07-17
JPH0682801B2 true JPH0682801B2 (ja) 1994-10-19

Family

ID=17082208

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58241965A Expired - Lifetime JPH0682801B2 (ja) 1983-12-23 1983-12-23 半導体記憶装置とそのレイアウト方法

Country Status (7)

Country Link
US (2) US4709351A (ja)
JP (1) JPH0682801B2 (ja)
KR (1) KR930000761B1 (ja)
DE (1) DE3447722A1 (ja)
GB (1) GB2152752B (ja)
HK (1) HK47990A (ja)
IT (1) IT1179531B (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0740602B2 (ja) * 1985-09-25 1995-05-01 セイコーエプソン株式会社 半導体記憶装置
US4829351A (en) * 1987-03-16 1989-05-09 Motorola, Inc. Polysilicon pattern for a floating gate memory
US4992981A (en) * 1987-06-05 1991-02-12 International Business Machines Corporation Double-ended memory cell array using interleaved bit lines and method of fabrication therefore
US5204842A (en) * 1987-08-05 1993-04-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory with memory unit comprising a plurality of memory blocks
US5014242A (en) * 1987-12-10 1991-05-07 Hitachi, Ltd. Semiconductor device for a ram disposed on chip so as to minimize distances of signal paths between the logic circuits and memory circuit
JP2790287B2 (ja) * 1988-08-12 1998-08-27 株式会社東芝 集積回路の配置構造
EP0365876B1 (en) * 1988-10-28 1996-09-25 Texas Instruments Incorporated Decoding global drive/boot signals using local predecoders
US5117389A (en) * 1990-09-05 1992-05-26 Macronix International Co., Ltd. Flat-cell read-only-memory integrated circuit
JP3242101B2 (ja) * 1990-10-05 2001-12-25 三菱電機株式会社 半導体集積回路
US5200355A (en) * 1990-12-10 1993-04-06 Samsung Electronics Co., Ltd. Method for manufacturing a mask read only memory device
US5396100A (en) * 1991-04-05 1995-03-07 Hitachi, Ltd. Semiconductor integrated circuit device having a compact arrangement of SRAM cells
JP3186084B2 (ja) * 1991-05-24 2001-07-11 日本電気株式会社 半導体メモリー装置
JP3333352B2 (ja) * 1995-04-12 2002-10-15 株式会社東芝 半導体記憶装置
US6388314B1 (en) * 1995-08-17 2002-05-14 Micron Technology, Inc. Single deposition layer metal dynamic random access memory
US5640338A (en) * 1995-12-07 1997-06-17 Hyundai Electronics Industries Co. Ltd. Semiconductor memory device
KR100224779B1 (ko) * 1996-12-31 1999-10-15 김영환 로오 디코더 회로
US5903491A (en) 1997-06-09 1999-05-11 Micron Technology, Inc. Single deposition layer metal dynamic random access memory
JPH1126604A (ja) * 1997-07-03 1999-01-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3408466B2 (ja) * 1999-08-23 2003-05-19 エヌイーシーマイクロシステム株式会社 半導体記憶装置
JP2002270788A (ja) * 2001-03-14 2002-09-20 Fujitsu Ltd 半導体装置及びその製造方法
US6738301B2 (en) * 2002-08-29 2004-05-18 Micron Technology, Inc. Method and system for accelerating coupling of digital signals
JP2011242541A (ja) * 2010-05-17 2011-12-01 Panasonic Corp 半導体集積回路装置、および標準セルの端子構造
KR20120033510A (ko) * 2010-09-30 2012-04-09 주식회사 하이닉스반도체 반도체 집적 회로

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3560940A (en) * 1968-07-15 1971-02-02 Ibm Time shared interconnection apparatus
JPS5854654A (ja) * 1981-09-28 1983-03-31 Nec Corp 半導体集積回路装置
JPS602781B2 (ja) * 1982-03-03 1985-01-23 富士通株式会社 半導体記憶装置
US4618945A (en) * 1982-08-11 1986-10-21 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor memory device

Also Published As

Publication number Publication date
DE3447722A1 (de) 1985-07-04
KR850004877A (ko) 1985-07-27
GB2152752B (en) 1988-03-02
HK47990A (en) 1990-06-29
USRE36813E (en) 2000-08-08
GB2152752A (en) 1985-08-07
IT8424228A0 (it) 1984-12-21
IT1179531B (it) 1987-09-16
US4709351A (en) 1987-11-24
GB8431412D0 (en) 1985-01-23
KR930000761B1 (ko) 1993-02-01
JPS60134460A (ja) 1985-07-17

Similar Documents

Publication Publication Date Title
JPH0682801B2 (ja) 半導体記憶装置とそのレイアウト方法
JP2559360B2 (ja) 半導体メモリ装置
KR920010191B1 (ko) 반도체 메모리장치
US5349218A (en) Semiconductor integrated circuit device including memory cells having a structure effective in suppression of leak current
JPH06318681A (ja) 半導体記憶装置及びその製造方法
JP3813638B2 (ja) 半導体集積回路装置およびその製造方法
US6078074A (en) Semiconductor device having multilayer metal interconnection
JPH0360182B2 (ja)
JPH02156566A (ja) 半導体記憶装置およびその製造方法
JPH0799255A (ja) 半導体集積回路装置
JP2824713B2 (ja) 半導体記憶装置
JPH0328831B2 (ja)
US5535153A (en) Semiconductor device
JP3539705B2 (ja) 半導体記憶装置
US6774424B2 (en) Synchronous dynamic random access memory (SDRAM) structure
JPH0793380B2 (ja) 半導体装置
JPH06105770B2 (ja) ダイナミック型半導体記憶装置
JP2555870B2 (ja) 半導体記憶装置
JPS61140171A (ja) 半導体記憶装置
JPH0691216B2 (ja) 半導体記憶装置
JPS60167360A (ja) 半導体記憶装置
JPH0336762A (ja) 半導体メモリ装置
JPH09107084A (ja) 半導体集積回路装置及びその製造方法
JP2825039B2 (ja) 半導体記憶装置
JPS602781B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term