JP3333352B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミック型半導体
記憶装置に係わり、特にメモリセルアレイ内のワード線
配置の改良をはかった半導体記憶装置に関する。

【０００２】

【従来の技術】近年、半導体の微細加工技術の発展によ
り高密度量産品では４Ｍ，１６Ｍビット、研究開発では
１ＧビットのＤＲＡＭが製作できるようになってきた。
しかしながら、サブミクロン時代になってくると、リソ
グラフィ技術の遅れにより配線等の加工が困難になって
いる。特に、上層に形成される金属配線等が、下地の段
差等により加工が困難となっている。

【０００３】図２０（ａ）は従来のＤＲＡＭのセルアレ
イ部の構成を示す。ワード線Ｗ1 〜Ｗ4 、ビット線ＢＬ
1 ，／ＢＬ1 ，ＢＬ2 ，／ＢＬ2 の各交点にメモリセル
ＭＣ1 〜ＭＣ8 が選択的に配置される。ロウデコーダＲ
／Ｄ1 〜Ｒ／Ｄ4 により選択されたワード線ＷＬにつな
がるメモリセルデータはビット線ＢＬを通して読み出さ
れ、センスアンプＳ／Ａ1 ，Ｓ／Ａ2 で増幅される。

【０００４】ワード線ＷＬは、メモリセルＭＣのトラン
ジスタの配線となるゲート配線のみでは、この材料が比
較的高抵抗であることから選択時の立上り／立下りのＲ
Ｃ遅延が大きい。このため、従来図２０（ｂ）に示すよ
うにゲート配線上をＡｌ等の金属配線を並列に這わせ、
セルアレイを分割して途中で金属配線とゲート配線のコ
ンタクトを取っている。この部分を通常、シャント（sh
unt)，スナップ（snap）或いはスティッチ（stitch）と
呼んでいる。また、このコンタクトは図２０（ｃ）に示
すように、１度中間の配線に落としていたりもする。

【０００５】しかしながら、この方式には次のような問
題点がある。図２０（ｄ）に示すように、ゲート配線の
ピッチ（Ｌ1 ＝ライン、Ｓ1 ＝スペース）と金属配線の
ピッチ（Ｌ2 ＝ライン、Ｓ2 ＝スペース）を同一にしな
くてはならず、上層で下地段差があり、しかも金属自身
の加工が困難なため、金属配線の加工が困難な問題点が
あった。

【０００６】そこで最近、ＳＲＡＭ等で用いられてきた
階層ワード線方式をＤＲＡＭでも取り入れる試みが成さ
れてきた。図２１（ａ）は、従来のＤＲＡＭにおける階
層ワード線方式を示す。また、図２３に図２１のチップ
の上から見た平面ブロック図を示す。

【０００７】メインロウデコーダ（Ｍ・Ｒ／Ｄ）の出力
が与えられる金属配線からなるメインワード線（ＭＷ
Ｌ）が、ゲート配線となるポリＳｉ等のサブワード線
（ＳＷＬ）の４本に１本の割合で配置され、１つのメモ
リセルアレイが複数に分割され、その間にサブのロウデ
コーダ（Ｓ・Ｒ／Ｄ）が配置される。即ち、金属の配線
がゲート配線４本に１本の割合であることが分かる。

【０００８】サブロウデコーダは、メインワード線信号
とビット線方向からのアドレス信号ＷＤＲＶによりデコ
ードされ、ゲート配線を駆動する。このビット線方向か
らのアドレス信号によるデコードにより、メインロウデ
コーダ及びその出力の金属配線のメインワード線のピッ
チを図２１の（ｂ）に示すように、ゲート配線のピッチ
の４倍に大幅に緩和できる。図２１（ｂ）においてＬ3
＋Ｓ3 ＝４（Ｌ1 ＋Ｓ2 ）となるわけである。

【０００９】しかしながら、この従来方式においても次
のような問題点があった。ｓｎａｐ方式は、コンタクト
を落とすのみであるのに対して、階層ワード線方式は、
サブのロウデコーダ回路を分散配置させるため、サブロ
ウデコーダ部の面積がｓｎａｐに比べ大きくなるため、
ｓｎａｐ−ｓｎａｐ間のカラム数よりＳ・Ｒ／Ｄ−Ｓ・
Ｒ／Ｄ間のカラム数を多くしないとチップサイズが大き
くなる。逆に、階層ワード線方式のＳ・Ｒ／Ｄ−Ｓ・Ｒ
／Ｄ間のカラム数を多くすると、このサブアレイ内のゲ
ート配線の抵抗によるＲＣ遅延が大きくなる。

【００１０】図２２に示すように、ｓｎａｐ方式とほぼ
同等のチップサイズにするには ２×（カラム数／ｓｎａｐ）＝カラム数／サブロウデコ
ーダ 即ち、階層ワード線のＳ・Ｒ／Ｄ−Ｓ・Ｒ／Ｄ間のカラ
ム数をｓｎａｐ方式のｓｎａｐ−ｓｎａｐ間のカラム数
の倍、或いはそれ以上にする必要がある。ｓｎａｐ部面
積より、サブロウデコーダの面積は倍以上あるが、その
反面、階層ワード線方式はメインロウデコーダにつなが
るアレイがｓｎａｐ方式より多くできるため、トータル
で考えると２倍程度で面積同等となる。このとき、ゲー
ト配線遅延ＲＣはカラム数倍により、 ＲＣ＝（２Ｒ）×（２Ｃ）＝４ＲＣ で４倍遅くなるため、結果として同一スピードを保つた
めにはｓｎａｐ方式に比べゲート配線の低抵抗化のため
の開発及びコスト幅が必要となる。

【００１１】また、従来の階層ワード線方式には、次の
ような問題もあった。図２４に示すようにサブアレイ上
は確かに金属配線のルールは緩和できる反面、メインロ
ウデコーダ，サブロウデコーダの金属配線のピッチは従
来のままで緩和できず、結局は金属配線のルールはメイ
ンロウデコーダ，サブロウデコーダルールで制約されて
しまう。

【００１２】従来、図２０のｓｎａｐ方式はロウデコー
ダのルールはセルアレイ上のルールに比べ緩和できてい
たが、図２１の階層ワード線方式は、逆にサブアレイ上
のルールが大幅に緩和されたために、メインロウデコー
ダ，サブロウデコーダのルールで制約されるわけであ
る。

【００１３】例えば図２４において、メインロウデコー
ダのウエルに対してコンタクトを取る場合、ビット線方
向に走る第２層金属配線（図示せず）から第１層金属配
線（メタル１）に落として、ウェルに落とすため（Ａ）
部のように第１層金属配線のピッチは半減する。第１層
金属配線−第２層金属配線のコンタクトのルールが大き
いため、（Ａ）部の第１層金属配線のルールはサブアレ
イの半分未満となる。これは、他のワード線電源（ＶＳ
Ｖ）の（Ｂ）部でも同様、また（Ｃ）部のように、メイ
ンロウデコーダ内の他の配線、例えば下回路の（Ｓ1 ）
信号をメインワード線と並列配線すると益々厳しくな
る。また、サブロウデコーダ部も同様で、ここに（Ａ）
のような部分は存在し、さらにサブワード線を（Ｄ）の
ように、第１層金属配線で形成すると益々厳しくなる。

【００１４】

【発明が解決しようとする課題】このように従来、メモ
リセルアレイ内のワード線配置に関して、ｓｎａｐ方式
では金属配線ピッチが厳しく加工が困難であり、階層ワ
ード線方式では、ピッチは緩いがゲート配線を低抵抗化
しないと遅延が大きくなり、さらにチップサイズが大き
くなる問題があった。

【００１５】また、従来の階層ワード線方式は、サブア
レイ上の金属配線のピッチは大幅に緩和できる反面、メ
インロウデコーダ，サブロウデコーダの金属配線のルー
ルは従来のままで、結局この部分で金属配線のルールが
制約されてしまう問題があった。

【００１６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、階層ワード線方式によ
り金属配線のルールを緩和することができ、かつチップ
サイズの増大やゲート配線の低抵抗化を要することなく
高速化をはかり得るダイナミック型の半導体記憶装置を
提供することにある。

【００１７】また、本発明の他の目的は、階層ワード線
方式において、サブアレイ上の金属配線のルールばかり
でなくメインロウデコーダ，サブロウデコーダのルール
も緩和できるダイナミック型の半導体記憶装置を提供す
ることにある。

【００１８】

【課題を解決するための手段】本発明による半導体記憶
装置は、ゲート配線からなる複数のワード線と、前記複
数のワード線に対して交差するように配置される複数の
ビット線と、前記複数のワード線と複数のビット線との
交点に選択的に配置される複数のメモリセルと、前記ワ
ード線の方向に沿って配置される複数のサブアレイとを
有するメモリセルアレイと、前記ワード線の方向に関す
る前記メモリセルアレイの少なくとも一端に配置される
メインロウデコーダと、前記複数のサブアレイ各々の少
なくとも１端に配置される複数のサブロウデコーダと、
前記ゲート配線の上層に形成される複数の第１の配線を
有する第１の配線層とを具備し、前記複数のサブアレイ
は、前記ワード線の方向に関して配置された２つの孫ア
レイを有し、前記サブアレイの２つのゲート配線の一方
は前記２つの孫アレイの境界部で分断されており、前記
第１の配線各々は、前記サブアレイの中の対応する１つ
に隣り合う前記サブロウデコーダから、前記サブアレイ
の中の対応する１つの中心までにわたって形成され、前
記サブアレイの中の対応する１つの内部において前記ゲ
ート配線各々に接続されていることを特徴とする。

【００１９】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) サブアレイの一方端のサブロウデコーダからの第１
の配線層と反対端のサブロウデコーダからの第１の配線
層は、各々のサブロウデコーダからサブアレイを２分割
した位置までのみ配線され、かつワード線方向でほぼ同
一直線上に配置されていること。 (2) メインロウデコーダとサブロウデコーダを接続する
配線は、第１の配線層と同じ配線層であること。 (3) メインロウデコーダとサブロウデコーダを接続する
配線は、サブアレイ上は第１の配線層と同じで、サブロ
ウデコーダ上は第１の配線層とは異なる第２の配線層で
あること。 (4) 第１，第２の配線層は、共にアルミニウム配線或い
は銅配線であること。 (5) ゲート配線は、ポリＳｉ，ＷＳｉ，Ｗ，ＭＳｉ，
Ｍ，ＴｉＳｉの内のいずれかを含む配線であること。 (6) メインロウデコーダは、メモリセルアレイのワード
線方向の両端に配置されること。 (7) ゲート配線の４本に３本の割合で第１の配線層が配
置されること。 (8) ゲート配線の８本に５本の割合で第１の配線層が配
置されること。

【００２０】

【００２１】

【００２２】

【００２３】

【００２４】

【作用】本発明によれば、階層ワード線方式において、
ゲート配線より上層にサブアレイからの第１の配線層
（金属配線）を形成し、サブアレイをワード線方向に２
分割した位置で、第１の配線層とゲート配線とのコンタ
クトを取ることにより、サブロウデコーダからの金属配
線をそのままゲート配線とした場合よりも金属配線のピ
ッチを緩くすることができ、かつゲート配線の低抵抗化
を要することなくＲＣ遅延を低減できる。

【００２５】即ち、金属配線のピッチをゲート配線のピ
ッチの４／３倍，８／５倍，或いはそれ以上に緩和しつ
つ、チップサイズの増大なくして、ゲート配線によるＲ
Ｃ遅延を従来のスナップ方式と同等にでき、低抵抗ゲー
ト材料の開発が不要となる。又は、ピッチを緩和しつ
つ、ゲート配線のＲＣ遅延を従来の階層ワード線方式と
同一にすると、サブロウデコーダの数を半減してチップ
サイズを縮小することが可能となる。

【００２６】これに加えて本発明によれば、２つの孫ア
レイの中間の境界部でゲート配線を２本に１本の割合で
分断し、ゲート配線が分断されないワード線に対して
は、孫アレイの境界部で第１の配線層とコンタクトを取
り、ゲート配線が分断されたワード線のうち、該ワード
線を駆動するサブロウデコーダに近いものは、サブロウ
デコーダとサブアレイの境界部分において第１の配線層
とコンタクトを取り、遠い側のものは、孫アレイの境界
部において第１の配線層とコンタクトを取ることによ
り、ゲートに対する上層配線からのコンタクトの部分に
おいて、４本のワード線のピッチで２本のゲートに対す
るコンタクトだけを取ればよく、コンタクトに対するゲ
ート材料の余裕をゲート材料の幅或いは間隔程度まで広
げることができる。

【００２７】また本発明によれば、階層ワード線方式で
メインロウデコーダをセルアレイの両端に配置し、メイ
ンワード線配線を１本おきに交互に両端のメインロウデ
コーダに接続することにより、サブアレイ上の金属配線
のピッチを緩和できると共に、メインロウデコーダでの
金属配線のピッチを従来の２倍に緩和できる。

【００２８】また、サブアレイ上は第１の金属配線で、
サブロウデコーダ上は第２の金属配線に接続を切り換え
られるようにすると、サブロウデコーダ内の金属配線は
ビット線方向に切り換えられるので、いくらでもルール
は緩和できる。さらに、サブロウデコーダ上はメインワ
ード線とビット線方向からの第１の金属配線を一度第１
の金属配線に落として、さらに下層に落とすのみに用い
て、サブワード線の配線等に用いなければ、サブロウデ
コーダ部の第１の金属配線のピッチは緩和できる。

【００２９】

【実施例】以下、図面を参照しながら実施例を説明す
る。 （実施例１）図１は、本発明の第１の実施例に係わるＤ
ＲＡＭのメモリセルアレイ部及びロウデコーダ部の配置
接続関係を示す図である。

【００３０】メモリセルアレイ端にはメインロウデコー
ダ（Ｍ・Ｒ／Ｄ）が配置され、その出力のメインワード
線（ＭＷＬ）はメモリセルアレイ上をゲート配線の４本
に１本の割合で通り、メモリセルアレイはワード線方向
にサブアレイとして複数に分割され、この間にサブロウ
デコーダ（Ｓ・Ｒ／Ｄ）が配置される。このサブロウデ
コーダは、メインワード線とビット線方向から来るアド
レス信号によりデコードされ、選択されたサブアレイ内
の１本のワード線が選択される点は従来の方式と同じで
ある。なお、メインワード線はＡｌ等の金属配線であ
り、ゲート配線はポリＳｉ等である。

【００３１】本実施例が従来と異なるのは次の点にあ
る。即ち、従来のサブロウデコーダの出力は直接サブロ
ウデコーダからゲート配線としてサブアレイ内に入って
いたが、本実施例においてはゲート配線上に、メインワ
ード線と同一の金属配線層を、サブロウデコーダからサ
ブアレイをさらに２分割した部分まで配置し、この分割
部でｓｎａｐ方式と同様にゲート配線とコンタクトを取
る。サブアレイの一端からのサブロウデコーダ出力の金
属配線（Ｍ00）は２分割点で終り、他端の他のサブロウ
デコーダ出力の金属配線（Ｍ01）も２分割点で終り、互
いにワード線方向で並んで配線しない。これらは、ほぼ
同一直線上に配置されるのが望ましい。

【００３２】このような構成であれば、ゲート配線の４
本に対して金属配線は、メインワード線の１本とｓｎａ
ｐ用の２本の計３本で済み、従来のゲート配線に対して
ピッチを４／３倍にできる。例えば、ゲート配線の１Ｇ
ビットＤＲＡＭクラスでのライン／スペース＝０．１８
／０．２μｍを仮定すると、金属配線のライン／スペー
ス＝０．２４／０．２６μｍまで緩み、ＤＲＡＭでは１
世代，半世代前の配線加工装置でも十分加工できる。

【００３３】図２は、本実施例のサブアレイを２分割し
た所での金属配線とゲート配線のコンタクト部のレイア
ウトを示す。図３の（ａ）は図２のスティック図を示
す。図２の例では、ゲート配線の８本に金属配線を６本
配置してあり、金属配線の左から２番目と５番目はメイ
ンワード線配線であり、上の各々１，３，４，６番目の
金属配線は上のサブロウデコーダからの信号でこのｓｎ
ａｐ部分で終端し、図３（ｃ）に示すように１度ビット
線を介してゲート配線と接続している。下の各々１，
３，４，６番目の金属配線は下のサブロウデコーダから
の信号でこのｓｎａｐ部分で終端し、ゲート配線とつな
がる。また、図３（ｄ）に示すように直接金属とゲート
配線をつないでも良い。

【００３４】このように金属配線の１，３，４，６番目
は上下が互いに並列に走ることはなくほぼ同一直線上を
走るため、結果として図３（ｂ）に示すように、ゲート
配線４本に対して金属配線を３本のみ配置すれば良く、
設計ルールを緩和できる。

【００３５】図４は、本実施例を具体的な回路例で示し
たものであり、図５はその動作例を示す。例えば、メイ
ンワード線／ＭＷＬ0 が選択され“Ｈ”レベルから
“Ｌ”レベルに下がり、ビット線方向からのアドレスＷ
ＤＲＶ3 が選択され、ＷＤＲＶ3 が上がり、／ＷＤＲＶ
3 が下がるとする。すると、サブロウデコーダＳ・Ｒ／
Ｄ00が活性化され、それにつながる金属配線Ｍ02が立ち
上がり、ｓｎａｐ１，ｓｎａｐ２のコンタクトを通して
ゲート配線ＳＷＬ3 が立ち上がり、メモリセルトランジ
スタがＯＮしデータが読み出される。

【００３６】図４に示すようにサブアレイ内の金属配線
とゲート配線のコンタクトは、サブアレイの中央のｓｎ
ａｐ１の部分に加え、サブロウデコーダの出口の所（ｓ
ｎａｐ２）でも取っても良い。

【００３７】このような構成では、実際のゲート配線の
ＲＣ遅延は、従来の階層ワード線方式のように、Ｓ・Ｒ
／Ｄ−Ｓ・Ｒ／Ｄ間のカラム数で決まるのではなく、そ
の半分、即ち（Ｓ・Ｒ／Ｄ）−（ｓｎａｐ）間のカラム
数分のゲート配線長で決まることになる。

【００３８】図６に、本発明のゲート遅延を示す。本発
明においては、従来のｓｎａｐ方式におけるカラム数／
ｓｎａｐの２倍のカラム数／サブロウデコーダの時、ゲ
ート配線遅延は同一となる。これは、本発明はカラム数
／サブロウデコーダでＲＣ遅延が決まらず、その半分の
カラム数、即ちｓｎａｐ−Ｓ・Ｒ／Ｄ間のゲート配線長
で決まるためである。

【００３９】これは、従来の階層ワード線方式に比べ、
同じチップサイズならば、即ち同じサブロウデコーダ分
割数ならば（ｓｎａｐ部の面積はサブロウデコーダの面
積に比べ無視できる）、金属配線ルールを緩和しつつゲ
ート配線のＲＣ遅延を、 Ｒ／２×Ｃ／２＝１／４ＲＣ に、即ち１／４に低減できる。これは、従来の問題点の
ゲート配線の低抵抗化が不要となることを意味する。

【００４０】逆に、階層ワード線方式のサブアレイの分
割数の半分の分割数に本発明をすれば、ルールを緩和し
つつサブロウデコーダ数を半減し、チップサイズを縮小
しつつゲート遅延を同等とすることができる。

【００４１】従来のスナップ方式と比べても、ｓｎａｐ
方式のカラム数／ｓｎａｐの２倍のカラム数／サブロウ
デコーダで同等のチップサイズを達成でき、このときｓ
ｎａｐ方式のｓｎａｐ−ｓｎａｐ間のカラム数と、本発
明のｓｎａｐ−Ｓ・Ｒ／Ｄ間のカラム数が同一のため、
ゲート配線のＲＣ遅延は同一となり、ｓｎａｐ方式に比
べ、チップサイズ同等、ゲート遅延同等で金属配線のル
ールを緩和できる。これは、ゲートの低抵抗化の開発不
要でしかもルールの緩和ができることを意味する。 （実施例２）図７は、本発明の第２の実施例に係わるＤ
ＲＡＭのメモリセルアレイ部及びロウデコーダ部の配置
接続関係を具体的な回路例で示したものである。図４の
例とは、サブロウデコーダの配置数が異なっている。

【００４２】図４ではサブアレイＡとサブアレイＢ間の
サブロウデコーダの出力はサブアレイＡ，Ｂ両方に共用
であるが、図７では独立に動作可能である。これは、ビ
ット線方向からのアドレスがサブアレイＡではＷＤＲＶ
3 ，ＷＤＲＶ1 で制御しているが、サブアレイＢではＷ
ＤＲＶ0'，ＷＤＲＶ2'で制御しているためである。

【００４３】図７のサブロウデコーダ回路のトランジス
タの素子数は２倍になるが、各トランジスタの負荷は片
側のサブアレイのみ駆動するため半分になり、トータル
の面積はほぼ同等となる。このように図７の回路では、
１つのサブアレイのみ活性化することが可能で、これに
より低消費電力化できる。 （実施例３）図８は、本発明の第３の実施例に係わるＤ
ＲＡＭのメモリセルアレイ部及びロウデコーダ部の配置
接続関係を示す図である。

【００４４】この実施例では、ゲート配線の８本に１個
のメインロウデコーダ（Ｍ・Ｒ／Ｄ）と１本の金属配線
であるメインワード線（ＭＷＬ）と、各サブロウデコー
ダ（Ｓ・Ｒ／Ｄ）に４本の金属配線の出力を出してい
る。この例では、図９に示す通り、ゲート配線の８本に
対し、１本＋４本の計５本の金属配線を配置しているた
め、金属配線のピッチ（Ｌ5 ＋Ｓ5 ）＝８／５（Ｌ1 ＋
Ｓ1 ）と８／５倍より緩くに緩和しつつ、第１の実施例
と同等の効果がある。

【００４５】図１０は、本実施例の具体的な回路例を示
している。メインワード線（ＭＷＬ）をゲート配線（Ｓ
ＷＬ）の８本に１個にすることにより、ビット線方向か
らのアドレス数を、図４の例の２倍必要とする。この例
でも、図７のようなサブアレイ独立の構成は可能であ
る。

【００４６】図４、図７、図１０の例ではＣＭＯＳでサ
ブロウデコーダを構成しているが、ｎＭＯＳのみで構成
しても良いし、他の回路例でも良い。 （実施例４，５）図１１及び図１２に、本発明の第４，
第５の実施例を示す。これらの実施例は図１、図８とは
異なり、メインロウデコーダ（Ｍ・Ｒ／Ｄ）をセルアレ
イの両端に配置したもので、メモリセルアレイ，サブロ
ウデコーダばかりでなくメインロウデコーダの設計ルー
ルも緩和した例である。

【００４７】図１１に示す第４の実施例では、ゲート配
線の８本に１個のメインロウデコーダ、図１２に示す第
５の実施例では、ゲート配線の１６本に１個のメインロ
ウデコーダ配置に緩和できる。 （実施例６）図１３は、本発明の第６の実施例に係わる
ＤＲＡＭの要部構成を説明するためのもので、サブロウ
デコーダの一部のレイアウト図を示す。

【００４８】サブロウデコーダ上にメインワード線（Ｍ
ＷＬ）となる第１層金属配線（メタル１）が通るため、
その１本分だけサブロウデコーダ内の第１層金属配線の
ピッチが厳しくなっては、いくらセルアレイ内の第１層
金属配線のピッチを緩和しても意味がない。

【００４９】図１３のように例えば、ビット線方向から
の信号及び電源を第２層金属配線（メタル２）で走ら
せ、第１層金属配線を介して他の拡散層，トランジスタ
等と接続する場合、第１層金属配線を介するだけ、さら
にサブロウデコーダの第１層金属配線のピッチは厳しく
なる。特に、メタル１−メタル２間のコンタクト（ＶＩ
Ａコンタクト）が大きい場合むずかしい。この例ではこ
れ以上メタル１を増やすとルールがセルアレイより厳し
くなる。

【００５０】このようにサブロウデコーダ上のメインワ
ード線の配線とサブアレイ上のメインワード線の配線を
同一金属層にしても良いし、次に示す図１４、図１５の
異なる金属層にしても良い。 （実施例７）図１４及び図１５は、本発明の第７の実施
例を示し、図１４より第１層金属配線（メタル１），第
２層金属配線（メタル２），メタル１−メタル２間コン
タクトを抜き出したものが、図１５となる。

【００５１】図１５のようにサブアレイ上はメインワー
ド線（ＭＷＬ）とサブワード線（ＳＷＬ）を同一の第１
層金属配線とし、サブロウデコーダではメインワード線
を第２層金属配線に切り換えている。また、ビット線方
向からのアドレス信号，電源等は第１層金属配線で走ら
せ各回路に接続する。

【００５２】こうするとアドレス信号，電源を第２層金
属配線から第１層金属配線を介して回路につなぐ必要は
なく、第１層金属配線から回路につなぐため、不用なメ
タル１−メタル２間コンタクトや第１層金属配線の中継
ぎが不要になるため第１層金属配線のルールが緩和でき
る。 （実施例８）図１６は、本発明の第８の実施例に係わる
ＤＲＡＭのメモリセルアレイ部とロウデコーダ部の配置
接続関係を示す図である。

【００５３】メモリセルアレイをワード線方向に複数に
分割し（この例では４分割）、サブアレイとして、その
間にサブロウデコーダ（Ｓ・Ｒ／Ｄ）を分割配置する。
このサブロウデコーダは、ワード線方向のメインワード
線（ＭＷＬ）のアドレスとビット線方向からのアドレス
でデコードしてサブワード線（ＳＷＬ）としてゲート配
線でサブアレイに入る。

【００５４】これにより、第１にサブロウデコーダ間隔
は分割により小さいので、図１の例のようなｓｎａｐを
不要にできる。また、ビット線方向のアドレスがあるた
め、ワード線方向の金属配線のメインワード線のピッチ
はこの例では４倍に大幅に緩和できる。これにより、サ
ブセルアレイ上の金属配線の加工は非常に容易になる。
図上から分かる通り、金属配線がゲート配線の４本に１
本の割合であることが分かる。

【００５５】第２にメインワード線を駆動するメインロ
ウデコーダは、メモリセルアレイの両端に配置されてお
り、複数のメインワード線は１本おきに交互に両端のメ
インロウデコーダに接続される。これにより、明らかに
メインロウデコーダ内の金属配線のピッチは従来の階層
ワード線方式（図２３）の２倍に緩和できる。従って、
従来のサブアレイ上のピッチに比べロウデコーダ内の金
属配線のピッチが著しく厳しい問題は解決される。

【００５６】図１７は、本実施例におけるメインロウデ
コーダ部のレイアウト図を示す。ここでは見やすいよう
にメタル１，メタル２，メタル１−メタル２間コンタク
ト層のみを表示している。メインワード線のメタル１の
ピッチは、メインロウデコーダとサブロウデコーダのつ
なぎ部分（Ａ）では両端おきのため、サブアレイ上のメ
タル１の２倍に緩和される。

【００５７】トランジスタＱ1 が配置されるトランジス
タ部（Ｂ）においても昇圧電源ＶＳＶ用のメタル１の配
線があってもそのピッチはサブアレイ上のメタル１のピ
ッチと同等である。その前段駆動部トランジスタＱ2 の
ピッチは（Ｃ部）サブセルアレイ上に比べ、２／２．５
倍で少しきびしい程度で従来方式に比べ大幅に緩和でき
る。但し、この（Ｃ）部のメタル１は、メインワード線
に直接接続されないため、メインワード線のＲＣ遅延と
は関係なく、メタル１である必要はない。

【００５８】図１８（ａ）（ｂ）に、本実施例のサブロ
ウデコーダ部のレイアウトを示す。図１８（ａ）におい
て、メインワード線をメタル１でサブロウデコーダを通
して、ビット線方向からの信号（ＷＤＲＶ₀ ）は１度メ
タル２からメタル１に落として、その下層に落としてい
るため、サブアレイ上のメタル１のピッチの半分にな
る。（Ｍ部）しかし、ゲート配線のサブワード線はビッ
ト線と同一配線を用いて、サブロウデコーダ中を引き回
すため、従来の図２４の（Ｄ）部のようにはせずルール
は緩和される。

【００５９】さらに、図１８（ｂ）のように、サブロウ
デコーダ上はサブアレイ上のメタル１の配線をメタル２
に切り換えることにより、図１８（ａ）の（Ｍ）部のよ
うな部分は無くなる。これは、ピッチ線方向からの信号
をメタル１に変え、直接下層におとすので、その上層の
メタル２とは関係無く配線できるためである。さらに、
サブワード線をビット線配線でサブロウデコーダ中を引
き回すことにより、結果として、メタル１のピッチは、
サブアレイ上とサブロウデコーダ上と同一にできる。 （実施例９）図１９は、本発明の第９の実施例に係わる
ＤＲＡＭのメモリセルアレイ部とロウデコーダ部の配置
接続関係を示す図である。

【００６０】これは、サブロウデコーダ（Ｓ・Ｒ／Ｄ）
に入るビット線方向からのアドレスを増加させ、メイン
ワード線（ＭＷＬ）のピッチをサブワード線（ＳＷＬ）
のピッチの８倍にした例である。このとき、メインロウ
デコーダ（Ｍ・Ｒ／Ｄ）のアレイ両端配置により、メイ
ンロウデコーダのメタル１のピッチは図１６のピッチの
さらに２倍にできる。 （実施例１０）前述した第１の実施例においては、Ａｌ
の金属配線層からポリＳｉのゲート配線へのコンタクト
を、ゲート配線が最小ピッチで並んだ部分で取らなけれ
ばならない。ここで、例えば最小加工寸法をＦとする
と、ワード線の幅と間隔がそれぞれＦ、コンタクトのサ
イズがＦ×Ｆの正方形となるため、コンタクトの位置に
対してゲート配線を十分大きく取ることができない。こ
のとき、ゲート配線とコンタクトの加工において、それ
ぞれのマスクの基板に対する相対位置が互いにずれてし
まった場合、ゲートからコンタクトがはみ出して形成さ
れてしまうので、ゲート配線と基板とがショートしてし
まうという問題がある。

【００６１】コンタクトの穴はＲＩＥで開けられるが、
通常は層間膜とゲート材料とでエッチレートの異なるプ
ロセスが用いられる。即ち、例えば層間膜にＳｉＯ₂ 、
ゲート材料にポリＳｉを用いる場合、ポリＳｉのエッチ
レートが小さく、ＳｉＯ₂ のエッチレートが大きいＲＩ
Ｅプロセスを用いることになる。ところが、コンタクト
がゲート配線に対してずれて配置されてしまった場合、
ゲート材料で止まるはずの穴が基板まで突き抜けてしま
う。このため、ゲートに対して与えるはずの電位を、基
板に対して与えることになり、ゲートと基板がショート
することになるのである。

【００６２】本実施例は、第１の実施例のような、チッ
プ面積の増大やワード線のＲＣ遅延増大を招くことなく
金属配線の配線ピッチを従来のｓｎａｐ方式に比べて緩
和できる方式において、ゲートに対するコンタクトに対
して加工余裕がない問題を解決したものである。

【００６３】図２５は、本発明の第１０の実施例で、ワ
ード線の駆動回路とゲート配線及びゲートよりも上層の
配線を模式的に表したものである。図２６は、本実施例
のレイアウトの例で、孫アレイの境界部分のものであ
る。なお、図２６において、（ａ）はゲート配線，ビッ
ト線配線，メタル配線の全てを示し、（ｂ）はゲート配
線とビット線配線を示し、（ｃ）はビット線配線とメタ
ル配線を示し、（ｄ）はゲート配線のみを示している。

【００６４】本実施例では、ゲート４本分のピッチにア
ルミニウムの配線が３本となり、上層の金属配線層の加
工ピッチを緩和してある。ビット線の配線層は、アルミ
ニウムの配線層とゲートの配線層の中間で加工され、こ
の部分ではアルミニウムとゲートのコンタクトは、一旦
ビット線の配線を介して取られている。この部分におけ
るビット線の加工ピッチは、本実施例ではゲート４本分
のピッチに最高２本のビット線配線が重なるのみで、ゲ
ート配線層に比べて十分緩和された加工寸法を実現して
いる。

【００６５】ここまでの基本構成は第１の実施例と同様
であり、本実施例はこれに加えて、ゲート配線を２本に
１本の割合で分断したことを特徴としている。即ち、サ
ブアレイをワード線方向に２分割した孫アレイの中間の
境界部でゲート配線を２本に１本の割合で分断し、ゲー
ト配線が分断されないワード線に対しては、孫アレイの
境界部で上層の金属配線層とコンタクトを取る。そし
て、ゲート配線が分断されたワード線のうち、該ワード
線を駆動するサブロウデコーダに近いものは、サブロウ
デコーダとサブアレイの境界部分において金属配線層と
コンタクトを取り、遠い側のものは、孫アレイの境界部
において金属配線層とコンタクトを取るようにしてい
る。

【００６６】本実施例のゲート配線及びゲートとビット
線のコンタクトのレイアウトは、図２６（ｄ）に示すよ
うに、コンタクトの回りにゲートの余裕を十分取ること
ができる。具体的には、ゲート配線の幅と間隔をそれぞ
れ最小加工寸法Ｆ、コンタクトをＦ×Ｆの大きさで作る
場合でも、コンタクトの回りにゲート配線を、それぞれ
Ｆの幅の余裕を持って配置することができる。

【００６７】これにより、ゲート配線とコンタクトの相
対的な位置が加工時に最悪Ｆの大きさだけずれた場合で
も、ゲートに対するコンタクトが、ゲートを外れて基板
まで突き抜けることを回避することができる。これは、
ワード線の２本に１本を孫アレイ毎に切断し、この切断
部分でビット線とゲートのコンタクトを取ることによっ
て実現されている。

【００６８】切断されたワード線ＷＬＢ１，ＷＬＢ２
は、２つの孫アレイの境界部分の上下で電気的に導通し
ている。これは、図２７に示すように、サブロウデコー
ダと第１の孫アレイの境界部分で、第１の孫アレイに属
するゲートに対するコンタクトをアルミニウムの配線層
から取り、第１，第２の孫アレイの境界部分で、ビット
線の配線層を介して第２の孫アレイに属するゲートに対
するコンタクトを取ることによって実現されている。ビ
ット線を介してアルミニウムの配線とゲート配線を接続
する構成は前記図３（ｃ）に示す通りである。

【００６９】ここで、孫アレイの境界部分で一旦ビット
線の配線層を介する理由の一つは、アルミニウムの配線
層から直接ゲートに対するコンタクトを取るには、非常
に深い、即ちアスペクト比の高いコンタクトの穴をあけ
る必要があり、技術的に困難であるので、ビット線配線
層を介することによってコンタクトの工程を作りやすく
する点である。

【００７０】もう一つの理由は、図２８に説明したよう
に、ＷＬＢ１を駆動するための第１のサブロウデコーダ
から遠い側（第２の孫アレイ）のゲートに対する配線
と、サブアレイの反対側に配置された、ＷＬＢ２を駆動
する第２のサブロウデコーダからの第１の孫アレイに属
するゲートに対する配線が、互いに交差しなくてはなら
ず、金属配線層を介したまま交差させようとすると、ア
ルミニウムの加工ピッチを小さくしなければならなくな
ってしまうので、ビット線配線層を用いることによっ
て、これらの配線を交差させていることである。

【００７１】このように本実施例によれば、第１の実施
例と同様の効果が得られるのは勿論のこと、ゲートに対
する上層配線からのコンタクトの部分において、４本の
ワード線のピッチで２本のゲートに対するコンタクトだ
けを取ればよく、コンタクトに対するゲート材料の余裕
を、ゲート材料の幅或いは間隔程度にまで広げることが
できる。 （実施例１１）図２９は、本発明の第１１の実施例に係
わるレイアウトの例を示す図であり、（ａ）はゲート配
線，ビット線配線，メタル配線の全てを示し、（ｂ）は
ゲート配線とビット線配線を示し、（ｃ）はビット線配
線とメタル配線を示し、（ｄ）はゲート配線のみを示し
ている。

【００７２】第１０の実施例では、２つの孫アレイのそ
れぞれにおいて、電気的に等価なワード線は同一直線上
に配置されているが、本実施例では孫アレイ毎にワード
線が同一直線上にはない配置の例を示している。このよ
うな構成であっても、第１０の実施例と同様の効果が得
られる。なお、本発明は上述した各実施例に限定される
ものではなく、その要旨を逸脱しない範囲で、種々変形
して実施することができる。

【００７３】

【発明の効果】以上詳述したように本発明によれば、金
属配線のピッチをゲート配線のピッチの４／３倍、８／
５倍、或いはそれ以上に緩和しつつ、チップサイズの増
大なくして、ゲート配線によるＲＣ遅延を従来のｓｎａ
ｐ方式と同等にでき、低抵抗ゲート材料の開発が不用と
なる。或いは、ピッチを緩和しつつ、ゲート配線のＲＣ
遅延を階層ワード線方式と同一にするとサブロウデコー
ダの数を半減し、チップサイズを縮小できる。

【００７４】また本発明によれば、階層ワード線方式
で、サブアレイ上のメタル１のピッチは緩和できる反
面、メインロウデコーダ，サブロウデコーダ×メタル１
のピッチは、従来のままで、結局この部分でメタル１の
ピッチが制約されるのに対して、メインロウデコーダを
セルアレイの両端に配置し、メインワード線配線を１本
おきに交互に両端のメインロウデコーダに接続するた
め、従来のメインロウデコーダのピッチを２倍に緩和で
きる。

【図面の簡単な説明】

【図１】第１の実施例に係わるＤＲＡＭのメモリセルア
レイ部及びロウデコーダ部の配置接続関係を示す図。

【図２】第１の実施例のサブアレイを２分割した所での
金属配線とゲート配線のコンタクト部のレイアウトを示
す図。

【図３】第１の実施例の各部の構成を示す図。

【図４】第１の実施例を具体的な回路例で示した図。

【図５】図４の動作を説明するための図。

【図６】本発明におけるゲート遅延を説明するための
図。

【図７】第２の実施例に係わるＤＲＡＭのメモリセルア
レイ部及びロウデコーダ部の配置接続関係を具体的な回
路例で示した図。

【図８】第３の実施例に係わるＤＲＡＭのメモリセルア
レイ部及びロウデコーダ部の配置接続関係を示す図。

【図９】第３の実施例における配線ピッチを示す図。

【図１０】第３の実施例の具体的な回路例を示す図。

【図１１】第４の実施例に係わるＤＲＡＭのメモリセル
アレイ部及びロウデコーダ部の配置接続関係を示す図。

【図１２】第５の実施例に係わるＤＲＡＭのメモリセル
アレイ部及びロウデコーダ部の配置接続関係を示す図。

【図１３】第６の実施例に係わるＤＲＡＭの要部構成を
説明するためのもので、サブロウデコーダの一部のレイ
アウトを示す図。

【図１４】第７の実施例におけるサブロウデコーダ部の
レイアウトを示す図。

【図１５】第７の実施例におけるサブロウデコーダ部の
レイアウトを示す図。

【図１６】第８の実施例に係わるＤＲＡＭのメモリセル
アレイ部とロウデコーダ部の配置接続関係を示す図。

【図１７】第８の本実施例におけるメインロウデコーダ
部のレイアウトを示す図。

【図１８】第８の本実施例のサブロウデコーダ部のレイ
アウトを示す図。

【図１９】第９の実施例に係わるＤＲＡＭのメモリセル
アレイ部とロウデコーダ部の配置接続関係を示す図。

【図２０】従来のＤＲＡＭのセルアレイ部の構成を示す
図。

【図２１】従来のＤＲＡＭにおける階層ワード線方式を
示す図。

【図２２】従来方式における配線ピッチを示す図。

【図２３】図２１のチップの上から見た平面ブロック
図。

【図２４】従来の問題点を説明するための図。

【図２５】第１０の実施例におけるワード線の駆動回
路，ゲート配線及びゲートよりも上層の配線を模式的に
表した図。

【図２６】第１０の実施例における孫アレイの境界部分
のレイアウトを示す図。

【図２７】第１０の実施例におけるワード線の配線構造
を示す図。

【図２８】孫アレイの境界部分における配線の交差の説
明図。

【図２９】第１１の実施例における孫アレイの境界部分
のレイアウトを示す図。

【符号の説明】

１…第１層金属配線 ２…第２層金属配線 ＭＷＬ…メインワード線 ＳＷＬ…サブワード線 Ｍ・Ｒ／Ｄ…メインロウデコーダ Ｓ・Ｒ／Ｄ…サブロウデコーダ ＷＤＲＶ…ビット線方向からのアドレス ＷＬ…ワード線 ＭＣ…メモリセル ＢＬ…ビット線 ＶＳＶ…ワード線用昇圧電源

フロントページの続き (56)参考文献 特開 平６−97391（ＪＰ，Ａ) 特開 平４−318392（ＪＰ，Ａ) 特開 平４−346470（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8242 G11C 11/401 H01L 27/108

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】ゲート配線からなる複数のワード線と、 前記複数のワード線に対して交差するように配置される
   複数のビット線と、 前記複数のワード線と複数のビット線との交点に選択的
   に配置される複数のメモリセルと、前記ワード線の方向
   に沿って配置される複数のサブアレイとを有するメモリ
   セルアレイと、前記メモリ セルアレイの少なくとも一端に配置されるメ
   インロウデコーダと、 前記複数のサブアレイ各々の少なくとも１端に配置され
   る複数のサブロウデコーダと、 前記ゲート配線の上層に形成される複数の第１の配線を
   形成する第１の配線層とを具備し、 前記複数のサブアレイは、前記ワード線の方向に関して
   配置された２つの孫アレイを有し、前記サブアレイの２
   つのゲート配線の一方は前記２つの孫アレイの境界部で
   分断されており、 前記第１の配線各々は、前記サブアレイに隣接した前記
   サブロウデコーダから、前記サブアレイの中心までにわ
   たって形成され、前記サブアレイの中心において前記ゲ
   ート配線各々に接続されていることを特徴とする半導体
   記憶装置。
2. 【請求項２】ゲート配線からなる複数のワード線と、 前記複数のワード線に対して交差するように配置される
   複数のビット線と、 前記複数のワード線と複数のビット線との交点に選択的
   に配置される複数のメモリセルと、前記ワード線の方向
   に沿って配置される複数のサブアレイとを有するメモリ
   セルアレイと、前記メモリ セルアレイの少なくとも一端に配置されるメ
   インロウデコーダと、 前記複数のサブアレイ各々の少なくとも１端に配置され
   る複数のサブロウデコーダと、 前記ゲート配線の上層に形成される複数の第１の配線を
   形成する第１の配線層とを具備し、 前記第１の配線層は、５本の第１の配線を有し、前記５
   本の第１の配線は、８本のゲート配線が配置されている
   領域内に配置されており、 前記第１の配線各々は、前記サブアレイに隣接した前記
   サブロウデコーダから、前記サブアレイの中心までにわ
   たって形成され、前記サブアレイの中心において前記ゲ
   ート配線各々に接続されていることを特徴とする半導体
   記憶装置。
3. 【請求項３】分断されていないゲート配線を有する前記
   サブアレイのワード線は、前記２つの孫アレイの境界部
   で前記第１の配線に接続され、 分断されているゲート配線を有する前記サブアレイから
   のワード線のうち、該ワード線を駆動する前記サブロウ
   デコーダに近いワード線は、前記サブロウデコーダと前
   記サブアレイとの境界部分において前記第１の配線層に
   接続され、 分断されているゲート配線を有する前記サブアレイから
   のワード線のうち、該ワード線を駆動する前記サブロウ
   デコーダから遠いワード線は、前記２つの孫アレイの境
   界部分において前記第１の配線層に接続されることを特
   徴とする請求項１記載の半導体記憶装置。
4. 【請求項４】前記第１の配線層は、３本の第１の配線を
   有し、前記３本の第１の配線は、４本のゲート配線が配
   置されている領域内に配置されていることを特徴とする
   請求項１記載の半導体記憶装置。
5. 【請求項５】前記第１の配線層は、前記メインロウデコ
   ーダからのメインゲート配線と、前記複数のサブロウデ
   コーダからの複数のサブゲート配線とを有することを特
   徴とする請求項１記載の半導体記憶装置。
6. 【請求項６】前記第１の配線層は、５本の第１の配線を
   有し、前記５本の第１の配線は、８本のゲート配線が配
   置されている領域内に配置されていることを特徴とする
   請求項１記載の半導体記憶装置。
7. 【請求項７】前記複数のサブロウデコーダが前記サブア
   レイの第１の端と第２の端とに配置され、 前記サブアレイの第１の端に配置されるサブロウデコー
   ダから延びる第１の配線の１つと、前記サブアレイの第
   ２の端に配置されるサブロウデコーダから延びる第１の
   配線の他の１つとは、前記サブアレイの中心でオーバー
   ラップしないで互いに電気的に絶縁されて前記ワード線
   と各々接続されることを特徴とする請求項２記載の半導
   体記憶装置。
8. 【請求項８】前記複数のメインロウデコーダと前記複数
   のサブロウデコーダとは、前記第１の配線層と同じ配線
   層を介して互いに接続されていることを特徴とする請求
   項２記載の半導体記憶装置。
9. 【請求項９】前記メインロウデコーダと前記サブロウデ
   コーダとは、前記第１の配線層と異なる配線層を介して
   互いに接続されていることを特徴とする請求項１又は２
   記載の半導体記憶装置。
10. 【請求項１０】前記第１の配線層は、アルミニウム又は
    銅を主成分とする配線からなることを特徴とする請求項
    １又は２記載の半導体記憶装置。
11. 【請求項１１】前記ゲート配線は、ポリシリコン、タン
    グステンシリサイド、タングステン、モリブデンシリサ
    イド、モリブデン、チタニウムシリサイドのいずれかを
    含む配線であることを特徴とする請求項１又は２記載の
    半導体記憶装置。
12. 【請求項１２】前記メインロウデコーダは、前記メモリ
    セルアレイの両端の各々に配置されることを特徴とする
    請求項１又は２記載の半導体記憶装置。
13. 【請求項１３】前記第１の配線層は、前記メインロウデ
    コーダからのメインゲート配線と、前記複数のサブロウ
    デコーダからの複数のサブゲート配線とを有することを
    特徴とする請求項１又は２記載の半導体記憶装置。
14. 【請求項１４】前記第１の配線層から前記ゲート配線へ
    の接続は、第３の配線層を介して行われることを特徴と
    する請求項１又は２記載の半導体記憶装置。