JP2001344966A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2001344966A
JP2001344966A JP2000168995A JP2000168995A JP2001344966A JP 2001344966 A JP2001344966 A JP 2001344966A JP 2000168995 A JP2000168995 A JP 2000168995A JP 2000168995 A JP2000168995 A JP 2000168995A JP 2001344966 A JP2001344966 A JP 2001344966A
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cell array
capacitor
metal wiring
line
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JP2000168995A
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Masaharu Wada
政春 和田
Tsuneo Inaba
恒夫 稲場
Kenji Tsuchida
賢二 土田
Atsushi Takeuchi
淳 竹内
Toshimi Ikeda
稔美 池田
Kuninori Kawabata
邦範 川畑
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Toshiba Corp
Fujitsu Ltd
Original Assignee
Toshiba Corp
Fujitsu Ltd
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    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay

Abstract

(57)【要約】 【課題】セグメント方式のワード線構成を有するチップ
内部における電源線や制御信号線の全体的な抵抗成分の
増大を抑制する。 【解決手段】複数のセルアレイブロック１と、セルアレ
イブロックの行選択を行うために配置され、メインワー
ド線２とサブワード線11による階層構造を有するセグメ
ント方式の複数のワード線と、メインワード線と同一配
線層に形成され、メインワード線と並行し、複数のセル
アレイブロック上を貫通するように配置され、セルアレ
イブロックの電源線および制御信号線に用いられる複数
本の第１のメタル配線４と、メインワード線の配線層よ
り上層の配線層に形成され、各セルアレイブロック上で
メインワード線と直交する方向に配置された第２のメタ
ル配線５と、第１のメタル配線と第２のメタル配線とを
接続する複数のコンタクト６とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特にメインワード線とサブワード線による階層構
造を有するセグメント方式のワード線構成を有する半導
体記憶装置におけるメモリセルアレイ上の配線の引き回
しに関するもので、例えばダイナミック型半導体メモリ
（ＤＲＡＭ）などに使用されるものである。
【０００２】
【従来の技術】多層配線構造を有する半導体メモリ製品
においては、メモリセルアレイ上のメタル配線は、最上
層のメタル配線はデータ転送線、カラム選択線等の制御
線、電源線に用いられ、上層から２番目のメタル配線は
ワード線に用いられているものがある。なお、スタック
構造のキャパシタを用いたダイナミック型メモリセルの
アレイを有するＤＲＡＭにおいては、メモリセルアレイ
上において、前記上層から２番目のメタル配線より下層
にビット線、セルキャパシタのプレート配線（ＶSS配
線）が設けられており、さらにその下層にポシシリコン
あるいはシリサイドを用いたメモリセルのゲート線（ワ
ード線）が設けられている。
【０００３】一方、メモリセルアレイが複数のセルアレ
イブロックに分割された構成を有する半導体メモリにお
けるワード線の構成として、メインワード線とサブワー
ド線による階層構造を有するセグメント方式のワード線
構成が知られている。このワード線構成は、メインワー
ド線１本に対してサブワード線８本あるいは４本の階層
構造を有するものが多い。
【０００４】図５は、従来のセグメント方式のワード線
構成の一例としてメインワード線１本に対してサブワー
ド線８本を有するＤＲＡＭの一部を取り出して一般的な
パターンレイアウトの一例を示している。
【０００５】ここで、１はメモリセルアレイが複数に分
割されたセルアレイブロック、３はメモリセルアレイの
端部に配置されたメインロウデコーダエリア、17はメイ
ンロウデコーダ、７はメインワード線ドライバ、２はメ
インワード線ドライバ７により駆動されるメインワード
線である。８はサブロウデコーダエリア、12はサブロウ
デコーダ、13はメインワード線２とサブロウデコーダ12
とのコンタクト、14はワード線ドライブ制御信号線、15
はワード線ドライブ制御信号線14とサブロウデコーダ12
とのコンタクト、10はサブワード線ドライバ、11はサブ
ワード線ドライバ10により駆動されるサブワード線、16
はビット線センスアンプなどが配置されたセンスアンプ
エリア、18は前記サブロウデコーダ12を選択するための
セルアレイブロック選択信号をワード線ドライブ制御信
号線14に供給するセクションドライバである。
【０００６】このようなセグメント方式のワード線構成
を用いる場合、メインワード線２にメタル配線を用い、
サブワード線11としてメモリセルのゲート線を用いるも
のとすれば、メインワード線２の本数が少なくなるの
で、メタル配線の配線ピッチに余裕が生じる。そこで、
メタル配線層の配線ピッチに余裕が生じた領域に、メイ
ンワード線以外の配線をメタル配線を用いて配置するこ
とが可能になり、その一例を図６に示している。
【０００７】図６において、メタル配線９は、前記メイ
ンワード線２と同じメタル配線層（例えば上層から2 番
目メタル配線層）に形成されたメインワード線以外の信
号線または電源線として用いられており、その他は図５
中と同じであり、図５中と同じ符号を付している。
【０００８】なお、最上層のメタル配線（図示せず）
は、チップ内をグローバルに引き回されており、前記メ
インワード線２は複数のセルアレイブロック上１上に共
通に配置され、メインロウデコーダ17とは反対側のメモ
リセルアレイ端部まで伸びている。
【０００９】これに対して、メインワード線２と同じ配
線層に配置されたメインワード線以外のメタル配線９
は、サブロウデコーダエリア８およびビット線センスア
ンプエリア16に囲まれたセルアレイブロック１内で閉じ
た構造になっている。換言すれば、メタル配線９は、セ
ルアレイブロック１間のサブロウデコーダ12上を貫通す
るように配置されておらず、別の配線層のメタル配線に
よりサブロウデコーダエリア８を繋ぐように構成されて
いる。
【００１０】ところで、ＤＲＡＭの大容量化に伴い、セ
ルキャパシタ全体の蓄積電荷量が著しく増加するが、こ
れに対応してチップサイズおよび電源パッド数を増大さ
せることなく電源線の抵抗成分の増大を抑制することが
厳しく要求される。
【００１１】また、電源電圧を低電圧化する際、低電圧
化に伴って動作速度が遅くなるので、その対策として部
分的な回路に高電位を供給して回路動作を速くする場
合、新たに生成する高電位の分だけ電源の種類が増える
ことになり、電源線１本当りの配線幅が小さくなり、そ
の配線抵抗が大きくなる。
【００１２】また、メモリのデータアクセスの高速化を
行う場合、回路の高速化およびビット線センスアンプの
駆動信号線などの制御信号線の抵抗成分を減少させるこ
とが重要であるが、その他に、高速動作に伴い消費電流
が増加することから回路内のノイズが大きくなる等の問
題が発生する。このノイズを低減するためにも、電源線
の抵抗を小さくすることが厳しく要求される。
【００１３】
【発明が解決しようとする課題】しかし、従来のセグメ
ント方式のワード線構成を有するＤＲＡＭにおいては、
前記したようにメインワード線以外の電源線や制御信号
線に用いられるメタル配線がセルアレイブロック内で閉
じた構造になっているので、チップ内部における電源線
や制御信号線の全体的な抵抗成分の増大の抑制に対する
厳しい要求に必ずしも対応できていないという問題があ
った。
【００１４】本発明は上記の問題点を解決すべくなされ
たもので、セグメント方式のワード線構成を有するチッ
プ内部における電源線や制御信号線の全体的な抵抗成分
の増大を抑制し得る半導体記憶装置を提供することを目
的とする。
【００１５】
【課題を解決するための手段】本発明の半導体記憶装置
は、それぞれメモリセルが行列状に配列された複数のセ
ルアレイブロックと、前記セルアレイブロックの行選択
を行うために配置され、メインワード線とサブワード線
による階層構造を有するセグメント方式の複数のワード
線と、前記各セルアレイブロックのデータ入出力を行う
ために配置された複数のデータ線と、前記複数のメイン
ワード線の中から特定のメインワード線を選択制御する
メインロウデコーダと、前記メインワード線と同一配線
層に形成され、前記メインワード線と並行し、前記複数
のセルアレイブロック上を貫通するように配置され、前
記セルアレイブロックの電源線および制御信号線に用い
られる複数本の第１のメタル配線と、前記メインワード
線の配線層より上層の配線層に形成され、前記各セルア
レイブロック上で前記メインワード線と直交する方向に
配置された第２のメタル配線と、前記第１のメタル配線
と第２のメタル配線とを接続する複数のコンタクトとを
具備することを特徴とする。
【００１６】さらに、前記複数のセルアレイブロックの
一端側に配置されたコンデンサを具備し、前記第１のメ
タル配線のうちで電源線に用いられている第１のメタル
配線と接地線との間でノイズをバイパスするように接続
することが望ましい。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００１８】＜実施の形態１＞図１は、本発明の実施の
形態１に係るセグメント方式のワード線構成を有するＤ
ＲＡＭの一部のパターンレイアウトを概略的に示してい
る。
【００１９】図１に示すＤＲＡＭは、図５を参照して前
述したようなセグメント方式のワード線構成を有する
が、図６を参照して前述したＤＲＡＭと比べて、メイン
ワード線２と同じ配線層に形成されるメインワード線以
外の電源線や制御信号線に用いられる第１のメタル配線
４が異なり、その他は図５中および図６中と同じであ
り、同じ符号を付している。
【００２０】即ち、図１において、１はそれぞれ電荷蓄
積用のキヤパシタと電荷転送用のトランジスタを具備し
たダイナミック型のメモリセルが行列状に配列された複
数のセルアレイブロック、３は複数のセルアレイブロッ
クの一端部に共通に配置されたメインロウデコーダエリ
ア、17は複数のセルアレイブロックに対して共通に行選
択を行うために配置されたメインロウデコーダ、７は前
記メインロウデコーダ17により選択されるメインワード
線ドライバ、２はメインワード線ドライバ７により駆動
されるメインワード線である。
【００２１】８は各セルアレイブロックの端部に配置さ
れたサブロウデコーダエリア、12は各セルアレイブロッ
クの行選択を行うために配置されたサブロウデコーダ、
13は前記メインワード線２とサブロウデコーダ12とのコ
ンタクト、10は前記サブロウデコーダ12により選択され
るサブワード線ドライバ、11はサブワード線ドライバ10
により駆動されるサブワード線である。
【００２２】16は各セルアレイブロック１の端部に配置
されたセンスアンプエリアであり、ビット線センスアン
プなどが配置されている。18は前記サブロウデコーダ12
を選択するためのセルアレイブロック選択信号をワード
線ドライブ制御信号線14に供給するセクションドライ
バ、15はワード線ドライブ制御信号線14と前記サブロウ
デコーダ12とのコンタクトである。
【００２３】そして、前記メインワード線２と同一配線
層には、メインワード線２以外の電源線や制御信号線に
用いられる第１のメタル配線４が、メインワード線２と
同様に前記セルアレイブロック１間のサブロウデコーダ
12上を通過するように、前記メインワード線２と並行
（図中横方向）に配置されている。
【００２４】さらに、各セルアレイブロック１上で、第
１のメタル配線４が形成されている配線層（本例では第
１配線層と記す）より上層の第２配線層には、セルアレ
イブロック１を制御するための第２のメタル配線５が前
記メインワード線２と直交する方向（図中縦方向）に配
置されている。この場合、セルアレイブロック１上で第
１のメタル配線４と第２のメタル配線５を接続する複数
のコンタクト６が設けられており、このような配置が可
能となる設計ルールが採用されている。
【００２５】即ち、従来のメタル配線９（サブロウデコ
ーダ12で終端していた）に代えて、セルアレイブロック
１間のサブロウデコーダエリア12上を貫通するように第
１のメタル配線４を配置し、各種の電源（ＶCC、ＶSS、
内部降圧電源Ｖint 、昇圧電源Ｖpp、ワード線オフ制御
負電源Ｖnn、バックゲート負電源Ｖbbなど）用の電源
線、制御信号線などとして用いるようにしたことが本実
施例の特徴である。
【００２６】なお、図１では、表示の簡単化のために、
配線層は２層分だけ示しており、各セルアレイブロック
の列選択を行うために配置された複数のデータ線（ビッ
ト線）などは図示を省略している。
【００２７】上記構成によれば、セルアレイブロック１
間のサブロウデコーダエリア12上を貫通するように配置
された第１のメタル配線４の一部を電源線として用いる
ことにより、セルアレイブロック１間を直接に接続する
電源線の抵抗成分を小さくすることができる。
【００２８】また、上記したように配置された第１のメ
タル配線４の一部を制御信号線（例えば、各センスアン
プエリア16に配置されているビット線センスアンプに駆
動信号を供給するためのセンスアンプ制御信号線）とし
て用いることにより、各セルアレイブロック１を制御す
るための制御信号線の抵抗成分を小さくすることができ
る。なお、上記センスアンプ制御信号線は、セルアレイ
ブロック１上でセンスアンプエリア16に近い領域に配置
することが望ましい。
【００２９】したがって、メモリのデータアクセスの高
速化を行う場合でも、回路の高速化およびビット線セン
スアンプ駆動信号線などの制御信号線の抵抗成分を減少
させることができるので、高速動作に伴い消費電流が増
加することに伴って増大する回路内のノイズを低減させ
ることができる。
【００３０】＜実施の形態２＞図２は、本発明の実施の
形態２に係るセグメント方式のワード線構成を有するＤ
ＲＡＭの一部のパターンレイアウトを概略的に示してい
る。
【００３１】図２に示すＤＲＡＭは、図５を参照して前
述したようなセグメント方式のワード線構成を有する
が、図１を参照して前述したＤＲＡＭと比べて、メモリ
セルアレイの近傍、本例では複数のセルアレイブロック
１の他端側（メインロウデコーダエリア３とは反対側）
に共通にコンデンサが配置されており、このコンデンサ
は、第１のメタル配線４からなる電源線および接地線の
間でノイズをバイパスするように接続されている点が異
なり、その他は図５中および図１中と同じであり、同じ
符号を付している。
【００３２】前記コンデンサとして、例えばＭＯＳキャ
パシタ31が複数個形成されてなるキヤパシタエリア30が
設けられており、ＭＯＳキャパシタ31の一対の電極が第
１のメタル配線４からなる電源線と接地線に対応して接
続されている。
【００３３】上記構成によれば、キヤパシタエリア30の
コンデンサ31の電極を各セルアレイブロック１の電源線
および接地線に用いられている第１のメタル配線４に直
接に低抵抗で接続し、このコンデンサ31により電源ノイ
ズを低減することができる。
【００３４】＜実施の形態３＞図３は、本発明の実施の
形態３に係るセグメント方式のワード線構成を有するＤ
ＲＡＭの一部のパターンレイアウトを概略的に示してい
る。
【００３５】図３に示すＤＲＡＭは、図２を参照して前
述したＤＲＡＭと比べて、コンデンサとして、ＤＲＡＭ
セルのキヤパシタ（セルキヤパシタ）を複数個並列接続
してなるキヤパシタエリア30aが設けられている点が異
なり、その他は図２中と同じであり、同じ符号を付して
いる。
【００３６】このキヤパシタエリア30aは、前記セルア
レイブロック1 と同様にＤＲＡＭセルが配置されたブロ
ックであって、ＤＲＡＭセルの電荷転送用トランジスタ
が常にオン状態になるように設定され、その各一端側の
ビット線が共通接続されたものである。ここで、20は接
地電位供給用の第１のメタル配線4aがセルキヤパシタの
第２の電極（セルプレート電極）に繋がるノードであ
り、この第１のメタル配線４はコンタクト25により第２
のメタル配線23（複数本形成されているが、表示の簡単
化のために代表的に２本のみ示している）に接続されて
いる。前記セルキヤパシタの第１の電極側のビット線は
センスアンプエリア16まで引き出されており、電源電位
供給用の第１のメタル配線４の一部は、センスアンプエ
リア16上（前記セルプレート電極が配置されていない領
域）まで引き出され、第１のメタル配線27となってい
る。そして、第１のメタル配線27は、センスアンプエリ
ア16上のノード22でビット線に繋がっており、コンタク
ト26により第２のメタル配線22に接続されている。
【００３７】上記構成によれば、キヤパシタエリア30a
の各セルキヤパシタの電極を電源線および接地線に用い
られている第１のメタル配線４、4aに直接に低抵抗で接
続し、各キヤパシタにより電源ノイズを低減することが
できる。
【００３８】この場合、キヤパシタエリア30aにおける
電荷転送用トランジスタの形成に際してチャネルインプ
ラのドーズ量を制御して常にオン状態になるように設定
することが望ましいが、キヤパシタエリア30aにおける
電荷転送用トランジスタをセルアレイブロック１と同様
に形成し、そのゲート（ワード線）にオン電圧を印加す
るようにしてもよい。また、キヤパシタエリア30aは、
セルアレイブロック１と同様にＤＲＡＭセルが配置され
たブロックであるので、メモリセルの配列の周期性を保
つことができ、マスク設計が容易であり、プロセス上も
有利である。
【００３９】＜実施の形態４＞図４は、本発明の実施の
形態４に係るセグメント方式のワード線構成を有するＤ
ＲＡＭの一部のパターンレイアウトを概略的に示してい
る。
【００４０】図４に示すＤＲＡＭは、図５を参照して前
述したようなセグメント方式のワード線構成を有し、か
つ、前記したような複数のセルアレイブロック１を有す
るメモリバンクBKが複数設けられたマルチバンク構成を
有する。そして、前記各実施の形態１〜３と比べて、ワ
ード線以外の第１のメタル配線４が、メモリバンクBK間
に配置されているメインロウデコーダエリア３上も貫通
し、複数のメモリバンクBKにわたって連続的に配置され
ている点が異なり、その他は同じであるので、前記各実
施の形態１〜３中と同一符号を付している。
【００４１】上記構成によれば、前記各実施の形態１〜
３で述べたような効果が得られるほか、バンクBK間の配
線抵抗も低減することができ、チップ内でグローバルに
低抵抗で配線の接続を行うことができる。
【００４２】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、セグメント方式のワード線構成を有するチッ
プ内部における電源線や制御信号線の全体的な抵抗成分
の増大を抑制することができる。
【００４３】したがって、メモリのデータアクセスの高
速化を行う場合でも、回路の高速化およびビット線セン
スアンプ駆動信号線などの制御信号線の抵抗成分を減少
させることができるので、高速動作に伴い消費電流が増
加することに伴って増大する回路内のノイズを低減させ
ることができるので、高速動作を助長する効果と、チッ
プの誤動作防止に効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るセグメント方式の
ワード線構成を有するＤＲＡＭの一部のパターンレイア
ウトを概略的に示す図。
【図２】本発明の実施の形態２に係るセグメント方式の
ワード線構成を有するＤＲＡＭの一部のパターンレイア
ウトを概略的に示す図。
【図３】本発明の実施の形態３に係るセグメント方式の
ワード線構成を有するＤＲＡＭの一部のパターンレイア
ウトを概略的に示す図。
【図４】本発明の実施の形態４に係るセグメント方式の
ワード線構成を有するＤＲＡＭの一部のパターンレイア
ウトを概略的に示す図。
【図５】セグメント方式のワード線構成を有するＤＲＡ
Ｍの一部について一般的なパターンレイアウトを示す
図。
【図６】図５のセグメント方式のワード線構成を有する
ＤＲＡＭにおいてメインワード線と同一配線層で配線ピ
ッチに余裕が生じた領域にメインワード線以外のメタル
配線を配置した従来例のパターンレイアウトを示す図。
【符号の説明】
１…セルアレイブロック、 ２…メインワード線、 ３…メインロウデコーダエリア、 ４…第１のメタル配線、 ５…第２のメタル配線、 ７…メインワード線ドライバ、 ８…サブロウデコーダエリア、 10…サブワード線ドライバ、 11…サブワード線、 12…サブロウデコーダ、 ６，13、15…コンタクト、 14…ワード線ドライブ制御信号線、 16…センスアンプエリア、 17…メインロウデコーダ、 18…セクションドライバ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 稲場 恒夫 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 土田 賢二 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 竹内 淳 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 池田 稔美 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 川畑 邦範 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B024 AA15 BA13 BA29 CA16 CA21 5F083 AD21 GA02 GA12 JA35 KA03 KA15 KA17 LA05 LA06 LA10 LA11 LA16 LA17 LA21 MA16

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 それぞれメモリセルが行列状に配列され
    た複数のセルアレイブロックと、 前記セルアレイブロックの行選択を行うために配置さ
    れ、メインワード線とサブワード線による階層構造を有
    するセグメント方式の複数のワード線と、 前記各セルアレイブロックのデータ入出力を行うために
    配置された複数のデータ線と、 前記複数のメインワード線の中から特定のメインワード
    線を選択制御するメインロウデコーダと、 前記メインワード線と同一配線層に形成され、前記メイ
    ンワード線と並行し、前記複数のセルアレイブロック上
    を貫通するように配置され、前記セルアレイブロックの
    電源線および制御信号線に用いられる複数本の第1 のメ
    タル配線と、 前記メインワード線の配線層より上層の配線層に形成さ
    れ、前記各セルアレイブロック上で前記メインワード線
    と直交する方向に配置された第2 のメタル配線と、 前記第1 のメタル配線と第2 のメタル配線とを接続する
    複数のコンタクトとを具備することを特徴とする半導体
    記憶装置。
  2. 【請求項２】 前記複数のセルアレイブロックの一端側
    に配置されたコンデンサをさらに具備し、前記コンデン
    サは、前記第1 のメタル配線のうちで電源線に用いられ
    ている第１のメタル配線と接地線との間でノイズをバイ
    パスするように接続されていることを特徴とする請求項
    １記載の半導体記憶装置。
  3. 【請求項３】 前記コンデンサは、MOS キヤパシタから
    なり、その一対の電極が前記第１のメタル配線と接地線
    に接続されていることを特徴とする請求項２記載の半導
    体記憶装置。
  4. 【請求項４】 前記メモリセルは、電荷蓄積用のキヤパ
    シタと電荷転送用のトランジスタを具備したダイナミッ
    ク型のメモリセルであり、 前記コンデンサは、それぞれ前記メモリセルと同様の構
    成であって電荷転送用のトランジスタが常にオン状態に
    設定される複数個のメモリセルのキヤパシタからなり、
    各キヤパシタの一対の電極が前記第１のメタル配線と接
    地線に接続されていることを特徴とする請求項２記載の
    半導体記憶装置。
  5. 【請求項５】 前記コンデンサは、前記セルアレイブロ
    ックと同様にメモリセルが配置されたブロックにおいて
    各メモリセルの電荷転送用のトランジスタが常にオン状
    態に設定されるキヤパシタのアレイが用いられてなり、
    各キヤパシタの一対の電極が前記第１のメタル配線と接
    地線に接続されていることを特徴とする請求項４記載の
    半導体記憶装置。
  6. 【請求項６】 前記キヤパシタアレイにおける各メモリ
    セルの電荷転送用のトランジスタは、常にオン状態にな
    るようにチャネルの不純物濃度が設定されていることを
    特徴とする請求項４または５記載の半導体記憶装置。
  7. 【請求項７】 前記複数のセルアレイブロックを有する
    メモリバンクが複数設けられ、メモリバンク間に前記メ
    インワード線を選択駆動するためのメインロウデコーダ
    が配置されており、前記第１のメタル配線は前記メイン
    ロウデコーダ上を貫通し、複数のメモリバンクにわたっ
    て連続的に配置されていることを特徴とする請求項１乃
    至６のいずれか１項に記載の半導体記憶装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3846277B2 (ja) * 2001-11-14 2006-11-15 セイコーエプソン株式会社 半導体記憶装置及び電子機器
US7233024B2 (en) 2003-03-31 2007-06-19 Sandisk 3D Llc Three-dimensional memory device incorporating segmented bit line memory array
US6879505B2 (en) * 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
JP4970760B2 (ja) * 2004-09-15 2012-07-11 三星電子株式会社 半導体メモリ装置のライン配置構造
JP4907967B2 (ja) * 2005-12-01 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR102586179B1 (ko) * 2018-10-04 2023-10-10 에스케이하이닉스 주식회사 반도체 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07114258B2 (ja) * 1989-09-13 1995-12-06 東芝マイクロエレクトロニクス株式会社 半導体メモリ
KR100300622B1 (ko) * 1993-01-29 2001-11-22 사와무라 시코 반도체 기억장치
JP2785655B2 (ja) * 1993-11-01 1998-08-13 日本電気株式会社 半導体装置
JP3561012B2 (ja) 1994-11-07 2004-09-02 株式会社ルネサステクノロジ 半導体集積回路装置
JP3333352B2 (ja) * 1995-04-12 2002-10-15 株式会社東芝 半導体記憶装置
JP2751892B2 (ja) * 1995-10-11 1998-05-18 日本電気株式会社 半導体記憶装置
JP3869045B2 (ja) 1995-11-09 2007-01-17 株式会社日立製作所 半導体記憶装置
US5687108A (en) * 1996-04-10 1997-11-11 Proebsting; Robert J. Power bussing layout for memory circuits
JPH10284705A (ja) 1997-04-10 1998-10-23 Hitachi Ltd ダイナミック型ｒａｍ
US5933387A (en) 1998-03-30 1999-08-03 Richard Mann Divided word line architecture for embedded memories using multiple metal layers
JP2000022097A (ja) * 1998-06-30 2000-01-21 Fujitsu Ltd 半導体記憶装置
JP2000049305A (ja) * 1998-07-28 2000-02-18 Hitachi Ltd 半導体記憶装置
JP3898377B2 (ja) * 1999-05-11 2007-03-28 富士通株式会社 半導体集積回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100558561B1 (ko) 2004-10-28 2006-03-10 삼성전자주식회사 반도체 메모리 장치

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