KR20010111007A - 세그먼트 방식의 워드선 구성을 포함하는 반도체 기억 장치 - Google Patents

세그먼트 방식의 워드선 구성을 포함하는 반도체 기억 장치 Download PDF

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Abstract

본 발명은 복수의 메인 워드선(2)과 복수의 서브 워드선(11)에 의한 계층 구조의 세그먼트 방식의 워드선 구성을 포함하는 반도체 기억 장치에 있어서, 메모리 셀 어레이(19)는 복수의 셀 어레이 블록(1)으로 분할되어 있다. 복수의 셀 어레이 블록(1)사이에는 각각 서브 워드선(11) 각각을 선택하기 위한 복수의 서브 로우 디코더(12)를 포함하는 서브 로우 디코더 영역(8)이 배치되어 있다. 그리고, 복수의 셀 어레이 블록(1) 상에는 서브 로우 디코더 영역(8) 상을 각각 통과하도록 하여, 메인 워드선(2)과 동일층 배선에 의해 형성되는 복수의 제1 메탈 배선(4)이 배치되어 있다.

Description

세그먼트 방식의 워드선 구성을 포함하는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING SEGMENT TYPE WORD LINE STRUCTURE}
본 발명은, 세그먼트 방식의 워드선 구성을 갖는 반도체 기억 장치에 관한 것이다. 더욱 자세하게는, 복수의 셀 어레이 블록으로 분할된 구성의 메모리 셀어레이를 갖는 다이내믹형 반도체 메모리 (DRAM) 등의, 메모리 셀 어레이 상의 배선의 이동에 관한 것이다.
종래, 다층 배선 구조를 갖는 반도체 메모리에 있어서 메모리 셀 어레이 상의 메탈 배선 중, 최상층(상측으로부터 1번째의 층)의 메탈 배선은 예를 들면 데이터 전송선이나 컬럼 선택선 등의 제어 신호선 또는 전원선에 이용되고 있다. 상측으로부터 2번째 층의 메탈 배선은, 예를 들면 워드선에 이용되고 있다. 또, 스택 구조의 캐패시터를 이용한 다이내믹형 메모리 셀(이하, DRAM 셀)의 어레이를 갖는 DRAM의 경우, 어레이 상에서 상측으로부터 2번째 층의 메탈 배선으로부터 하층에 비트선 및 셀 캐패시터의 플레이트 전극들이 설치되어 있다. 또한, 그 하층에는 폴리실리콘 혹은 실리사이드를 이용한 DRAM 셀의 게이트선(워드선)이 설치되어 있다.
한편, 복수의 셀 어레이 블록으로 분할된 구성의 메모리 셀 어레이를 갖는 DRAM 등의 워드선의 구성으로서, 세그먼트 방식의 워드선 구성이 알려져 있다. 이것은 메인 워드선과 서브 워드선에 의한 계층 구조를 지니고, 그 대부분은 1개의 메인 워드선에 대해 예를 들면 8개 혹은 4개의 서브 워드선이 접속되어 이루어지는 것이다.
도 9는 종래의 세그먼트 방식의 워드선 구성의 일례를 나타내는 것이다. 또, 여기서는 1개의 메인 워드선에 대해 8개의 서브 워드선을 갖고 구성된 DRAM의 일부를, 일반적인 패턴 레이아웃으로서 나타내고 있다.
여기서, 참조 번호(1)는 메모리 셀 어레이(19)를 복수로 분할한 셀 어레이블록이다. 참조 번호(3)는 상기 메모리 셀 어레이(19)의 일단부에 배치된 메인 로우 디코더 영역이다. 참조 번호(17)는 메인 로우 디코더, 참조 번호(7)는 메인 워드선 드라이버, 참조 번호(2)는 상기 메인 워드선 드라이버(7)에 의해 구동되는 메인 워드선이다. 참조 번호(8)는 서브 로우 디코더 영역, 참조 번호(12)는 서브 로우 디코더, 참조 번호(13)는 상기 메인 워드선(2)과 상기 서브 로우 디코더(12)의 컨택트이다. 참조 번호(14)는 워드선 드라이브 제어 신호선, 참조 번호(15)는 상기 워드선 드라이브 제어 신호선(14)과 상기 서브 로우 디코더(12)의 컨택트이다. 참조 번호(10)는 서브 워드선 드라이버, 참조 번호(11)는 상기 서브 워드선 드라이버(10)에 의해 구동되는 서브 워드선이다. 참조 번호(16)는 비트선 감지 증폭기 등이 배치된 감지 증폭기 영역이다. 참조 번호(18)는 섹션 드라이버이고, 상기 서브 로우 디코더(12)를 선택하기 위한 셀 어레이 블록 선택 신호를 상기 워드선 드라이브 제어 신호선(14)으로 공급하는 것이다.
이러한 워드선 구성에 있어서, 예를 들면 상기 메인 워드선(2)에는 메탈 배선을 이용하여 상기 서브 워드선(11)에는 DRAM 셀의 게이트선을 이용한 경우, 상기 메인 워드선(2)이 되는 메탈 배선의 배선 피치에 여유가 생긴다. 이에 따라, 그 여유가 생긴 영역에 대해 상기 메탈 배선을 이용하여 상기 메인 워드선(2) 이외의 배선을 배치하는 것이 가능해진다.
도 10은, 상기된 구성의 DRAM에서 동층의 메탈 배선(동일층 배선)을 이용하여, 메인 워드선(2)과 그 외의 배선을 형성하도록 한 경우의 예를 나타내는 것이다. 또, 도 9를 참조하여 설명한 DRAM과 동일 부분에는 동일 부호를 붙이고 있다.
도 10에 있어서, 메탈 배선(9)은 상기 메인 워드선(2)과 동층(예를 들면, 상측으로부터 2번째의 층)의 메탈 배선을 이용하여 형성되고 있다. 이 메탈 배선(9)은 상기 메인 워드선(2) 외의 제어 신호선 또는 전원선으로서 이용된다.
여기서, 최상층의 메탈 배선(도시하지 않음)은 상기 메모리 셀 어레이(19) 상을 글로벌하게 이동되고 있다. 상기 메인 워드선(2)은 복수의 상기 셀 어레이 블록(1) 상에 공통으로 배치되어 있다. 즉, 상기 메인 워드선(2)은 상기 메인 로우 디코더(17)와는 반대측의 상기 메모리 셀 어레이(19)의 타단부까지 신장하고 있다.
이에 대해, 상기 메탈 배선(9)은 상기 셀 어레이 블록(1) 내에서 폐쇄된 구조로 되어 있다. 바꾸어 말하면, 메탈 배선(9)은 상기 셀 어레이 블록(1) 사이에 배치된 상기 서브 로우 디코더(12) 상을 통과하도록 배치되지 않는다. 즉, 메탈 배선(9)은 상기 서브 로우 디코더 영역(8)의 상호를 연결하도록, 컨택트(6)에 의해 다른 층의 메탈 배선(5)과 접속되어 있다.
그런데, DRAM의 대용량화에 따른 셀 캐패시터의 전체의 축적 전하량은 현저히 증가한다. 이에 대응하여, 칩 사이즈 및 전원 패드수를 증대시키지 않고, 전원선의 저항 성분의 증대를 억제하는 것이 절실하게 요구되고 있다.
또한, 전원 전압을 저전압화하면, 저전압화에 따라 회로의 동작 속도가 늦어진다. 그 대책으로서 특정한 회로에 고전위를 공급하여 회로의 동작 속도를 빨리 하는 경우, 고전위를 생성하기 위한 전원이 새롭게 필요하게 된다. 그러면, 전원의 종류가 증가하는 만큼, 전원선 1개당 배선 폭이 작아진다. 결국, 전원선의 배선 저항이 커진다.
또한, 데이터 액세스의 고속화를 행하는 경우, 회로의 동작 속도의 고속화 및 비트선 감지 증폭기의 구동 신호선 등의 제어 신호선의 저항 성분을 감소시키는 것이 중요하다.
그 외에는 회로의 동작 속도의 고속화에 따라 소비 전류가 증가하기 때문에, 회로 내의 노이즈가 커지는 등의 문제가 발생한다. 이 노이즈를 저감시키기 위해서도 전원선의 저항 성분을 작게 하는 것이 절실하게 요구된다.
그러나, 종래의 세그먼트 방식의 워드선 구성을 갖는 DRAM에서는 상술된 바와 같이 메인 워드선(2) 이외의 배선, 예를 들면 전원선이나 제어 신호선에 이용되는 메탈 배선(9)이 셀 어레이 블록(1) 내에서 폐쇄된 구조로 되어 있다. 그 때문에, 전원선이나 제어 신호선의 전체적인 저항 성분 증대의 억제에 대한 엄격한 요구에 반드시 대응되지 않는다고 하는 문제가 있었다.
도 1은 본 발명의 제1 실시예에 따른 세그먼트 방식의 워드선 구성을 갖는 DRAM의 일부를 나타내는 레이아웃도.
도 2는 도 1에 나타낸 상기 DRAM 에서의 셀 어레이 블록의 구성을 등가적으로 나타내는 회로도.
도 3은, 본 발명의 제2 실시예에 따른 세그먼트 방식의 워드선 구성을 갖는 DRAM의 일부를 나타내는 레이아웃도.
도 4는, 도 3에 나타낸 상기 DRAM에서의 캐패시터 영역의 구성을 등가적으로 나타내는 회로도.
도 5a는, 도 4에 나타낸 상기 캐패시터 영역을 구성하는 MOS 캐패시터의 회로도.
도 5b는, 마찬가지로 MOS 캐패시터의 구성도.
도 6은, 본 발명의 제3 실시예에 따른 세그먼트 방식의 워드선 구성을 갖는 DRAM의 일부를 나타내는 레이아웃도.
도 7은, 도 6에 나타낸 상기 DRAM에서의 캐패시터 영역을 구성하는 DRAM 셀의 단면도.
도 8은 본 발명의 제4 실시예에 따른 세그먼트 방식의 워드선 구성을 갖는 DRAM의 일부를 나타내는 레이아웃도.
도 9는 종래 기술과 그 문제점을 설명하기 위해 세그먼트 방식의 워드선 구성을 갖는 DRAM의 일부를 나타내는 레이아웃도.
도 10은, 도 9에 나타낸 상기 DRAM에서 메인 워드선과 동층의 메탈 배선에 의해 메인 워드선 이외의 배선을 배치하도록 한 경우를 예로 나타내는 레이아웃도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 셀 어레이 블록
2 : 메인 워드선
4 : 제 1 메탈 배선
5 : 제 2 메탈 배선
6 : 컨택트
7 : 메인 워드선 드라이버
12 : 서브 로우 디코더
17 : 메인 로우 디코더
본 발명의 목적은 전원선이나 제어 신호선의 전체적인 저항 성분의 증대를 억제할 수 있고, 고속 동작을 조장할 수 있는 반도체 기억 장치를 제공하는 것에 있다.
상기된 목적을 달성하기 위해 본 발명의 반도체 기억 장치에 있어서는 복수의 메인 워드선(2)과 복수의 서브 워드선(11)에 의한 계층 구조를 갖는 세그먼트 방식의 워드선 구성을 갖는 것에 있어서, 복수의 셀 어레이 블록(1)으로 분할된 메모리 셀 어레이(19)와 상기 복수의 셀 어레이 블록(1) 사이에는 서브 로우 디코더 영역(8)이 각각 배치되어 있으며, 및 상기 메인 워드선(2)과 동일층 배선에 의해 형성된 복수의 제1 메탈 배선(4, 4a, 4')은 상기 서브 로우 디코더 영역(8) 상을 각각 통과하고 상기 복수의 셀 어레이 블록(1) 상에 공통으로 배치되는 것을 포함하는 것을 특징으로 한다.
특히, 본 발명의 반도체 기억 장치에 있어서는 메모리 셀 어레이(19)의 단부에 배치된 컨덴서(31, 41)를 이용하여 전원선에 이용되는 제1 메탈 배선(4, 4a)과 접지선 사이에서 노이즈를 바이패스시키도록 구성하는 것이 바람직하다.
본 발명의 반도체 기억 장치에 따르면, 전원선 및 제어 신호선에 의해 셀 어레이 블록의 상호를 곧 접속할 수 있게 된다. 이에 따라, 데이터 액세스의 고속화를 행하는 경우에 있어서, 전원선 및 제어 신호선의 저항 성분을 감소시키는 것이 가능해진다.
이하, 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
(제1 실시예)
도 1은, 본 발명의 제1 실시예에 따른 세그먼트 방식의 워드선 구성을 갖는 DRAM의, 그 일부의 패턴 레이아웃을 나타내는 것이다. 또, 도 9, 도 10을 참조하여 설명한 종래의 DRAM과 동일 부분에는 동일 부호를 붙이고 있다.
도 1에 나타내는 DRAM은 도 9에 나타낸 상기 DRAM과 동일한 세그먼트 방식의 워드선 구성을 갖는다. 또한, 도 10에 나타낸 DRAM과 비교하여 메인 워드선(2)과 동층(예를 들면, 상측으로부터 2번째의 층)의 메탈 배선을 이용하여 형성되는 제1메탈 배선(4)의 배치가 다르다.
즉, 도 1에서, 참조 번호(1)는 각각 메모리 셀 어레이(19)를 복수로 분할한 셀 어레이 블록이다. 참조 번호(3)는 상기 메모리 셀 어레이(19)의 일단부에 배치된 메인 로우 디코더 영역이다. 참조 번호(17)는 복수의 셀 어레이 블록(1)에 대해 공통으로, 행 선택을 행하기 위해 배치된 메인 로우 디코더이다. 참조 번호(7)는 상기 메인 로우 디코더(17)에 의해 선택되는 메인 워드선 드라이버이다. 참조 번호(2)는 상기 메인 워드선 드라이버(7)에 의해 구동되는 메인 워드선이다.
참조 번호(8)는 상기 각 셀 어레이 블록(1)의 단부에 배치된 서브 로우 디코더 영역이다. 참조 번호(12)는 상기 각 셀 어레이 블록(1)의 행 선택을 행하기 위해 배치된 서브 로우 디코더이다. 참조 번호(13)는 상기 메인 워드선(2)과 상기 서브 로우 디코더(12)와의 컨택트이다. 참조 번호(16)는 상기 각 셀 어레이 블록(1)의 단부에 배치된 감지 증폭기 영역으로서, 비트선 감지 증폭기 등이 배치되어 있다.
그리고, 상기 메인 워드선(2)과 동층에는 상기 메인 워드선(2) 이외의 전원선이나 제어 신호선에 이용되는 복수의 제1 메탈 배선(4)이 설치되어 있다. 제1 메탈 배선(4)은 상기 셀 어레이 블록(1) 사이에 배치되어 있는 상기 서브 로우 디코더(12) 상을 통과하도록 상기 메인 워드선(2)과 병행(도면 중 가로 방향)하게 배치되어 있다.
또한, 상기 제1 메탈 배선(4)보다도 상층에는 상기 각 셀 어레이 블록(1)을 제어하기 위한 제2 메탈 배선(5)이 설치되어 있다. 제2 메탈 배선(5)은 상기 메인워드선(2)과 직교하는 방향(도면 중 세로 방향)으로 배치되어 있다. 또한, 상기 각 셀 어레이 블록(1) 상에는 상기 제1 메탈 배선(4)과 상기 제2 메탈 배선(5)을 접속하기 위한 복수의 컨택트(6)가 설치되어 있다.
여기서는 이러한 배치가 가능해지는 설계 룰이 채용되어 있다. 즉, 종래의 메탈 배선(9)은 셀 어레이 블록(1) 내에서 폐쇄된 구조로 되었다. 이에 대해, 본 실시예에서는 서브 로우 디코더 영역(12) 상을 통과하고, 셀 어레이 블록(1)의 상호를 곧 접속하도록 제1 메탈 배선(4)을 배치하고 있다. 그리고, 이 제1 메탈 배선(4)을 각종 전원(VCC, VSS, 내부 강압 전원 Vint, 승압 전원 Vpp, 워드선 오프 제어 마이너스 전원 Vnn, 백 게이트 마이너스 전원 Vbb 등)을 위한 전원선, 또는 비트선 감지 증폭기 구동 신호 등의 제어 신호선으로서 이용하도록 한 것이 특징이다.
또, 도 1에서는 편의상 메탈 배선은 2층만큼 나타내고 있다. 예를 들면, 각 셀 어레이 블록(1)의 열 선택을 행하기 위한 데이터선(비트선) 등은 도시를 생략하고 있다. 또, 서브 워드선 드라이버, 서브 워드선, 워드선 드라이브 제어 신호선, 및 상기 워드선 드라이브 제어 신호선과 상기 서브 로우 디코더(12)와의 컨택트 등에 대해서도, 마찬가지로 생략하고 있다.
도 2는, 상기 셀 어레이 블록(1)의 구성예를 나타내는 것이다. 상기 셀 어레이 블록(1) 내에는 각각 복수의 DRAM 셀(41)이 행렬형으로 배열되어 있다. 각 DRAM 셀(41)은 비트선(42)과 서브 워드선(11)과의 교점에 각각 설치되어 있다. DRAM 셀(41) 각각은 전하를 축적하기 위한 셀 캐패시터(41a)와 전하를 전송하기 위한 셀 트랜지스터(41b)로 구성되어 있다.
상기된 바와 같이 본 실시예의 구성에 따르면, 셀 어레이 블록(1)의 상호를 곧 접속하는 메탈 배선(4)을 전원선 또는 제어 신호선으로서 이용할 수 있도록 하고 있다. 즉, 셀 어레이 블록(1) 사이의 서브 로우 디코더 영역(8) 상을 통과시키도록하여, 메탈 배선(4)을 배치하도록 정해져 있다. 이에 따라, 셀 어레이 블록(1)의 상호를 곧 접속시키는 것이 가능해진다. 따라서, 메탈 배선(4)의 일부를 전원선으로서 사용하도록 한 경우에는 전원선의 저항 성분을 작게 할 수 있다. 또한, 제어 신호선(예를 들면, 각 감지 증폭기 영역(16)에 배치되어 있는 비트선 감지 증폭기에 구동 신호를 공급하기 위한 감지 증폭기 구동 신호선)으로서 사용하도록 한 경우에는 제어 신호선의 저항 성분을 작게 할 수 있다. 또, 상기 감지 증폭기 구동 신호선은 각 셀 어레이 블록(1) 상에 두고, 상기 감지 증폭기 영역(16)에 가까운 영역에 배치하는 것이 바람직하다.
이와 같이, 데이터 액세스의 고속화를 행하는 경우라도 회로의 동작 속도의 고속화 및 비트선 감지 증폭기 구동 신호선 등의 제어 신호선의 저항 성분을 감소시키는 것이 가능해진다. 따라서, 고속 동작에 따라 증가하는 소비 전류에 의해 증대하는 회로 내의 노이즈를 저감시킬 수 있게 되는 것이다.
(제2 실시예)
도 3은, 본 발명의 제2 실시예에 따른 세그먼트 방식의 워드선 구성을 갖는 DRAM의 그 일부의 패턴 레이아웃을 나타내는 것이다. 또, 도 1을 참조하여 설명한 DRAM과 동일 부분에는 동일 부호를 붙이고 있다.
도 3에 도시된 DRAM은 도 1에 나타낸 DRAM에서, 또한 메모리 셀 어레이(19)의 근방에 캐패시터 영역(컨덴서 어레이 : 30)을 설치한 구성으로 되어 있다. 즉, 상기 메모리 셀 어레이(19)의 타단측(본 실시예에서는 메인 로우 디코더 영역(3)과는 반대측)에 공통으로 여러개의 MOS 캐패시터(컨덴서 : 31)가 배치되어, 캐패시터 영역(30)이 형성되어 있다(도 4 참조). 상기 MOS 캐패시터(31) 각각은 예를 들면 도 5a, 도 5b에 도시된 바와 같이 상기 제1 메탈 배선(4)으로 이루어지는 전원선(VCC)과 접지선(VSS) 사이에서 노이즈를 바이패스하도록 되어 있다.
상기된 구성에 따르면, 각 MOS 캐패시터(31) 한쌍의 전극을 전원선 및 접지선에 이용되는 제1 메탈 배선(4)에 각각 저저항으로 접속할 수 있게 된다. 이에 따라, 전원 노이즈를 효과적으로 저감시키는 것이 가능해진다.
(제3 실시예)
도 6은, 본 발명의 제3 실시예에 따른 세그먼트 방식의 워드선 구성을 갖는 DRAM의 그 일부의 패턴 레이아웃을 나타내는 것이다. 또, 도 3을 참조하여 설명한 DRAM과 동일 부분에는 동일 부호를 붙였다.
도 6에 나타내는 DRAM의 경우, 도 3에 나타낸 DRAM과 비교하여 메모리 셀 어레이(19) 근방에 캐패시터 영역(컨덴서 어레이 : 30a)을 배치하여 이루어지는 점에서 유사하다. 단, 도 3에 도시된 DRAM은 캐패시터 영역(30a)의 구성이 다르다. 즉, 캐패시터 영역(30a)은 상기 메모리 셀 어레이(19)의 타단측(본 실시예에서는 메인 로우 디코더 영역(3)과는 반대측)에 여러개의 DRAM 셀을 병렬로 접속하여 이루어지는 구성으로 되어 있다.
본 실시예의 경우, 상기 캐패시터 영역(30a)은 상기 셀 어레이 블록(1)과 마찬가지로, 복수의 DRAM 셀(41)을 행렬형으로 배치하여 이루어지는 구성의 블록으로 되어 있다(도 2 참조). 그리고, 각 DRAM 셀(41)의 셀 트랜지스터(41b)는 항상 온 상태가 되도록 설정되어 있다.
여기서, 도 7을 참조하여 상기 DRAM 셀(41)의 단면 구조에 대해 설명한다. 도 7에서, 상기 셀 캐패시터(41a)는 캐패시터 전극(41a-1) 및 플레이트 전극(41a-2) 등으로 이루어져 있다. 상기 셀 트랜지스터(41b)는 게이트선(41b-1) 및 한쌍의 확산층 영역(41b-2) 등을 갖고 구성되어 있다. 상기 셀 트랜지스터(41b)의 상기 확산층 영역(41b-2)의 한쪽에는 컨택트(43)에 의해 상기 셀 캐패시터(41a)가 접속되어 있다. 상기 확산층 영역(41b-2)의 다른 쪽에는 컨택트(44)에 의해 상기 제1 메탈 배선(4)으로부터 하층의 메탈 배선(45)이 접속되어 있다. 상기 메탈 배선(45)에는 컨택트(46)에 의해 상기 제1 메탈 배선(4)이 접속되어 있다.
한편, 도 6에 도시된 참조 번호(20)는 접지 전위 공급을 위한 제1 메탈 배선(4a)에 연결되는, 상기 셀 캐패시터(41a)의 플레이트 전극(41a-2)의 노드이다. 제1 메탈 배선(4a)은 컨택트(25)에 의해 제2 메탈 배선(23)(편의상, 도 6에서는 대표적으로 2개만 나타내고 있음)에 접속되어 있다.
상기 셀 캐패시터(41a)의 캐패시터 전극(41a-1)측의 비트선은 상기 감지 증폭기 영역(16a)까지 인출되어 있다. 전원 전위 공급을 위한 상기 제1 메탈 배선(4) (노드28)은 컨택트(24)에 의해 노드(22)에 접속되어 있다. 또한, 상기 제1 메탈 배선(4)의 일부는 상기 감지 증폭기 영역(16a) 상(상기 플레이트전극(41a-2)이 배치되지 않은 영역)까지 인출되며, 상기 제1 메탈 배선(27)으로 되어 있다. 그리고, 상기 제1 메탈 배선(27)은 컨택트(21)에 의해 상기 감지 증폭기 영역(16a) 상에서 비트선에 연결된다. 또한, 상기 제1 메탈 배선(27)은 컨택트(26)에 의해 상기 노드(22)에 접속되어 있다.
상기된 구성에 따르면, 상기 캐패시터 영역(30a)의 각 셀 캐패시터(41a)의 한쌍의 전극을, 전원선 및 접지선에 이용되는 제1 메탈 배선(4, 4a)에 각각 저저항으로 접속할 수 있게 된다. 이에 따라, 상술된 제2 실시예에 나타낸 DRAM의 경우와 마찬가지로 전원 노이즈를 효과적으로 저감시키는 것이 가능해진다.
또, 상기 셀 트랜지스터(41b)의 형성시에는 채널 인프라의 도우즈량을 제어하여, 항상 셀 트랜지스터(41b)가 온 상태가 되도록 설정하는 것이 바람직하다. 그러나, 본 실시예의 경우에는 캐패시터 영역(30a)을 상기 셀 어레이 블록(1)과 동일한 구성으로 이루어져 있다. 이러한 경우에는, 셀 트랜지스터(41b)의 게이트선(서브 워드선 : 11)에 온 전압을 인가하도록 하면 좋다. 즉, 셀 어레이 블록(1)과 동일한 구성을 갖는 캐패시터 영역(30a)을 설치하도록 한 경우에는 상기된 제2 실시예에서 진술한 바와 같은 효과를 얻을 수 있음과 함께 DRAM 셀(41) 배열의 주기성을 유지할 수 있기 때문에, 마스크 설계가 용이하거나, 프로세스 상에도 유리해진다.
(제4 실시예)
도 8은, 본 발명의 제4 실시예에 따른 세그먼트 방식의 워드선 구성을 갖는 DRAM의 그 일부의 패턴 레이아웃을 나타내는 것이다. 또, 도 1을 참조하여 설명한DRAM과 동일 부분에는 동일 부호를 붙이고 있다.
도 8에 나타내는 DRAM은 도 1에 나타낸 DRAM과 동일한 세그먼트 방식의 워드선 구성을 갖는다. 또한, 상기된 바와 같은, 복수의 셀 어레이 블록(1)을 각각 포함하는 복수의 메모리 뱅크 BK가 설치된 멀티 뱅크 구성을 갖는다. 그리고, 상술된 제1 실시예에 나타낸 DRAM과 비교하여 메인 워드선(2) 이외의 제1 메탈 배선(4')의 배치가 다르다. 즉, 메인 워드선(2) 이외의 제1 메탈 배선(4')은 또한 메모리 뱅크 BK 사이에 배치되어 있는 메인 로우 디코더 영역(3) 상을 통과하고, 복수의 메모리 뱅크 BK에 걸쳐 연속적으로 배치되어 있다.
상기된 구성에 따르면, 상기된 제1 실시예에서 진술된 바와 같은 효과를 얻을 수 있는 것 외에 메모리 뱅크 BK 사이의 배선 저항도 저감시킬 수 있다. 따라서, 칩 내에서 글로벌한 배선의 접속을 저저항으로 행하는 것이 가능해진다.
또, 본 실시예에서는 상기된 제2, 제3 실시예에 각각 나타낸 구성의 DRAM에도 마찬가지로 적용할 수 있다.
기타, 본원 발명은 상기 (각) 실시예뿐만 아니라, 실시 단계에서는 그 요지를 일탈하지 않은 범위에서 여러가지로 변형하는 것이 가능하다. 또한, 상기 (각) 실시예에는 여러 단계의 발명이 포함되어 있으며, 개시되는 복수의 구성 요건에서의 적절한 조합에 의해 여러 발명이 추출될 수 있다. 예를 들면, (각) 실시예에 나타내는 전 구성 요건으로부터 몇개의 구성 요건이 삭제되어도, 발명이 해결하고자 하는 과제의 란에서 상술된 과제(중 적어도 하나)를 해결할 수 있고, 발명의 효과의 란에서 진술되어 있는 효과(중 적어도 하나)를 얻을 수 있는 경우에는 이 구성 요건이 삭제된 구성이 발명으로서 추출될 수 있다.
이상, 상술된 바와 같이 본 발명에 따르면, 세그먼트 방식의 워드선 구성을 갖는 반도체 기억 장치에 있어서, 전원선이나 제어 신호선의 전체적인 저항 성분의 증대를 억제할 수 있게 된다. 이에 따라, 데이터 액세스의 고속화를 행하는 경우라도, 회로의 동작 속도의 고속화와 함께 비트선 감지 증폭기 구동 신호선 등의 제어 신호선의 저항 성분을 감소시키는 것이 가능해진다. 따라서, 회로의 고속 동작에 따라 증가하는 소비 전류에 의해 증대하는 회로 내의 노이즈를 저감시킬 수 있고, 고속 동작을 조장할 수 있게 되는 것이다.

Claims (17)

  1. 복수의 메인 워드선(2)과 복수의 서브 워드선(11)에 의한 계층 구조를 갖는 세그먼트 방식의 워드선 구성을 갖는 반도체 기억 장치에 있어서,
    복수의 셀 어레이 블록(1)으로 분할된 메모리 셀 어레이(19)- 상기 복수의 셀 어레이 블록(1) 사이에는 서브 로우 디코더 영역(8)이 각각 배치되어 있음-, 및
    상기 메인 워드선(2)과 동일층 배선에 의해 형성되고 상기 서브 로우 디코더 영역(8) 상을 각각 통과하고 상기 복수의 셀 어레이 블록(1) 상에 공통으로 배치된 복수의 제1 메탈 배선(4, 4a, 4')
    을 포함하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 복수의 제1 메탈 배선(4, 4a, 4')은 상기 복수의 메인 워드선(2)과 병행 배치되어 있는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 복수의 제1 메탈 배선(4, 4a, 4')은 상기 복수의 셀 어레이 블록(1)의 전원선 및 제어 신호선에 이용되는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 복수의 셀 어레이 블록(1)에는 각각 복수의 메모리 셀(41)이 행렬형으로 배열되는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 서브 로우 디코더 영역(8)에는 각각 상기 복수의 서브 워드선(11) 중에서 특정한 서브 워드선(11)을 선택하기 위한 복수의 서브 로우 디코더(12)가 배치되어 있는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 복수의 메인 워드선(2)으로부터 상층 배선에 의해 형성된 복수의 제2 메탈 배선(5)을 더 포함하고, 상기 복수의 제2 메탈 배선(5)은 상기 복수의 메인 워드선(2)과 직교하는 방향으로 배치되는 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 복수의 제2 메탈 배선(5)은 복수의 컨택트(6)에 의해 상기 복수의 제1 메탈 배선(4, 4a, 4')과 접속되어 있는 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 메모리 셀 어레이(19)의 일단측에는 복수의 컨덴서(31, 41)를 포함하는 컨덴서 어레이(30, 30a)가 더 설치되어 있는 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 복수의 컨덴서(31, 41) 각각은 상기 복수의 제1 메탈 배선(4, 4a) 내의 전원선 및 접지선에 이용되는 제1 메탈 배선(4, 4a)과 접속되어 있는 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 복수의 컨덴서(31, 41) 각각은 상기 전원선과 상기 접지선 사이에서 노이즈를 바이패스하는 반도체 기억 장치.
  11. 제8항에 있어서,
    상기 복수의 컨덴서(31)는 각각 MOS 캐패시터(31)로 이루어진 반도체 기억 장치.
  12. 제8항에 있어서,
    상기 컨덴서 어레이(30a)는 상기 복수의 셀 어레이 블록(1)과 동일하게 구성된 블록에 의해 형성되는 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 복수의 컨덴서(41)는 각각 상기 복수의 메모리 셀(41)과 마찬가지로 구성된 메모리 셀에 의해 형성되는 반도체 기억 장치.
  14. 제13항에 있어서,
    상기 복수의 컨덴서(41)는 각각 셀 캐패시터(41a)와 셀 트랜지스터(41b)를 포함한 다이내믹형의 메모리 셀로서,
    상기 셀 트랜지스터(41b) 각각은 항상 온(ON) 상태로 설정되어 있는 반도체 기억 장치.
  15. 제1항에 있어서,
    상기 복수의 셀 어레이 블록(1)에 의해 복수의 메모리 뱅크(BK)가 각각 구성되며, 상기 복수의 제1 메탈 배선(4')은 상기 복수의 메모리 뱅크(BK) 상에 공통으로 배치되는 반도체 기억 장치
  16. 제15항에 있어서,
    상기 복수의 메모리 뱅크(BK) 사이에는 각각 메인 로우 디코더 영역(3)이 배치되며, 상기 복수의 제1 메탈 배선(4')은 상기 메인 로우 디코더 영역(3) 상을 각각 통과하여 배치되는 반도체 기억 장치.
  17. 제16항에 있어서,
    상기 메인 로우 디코더 영역(3)에는 각각 상기 복수의 메인 워드선(2) 중에서 특정한 메인 워드선(2)을 선택하기 위한 복수의 메인 로우 디코더가 배치되는 반도체 기억 장치.
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