KR102586179B1 - 반도체 장치 - Google Patents

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Abstract

본 기술의 일 실시예에 따른 반도체 장치는 복수의 셀 어레이들을 포함하는 제 1 뱅크 및 제 2 뱅크; 상기 제 1 뱅크의 상부에 위치하는 제 1 메인 워드라인; 상기 제 2 뱅크의 상부에 위치하는 제 2 메인 워드라인; 및 상기 제 1 뱅크와 상기 제 2 뱅크 사이에 위치하는 로우 디코더 블록을 포함하되, 상기 로우 디코더 블록은 로우 어드레스에 근거하여 메인 워드라인 제어신호를 출력하는 단위 로우 리코더; 및 상기 단위 로우 디코더 상부에서 제 1 방향으로 연장되는 라인 타입을 가지며, 상기 제 1 메인 워드라인과 상기 제 2 메인 워드라인에 상기 메인 워드라인 제어신호를 동시에 전송하는 공통 신호라인을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 메모리 뱅크의 메인 워드라인들에 메인 워드라인 제어신호를 출력하는 로우 디코더 블록의 배치 구조에 관한 것이다.
반도체 메모리 장치는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화 인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 메모리 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile Memory Device) 및 불휘발성 메모리 장치(Nonvolatile Memory Device)로 구분된다.
일반적으로 반도체 메모리 장치는 복수의 뱅크(bank)들로 구분될 수 있다. 또한, 각 뱅크는 복수의 매트들로 구성될 수 있으며, 이들 매트는 메모리 셀 어레이를 포함한다.
반도체 메모리 장치는 계층적 구조(hierarchically structure)로 형성된 메인 워드라인들과 서브 워드라인들을 포함한다. 예컨대, 행(row) 방향의 메모리 셀들과 연결되는 워드라인들은 서브 워드라인(Sub-Word Line)과 연결되고, 서브 워드라인은 메인 워드라인과 연결된다. 그리고, 메인 워드라인은 로우 디코더와 연결된다.
로우 디코더는 메인 워드라인을 통해 메모리 뱅크에 메인 워드라인 제어신호를 제공한다.
본 발명은 로우 디코더의 배치 구조를 개선하여 칩 사이즈를 줄일 수 있는 반도체 장치를 제공하고자 한다.
본 발명의 일 실시예에 따른 반도체 장치는 복수의 셀 어레이들을 포함하는 제 1 뱅크 및 제 2 뱅크; 상기 제 1 뱅크의 상부에 위치하는 제 1 메인 워드라인; 상기 제 2 뱅크의 상부에 위치하는 제 2 메인 워드라인; 및 상기 제 1 뱅크와 상기 제 2 뱅크 사이에 위치하는 로우 디코더 블록을 포함하되, 상기 로우 디코더 블록은 로우 어드레스에 근거하여 메인 워드라인 제어신호를 출력하는 단위 로우 리코더; 및 상기 단위 로우 디코더 상부에서 제 1 방향으로 연장되는 라인 타입을 가지며, 상기 제 1 메인 워드라인과 상기 제 2 메인 워드라인에 상기 메인 워드라인 제어신호를 동시에 전송하는 공통 신호라인을 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는 복수의 셀 어레이들을 포함하는 제 1 뱅크 및 제 2 뱅크; 상기 제 1 뱅크의 상부에 위치하는 복수의 제 1 메인 워드라인들; 상기 제 2 뱅크의 상부에 위치하는 복수의 제 2 메인 워드라인들; 및 상기 제 1 뱅크와 상기 제 2 뱅크 사이에 위치하며, 동일 행(row)에 배치된 상기 제 1 메인 워드라인들 및 상기 제 2 메인 워드라인들에 공통 연결되어 해당 제 1 메인 워드라인과 제 2 메인 워드라인에 메인 워드라인 제어신호를 동시에 제공하는 공통 신호라인들을 포함하는 로우 디코더 블록을 포함할 수 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 로우 디코더의 배치 구조를 개선하여 칩 사이즈를 줄임으로써 넷 다이(Net Die)를 개선할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 개략적으로 보여주는 도면.
도 2는 도 1의 로우 디코더에서 메인 워드라인 신호(MWLB)를 출력하는 단위 로우 디코더의 회로 구성을 보여주는 회로도.
도 3은 도 2의 회로를 본 발명의 일 실시예에 따라 재배열한 모습을 보여주는 회로도.
도 4는 본 발명의 일 실시예에 따른 단위 로우 디코더의 물리적 배치 모습을 보여주는 레이아웃도.
도 5는 본 발명의 일 실시예에 따른 단위 로우 디코더의 물리적 배치 모습을 보여주는 레이아웃도.
도 6은 로우 디코더 블록에서 도 5의 단위 로우 디코더들이 어레이 형태로 연속적으로 배열된 모습을 보여주는 레이아웃도.
이하, 본 발명의 일부 실시 예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치의 구조를 개략적으로 보여주는 도면이다.
도 1을 참조하면, 반도체 장치(10)는 복수의 메모리 뱅크들(100a, 100b) 및 로우 디코더 블록(200)를 포함한다.
각 메모리 뱅크(100a, 100b)는 제 1 방향(X 방향) 및 제 2 방향(Y 방향)으로 매트릭스 형태로 배열된 복수의 셀 어레이(CA)들을 포함할 수 있다. 셀 어레이(CA)는 데이터를 저장하는 복수의 메모리 셀들을 포함할 수 있다. 셀 어레이(CA)들의 양측에는 셀 어레이(CA)의 워드라인들을 선택적으로 활성화시키는 서브 워드라인 드라이버(SWD)가 배치될 수 있다. 메모리 뱅크들(100a, 100b)은 메인 워드라인들(MWLa, MWLb)을 포함할 수 있으며, 메인 워드라인들(MWLa, MWLb)은 로우 디코더 블록(200)와 서브 워드라인 드라이버(SWD)를 연결시키며, 서브 워드라인 드라이버(SWD)에 메인 워드라인 제어신호(예컨대, 메인 워드라인 바 신호)를 제공할 수 있다.
로우 디코더 블록(200)은 두 개의 메모리 뱅크들(100a, 100b) 사이에 위치하며, 로우 어드레스에 따라 양측의 메모리 뱅크들(100a, 100b)에 메인 워드라인 제어신호(MWLB)를 제공할 수 있다. 예컨대, 두 개의 메모리 뱅크들(100a, 100b)은 그들 사이에 위치하는 하나의 로우 디코더 블록(200)을 공유하며, 그 하나의 로우 디코더 블록(200)으로부터 동시에 메인 워드라인 제어신호(MWLB)를 제공 받을 수 있다.
로우 디코드 블록(200)은 로우 어드레스에 따라 메인 워드라인 제어신호(MWLB)를 출력하는 복수의 단위 로우 디코더(210)들 및 단위 로우 디코더(210)들에서 출력되는 메인 워드라인 제어신호(MWLB)를 메모리 뱅크들(100a, 100b)에 동시에 전송해주는 공통 신호라인(220)들을 포함할 수 있다.
이때, 각 공통 신호라인(220)은 직선 형태로 제 1 방향으로 연장되게 형성되어 로우 디코드 블록(200)의 양측에 있는 메모리 뱅크들(100a, 100b)의 메인 워드라인들(MWLa, MWLb)에 공통 연결될 수 있다. 예컨대, 공통 신호라인(220)의 일측 단부는 메모리 뱅크(100a)의 메인 워드라인(MWLa)에 연결되고 다른 일측 단부는 메모리 뱅크(100b)의 메인 워드라인(MWLb)에 연결될 수 있다.
도 2는 도 1의 로우 디코더에서 메인 워드라인 제어신호(MWLB)를 출력하는 단위 로우 디코더(210)의 회로 구성을 보여주는 회로도이다.
도 2를 참조하면, 단위 로우 디코더(210)에서는 풀업 전원으로 펌핑전압(VPP)이 사용될 수 있으며, 풀다운 전원으로 마이너스 전압인 백바이어스전압(VBBW)이 사용될 수 있다. 이때, 펌핑전압(VPP)과 백바이어스전압(VBBW)은 모두 메모리 장치 내부적으로 생성된 전압일 수 있다. 펌핑전압(VPP)은 전원전압(VDD)보다도 높은 레벨을 가지며, 백바이어스전압(VBBW)은 접지전압(VSS)보다 낮은 레벨을 가질 수 있다.
단위 로우 디코더(210)는 제어노드(ND1)의 구동상태 및 프리차지신호(PCG)에 따라 메인 워드라인 제어신호(MWLB<n>)를 생성하여 출력한다. 이때, 제어 노드(ND1)의 구동 상태는 블록 어드레스 신호(BAX34<i>) 및 프리차지신호(PCG)에 따라 결정된다.
단위 로우 디코더(210)는 PMOS 트랜지스터들(P1, P2, P3) 및 NMOS 트랜지스터들(N1, N2, N3, N4)을 포함할 수 있다.
PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)는 펌핑전압(VPP)과 백바이어스전압(VBBW) 사이에 직렬 연결되며, 게이트 단자가 예비 구동노드(ND2)에 공통 연결된다. 이러한 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)는 예비 구동노드(ND2)의 신호를 반전시켜 메인 워드라인 제어신호(MWLB<n>)를 출력하는 인버터로서 동작할 수 있다.
NMOS 트랜지스터(N2)는 예비 구동노드(ND2)와 백바이어스전압(VBBW) 사이에 연결되며, 메인 워드라인 제어신호(MWLB<n>)에 따라 온/오프된다. NMOS 트랜지스터(N3)는 예비 구동노드(ND2)와 백바이어스전압(VBBW) 사이에 연결되며, 프리차지신호(PCG)에 따라 온/오프된다. PMOS 트랜지스터(P2)는 펌핑전압(VPP)과 제어 노드(ND1) 사이에 연결되며, PMOS 트랜지스터(P2)의 게이트는 예비 구동노드(ND2)에 연결된다. PMOS 트랜지스터(P3)은 펌핑전압(VPP)과 예비 구동노드(ND2) 사이에 연결되며, PMOS 트랜지스터(P3)의 게이트는 제어 노드(ND1)에 연결된다. NMOS 트랜지스터(N4)는 제어노드(ND1)와 공통노드(COM) 사이에 연결되며, 블록 어드레스 신호(BAX34<i>)에 따라 온/오프된다.
상술한 단위 로우 디코더(210)의 동작 원리는 종래의 로우 디코더와 유사하며, 본 발명은 로우 디코더의 배치 구조에 특징이 있으므로, 본 실시예에서는 로우 디코더(210)의 동작 원리에 대한 상세한 설명은 생략한다.
도 3은 도 2의 회로를 본 발명의 일 실시예에 따라 재배열한 모습을 보여주는 회로도로, 트랜지스터들(P1 ∼ P3, N1 ∼ N4)의 물리적 위치관계를 고려하여 재배열한 모습을 보여주는 회로도이다.
도 2 및 도 3을 참조하면, PMOS 트랜지스터(P1)는 펌핑전압(VPP)과 메인 워드라인 제어신호(MWLB<n>) 출력단 사이에서 병렬 연결되는 2개의 PMOS 트랜지스터들(P11, P12)로 구현될 수 있다. 예컨대, PMOS 트랜지스터들(P11, P12)은 게이트가 예비 구동노드(ND2)에 공통 연결되며, 제 1 단자(예컨대, 소스 단자)는 펌핑전압(VPP)에 공통 연결되고 제 2 단자(예컨대, 드레인 단자)는 메인 워드라인 제어신호(MWLB<n>) 출력단에 공통 연결될 수 있다. 이러한 PMOS 트랜지스터들(P11, P12)은 제 2 방향으로 나란하게 배치될 수 있다. PMOS 트랜지스터들(P11, P12)은 동일한 동작 특성을 갖도록 동일한 크기로 형성될 수 있다.
NMOS 트랜지스터(N1)는 메인 워드라인 제어신호(MWLB<n>) 출력단과 백바이어스전압(VBBW) 사이에서 병렬 연결되며 제 2 방향으로 나란하게 배치되는 2개의 NMOS 트랜지스터들(N11, N12)로 구현될 수 있다. 예컨대, NMOS 트랜지스터들(N11, N12)은 게이트가 예비 구동노드(ND2)에 공통 연결되며, 제 1 단자는 백바이어스전압(VBBW)에 공통 연결되고 제 2 단자는 메인 워드라인 제어신호(MWLB<n>) 출력단에 공통 연결될 수 있다. NMOS 트랜지스터들(N11, N12)은 제 1 방향으로 PMOS 트랜지스터들(P11, P12)과 인접하게 배치될 수 있다. NMOS 트랜지스터들(N11, N12)은 동일한 동작 특성을 갖도록 동일한 크기로 형성될 수 있다.
제 1 방향으로 NMOS 트랜지스터들(N11, N12)과 인접하게 배치될 수 있으며, NMOS 트랜지스터(N3)는 제 1 방향으로 NMOS 트랜지스터(N2)와 인접하게 배치될 수 있다. NMOS 트랜지스터(N2)의 제 1 단자와 NMOS 트랜지스터(N3)의 제 1 단자는 백바이어스전압(VBBW)에 공통 연결되고, NMOS 트랜지스터(N2)의 제 2 단자와 NMOS 트랜지스터(N3)의 제 2 단자는 예비 구동노드(ND2)에 공통 연결될 수 있다.
PMOS 트랜지스터(P2)는 제 1 방향으로 NMOS 트랜지스터(N3)와 인접하게 배치될 수 있다. PMOS 트랜지스터(P2)의 제 1 단자는 펌핑전압(VPP)에 연결되고 제 2 단자는 PMOS 트랜지스터들(P31, P32)의 게이트와 공통 연결될 수 있다. PMOS 트랜지스터(P2)의 게이트는 NMOS 트랜지스터(N3)의 제 2 단자 및 PMOS 트랜지스터들(P31, P32)의 제 2 단자에 연결될 수 있다.
PMOS 트랜지스터(P3)는 펌핑전압(VPP)과 예비 구동노드(ND2) 사이에서 병렬 연결되며 제 2 방향으로 나란하게 배치되는 2개의 PMOS 트랜지스터들(P31, P32)로 구현될 수 있다. 예컨대, PMOS 트랜지스터들(P31, P32)은 제 1 단자가 펌핑전압(VPP)에 공통 연결되고 제 2 단자가 예비 구동노드(ND2)에 공통 연결되며, 게이트가 제어노드(ND1)에 공통 연결될 수 있다. PMOS 트랜지스터들(P31, P32)은 제 1 방향으로 PMOS 트랜지스터(P2)와 인접하게 배치될 수 있다. PMOS 트랜지스터들(P31, P32)은 동일한 동작 특성을 갖도록 동일한 크기로 형성될 수 있다.
NMOS 트랜지스터(N4)는 공통노드(COM)와 제어노드(ND1) 사이에서 병렬 연결되며 제 2 방향으로 나란하게 배치되는 2개의 NMOS 트랜지스터들(N41, N42)로 구현될 수 있다. 예컨대, NMOS 트랜지스터들(N41, N42)은 제 1 단자가 공토노드(COM)에 공통 연결되고 제 2 단자가 제어노드(ND1)에 공통 연결되며, 게이트가 블록 어드레스 신호(BAX34<i>) 입력단에 공통 연결될 수 있다. NMOS 트랜지스터들(N41, N42)은 제 1 방향으로 PMOS 트랜지스터들(P31, P32)과 인접하게 배치될 수 있다. NMOS 트랜지스터들(N41, N42)은 동일한 동작 특성을 갖도록 동일한 크기로 형성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 단위 로우 디코더의 물리적 배치 모습을 보여주는 레이아웃도로, 도 3의 회로 구성에서 트랜지스터들의 물리적 배치 구조를 보여주는 도면이다.
도 4에서는, 설명의 편의를 위해, 도 3의 트랜지스터들에 대한 식별부호를 해당 트랜지스터의 게이트에 표시하였다.
도 4를 참조하면, 단위 로우 디코더(210)의 트랜지스터들(P1 ∼ P3, N1 ∼ N4)이 형성되는 액티브 영역들(ACT_P1 ∼ ACT_P3, ACT_N1 ∼ ACT_N4)은 제 1 방향으로 일렬로 배치될 수 있으며, 제 2 방향으로 연장되는 사각 형상으로 형성될 수 있다.
PMOS 트랜지스터들(P11, P12)은 동일한 액티브 영역(ACT_P1)에 형성되며, PMOS 트랜지스터들(P11, P12)의 게이트들은 하나의 액티브 영역(ACT_P1)에 나란하게 위치하며 일측 단부가 서로 연결되는 2 핑거(finger) 형태로 형성될 수 있다. 액티브 영역(ACT_P1)에서, 게이트들 사이의 내측 영역{도 4에서 액티브 영역(ACT_P1)의 중앙부}은 메인 워드라인 제어신호(MWLB<n>)를 출력하는 신호라인(SL1)과 연결될 수 있으며, 게이트들의 외측 영역들{도 4에서 액티브 영역(ACT_P1)의 양단부}은 펌핑전압(VPP)을 공급하는 파워라인(PL1, PL2)과 각각 연결될 수 있다. 이때, 신호라인(SL1)과 파워라인들(PL1, PL2)은 M0 레이어에 형성되는 메탈라인으로 형성될 수 있다. 특히, 본 실시예에서는 파워라인들(PL1, PL2)이 같은 레이어(M0 레이어)의 메탈라인(PL3)을 통해 연결될 수 있다. 즉, 액티브 영역(ACT_P1)의 양단부는 동일한 레이어(M0 레이어)의 메탈라인들에 의해 공통 연결될 수 있다.
제 1 방향으로 액티브 영역(ACT_P1)의 일측에는 NMOS 트랜지스터들(N11, N12)이 형성되는 액티브 영역(ACT_N1)이 위치한다. NMOS 트랜지스터들(N11, N12)의 게이트들은 하나의 액티브 영역(ACT_N1)에 나란하게 위치하며 양단부가 서로 연결된 2 핑거 형태로 형성될 수 있다. 예컨대, NMOS 트랜지스터들(N11, N12)의 게이트들은 양단부가 서로 일체형으로 연결된 사각의 링형태로 형성될 수 있으며, PMOS 트랜지스터들(P11, P12)의 게이트들과 일체형으로 연결되게 형성될 수 있다. 액티브 영역(ACT_N1)에서, 게이트들 사이의 내측 영역{도 4에서 액티브 영역(ACT_N1)의 중앙부}은 메인 워드라인 제어신호(MWLB<n>)를 출력하기 위한 신호라인(SL2)과 연결될 수 있으며, 게이트들의 외측 영역들{도 4에서 액티브 영역(ACT_N1)의 양단부}은 백바이어스전압(VBBW)을 공급하는 파워라인(PL4, PL5)과 각각 연결될 수 있다. 이때, 신호라인(SL2)과 파워라인들(PL4, PL5)은 M0 레이어에 형성되는 메탈라인으로 형성될 수 있다. 특히, 본 실시예에서는 파워라인들(PL4, PL5)이 같은 레이어(M0 레이어)의 메탈라인(PL6)을 통해 연결될 수 있다. 즉, 액티브 영역(ACT_N1)의 양단부는 동일한 레이어(M0 레이어)의 메탈라인들에 의해 공통 연결될 수 있다.
제 1 방향으로 액티브 영역(ACT_N1)의 일측에는 NMOS 트랜지스터(N2)가 형성되는 액티브 영역(ACT_N2)이 위치하며, 액티브 영역(ACT_N2)의 일측에는 NMOS 트랜지스터(N3)가 형성되는 액티브 영역(ACT_N2)이 위치하고, 액티브 영역(ACT_N2)의 일측에는 PMOS 트랜지스터(P2)가 형성되는 액티브 영역(ACT_P2)이 위치할 수 있다.
액티브 영역(ACT_N2)에 형성되는 게이트는 신호라인(SL2)과 연결될 수 있다. 액티브 영역들(ACT_N2, ACT_N3)의 일측 단부는 백바이어스전압(VBBW)을 공급하는 파워라인(PL7)과 연결될 수 있으며, 다른 일측 단부는 신호라인(SL3)을 통해 NMOS 트랜지스터들(N11, N12)의 게이트들 및 PMOS 트랜지스터(P2)의 게이트와 연결될 수 있다. 액티브 영역(ACT_N3)에 형성되는 게이트는 프리차지전압(PCG)이 인가되는 파워라인(PL8)과 연결될 수 있다. 액티브 영역(ACT_P2)의 일측 단부는 펌핑전압(VPP)을 공급하는 파워라인(PL9)과 연결될 수 있으며, 다른 일측 단부는 신호라인(SL4)을 통해 PMOS 트랜지스터들(P31, 32)의 게이트와 연결될 수 있다. 신호라인들(SL3, SL4)과 파워라인들(PL7, PL8, PL9)은 M0 레이어에 형성되는 메탈라인으로 형성될 수 있다.
제 1 방향으로 액티브 영역(ACT_P2)의 일측에는 PMOS 트랜지스터들(P31, 32)이 형성되는 액티브 영역(ACT_P3)이 위치하고, 액티브 영역(ACT_P3)의 일측에는 NMOS 트랜지스터들(N41, N42)이 형성되는 액티브 영역(ACT_N4)이 위치할 수 있다.
PMOS 트랜지스터들(P31, P32)의 게이트들은 동일한 액티브 영역(ACT_P3)에 2 핑거 형태로 형성될 수 있으며, 그 양단부가 서로 연결되어 사각의 링형태로 형성될 수 있다. PMOS 트랜지스터들(P31, P32)의 게이트들은 신호라인(SL4)을 통해 액티브 영역(ACT_P2)의 일측 단부와 연결되고, 신호라인(SL5)을 통해 액티브 영역(ACT_N4)의 중앙부와 연결될 수 있다. 액티브 영역(ACT_P3)에서, 게이트들 사이의 내측 영역{도 4에서 액티브 영역(ACT_P3)의 중앙부}은 신호라인(SL5)을 통해 액티브 영역(ACT_P2)에 형성된 게이트와 연결되며, 게이트들의 외측 영역들{도 4에서 액티브 영역(ACT_P3)의 양단부}은 각각 펌핑전압(VPP)을 공급하는 파워라인(PL10, PL11)과 연결될 수 있다.
NMOS 트랜지스터들(N41, 42)의 게이트들은 액티브 영역(ACT_N4)에 2 핑거(finger) 형태로 형성될 수 있다. 액티브 영역(ACT_N4)에서, 게이트들 사이의 내측 영역{도 4에서 액티브 영역(ACT_N4)의 중앙부}은 신호라인(SL5)과 연결되며, 게이트들의 외측 영역들{도 4에서 액티브 영역(ACT_N4)의 양단부}은 각각 신호라인(SL6, SL7)을 통해 공통노드(COM)와 연결될 수 있다. 액티브 영역(ACT_N4)의 게이트는 블록 어드레스 신호(BAX34<i>)가 인가되는 신호라인(sl8)과 연결될 수 있다.
신호라인들(SL5, SL6, SL7, SL8)과 파워라인들(PL10, PL11)은 M0 레이어에 형성되는 메탈라인으로 형성될 수 있다.
도 5는 본 발명의 일 실시예에 따른 단위 로우 디코더의 물리적 배치 모습을 보여주는 레이아웃도로, 도 4의 레이아웃에 M1 레이어의 메탈라인들이 추가적으로 형성된 모습을 보여주는 도면이다.
도 5를 참조하면, 도 4의 단위 로우 디코더(210)의 상부에는 단위 로우 디코더(210)에서 출력되는 메인 워드라인 제어시호(MWLB)를 메모리 뱅크들(100a, 100b)에 전송하기 위한 공통 신호라인(220)이 형성된다. 공통 신호라인(220)은 M1 레이어의 메탈라인으로 형성될 수 있으며, 단위 로우 디코더(210)를 제 1 방향으로 가로지르도록 직선 형태로 형성될 수 있다. 공통 신호라인(220)은 메인 워드라인 제어신호(MWLB)를 전송하는 M0 레이어의 신호라인들(SL1, SL2)과 연결될 수 있다.
또한, 공통 신호라인(220)은 도 1에서와 같이, 메모리 뱅크(100a)의 메인 워드라인(MWLa) 및 메모리 뱅크(100b)의 메인 워드라인(MWLb)에 공통 연결되어 메모리 뱅크들(100a, 100b)에 메인 워드라인 제어신호(MWLB)를 동시에 제공할 수 있다.
공통 신호라인(220)의 양측에는 단위 로우 디코더(210)에 전원(VPP, VBBW)을 공급하기 위한 파워라인들(PL1_M1, PL2_M1)이 형성될 수 있다. 이때, 공통 신호라인(220)의 일측에 위치하는 파워라인(PL1_M1)은 단위 로우 디코더(210)를 가로지르는 하나의 파워라인이 공통 신호라인(220)과 평행하게 제 1 방향으로 연장되게 형성되고, 공통 신호라인(220)의 다른 일측에 위치하는 파워라인들(PL2_M1)은 복수개의 섬 타입의 파워라인들이 공통 신호라인(220)과 평행하게 제 1 방향으로 연속적으로 배열되는 형태로 형성될 수 있다. 이러한 파워라인들(PL1_M1, PL2_M1)도 M1 레이어의 메탈라인으로 형성될 수 있으며, 공통 신호라인(220)과 나란하게 제 1 방향으로 연장되는 직선 형태로 형성될 수 있다. 특히, 공통 신호라인(220)의 일측에 위치하는 파워라인(PL1_M1)은 공통 신호라인(220)과 실질적으로 같은 길이의 직선 형태로 형성될 수 있다.
도 6은 로우 디코더 블록에서 도 5의 단위 로우 디코더들이 어레이 형태로 연속적으로 배열된 모습을 보여주는 레이아웃도이다.
도 6을 참조하면, 이웃하는 단위 로우 디코더들은 파워라인(PL1_M1 또는 PL2_M1)을 공유할 수 있다. 예컨대, 단위 로우 디코더들(210a, 210b)은 파워라인(PL2_M1)을 공유하며, 단위 로우 디코더들(210b, 210c)은 파워라인(PL1_M1)을 공유할 수 있다.
또한 이웃하는 단위 로우 디코더들의 공통 신호라인들(220)은 제 2 방향으로 대칭되게 배치된다. 예컨대, 단위 로우 디코더(210a)의 공통 신호라인(220a)과 단위 로우 디코더(210b)의 공통 신호라인(220b)이 서로 대칭되게 배치될 수 있으며, 단위 로우 디코더(210b)의 공통 신호라인(220b)과 단위 로우 디코더(210c)의 공통 신호라인(220c)이 서로 대칭되게 배치될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10 : 반도체 장치
100a, 100b : 메모리 뱅크
200 : 로우 디코더 블록
210 : 단위 로우 디코더
220 : 공통 신호라인
MWLa, MWLb : 메인 워드라인
ACT_P1 ∼ ACT_P3, ACT_N1 ∼ ACT_N4 : 액티브 영역들
PL1 ∼ PL11 : M0 레이어에 형성된 파워라인
SL1 ∼ SL8 : M0 레이어에 형성된 신호라인
PL1_M1, PL1_M2 : M1 레이어에 형성된 파워라인

Claims (20)

  1. 복수의 셀 어레이들을 포함하는 제 1 뱅크 및 제 2 뱅크;
    상기 제 1 뱅크의 상부에 위치하는 제 1 메인 워드라인;
    상기 제 2 뱅크의 상부에 위치하는 제 2 메인 워드라인; 및
    상기 제 1 뱅크와 상기 제 2 뱅크 사이에 위치하는 로우 디코더 블록을 포함하되,
    상기 로우 디코더 블록은
    로우 어드레스에 근거하여 메인 워드라인 제어신호를 출력하는 단위 로우 디코더;
    상기 단위 로우 디코더 상부에서 제 1 방향으로 연장되는 라인 타입을 가지며, 상기 제 1 메인 워드라인과 상기 제 2 메인 워드라인에 상기 메인 워드라인 제어신호를 동시에 전송하는 공통 신호라인; 및
    상기 단위 로우 디코더에 전원을 공급하며, 상기 공통 신호라인과 동일 레이어에 위치하는 복수의 파워라인들을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 파워라인들은
    상기 공통 신호라인의 양측에 위치하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서, 상기 파워라인들은
    상기 공통 신호라인의 일측에 위치하며, 상기 단위 로우 디코더를 가로지르는 하나의 라인이 상기 공통 신호라인과 평행하게 연장되는 제 1 파워라인; 및
    상기 공통 신호라인의 다른 일측에 위치하며, 복수개의 섬 타입의 라인들이 상기 공통 신호라인과 평행하게 연속적으로 배열되는 제 2 파워라인들을 포함하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 단위 로우 디코더는
    제 1 전압과 메인 워드라인 제어신호 출력단 사이에서 병렬 연결되며, 게이트가 제 1 노드에 공통 연결되는 제 1 PMOS 트랜지스터와 제 2 PMOS 트랜지스터; 및
    상기 메인 워드라인 제어신호 출력단과 제 2 전압 사이에 병렬 연결되며, 게이트가 상기 제 1 노드에 공통 연결되는 제 1 NMOS 트랜지스터와 제 2 NMOS 트랜지스터를 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 2 PMOS 트랜지스터는
    하나의 제 1 액티브 영역에 나란하게 위치하며 일측 단부가 연결된 제 1 게이트와 제 2 게이트를 각각 포함하며,
    상기 제 1 액티브 영역에서, 상기 제 1 게이트와 상기 제 2 게이트 사이의 내측 영역은 상기 메인 워드라인 제어신호의 출력단과 연결되고, 상기 제 1 게이트와 상기 제 2 게이트의 외측 영역들은 상기 제 1 전압에 연결되되,
    상기 제 1 게이트와 상기 제 2 게이트의 외측 영역들은 상기 공통 신호라인보다 낮은 레이어에 위치하는 제 3 파워라인에 의해 공통 연결되는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서,
    상기 제 1 NMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는
    하나의 제 2 액티브 영역에 나란하게 위치하며 양측 단부가 서로 연결된 제 3 게이트와 제 4 게이트를 각각 포함하며,
    상기 제 2 액티브 영역에서, 상기 제 3 게이트와 상기 제 4 게이트 사이의 내측 영역은 상기 메인 워드라인 제어신호의 출력단과 연결되고, 상기 제 3 게이트와 상기 제 4 게이트의 외측 영역들은 상기 제 2 전압에 연결되되,
    상기 제 3 게이트와 상기 제 4 게이트의 외측 영역들은 상기 공통 신호라인보다 낮은 레이어에 위치하는 제 4 파워라인에 의해 공통 연결되는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서, 상기 제 3 파워라인 및 상기 제 4 파워라인은
    동일한 레이어에 위치하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서,
    상기 제 1 전압은 펌핑전압이며, 상기 제 2 전압은 백바이어스전압인 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서, 상기 제 1 액티브 영역과 상기 제 2 액티브 영역은
    제 1 방향으로 인접하게 나란히 배치되는 반도체 장치.
  10. 복수의 셀 어레이들을 포함하는 제 1 뱅크 및 제 2 뱅크;
    상기 제 1 뱅크의 상부에 위치하는 복수의 제 1 메인 워드라인들;
    상기 제 2 뱅크의 상부에 위치하는 복수의 제 2 메인 워드라인들; 및
    상기 제 1 뱅크와 상기 제 2 뱅크 사이에 위치하며, 동일 행(row)에 배치된 상기 제 1 메인 워드라인들 및 상기 제 2 메인 워드라인들에 공통 연결되어 해당 제 1 메인 워드라인과 제 2 메인 워드라인에 메인 워드라인 제어신호를 동시에 제공하는 공통 신호라인들을 포함하는 로우 디코더 블록을 포함하며,
    상기 로우 디코더 블록은 상기 공통 신호라인들과 동일한 레이어에 위치하는 복수의 파워라인들을 포함하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서, 로우 디코더 블록은
    상기 공통 신호라인들과 일대일 대응되게 상기 공통 신호라인들의 하부에 위치하며, 로우 어드레스에 근거하여 상기 메인 워드라인 제어신호를 출력하는 복수의 단위 로우 디코더들을 더 포함하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 공통 신호라인들은
    대응되는 단위 로우 디코더를 제 1 방향으로 가로지르는 직선의 라인 타입을 갖는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 로우 디코더 블록은
    상기 공통 신호라인들의 양측에 위치하는 파워라인들을 더 포함하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서, 상기 파워라인들은
    상기 공통 신호라인들의 일측에 위치하며, 대응되는 단위 로우 디코더를 제 1 방향으로 가로지는 하나의 라인이 상기 공통 신호라인들과 평행하게 연장되는 제 1 파워라인; 및
    상기 공통 신호라인들의 다른 일측에 위치하며, 복수개의 섬 타입의 라인들이 상기 공통 신호라인들과 평행하게 연속적으로 배열되는 제 2 파워라인들을 포함하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 단위 로우 디코더들은 각각
    제 1 전압과 메인 워드라인 제어신호 출력단 사이에서 병렬 연결되며, 게이트가 제 1 노드에 공통 연결되는 제 1 PMOS 트랜지스터와 제 2 PMOS 트랜지스터; 및
    상기 메인 워드라인 제어신호 출력단과 제 2 전압 사이에 병렬 연결되며, 게이트가 상기 제 1 노드에 공통 연결되는 제 1 NMOS 트랜지스터와 제 2 NMOS 트랜지스터를 포함하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서,
    상기 제 1 PMOS 트랜지스터와 상기 제 2 PMOS 트랜지스터는
    하나의 제 1 액티브 영역에 나란하게 위치하며 일측 단부가 연결된 제 1 게이트와 제 2 게이트를 각각 포함하며,
    상기 제 1 액티브 영역에서, 상기 제 1 게이트와 상기 제 2 게이트 사이의 내측 영역은 상기 메인 워드라인 제어신호의 출력단과 연결되고, 상기 제 1 게이트와 상기 제 2 게이트의 외측 영역들은 상기 제 1 전압에 연결되되,
    상기 제 1 게이트와 상기 제 2 게이트의 외측 영역들은 상기 공통 신호라인보다 낮은 레이어에 위치하는 제 3 파워라인에 의해 공통 연결되는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서,
    상기 제 1 NMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는
    하나의 제 2 액티브 영역에 나란하게 위치하며 양측 단부가 서로 연결된 제 3 게이트와 제 4 게이트를 각각 포함하며,
    상기 제 2 액티브 영역에서, 상기 제 3 게이트와 상기 제 4 게이트 사이의 내측 영역은 상기 메인 워드라인 제어신호의 출력단과 연결되고, 상기 제 3 게이트와 상기 제 4 게이트의 외측 영역들은 상기 제 2 전압에 연결되되,
    상기 제 3 게이트와 상기 제 4 게이트의 외측 영역들은 상기 공통 신호라인보다 낮은 레이어에 위치하는 제 4 파워라인에 의해 공통 연결되는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17항에 있어서, 상기 제 3 파워라인 및 상기 제 4 파워라인은
    동일한 레이어에 위치하는 반도체 장치.
  19. 제 1 셀 어레이 및 제 2 셀 어레이;
    상기 제 1 셀 어레이 위에 위치하는 제 1 메인 워드라인;
    상기 제 2 셀 어레이 위에 위치하는 제 2 메인 워드라인; 및
    상기 제 1 셀 어레이와 상기 제 2 셀 어레이 사이에 위치하며, 메인 워드라인 제어 신호가 상기 제 1 메인 워드라인과 상기 제 2 메인 워드라인에 동시에 인가되도록 상기 제 1 메인 워드라인과 상기 제 2 메인 워드라인에 공통 연결되는 공통 신호라인을 포함하는 로우 디코더 블록을 포함하며,
    상기 로우 디코더 블록은 상기 공통 신호라인과 동일한 레이어에 위치하는 복수의 파워라인들을 포함하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19항에 있어서, 상기 파워라인들은
    제 1 전압을 상기 로우 디코더 블록에 공급하며, 상기 공통 신호라인의 일측에서 상기 공통 신호라인과 동일한 레이어에 위치하는 제 1 파워라인; 및
    제 2 전압을 상기 로우 디코더 블록에 공급하며, 상기 공통 신호라인의 일측과 반대되는 다른 일측에서 상기 공통 신호라인과 동일한 레이어에 위치하는 제 2 파워라인을 포함하는 반도체 장치.
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