JP4282695B2 - 半導体記憶装置 - Google Patents

Description

本発明は半導体記憶装置に関し、特に、メモリ領域が複数のバンクに分割された半導体記憶装置に関する。

通常、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置においては、メモリ領域が複数のバンクに分割されており、各バンクはそれぞれ独立して動作可能に構成されている（特許文献１，２参照）。これにより、あるバンクに対してリード動作やライト動作を実行している途中で、別のバンクに対するリード動作やライト動作を開始することが可能となることから、高速なデータ転送が実現される。

バンクの配置は、図１１に示すような配置が一般的である。このような配置は、パッド領域１０がバンク間に設けられるケースにおいて好適であるが、製品によっては、図１２に示すようにパッド領域１１，１２がチップの端部に設けられることがある。このような配置は、データの入出力幅が大きい場合に採用されることが多い。図１２に示す配置を採用した場合、入出力パッドＤＱと周辺回路領域とを接続するデータ配線が長くなるとともに、同時に入出力すべき複数のデータが長さの異なるデータ配線を経由することになるため、データ転送速度が低下するという問題が生じる。

例えば、データの入出力幅を２ｎビットとし、パッド領域１１，１２にそれぞれ設けられたｎ個の入出力パッドＤＱを介して２ｎビットのデータを読み出す場合、バンク＃０からパッド領域１１側へ読み出されるｎビットのデータについては比較的短いデータ配線を経由するものの、バンク＃０からパッド領域１２側へ読み出されるｎビットのデータについては比較的長いデータ配線を経由することになる。

したがって、パッド領域１１，１２がチップの端部に設けられる場合には、図１３に示すように、各バンクをパッド領域１１，１２間において一列に並べて配置することが望ましい。これによれば、各バンクのうち、パッド領域１１側に位置するサブバンク領域２１についてはパッド領域１１に設けられたｎ個の入出力パッドＤＱを割り当て、パッド領域１２側に位置するサブバンク領域２２についてはパッド領域１２に設けられたｎ個の入出力パッドＤＱを割り当てることが可能となり、データ配線を短縮することができるとともに、データ配線長のアンバランスを解消することが可能となる。

一方、各バンクを並列動作させるためには、各バンクに供給されるアドレスをどこかの段階でラッチする必要がある。このため、図１４に示すように、各バンクに対応したロウアドレスラッチ回路３０〜３３、プリデコーダ４０〜４３及びメインデコーダ５０〜５３をそれぞれ設けておくことが一般的である。

図１５は、バンクが一列に並べて配置された半導体記憶装置に対し、図１４に示す回路構成を適用した例による模式的なレイアウト図である。

図１５に示す例では、サブバンク領域２１，２２間にロウアドレスラッチ回路３０〜３３及びプリデコーダ４０〜４３を配置し、バンク＃０，＃１間及びバンク＃２，＃３間にメインデコーダ５０〜５３を配置している。

しかしながら、このようなレイアウトを採用すると、プリデコーダ４０〜４３とメインデコーダ５０〜５３とを接続する配線の本数が多くなるという問題があった。より具体的に説明するために、ロウアドレスのうち、バンク内のメモリマットを選択するための部分をＸ_ＭＡＴ、メインワード線を選択するための部分をＸ_ＭＷＬ、サブワード線を選択するための部分をＸ_ＳＷＬとし、それぞれａビット、ｂビット及びｃビットとし、さらに、メモリマットを選択するための部分Ｘ_ＭＡＴを上位ａ１ビットと下位ａ２ビットに分け、メインワード線を選択するための部分Ｘ_ＭＷＬを上位ｂ１ビットと下位ｂ２ビットに分けてプリデコードする場合を考える。

この場合、プリデコーダ４０〜４３の出力であるプリデコード信号の本数は、２^ａ１＋２^ａ２＋２^ｂ１＋２^ｂ２＋２^ｃとなる。一例として、
ａ１＝２ビット
ａ２＝２ビット
ｂ１＝３ビット
ｂ２＝３ビット
ｃ ＝２ビット
とすると、プリデコード信号の本数は２８本となる。つまり、プリデコーダ４０〜４３とメインデコーダ５０〜５３は、それぞれ２８本配線によって接続する必要がある。

そして、図１５に示すように、バンク間には両側のバンク（例えばバンク＃０とバンク＃１）に対応する２つのメインデコーダ５０，５１又は５２，５３が配置されることから、バンク間に敷設されるプリデコード信号用の配線は合計５６本（＝２×２８）となり、配線ピッチが非常に狭くなってしまう。

しかも、図１４及び図１５に示す回路構成では、バンクごとにロウアドレスをラッチしていることから、ラッチマージン（ｔＲＣＤ）分の遅延が生じ、動作マージンが小さくなるという問題もあった。
特開２０００−１１３６７０号公報 特開平１１−１６３４８号公報

本発明はこのような問題を解決すべくなされたものであって、本発明の目的は、バンク間に敷設されるプリデコード信号用の配線を削減可能な半導体記憶装置を提供することである。

また、本発明の他の目的は、動作マージンを拡大可能な半導体記憶装置を提供することである。

本発明による半導体記憶装置は、それぞれ複数のメモリセルを含み、互いに独立して動作可能な複数のバンクと、アドレス信号をプリデコードしてプリデコード信号を生成するプリデコーダと、複数のバンクのそれぞれに割り当てられ、プリデコード信号の第１の部分を保持する第１のラッチ回路と、複数のバンクの少なくとも２つに対して共通に割り当てられ、プリデコード信号の第２の部分及び第１のラッチ回路の出力を受けるメインデコーダとを備え、メインデコーダは、プリデコード信号の第２の部分をデコードして得られるデコード信号をバンクごとに保持する第２のラッチ回路を含んでいることを特徴とする。

前記アドレス信号がロウアドレスである場合、プリデコード信号の第１の部分はメインワード線を選択するためのメインワード選択用プリデコード信号を含んでいることが好ましい。また、プリデコード信号の第２の部分は、メモリマットを選択するためのメモリマット選択用プリデコード信号及びサブワード線を選択するためのサブワード選択用プリデコード信号を含んでいることが好ましい。

この場合、メインデコーダは少なくともメモリマット選択用プリデコード信号及びバンク選択信号に基づいてバンクごとに第１の内部信号を生成するメインワードコントロール回路と、少なくともメインワード選択用プリデコード信号及び対応する第１の内部信号に基づいてバンクごとにメインワード線選択信号を生成するメインワード出力回路と、少なくともサブワード選択用プリデコード信号及びバンク選択信号に基づいてバンクごとにサブワード線選択信号を生成するサブワードコントロール回路を含んでいることが好ましい。

この場合、上記第２のラッチ回路は、メインワードコントロール回路に含まれ、メモリマット選択用プリデコード信号又はこれをデコードして得られる第２の内部信号をバンク選択信号に同期してバンクごとに保持する複数のメモリマット選択用ラッチ回路と、サブワードコントロール回路に含まれ、サブワード選択用プリデコード信号又はこれをデコードして得られる第３の内部信号をバンク選択信号に同期してバンクごとに保持する複数のサブワード選択用ラッチ回路とを含んでいることが好ましい。

本発明によれば、バンクごとにアドレス信号をラッチするのではなく、いわゆるアドレススルー型のプリデコーダを用い、プリデコードした信号をラッチしている。これにより、バンク間においてプリデコード信号の一部を共有することができるため、バンク間に敷設されるプリデコード信号用の配線を削減することが可能となる。しかも、各バンクにおいてラッチマージン（ｔＲＣＤ）分の遅延が生じないことから、動作マージンを拡大することも可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体記憶装置の主要部の構成を示すブロック図である。

図１に示すように、本実施形態による半導体記憶装置は、互いに独立して動作可能な４つのバンク＃０〜＃３を備えている。これらバンク＃０〜＃３に含まれる複数のメモリセルは、ロウアドレス及びカラムアドレスに基づいてアクセスされるが、このうち、本実施形態ではロウアドレス（及びバンクアドレス）の流れに着目して説明する。

ロウアドレスは、バンク内に複数設けられたワード線を選択するための信号であり、メモリマットを選択するための部分Ｘ_ＭＡＴ、メインワード線を選択するための部分Ｘ_ＭＷＬ及びサブワード線を選択するための部分Ｘ_ＳＷＬによって構成される。図１に示すように、ロウアドレスのうち、メモリマットを選択するための部分Ｘ_ＭＡＴとサブワード線を選択するための部分Ｘ_ＳＷＬについては、プリデコーダ１０１，１０３に共通に供給され、メインワード線を選択するための部分Ｘ_ＭＷＬについてはプリデコーダ１０２，１０４に共通に供給される。プリデコーダ１０１，１０２はいずれもバンク＃０，＃１に対応し、プリデコーダ１０３，１０４はいずれもバンク＃２，＃３に対応している。これらプリデコーダ１０１〜１０４は、いわゆるアドレススルー型のプリデコーダであり、プリデコーダに入力される前の段階ではアドレスはラッチされない。

図２は、プリデコーダ１０１の構成を示すブロック図である。もう一つのプリデコーダ１０３の構成については、図２に示すプリデコーダ１０１の構成と同じであることから、重複する説明は省略する。

図２に示すように、プリデコーダ１０１は、メモリマットを選択するための部分Ｘ_ＭＡＴに対応するデコーダ２０１と、サブワード線を選択するための部分Ｘ_ＳＷＬに対応するデコーダ２０２によって構成されている。デコーダ２０１は、メモリマットを選択するための部分Ｘ_ＭＡＴのビット数をａビットとすると、これを上位ａ１ビットと下位ａ２ビットに分けてデコードする。したがって、デコーダ２０１の出力は二系統となり、上位ａ１ビットのデコード結果であるプリデコード信号ＰＤ_ＭＡＴＡと、下位ａ２ビットのデコード結果であるプリデコード信号ＰＤ_ＭＡＴＢとが生成される。プリデコード信号ＰＤ_ＭＡＴＡ，ＰＤ_ＭＡＴＢは、メモリマット選択用プリデコード信号である。

一例として、
ａ１＝２ビット
ａ２＝２ビット
とすると、プリデコード信号ＰＤ_ＭＡＴＡ及びプリデコード信号ＰＤ_ＭＡＴＢは、いずれも４ビットの信号となり、それぞれいずれか１ビットが活性状態となる。

一方、デコーダ２０２は、サブワード線を選択するための部分Ｘ_ＳＷＬをそのままデコードし、プリデコード信号ＰＤ_ＳＷＬ（サブワード選択用プリデコード信号）を生成する。ここで、サブワード線を選択するための部分Ｘ_ＳＷＬのビット数をｃビットとし、
ｃ ＝２ビット
とすると、プリデコード信号ＰＤ_ＳＷＬは４ビットの信号となり、いずれか１ビットが活性状態となる。

このような構成を有するプリデコーダ１０１，１０３は、各バンクに対応してそれぞれ設けられるのではなく、２つのバンクに対して１つだけ設けられる。つまり、プリデコーダ１０１はバンク＃０，＃１に対する共通のプリデコーダであり、プリデコーダ１０３はバンク＃２，＃３に対する共通のプリデコーダである。

図３は、プリデコーダ１０２の構成を示すブロック図である。もう一つのプリデコーダ１０４の構成については、図３に示すプリデコーダ１０２の構成と同じであることから、重複する説明は省略する。

図３に示すように、プリデコーダ１０２は、メインワード線を選択するための部分Ｘ_ＭＷＬに対応するデコーダ２０３によって構成されている。デコーダ２０３は、メインワード線を選択するための部分Ｘ_ＭＷＬのビット数をｂビットとすると、これを上位ｂ１ビットと下位ｂ２ビットに分けてデコードする。したがって、デコーダ２０３の出力も二系統となり、上位ｂ１ビットのデコード結果であるプリデコード信号ＰＤ_ＭＷＬＡと、下位ｂ２ビットのデコード結果であるプリデコード信号ＰＤ_ＭＷＬＢとが生成される。プリデコード信号ＰＤ_ＭＷＬＡ，ＰＤ_ＭＷＬＢは、メインワード選択用プリデコード信号である。

一例として、
ｂ１＝３ビット
ｂ２＝３ビット
とすると、プリデコード信号ＰＤ_ＭＷＬＡ及びプリデコード信号ＰＤ_ＭＷＬＢは、いずれも８ビットの信号となり、それぞれいずれか１ビットが活性状態となる。

このような構成を有するプリデコーダ１０２，１０４についても、各バンクに対応してそれぞれ設けられるのではなく、２つのバンクに対して１つだけ設けられる。つまり、プリデコーダ１０２はバンク＃０，＃１に対する共通のプリデコーダであり、プリデコーダ１０４はバンク＃２，＃３に対する共通のプリデコーダである。

図４は、ラッチ回路１１２の構成を示すブロック図である。他のラッチ回路１１３，１１５，１１６の構成については、図４に示すラッチ回路１１２の構成と同じであることから、重複する説明は省略する。

図４に示すように、ラッチ回路１１２は、プリデコード信号ＰＤ_ＭＷＬＡを保持するラッチ回路２２１と、プリデコード信号ＰＤ_ＭＷＬＢを保持するラッチ回路２２２によって構成される。このような構成を有するラッチ回路１１２については、各バンクに対応してそれぞれ設けられる。つまり、ラッチ回路１１２，１１３，１１５，１１６は、それぞれバンク＃０，＃１，＃２，＃３に対応するラッチ回路である。

図１に示すように、２つのラッチ回路１１２，１１３には、プリデコーダ１０２からのプリデコード信号が共通に供給されるが、いずれのラッチ回路に保持するかはバンク選択信号によって選択される。つまり、図４に示すようにバンク＃０に対応するラッチ回路１１２には、バンク＃０に対応するバンク選択信号Ｒ１ＡＣＴ＿０，Ｒ２ＡＣＴ＿０が供給されており、これらの信号に応答してプリデコード信号を保持する。図示しないが、バンク＃１に対応するラッチ回路１１３には、バンク＃１に対応するバンク選択信号Ｒ１ＡＣＴ＿１，Ｒ２ＡＣＴ＿１が供給されており、ラッチ回路１１２はこれらの信号に応答してプリデコード信号を保持する。これにより、各ラッチ回路１１２，１１３，１１５，１１６には、各バンクに対応したプリデコード信号ＰＤ_ＭＷＬＡ，ＰＤ_ＭＷＬＢが保持されることになる。

図１に示すように、プリデコーダ１０１の出力及びラッチ回路１１２，１１３の出力はメインデコーダ１２１に供給され、プリデコーダ１０３の出力及びラッチ回路１１５，１１６の出力はメインデコーダ１２２に供給される。メインデコーダ１２１はバンク＃０，＃１に共通の回路であり、メインデコーダ１２２はバンク＃２，＃３に共通の回路である。

図５は、メインデコーダ１２１の構成を示すブロック図である。メインデコーダ１２２の構成については、図５に示すメインデコーダ１２１の構成と同じであることから、重複する説明は省略する。

図５に示すように、メインデコーダ１２１は、プリデコード信号ＰＤ_ＭＡＴＡ，ＰＤ_ＭＡＴＢ，ＰＤ_ＭＷＬＡ，ＰＤ_ＭＷＬＢ，ＰＤ_ＳＷＬを受けて、メインワード線選択信号ＲＭＷＬＢ及びサブワード線選択信号ＲＦＸＢを生成する回路であり、メインワードコントロール回路２３１と、メインワード出力回路２３２＿０，２３２＿１と、サブワードコントロール回路２３３によって構成されている。メインデコーダ１２１に供給される信号のうち、プリデコード信号ＰＤ_ＭＷＬＡ，ＰＤ_ＭＷＬＢについては、ラッチ回路１１２，１１３の両方から供給される。

メインデコーダ１２１を構成する回路のうち、メインワードコントロール回路２３１及びサブワードコントロール回路２３３については、バンク＃０とバンク＃１とで共通であるが、メインワード出力回路２３２＿０，２３２＿１については、バンク＃０，＃１に対応してそれぞれ設けられている。

また、メインワード線選択信号ＲＭＷＬＢのうち、ＲＭＷＬＢ＿０と表記しているのはバンク＃０に対応する信号であり、ＲＭＷＬＢ＿１と表記しているのはバンク＃１に対応する信号である。同様に、サブワード線選択信号ＲＦＸＢのうち、ＲＦＸＢ＿０と表記しているのはバンク＃０に対応する信号であり、ＲＦＸＢ＿１と表記しているのはバンク＃１に対応する信号である。

図６〜図８は、それぞれメインワードコントロール回路２３１、メインワード出力回路２３２＿０、サブワードコントロール回路２３３の回路図である。メインワード出力回路２３２＿１の構成については、図７に示すメインワード出力回路２３２＿０の構成と同じであることから、重複する説明は省略する。

図６に示すメインワードコントロール回路２３１は、プリデコード信号ＰＤ_ＭＡＴＡの所定の１ビットと、プリデコード信号ＰＤ_ＭＡＴＢの所定の１ビットが供給されるＮＡＮＤゲート３００と、ＮＡＮＤゲート３００の出力であるデコード信号を受けるクロックドインバータ３０１，３０２と、クロックドインバータ３０１，３０２の出力を保持するラッチ回路３１１，３１２とを有している。クロックドインバータ３０１，３０２には、タイミング信号としてバンク選択信号Ｒ２ＡＣＴ＿０，Ｒ２ＡＣＴ＿１がそれぞれ供給されており、したがって、ＮＡＮＤゲート３００の出力であるデコード信号は、ラッチ回路３１１，３１２のいずれか一方に保持されることになる。他方のラッチ回路３１１，３１２の保持内容は変化しない。

また、クロックドインバータ３０１の出力はいくつかのゲート回路を経由し、これによって生成される内部信号ＲＭＳＭＷＢ＿０は、メインデコーダ１２１内のメインワード出力回路２３２＿０に供給される。同様に、クロックドインバータ３０２の出力についてもいくつかのゲート回路を経由し、これによって生成される内部信号ＲＭＳＭＷＢ＿１は、メインデコーダ１２１内のメインワード出力回路２３２＿１に供給される。

さらに、ラッチ回路３１１の出力はいくつかのゲート回路及びレベルシフタを経由し、これによって生成される内部信号ＲＭＳＸＤＰＴ＿０は、メインデコーダ１２１内のメインワード出力回路２３２＿０に供給される。同様に、ラッチ回路３１２の出力についてもいくつかのゲート回路及びレベルシフタを経由し、これによって生成される内部信号ＲＭＳＸＤＰＴ＿１は、メインデコーダ１２１内のメインワード出力回路２３２＿１に供給される。

以上が、メインワードコントロール回路２３１の回路構成である。このようなメインワードコントロール回路２３１は、プリデコード信号ＰＤ_ＭＡＴＡ，ＰＤ_ＭＡＴＢの全ての組み合わせに対応して設けられる。したがって、上記の例のように、
ａ１＝２ビット
ａ２＝２ビット
であり、したがって
ＰＤ_ＭＡＴＡ＝４ビット
ＰＤ_ＭＡＴＢ＝４ビット
であるとすると、図６に示すメインワードコントロール回路２３１が一つのメインデコーダ１２１内に１６組（＝４×４）設けられることになる。メインデコーダ１２２内のメインワードコントロール回路についても、図６に示す回路と同様の構成を有していることから、重複する説明は省略する。

一方、図７に示すメインワード出力回路２３２＿０は、プリデコード信号ＰＤ_ＭＷＬＡの所定の１ビットと、プリデコード信号ＰＤ_ＭＷＬＢの所定の１ビットと、対応する内部信号ＲＭＳＭＷＢ＿０，ＲＭＳＸＤＰＴ＿０が供給される回路であり、これらの論理が所定の組み合わせとなった場合に、対応するメインワード線選択信号ＲＭＷＬＢ＿０を活性化させる。

このようなメインワード出力回路２３２＿０は、プリデコード信号ＰＤ_ＭＷＬＡ，ＰＤ_ＭＷＬＢの全ての組み合わせに対応して設けられる。したがって、上記の例のように、
ｂ１＝３ビット
ｂ２＝３ビット
であり、したがって
ＰＤ_ＭＷＬＡ＝８ビット
ＰＤ_ＭＷＬＢ＝８ビット
であるとすると、１つのメインワードコントロール回路２３１に対して、図７に示すメインワード出力回路２３２がメインデコーダごとに６４組（＝８×８）設けられることになる。上述の通り、メインワードコントロール回路２３１は、１つのメインデコーダ内に１６組設けられていることから、メインデコーダ１２１には、１０２４個（＝６４×１６）のメインワード出力回路２３２＿０が設けられることになる。メインデコーダ１２１に含まれるもう一つのメインワード出力回路２３２＿１や、他のメインデコーダ１２２に含まれるメインワード出力回路についても、図７に示す回路と同様の構成を有していることから、重複する説明は省略する。

また、図８に示すように、サブワードコントロール回路２３３は、プリデコード信号ＰＤ_ＳＷＬの所定の１ビットが供給されるクロックドインバータ３２１，３２３を有している。クロックドインバータ３２１には、タイミング信号としてバンク選択信号Ｒ２ＡＣＴ＿０が供給されており、その出力は、ラッチ回路３３１に保持される。一方、クロックドインバータ３２３には、タイミング信号としてバンク選択信号Ｒ２ＡＣＴ＿１が供給されており、その出力は、ラッチ回路３３３に保持される。

また、サブワードコントロール回路２３３は、プリデコード信号ＰＤ_ＭＡＴＡの所定の１ビットと、プリデコード信号ＰＤ_ＭＡＴＢの上位２ビットのいずれか１ビットが供給されるＡＮＤゲート３２０をさらに有し、その出力についても、クロックドインバータ３２２，３２４を介してラッチ回路３３２，３３４に保持される。

そして、ラッチ回路３３１，３３２に保持された値が所定の組み合わせとなると、いくつかのゲート回路を介して、対応するサブワード線選択信号ＲＦＸＢ＿０が活性化する。同様に、ラッチ回路３３３，３３４に保持された値が所定の組み合わせとなると、いくつかのゲート回路を介して、対応するサブワード線選択信号ＲＦＸＢ＿１が活性化する。

このようなサブワードコントロール回路２３３は、入力されるプリデコード信号の全ての組み合わせに対応して設けられる。したがって、上記の例のように、
ｃ ＝２ビット
であり、したがって
ＰＤ_ＳＷＬ＝４ビット
であるとし、４ビットのプリデコード信号ＰＤ_ＭＡＴＡと２ビットのプリデコード信号ＰＤ_ＭＡＴＢが用いられるとすると、１つのメインデコーダ１２１内に図８に示すサブワードコントロール回路２３３が３２組（＝４×２×４）設けられることになる。他のメインデコーダ１２２に含まれるサブワードコントロール回路についても、図８に示す回路と同様の構成を有していることから、重複する説明は省略する。

以上が、本実施形態による半導体記憶装置の回路構成である。次に、本実施形態による半導体記憶装置のレイアウトについて説明する。

図９は、本実施形態による半導体記憶装置の模式的なレイアウト図である。

図９に示すように、本実施形態による半導体記憶装置は、バンク＃０〜＃３が一列に並べて配置されており、図１３に示したように、パッド領域がチップの端部に設けられる場合に採用されるレイアウトである。つまり、パッド領域とバンク＃０〜＃３との位置関係は、図１３に示した全体的レイアウトと同様であり、各バンク＃０〜＃３は、それぞれ複数のパッドが配置された２つのパッド領域間において一列に配置されている。

また、バンク＃０〜＃３は、一方のパッド領域側に位置するサブバンク領域１９１と他方のパッド領域側に位置するサブバンク領域１９２に分かれており、一方のパッド領域に含まれるパッドを介して入出力されるデータはサブバンク領域１９１に対して読み出し又は書き込みがされ、他方のパッド領域に含まれるパッドを介して入出力されるデータはサブバンク領域１９２に対して読み出し又は書き込みがされる。サブバンク領域１９１に対する読み出し又は書き込みと、サブバンク領域１９２に対する読み出し又は書き込みは同時に行われ、これにより同時に入出力されるビット数が多い場合であっても、データ配線長のアンバランスを生じることなく、データ配線を短縮することができる。

このように、全体的なレイアウトについては図１３に示した全体的レイアウトと同様である。しかしながら、本実施形態では、アドレススルー型のプリデコーダを用いていることから、図９に示すように、プリデコーダ１０１，１０２はバンク＃０，＃１に対して共通に設けられ、プリデコーダ１０３，１０４はバンク＃２，＃３に対して共通に設けられる。また、ラッチ回路１１２，１１３はプリデコーダ１０１，１０２に隣接して設けられ、ラッチ回路１１５，１１６はプリデコーダ１０３，１０４に隣接して設けられる。一方、メインデコーダ１２１はバンク＃０とバンク＃１との間に配置され、メインデコーダ１２２はバンク＃２とバンク＃３との間に配置される。

これにより、プリデコーダ１０１〜１０４の出力であるプリデコード信号は、メインデコーダ１２１，１２２の長手方向に沿って配線されることになる。ここで、プリデコード信号の本数は、プリデコーダ１０１，１０３の出力がそれぞれ２^ａ１＋２^ａ２＋２^ｃ本、プリデコーダ１０２，１０４の出力がそれぞれ２×（２^ｂ１＋２^ｂ２）本であることから、各バンク間には２^ａ１＋２^ａ２＋２^ｃ＋２×（２^ｂ１＋２^ｂ２）本のプリデコード信号が配線されることになる。したがって、上記の例と同様、
ａ１＝２ビット
ａ２＝２ビット
ｂ１＝３ビット
ｂ２＝３ビット
ｃ ＝２ビット
であるとすると、各バンク間に配線されるプリデコード信号の本数は４４本となり、従来の配線数（５６本）に比べて大幅に削減される。

また、一部のプリデコード信号（ＰＤ_ＭＡＴＡ，ＰＤ_ＭＡＴＢ，ＰＤ_ＳＷＬ）を２つのバンクで共用しているが、これらの信号及びそのデコード信号は、いずれもバンク選択信号に同期したクロックドインバータ（３０１，３０２，３２１，３２３）を介してラッチ回路（３１１，３１２，３３１，３３３）に保持されることから、バンクごとの独立した動作を確保することができる。

図１０は、本実施形態による半導体記憶装置のリフレッシュ時における動作を説明するためのタイミング図である。

通常、リフレッシュコマンドが発行されると全てのバンクが同時に活性化されるが、図１０に示すように、本実施形態による半導体記憶装置では、バンク＃０，＃２を活性化させるための信号ＭＣＢＡＴ＜０，２＞と、バンク＃１，＃３を活性化させるための信号ＭＣＢＡＴ＜１，３＞の波形に所定の時間差が設けられる。これにより、リフレッシュコマンドに応答して、全てのバンク＃０〜＃３にリフレッシュアドレスが共通に供給されるのではなく、メインデコーダ１２１又は１２２を共用する２つのバンク（バンク＃０とバンク＃１又はバンク＃２とバンク＃３）に対して、択一的にリフレッシュアドレスが供給されることになる。

これは、これら２つのバンクに対してリフレッシュアドレスを同時に供給すると、冗長回路による不良セルの置換動作が不正に作用するからである。つまり、一方のバンクに対応する冗長回路がヒット検出を行うと、両方のバンクにおいて冗長セルへの置換が行われてしまい、置換すべきでない他方のバンクの正常セルがリフレッシュされなくなるからである。

この点を考慮して、本実施形態では、信号ＭＣＢＡＴ＜０，２＞とＭＣＢＡＴ＜１，３＞の波形に所定の時間差を設けることによって、２つのバンクに対してリフレッシュアドレスを択一的に供給しており、上述した問題を回避している。

以上説明したように、本実施形態によれば、アドレススルー型のプリデコーダを用いることにより、プリデコード信号の一部を２つのバンクで共用していることから、バンク間に配線するプリデコード信号の本数を削減することが可能となる。しかも、アドレスのラッチをプリデコーダの後段にて行っていることから、ラッチマージン（ｔＲＣＤ）分の遅延が生じず、動作マージンを拡大することも可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

本発明の好ましい実施形態による半導体記憶装置の主要部の構成を示すブロック図である。 プリデコーダ１０１の構成を示すブロック図である。 プリデコーダ１０２の構成を示すブロック図である。 ラッチ回路１１２の構成を示すブロック図である。 メインデコーダ１２１の構成を示すブロック図である。 メインワードコントロール回路２３１の回路図である。 メインワード出力回路２３２＿０の回路図である。 サブワードコントロール回路２３３の回路図である。 本発明の好ましい実施形態による半導体記憶装置の模式的なレイアウト図である。 本発明の好ましい実施形態による半導体記憶装置のリフレッシュ時における動作を説明するためのタイミング図である。 半導体記憶装置における一般的なバンクの配置を示す模式図である。 図１１に示す半導体記憶装置においてパッド領域をチップの端部に設けた例を示す模式図である。 各バンクをパッド領域間において一列に並べて配置した例を示す模式図である。 一般的な半導体記憶装置の主要部の構成を示すブロック図である。 バンクが一列に並べて配置された半導体記憶装置に対し、図１４に示す回路構成を適用した例による模式的なレイアウト図である。

符号の説明

１０１〜１０４ プリデコーダ
１１２，１１３，１１５，１１６ ラッチ回路
１２１，１２２ メインデコーダ
１９１，１９２ サブバンク領域
２０１〜２０３ デコーダ
２２１，２２２ ラッチ回路
２３１ メインワードコントロール回路
２３２＿０，２３２＿１ メインワード出力回路
２３３ サブワードコントロール回路
３００ ＮＡＮＤゲート
３０１，３０２ クロックドインバータ
３１１，３１２ ラッチ回路
３２０ ＡＮＤゲート
３２１〜３２４ クロックドインバータ
３３１〜３３４ ラッチ回路

Claims (9)

1. それぞれ複数のメモリセルを含み、互いに独立して動作可能な複数のバンクと、第１乃至第３の部分を含むアドレス信号をプリデコードしてそれぞれ前記アドレスの第１乃至第３の部分に対応する第１乃至第３のプリデコード信号を生成するプリデコーダと、前記複数のバンクのそれぞれに割り当てられ、バンク選択信号に応答して前記第１のプリデコード信号をバンクごとに保持する第１のラッチ回路と、前記複数のバンクの少なくとも２つに対して共通に割り当てられ、前記第２及び第３のプリデコード信号及び前記第１のラッチ回路の出力を受けるメインデコーダとを備え、
   前記メインデコーダは、
   前記第２のプリデコード信号に基づき生成される内部信号を前記バンク選択信号に応答してバンクごとに保持する第２のラッチ回路を含むメインワードコントロール回路と、
   前記複数のバンクのそれぞれに割り当てられ、前記メインワードコントロール回路の出力及び前記第１のラッチ回路の出力に基づいてメインワード線選択信号を生成するメインワード出力回路と、
   前記第３のプリデコード信号に基づき生成される内部信号を前記バンク選択信号に応答してバンクごとに保持する第３のラッチ回路を含み、前記第３のラッチ回路の出力及び前記第２のプリデコード信号に基づいてサブワード線選択信号を生成するサブワードコントロール回路と、
   を有していることを特徴とする半導体記憶装置。
2. 前記アドレス信号の第１の部分はメインワード線を選択するための部分であり、前記アドレス信号の第２の部分はメモリマットを選択するための部分であり、前記アドレス信号の第３の部分はサブワード線を選択するための部分であることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記アドレス信号の第１の部分は、前記アドレス信号の第２及び第３の部分のいずれよりもビット数が多いことを特徴とする請求項２に記載の半導体記憶装置。
4. 前記アドレス信号は前記プリデコーダに入力される前の段階ではラッチされず、これにより、前記プリデコーダはアドレススルー型のプリデコーダを構成していることを特徴とする請求項１乃至３のいずれか一項に記載の半導体記憶装置。
5. 前記メインデコーダは、共通に割り当てられたバンク間に配置され、前記第２及び第３のプリデコード信号及び前記第１のラッチ回路の出力は、前記メインデコーダの長手方向に沿った配線を介して前記メインデコーダに供給されることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
6. それぞれ複数のパッドが配置された第１及び第２のパッド領域をさらに備え、前記複数のバンクはいずれも前記第１及び第２のパッド領域間において一列に配置されていることを特徴とする請求項５に記載の半導体記憶装置。
7. 前記複数のバンクは、前記第１のパッド領域側に位置する第１のサブバンク領域と前記第２のパッド領域側に位置する第２のサブバンク領域に分かれており、前記第１のパッド領域に含まれるパッドを介して入出力されるデータは前記第１のサブバンク領域に対して読み出し又は書き込みがされ、前記第２のパッド領域に含まれるパッドを介して入出力されるデータは前記第２のサブバンク領域に対して読み出し又は書き込みがされることを特徴とする請求項６に記載の半導体記憶装置。
8. 前記第１のサブバンク領域に対する読み出し又は書き込みと、前記第２のサブバンク領域に対する読み出し又は書き込みとが同時に行われることを特徴とする請求項７に記載の半導体記憶装置。
9. リフレッシュコマンドに応答して、前記メインデコーダが共通に割り当てられたバンクに対して択一的にリフレッシュアドレスを供給する手段をさらに備えることを特徴とする請求項１乃至８のいずれか一項に記載の半導体記憶装置。

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