JPH11283395A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11283395A JPH11283395A JP10083644A JP8364498A JPH11283395A JP H11283395 A JPH11283395 A JP H11283395A JP 10083644 A JP10083644 A JP 10083644A JP 8364498 A JP8364498 A JP 8364498A JP H11283395 A JPH11283395 A JP H11283395A
- Authority
- JP
- Japan
- Prior art keywords
- column
- signal
- bank
- circuit
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 スペアセルを含む複数のバンクを同時にテス
トすることが困難であるとともに、テストモード時の消
費電流を抑えることが困難であった。 【解決手段】 モードセットレジスタ２０はテストモー
ド時にマルチバンクライト信号ＭＢＷを出力する。ＢＳ
ラッチ回路１９はテストモード時にバンクＢＫ０、ＢＫ
１のスペアカラムデコーダ３７、３８を選択する信号Ｓ
ＣＢＳを生成するとともに、カラムデコーダ３０、３１
を選択する信号ＣＢＳ０、ＣＢＳ１を生成する。書き込
み駆動回路３３、３４は、カラムデコーダ３０、３１に
より選択されるカラム線にデータを書き込み、スペアカ
ラムデコーダ３７、３８により選択されるスペアカラム
線にデータを書き込む。
トすることが困難であるとともに、テストモード時の消
費電流を抑えることが困難であった。 【解決手段】 モードセットレジスタ２０はテストモー
ド時にマルチバンクライト信号ＭＢＷを出力する。ＢＳ
ラッチ回路１９はテストモード時にバンクＢＫ０、ＢＫ
１のスペアカラムデコーダ３７、３８を選択する信号Ｓ
ＣＢＳを生成するとともに、カラムデコーダ３０、３１
を選択する信号ＣＢＳ０、ＣＢＳ１を生成する。書き込
み駆動回路３３、３４は、カラムデコーダ３０、３１に
より選択されるカラム線にデータを書き込み、スペアカ
ラムデコーダ３７、３８により選択されるスペアカラム
線にデータを書き込む。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばシンクロナ
スダイナミックランダムアクセスメモリ（以下、シンク
ロナスＤＲＡＭと称す）のように、複数のバンクを有す
る半導体記憶装置に関する。
スダイナミックランダムアクセスメモリ（以下、シンク
ロナスＤＲＡＭと称す）のように、複数のバンクを有す
る半導体記憶装置に関する。
【０００２】
【従来の技術】一般に、半導体記憶装置は製造後、メモ
リセルの機能がテストされ、正常な製品のみが出荷され
る。近年、半導体記憶装置は記憶容量が大幅に増大さ
れ、これに伴い、メモリセルのテストに要する時間も増
大している。メモリセルのテストは、メモリセルアレイ
にオール“１”又はオール“０”のデータを書き込み、
この書き込んだデータを読み出して、各メモリセルにデ
ータが正常に書き込まれているか否かを検証する。この
ため、メモリの記憶容量が大きい場合、メモリセルに対
するデータの書き込み時間、読み出し時間が長くなり、
スループットが低下する。
リセルの機能がテストされ、正常な製品のみが出荷され
る。近年、半導体記憶装置は記憶容量が大幅に増大さ
れ、これに伴い、メモリセルのテストに要する時間も増
大している。メモリセルのテストは、メモリセルアレイ
にオール“１”又はオール“０”のデータを書き込み、
この書き込んだデータを読み出して、各メモリセルにデ
ータが正常に書き込まれているか否かを検証する。この
ため、メモリの記憶容量が大きい場合、メモリセルに対
するデータの書き込み時間、読み出し時間が長くなり、
スループットが低下する。
【０００３】例えばシンクロナスＤＲＡＭのように、複
数のバンクを有する半導体記憶装置において上記テスト
を行う場合、バンク毎にデータを書き込んでいる。すな
わち、例えば２バンクからなるシンクロナスＤＲＡＭの
場合、バンク選択信号により第１、第２のバンクを選択
し、この選択された第１、第２のバンクの第１のワード
線を順次活性化した状態において、第１のバンクのカラ
ム線を順次選択し、この第１のワード線とカラム線とに
より選択される複数のメモリセルにデータを書き込む。
次に、第２のバンクのカラム線を順次選択し、この第１
のワード線とカラム線とにより選択される複数のメモリ
セルにデータを書き込む。この後、第１、第２のバンク
の第２のワード線を順次選択して上記動作を繰り返す。
この動作第１、第２のバンクについて繰り返すことによ
り、第１、第２のバンクの全メモリセルにデータが書き
込まれる。このように、メモリのテストはデータをメモ
リセルに書き込むために長時間を有する。したがって、
バンクの数が多い場合、テストに長時間を必要とするも
のであった。
数のバンクを有する半導体記憶装置において上記テスト
を行う場合、バンク毎にデータを書き込んでいる。すな
わち、例えば２バンクからなるシンクロナスＤＲＡＭの
場合、バンク選択信号により第１、第２のバンクを選択
し、この選択された第１、第２のバンクの第１のワード
線を順次活性化した状態において、第１のバンクのカラ
ム線を順次選択し、この第１のワード線とカラム線とに
より選択される複数のメモリセルにデータを書き込む。
次に、第２のバンクのカラム線を順次選択し、この第１
のワード線とカラム線とにより選択される複数のメモリ
セルにデータを書き込む。この後、第１、第２のバンク
の第２のワード線を順次選択して上記動作を繰り返す。
この動作第１、第２のバンクについて繰り返すことによ
り、第１、第２のバンクの全メモリセルにデータが書き
込まれる。このように、メモリのテストはデータをメモ
リセルに書き込むために長時間を有する。したがって、
バンクの数が多い場合、テストに長時間を必要とするも
のであった。
【０００４】そこで、テスト時間を短縮する技術が開発
されている。例えば特開平９−１４７５５１号公報に
は、テストモード時に複数のバンクを同時に選択し、こ
の選択された複数のバンクに同時にデータを書き込むこ
とにより、テスト時間を短縮可能とする技術が開示され
ている。
されている。例えば特開平９−１４７５５１号公報に
は、テストモード時に複数のバンクを同時に選択し、こ
の選択された複数のバンクに同時にデータを書き込むこ
とにより、テスト時間を短縮可能とする技術が開示され
ている。
【０００５】
【発明が解決しようとする課題】ところで、テストモー
ド時に複数のバンクを同時に選択し、この選択された複
数のバンクにデータを同時に書き込む際において、例え
ばバンクを活性化するためのコマンドが欠落し、あるバ
ンクが活性化されない場合が考えられる。しかし、従来
においては、このように活性化されてないバンクがある
場合においても、このバンクに対応する書き込み駆動回
路が動作しているため、消費電流が多くなることが懸念
される。
ド時に複数のバンクを同時に選択し、この選択された複
数のバンクにデータを同時に書き込む際において、例え
ばバンクを活性化するためのコマンドが欠落し、あるバ
ンクが活性化されない場合が考えられる。しかし、従来
においては、このように活性化されてないバンクがある
場合においても、このバンクに対応する書き込み駆動回
路が動作しているため、消費電流が多くなることが懸念
される。
【０００６】また、従来は通常のメモリセルアレイに対
してのみテストされ、冗長回路を構成するスペアセルに
対するテストについては考慮されていなかった。一般
に、半導体記憶装置はスペアロウ又はスペアカラムを有
しており、通常のメモリセルアレイのテスト結果に応じ
て、欠陥を有するロウ又はカラムがスペアロウ又はスペ
アカラムに置き換えられる。しかし、スペアロウ又はス
ペアカラムが欠陥を有する場合、欠陥を有するロウ又は
カラムを欠陥を有するスペアロウ又はスペアカラムに置
き換えたとしても、欠陥を救済することができず、歩留
まりを向上することはできない。このため、大容量の半
導体記憶装置においては、スペアセルを予めテストする
ことが重要となっている。しかし、従来はスペアセルの
テストは行われていなかった。
してのみテストされ、冗長回路を構成するスペアセルに
対するテストについては考慮されていなかった。一般
に、半導体記憶装置はスペアロウ又はスペアカラムを有
しており、通常のメモリセルアレイのテスト結果に応じ
て、欠陥を有するロウ又はカラムがスペアロウ又はスペ
アカラムに置き換えられる。しかし、スペアロウ又はス
ペアカラムが欠陥を有する場合、欠陥を有するロウ又は
カラムを欠陥を有するスペアロウ又はスペアカラムに置
き換えたとしても、欠陥を救済することができず、歩留
まりを向上することはできない。このため、大容量の半
導体記憶装置においては、スペアセルを予めテストする
ことが重要となっている。しかし、従来はスペアセルの
テストは行われていなかった。
【０００７】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、複数のバン
クを同時にテスト可能とすることによりテスト時間を短
縮可能であるとともに、消費電流が少なく、しかも、ス
ペアセルもテストすることができ、歩留まりを向上する
ことが可能な半導体記憶装置を提供しようとするもので
ある。
れたものであり、その目的とするところは、複数のバン
クを同時にテスト可能とすることによりテスト時間を短
縮可能であるとともに、消費電流が少なく、しかも、ス
ペアセルもテストすることができ、歩留まりを向上する
ことが可能な半導体記憶装置を提供しようとするもので
ある。
【０００８】
【課題を解決するための手段】本発明は、上記課題を解
決するため、複数のワード線、複数のカラム線、少なく
とも１つのスペアカラム線を含むメモリセルアレイと、
ロウアドレスに応じて前記ワード線を選択するロウデコ
ーダと、カラムアドレスに応じて前記カラム線を選択す
るカラムデコーダと、前記スペアカラム線を選択するス
ペアカラムデコーダとを有する複数のバンクと、テスト
モードを設定する信号に応じて、複数のバンクを同時に
書き込み状態とする書き込み制御信号を生成する第１の
生成手段と、テストモード時にカラムアドレスに含まれ
るバンク選択信号をラッチし、全バンクの前記スペアカ
ラムデコーダを選択する第１の選択信号を生成するとと
もに、前記第１の生成手段から供給される書き込み制御
信号に応じて全バンクの前記カラムデコーダを全て選択
する第２の選択信号を生成する第２の生成手段と、前記
第２の生成手段から供給される第２の選択信号により選
択されたカラムデコーダにより前記カラムアドレスに応
じて選択されるカラム線にデータを書き込み、前記第２
の生成手段から供給される第１の選択信号により選択さ
れたスペアカラムデコーダを介してスペアカラム線にデ
ータを書き込む書き込み駆動回路とを具備している。
決するため、複数のワード線、複数のカラム線、少なく
とも１つのスペアカラム線を含むメモリセルアレイと、
ロウアドレスに応じて前記ワード線を選択するロウデコ
ーダと、カラムアドレスに応じて前記カラム線を選択す
るカラムデコーダと、前記スペアカラム線を選択するス
ペアカラムデコーダとを有する複数のバンクと、テスト
モードを設定する信号に応じて、複数のバンクを同時に
書き込み状態とする書き込み制御信号を生成する第１の
生成手段と、テストモード時にカラムアドレスに含まれ
るバンク選択信号をラッチし、全バンクの前記スペアカ
ラムデコーダを選択する第１の選択信号を生成するとと
もに、前記第１の生成手段から供給される書き込み制御
信号に応じて全バンクの前記カラムデコーダを全て選択
する第２の選択信号を生成する第２の生成手段と、前記
第２の生成手段から供給される第２の選択信号により選
択されたカラムデコーダにより前記カラムアドレスに応
じて選択されるカラム線にデータを書き込み、前記第２
の生成手段から供給される第１の選択信号により選択さ
れたスペアカラムデコーダを介してスペアカラム線にデ
ータを書き込む書き込み駆動回路とを具備している。
【０００９】前記書き込み駆動回路は、テストモード時
に前記ロウアドレスに含まれるバンク選択信号が非選択
状態を示す時、前記書き込み駆動回路を非動作とする制
御回路を含んでいる。
に前記ロウアドレスに含まれるバンク選択信号が非選択
状態を示す時、前記書き込み駆動回路を非動作とする制
御回路を含んでいる。
【００１０】前記制御回路は、入力端に前記バンク選択
信号が供給され、前記書き込み制御信号に応じて活性化
されるクロックドインバータ回路と、このクロックドイ
ンバータ回路の出力端に接続され、前記書き込み制御信
号が非活性の時、前記クロックドインバータ回路の出力
端を一方の論理レベルに設定するトランジスタと、前記
クロックドインバータ回路の出力端に接続され、クロッ
クドインバータ回路の出力端の論理レベルに応じて前記
データの取り込みを制御する論理回路とを具備してい
る。
信号が供給され、前記書き込み制御信号に応じて活性化
されるクロックドインバータ回路と、このクロックドイ
ンバータ回路の出力端に接続され、前記書き込み制御信
号が非活性の時、前記クロックドインバータ回路の出力
端を一方の論理レベルに設定するトランジスタと、前記
クロックドインバータ回路の出力端に接続され、クロッ
クドインバータ回路の出力端の論理レベルに応じて前記
データの取り込みを制御する論理回路とを具備してい
る。
【００１１】前記書き込み駆動回路は、隣接する２つの
バンクにシェアされている。前記スペアカラムデコーダ
は、前記第１の生成回路から供給される書き込み制御信
号に応じて活性化され、前記第２の生成回路から供給さ
れる第１の選択信号によりスペアカラムを選択する選択
回路を有している。前記第１の生成手段はテストモード
を終了する信号に応じて、前記複数のバンクを同時に書
き込み状態とする書き込み制御信号を非活性とする。
バンクにシェアされている。前記スペアカラムデコーダ
は、前記第１の生成回路から供給される書き込み制御信
号に応じて活性化され、前記第２の生成回路から供給さ
れる第１の選択信号によりスペアカラムを選択する選択
回路を有している。前記第１の生成手段はテストモード
を終了する信号に応じて、前記複数のバンクを同時に書
き込み状態とする書き込み制御信号を非活性とする。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。先ず、図２を参照して本発
明の原理について説明する。図２（ａ）は、例えば４バ
ンク構成のシンクロナスＤＲＡＭを示している。チップ
１には、バンクＢＫ０、ＢＫ１、ＢＫ２、ＢＫ３が配置
されている。各バンクは後述するメモリセルアレイ、ロ
ウデコーダ、カラムデコーダ、及び図示せぬスペアカラ
ムデコーダ等を有している。また、バンクＢＫ０とバン
クＢＫ２の相互間、及びバンクＢＫ１とバンクＢＫ３の
相互間には書き込み駆動回路（ＷＤ）２、３がそれぞれ
配置されている。書き込み駆動回路２、３は隣接するバ
ンクにシェアされる構成としてもよいし、各バンク毎に
ぞれぞれ設けてもよい。
て図面を参照して説明する。先ず、図２を参照して本発
明の原理について説明する。図２（ａ）は、例えば４バ
ンク構成のシンクロナスＤＲＡＭを示している。チップ
１には、バンクＢＫ０、ＢＫ１、ＢＫ２、ＢＫ３が配置
されている。各バンクは後述するメモリセルアレイ、ロ
ウデコーダ、カラムデコーダ、及び図示せぬスペアカラ
ムデコーダ等を有している。また、バンクＢＫ０とバン
クＢＫ２の相互間、及びバンクＢＫ１とバンクＢＫ３の
相互間には書き込み駆動回路（ＷＤ）２、３がそれぞれ
配置されている。書き込み駆動回路２、３は隣接するバ
ンクにシェアされる構成としてもよいし、各バンク毎に
ぞれぞれ設けてもよい。
【００１３】上記構成において、テストモード時には、
バンクを活性化するバンクアクティブコマンドに応じて
各バンクＢＫ０、ＢＫ１、ＢＫ２、ＢＫ３のワード線Ｗ
Ｌ０、ＷＬ１、ＷＬ２、ＷＬ３が、図２（ｂ）に示すよ
うに、順次活性化される。この後、各バンクＢＫ０、Ｂ
Ｋ１、ＢＫ２、ＢＫ３の図示せぬ１つのカラム線が同時
に選択され、このカラム線と前記ワード線により選択さ
れるメモリセルにデータが書き込まれる。続いて、カラ
ム線が順次選択されデータが書き込まれる。全てのカラ
ム線を選択してデータを書き込んだ後、次のワード線が
選択され上記と同様の動作が繰り返される。さらに、本
発明において、テストモード時には、スペアカラム線も
選択され、データが書き込まれる。このようにして、４
つのバンクのメモリセルアレイに同時にデータが書き込
まれる。
バンクを活性化するバンクアクティブコマンドに応じて
各バンクＢＫ０、ＢＫ１、ＢＫ２、ＢＫ３のワード線Ｗ
Ｌ０、ＷＬ１、ＷＬ２、ＷＬ３が、図２（ｂ）に示すよ
うに、順次活性化される。この後、各バンクＢＫ０、Ｂ
Ｋ１、ＢＫ２、ＢＫ３の図示せぬ１つのカラム線が同時
に選択され、このカラム線と前記ワード線により選択さ
れるメモリセルにデータが書き込まれる。続いて、カラ
ム線が順次選択されデータが書き込まれる。全てのカラ
ム線を選択してデータを書き込んだ後、次のワード線が
選択され上記と同様の動作が繰り返される。さらに、本
発明において、テストモード時には、スペアカラム線も
選択され、データが書き込まれる。このようにして、４
つのバンクのメモリセルアレイに同時にデータが書き込
まれる。
【００１４】図１は、図２（ａ）に示すバンクＢＫ０と
ＢＫ１に関する構成を示している。図１は、データの書
き込みに関する構成のみを示し、データの読み出しに関
する構成は省略している。アドレス信号ＡＤが供給され
るパッド１１、クロック信号１２が供給されるパッド１
２、データＤＴが供給されるパッド１３はそれぞれ入力
バッファ１４、１５、１６に接続されている。パッド１
１及び入力バッファ１４はアドレス信号のビット数に応
じてた数設けられ、パッド１２及び入力バッファ１５は
データのビット数に応じてた数設けられる。図１は、こ
れらのうちの１つのみを示している。前記入力バッファ
１４の出力端は、ロウアドレスラッチ回路１７、カラム
アドレスラッチ回路１８、バンク選択信号ラッチ回路
（以下、ＢＳラッチ回路と称す）１９及びモードセット
レジスタ２０に接続されている。前記ロウアドレスラッ
チ回路１７はアドレス信号内のロウアドレスをラッチ
し、カラムアドレスラッチ回路１８はアドレス信号内の
カラムアドレスをラッチする。このカラムアドレスラッ
チ回路１８はカウンタ１８ａを有し、このカウンタ１８
ａはカラムアドレスラッチ回路１８にラッチされたカラ
ムアドレスをインクリメントする。
ＢＫ１に関する構成を示している。図１は、データの書
き込みに関する構成のみを示し、データの読み出しに関
する構成は省略している。アドレス信号ＡＤが供給され
るパッド１１、クロック信号１２が供給されるパッド１
２、データＤＴが供給されるパッド１３はそれぞれ入力
バッファ１４、１５、１６に接続されている。パッド１
１及び入力バッファ１４はアドレス信号のビット数に応
じてた数設けられ、パッド１２及び入力バッファ１５は
データのビット数に応じてた数設けられる。図１は、こ
れらのうちの１つのみを示している。前記入力バッファ
１４の出力端は、ロウアドレスラッチ回路１７、カラム
アドレスラッチ回路１８、バンク選択信号ラッチ回路
（以下、ＢＳラッチ回路と称す）１９及びモードセット
レジスタ２０に接続されている。前記ロウアドレスラッ
チ回路１７はアドレス信号内のロウアドレスをラッチ
し、カラムアドレスラッチ回路１８はアドレス信号内の
カラムアドレスをラッチする。このカラムアドレスラッ
チ回路１８はカウンタ１８ａを有し、このカウンタ１８
ａはカラムアドレスラッチ回路１８にラッチされたカラ
ムアドレスをインクリメントする。
【００１５】前記ＢＳラッチ回路１９は、カラムアドレ
ス信号の例えば最上位２ビットに設定されたバンク選択
信号ＢＳをラッチする。通常動作時において、このＢＳ
ラッチ回路１９はバンク選択信号ＢＳに応じて、各バン
クのカラムを選択するためのカラムバンク選択信号ＣＢ
Ｓ０、ＣＢＳ１を出力する。また、後述するテストモー
ド時において、ＢＳラッチ回路１９は前記モードセット
レジスタ２０から供給されるマルチバンクライト信号Ｍ
ＢＷに応じて、前記カラムバンク選択信号ＣＢＳ０、Ｃ
ＢＳ１を共にハイレベルとする。さらに、ＢＳラッチ回
路１９は、テストモード時にスペアカラムを選択するた
めのスペアカラムバンク選択信号ＳＣＢＳを出力する。
このスペアカラムバンク選択信号ＳＣＢＳは、例えばハ
イレベルである。
ス信号の例えば最上位２ビットに設定されたバンク選択
信号ＢＳをラッチする。通常動作時において、このＢＳ
ラッチ回路１９はバンク選択信号ＢＳに応じて、各バン
クのカラムを選択するためのカラムバンク選択信号ＣＢ
Ｓ０、ＣＢＳ１を出力する。また、後述するテストモー
ド時において、ＢＳラッチ回路１９は前記モードセット
レジスタ２０から供給されるマルチバンクライト信号Ｍ
ＢＷに応じて、前記カラムバンク選択信号ＣＢＳ０、Ｃ
ＢＳ１を共にハイレベルとする。さらに、ＢＳラッチ回
路１９は、テストモード時にスペアカラムを選択するた
めのスペアカラムバンク選択信号ＳＣＢＳを出力する。
このスペアカラムバンク選択信号ＳＣＢＳは、例えばハ
イレベルである。
【００１６】前記入力バッファ１５の出力端は、第１の
クロック（ＣＬＫ）発生器２１、第２のクロック発生器
２２、ＣＳＬパルス発生器３２及び前記モードセットレ
ジスタ２０に接続されている。前記第１のクロック発生
器２１は入力バッファ１５から供給されるクロック信号
に応じて第１の内部クロック信号を発生し、前記ロウア
ドレスラッチ回路１７、カラムアドレスラッチ回路１
８、ＢＳラッチ回路１９に供給する。ロウアドレスラッ
チ回路１７、カラムアドレスラッチ回路１８、ＢＳラッ
チ回路１９は、第１のクロック発生器２１から供給され
る第１の内部クロック信号に同期して動作する。前記Ｃ
ＳＬパルス発生器３２は前記クロック信号ＣＬＫ及び前
記ＢＳラッチ回路１９から供給されるカラムバンク選択
信号ＣＢＳ０、ＣＢＳ１に応じて、カラム選択信号ＣＳ
Ｌを活性化するタイミングを制御するタイミング信号Ｃ
ＳＬＡＣＴ０、ＣＳＬＡＣＴ１を発生する。このタイミ
ング信号ＣＳＬＡＣＴ０、ＣＳＬＡＣＴ１はスペアカラ
ムデコーダ（ＳＰＣ／Ｄ）３７、３８、カラムデコーダ
（Ｃ／Ｄ）３０、３１、書き込み駆動回路３３、３４に
それぞれ供給される。
クロック（ＣＬＫ）発生器２１、第２のクロック発生器
２２、ＣＳＬパルス発生器３２及び前記モードセットレ
ジスタ２０に接続されている。前記第１のクロック発生
器２１は入力バッファ１５から供給されるクロック信号
に応じて第１の内部クロック信号を発生し、前記ロウア
ドレスラッチ回路１７、カラムアドレスラッチ回路１
８、ＢＳラッチ回路１９に供給する。ロウアドレスラッ
チ回路１７、カラムアドレスラッチ回路１８、ＢＳラッ
チ回路１９は、第１のクロック発生器２１から供給され
る第１の内部クロック信号に同期して動作する。前記Ｃ
ＳＬパルス発生器３２は前記クロック信号ＣＬＫ及び前
記ＢＳラッチ回路１９から供給されるカラムバンク選択
信号ＣＢＳ０、ＣＢＳ１に応じて、カラム選択信号ＣＳ
Ｌを活性化するタイミングを制御するタイミング信号Ｃ
ＳＬＡＣＴ０、ＣＳＬＡＣＴ１を発生する。このタイミ
ング信号ＣＳＬＡＣＴ０、ＣＳＬＡＣＴ１はスペアカラ
ムデコーダ（ＳＰＣ／Ｄ）３７、３８、カラムデコーダ
（Ｃ／Ｄ）３０、３１、書き込み駆動回路３３、３４に
それぞれ供給される。
【００１７】前記第２のクロック発生器２２は、前記入
力バッファ１５から供給されるクロック信号に応じて第
２の内部クロック信号を発生し、データラッチ回路２３
に供給する。このデータラッチ回路２３は、第２の内部
クロック信号に応じて前記入力バッファ１６から供給さ
れるデータをラッチする。
力バッファ１５から供給されるクロック信号に応じて第
２の内部クロック信号を発生し、データラッチ回路２３
に供給する。このデータラッチ回路２３は、第２の内部
クロック信号に応じて前記入力バッファ１６から供給さ
れるデータをラッチする。
【００１８】前記モードセットレジスタ２０は、前記入
力バッファ１５から供給されるクロック信号に応じて、
前記入力バッファ１４から供給されるアドレス信号、ロ
ウアドレスストローブ信号／ＲＡＳ（／は反転信号を表
わす）、カラムアドレスストローブ信号／ＣＡＳ、ライ
トイネーブル信号／ＷＥ、及びチップセレクト信号／Ｃ
Ｓを取り込みデコードする。シンクロナスＤＲＡＭで
は、これらの信号のシーケンスにより、バンクアクティ
ブ、ライト、リード等の各種の動作モードを示すコマン
ドを設定することが可能とされており、モードセットレ
ジスタ２０は、これらの信号をデコードし、各種動作モ
ードのエントリー信号を出力する。さらに、モードセッ
トレジスタ２０は、テストモードを示す任意に設定され
たこれら信号のシーケンスをデコードすることにより、
複数のバンクを同時に書き込み可能とするためのマルチ
バンクライト信号ＭＢＷをハイレベルとし、テストモー
ドイクズィットを示す信号のシーケンスをデコードする
ことにより、マルチバンクライト信号ＭＢＷをローレベ
ルとする。
力バッファ１５から供給されるクロック信号に応じて、
前記入力バッファ１４から供給されるアドレス信号、ロ
ウアドレスストローブ信号／ＲＡＳ（／は反転信号を表
わす）、カラムアドレスストローブ信号／ＣＡＳ、ライ
トイネーブル信号／ＷＥ、及びチップセレクト信号／Ｃ
Ｓを取り込みデコードする。シンクロナスＤＲＡＭで
は、これらの信号のシーケンスにより、バンクアクティ
ブ、ライト、リード等の各種の動作モードを示すコマン
ドを設定することが可能とされており、モードセットレ
ジスタ２０は、これらの信号をデコードし、各種動作モ
ードのエントリー信号を出力する。さらに、モードセッ
トレジスタ２０は、テストモードを示す任意に設定され
たこれら信号のシーケンスをデコードすることにより、
複数のバンクを同時に書き込み可能とするためのマルチ
バンクライト信号ＭＢＷをハイレベルとし、テストモー
ドイクズィットを示す信号のシーケンスをデコードする
ことにより、マルチバンクライト信号ＭＢＷをローレベ
ルとする。
【００１９】一方、前記ロウアドレスラッチ回路１７の
出力端は各バンクのロウプリデコーダ２４、２５に接続
されている。これらロウプリデコーダ２４、２５はロウ
アドレスラッチ回路１７から供給されたロウアドレスを
プリデコードし、各バンクのロウデコーダ（Ｒ／Ｄ）２
６、２７にそれぞれ供給する。また、このロウプリデコ
ーダ２４、２５から出力される信号の最上位ビット（Ｂ
Ｓ）は書き込み駆動回路（ＷＤ）３３、３４に供給され
る。
出力端は各バンクのロウプリデコーダ２４、２５に接続
されている。これらロウプリデコーダ２４、２５はロウ
アドレスラッチ回路１７から供給されたロウアドレスを
プリデコードし、各バンクのロウデコーダ（Ｒ／Ｄ）２
６、２７にそれぞれ供給する。また、このロウプリデコ
ーダ２４、２５から出力される信号の最上位ビット（Ｂ
Ｓ）は書き込み駆動回路（ＷＤ）３３、３４に供給され
る。
【００２０】カラムプリデコーダ２８、２９は、前記Ｂ
Ｓラッチ回路１９から供給されるカラムバンク選択信号
ＣＢＳ０、ＣＢＳ１に応じて、前記カラムアドレスラッ
チ回路１８から供給されるカラムアドレスをプリデコー
ドし、各バンクのカラムデコーダ３０、３１にそれぞれ
供給する。
Ｓラッチ回路１９から供給されるカラムバンク選択信号
ＣＢＳ０、ＣＢＳ１に応じて、前記カラムアドレスラッ
チ回路１８から供給されるカラムアドレスをプリデコー
ドし、各バンクのカラムデコーダ３０、３１にそれぞれ
供給する。
【００２１】スペアカラムセレクタ３５、３６は、通常
動作時に、前記ＢＳラッチ回路１９から供給されるカラ
ムバンク選択信号ＣＢＳ０、ＣＢＳ１、及びカラムアド
レスラッチ回路１８から供給されるカラムアドレスに応
じて、カラムアドレスがスペアカラムアドレスに置換さ
れているか否かを判別し、アドレスが置換されている場
合、スペアカラムデコーダ（ＳＰＣ／Ｄ）３７、３８を
それぞれ活性化するスペアカラムイネーブル信号ＳＣＥ
を出力し、カラムデコーダ（Ｃ／Ｄ）３０、３１をそれ
ぞれ非活性化する信号／ＳＣＥを出力する。
動作時に、前記ＢＳラッチ回路１９から供給されるカラ
ムバンク選択信号ＣＢＳ０、ＣＢＳ１、及びカラムアド
レスラッチ回路１８から供給されるカラムアドレスに応
じて、カラムアドレスがスペアカラムアドレスに置換さ
れているか否かを判別し、アドレスが置換されている場
合、スペアカラムデコーダ（ＳＰＣ／Ｄ）３７、３８を
それぞれ活性化するスペアカラムイネーブル信号ＳＣＥ
を出力し、カラムデコーダ（Ｃ／Ｄ）３０、３１をそれ
ぞれ非活性化する信号／ＳＣＥを出力する。
【００２２】書き込み駆動回路（ＷＤ）３３、３４は、
前記データラッチ回路２３から供給されるデータ、前記
ロウプリデコーダ２４、２５から供給されるバンク選択
信号ＢＳ、前記モードセットレジスタ２０から供給され
るマルチバンクライト信号ＭＢＷ、前記カラムプリデコ
ーダ２８、２９から出力されるカラムアドレスＣＡＤ、
前記ＣＳＬパルス発生器３２から供給されるタイミング
信号ＣＳＬＡＣＴ０、ＣＳＬＡＣＴ１をそれぞれ受け
る。この書き込み駆動回路３３、３４は、データの書き
込み時に、選択されたバンクのデータ線対（ＤＱ、／Ｄ
Ｑ）に書き込みデータを転送する。
前記データラッチ回路２３から供給されるデータ、前記
ロウプリデコーダ２４、２５から供給されるバンク選択
信号ＢＳ、前記モードセットレジスタ２０から供給され
るマルチバンクライト信号ＭＢＷ、前記カラムプリデコ
ーダ２８、２９から出力されるカラムアドレスＣＡＤ、
前記ＣＳＬパルス発生器３２から供給されるタイミング
信号ＣＳＬＡＣＴ０、ＣＳＬＡＣＴ１をそれぞれ受け
る。この書き込み駆動回路３３、３４は、データの書き
込み時に、選択されたバンクのデータ線対（ＤＱ、／Ｄ
Ｑ）に書き込みデータを転送する。
【００２３】各バンクＢＫ０、ＢＫ１において、メモリ
セルアレイ（ＭＣＡ）３９、４０は、複数のメモリセ
ル、スペアカラムをそれぞれ含んでいる。前記メモリセ
ルアレイ３９、４０のメモリセルは、ロウデコーダ（Ｒ
／Ｄ）２６、２７、カラムデコーダ（Ｃ／Ｄ）３０、３
１により選択される。また、前記スペアカラムは、スペ
アカラムデコーダ（ＳＰＣ／Ｄ）３７、３８により選択
される。
セルアレイ（ＭＣＡ）３９、４０は、複数のメモリセ
ル、スペアカラムをそれぞれ含んでいる。前記メモリセ
ルアレイ３９、４０のメモリセルは、ロウデコーダ（Ｒ
／Ｄ）２６、２７、カラムデコーダ（Ｃ／Ｄ）３０、３
１により選択される。また、前記スペアカラムは、スペ
アカラムデコーダ（ＳＰＣ／Ｄ）３７、３８により選択
される。
【００２４】図３は、図１に示すバンクＢＫ１の前記メ
モリセルアレイ４０と書き込み駆動回路３４の関係を示
しており、この構成はその他のバンクにおいても同様で
ある。また、書き込み駆動回路は例えば各バンク毎に設
けられている。メモリセルアレイ４０において、メモリ
セルＭＣはトランジスタＴｒとキャパシタＣとにより構
成されている。トランジスタＴｒのゲートはワード線Ｗ
Ｌに接続され、電流通路の一端はキャパシタＣを介して
接地され、他端はビット線ＢＬに接続されている。ビッ
ト線／ＢＬにも同様に図示せぬメモリセルが接続されて
いる。ビット線ＢＬ、／ＢＬはセンスアンプ（Ｓ／Ａ）
４１ｃを介してトランジスタ４１ａ、４１ｂの電流通路
の一端に接続されている。これらトランジスタ４１ａ、
４１ｂのゲートには、前記カラムデコーダから出力され
るカラム選択信号ＣＳＬが供給されている。これらトラ
ンジスタ４１ａ、４１ｂの電流通路の他端はデータ線Ｄ
Ｑ、／ＤＱを介して前記書き込み駆動回路３４に接続さ
れる。前記データ線ＤＱ、／ＤＱは、例えばメモリセル
アレイの図示せぬサブアレイの相互間に配置され、この
データ線ＤＱ、／ＤＱに複数のビット線がカラム選択信
号ＣＳＬに応じて接続される。前記書き込み駆動回路３
３はデータ線対ＤＱ、／ＤＱと同数個配置されている。
モリセルアレイ４０と書き込み駆動回路３４の関係を示
しており、この構成はその他のバンクにおいても同様で
ある。また、書き込み駆動回路は例えば各バンク毎に設
けられている。メモリセルアレイ４０において、メモリ
セルＭＣはトランジスタＴｒとキャパシタＣとにより構
成されている。トランジスタＴｒのゲートはワード線Ｗ
Ｌに接続され、電流通路の一端はキャパシタＣを介して
接地され、他端はビット線ＢＬに接続されている。ビッ
ト線／ＢＬにも同様に図示せぬメモリセルが接続されて
いる。ビット線ＢＬ、／ＢＬはセンスアンプ（Ｓ／Ａ）
４１ｃを介してトランジスタ４１ａ、４１ｂの電流通路
の一端に接続されている。これらトランジスタ４１ａ、
４１ｂのゲートには、前記カラムデコーダから出力され
るカラム選択信号ＣＳＬが供給されている。これらトラ
ンジスタ４１ａ、４１ｂの電流通路の他端はデータ線Ｄ
Ｑ、／ＤＱを介して前記書き込み駆動回路３４に接続さ
れる。前記データ線ＤＱ、／ＤＱは、例えばメモリセル
アレイの図示せぬサブアレイの相互間に配置され、この
データ線ＤＱ、／ＤＱに複数のビット線がカラム選択信
号ＣＳＬに応じて接続される。前記書き込み駆動回路３
３はデータ線対ＤＱ、／ＤＱと同数個配置されている。
【００２５】また、図３は通常のカラムの構成を示して
いるが、スペアカラムも同様の構成である。図４は、前
記ＢＳラッチ回路１９の構成を示している。前記入力バ
ッファ１４からのバンク選択信号ＢＳは、クロック信号
ＣＬ、／ＣＬにより制御されるクロックドインバータ回
路１９ａを介してラッチ回路ＬＴ１の入力端に供給され
る。このラッチ回路ＬＴ１は、インバータ回路１９ｂ、
１９ｃにより構成されている。このラッチ回路ＬＴ１の
出力端はクロック信号／ＣＬ、ＣＬにより制御されるク
ロックドインバータ回路１９ｄを介してラッチ回路ＬＴ
２の入力端に接続されている。このラッチ回路ＬＴ２は
インバータ回路１９ｅ、１９ｆにより構成されている。
このラッチ回路ＬＴ２の出力端からは、前記スペアカラ
ムバンク選択信号ＳＣＢＳが出力される。さらに、ラッ
チ回路ＬＴ２の出力端は、常時導通されたトランスファ
ーゲート１９ｇを介してナンド回路１９ｈの一方入力端
に接続されるとともに、インバータ回路１９ｉを介して
ナンド回路１９ｊの一方入力端に接続される。これらナ
ンド回路１９ｈ、１９ｊの他方入力端には、インバータ
回路１９ｋを介してマルチバンクライト信号ＭＢＷが供
給される。ナンド回路１９ｈの出力端にはインバータ回
路１９ｌ、１９ｍが直列接続され、ナンド回路１９ｊの
出力端にはインバータ回路１９ｎ、１９ｏが直列接続さ
れている。前記インバータ回路１９ｍの出力端からはカ
ラムバンク選択信号ＣＢＳ０が出力され、インバータ回
路１９ｏの出力端からはカラムバンク選択信号ＣＢＳ１
が出力される。
いるが、スペアカラムも同様の構成である。図４は、前
記ＢＳラッチ回路１９の構成を示している。前記入力バ
ッファ１４からのバンク選択信号ＢＳは、クロック信号
ＣＬ、／ＣＬにより制御されるクロックドインバータ回
路１９ａを介してラッチ回路ＬＴ１の入力端に供給され
る。このラッチ回路ＬＴ１は、インバータ回路１９ｂ、
１９ｃにより構成されている。このラッチ回路ＬＴ１の
出力端はクロック信号／ＣＬ、ＣＬにより制御されるク
ロックドインバータ回路１９ｄを介してラッチ回路ＬＴ
２の入力端に接続されている。このラッチ回路ＬＴ２は
インバータ回路１９ｅ、１９ｆにより構成されている。
このラッチ回路ＬＴ２の出力端からは、前記スペアカラ
ムバンク選択信号ＳＣＢＳが出力される。さらに、ラッ
チ回路ＬＴ２の出力端は、常時導通されたトランスファ
ーゲート１９ｇを介してナンド回路１９ｈの一方入力端
に接続されるとともに、インバータ回路１９ｉを介して
ナンド回路１９ｊの一方入力端に接続される。これらナ
ンド回路１９ｈ、１９ｊの他方入力端には、インバータ
回路１９ｋを介してマルチバンクライト信号ＭＢＷが供
給される。ナンド回路１９ｈの出力端にはインバータ回
路１９ｌ、１９ｍが直列接続され、ナンド回路１９ｊの
出力端にはインバータ回路１９ｎ、１９ｏが直列接続さ
れている。前記インバータ回路１９ｍの出力端からはカ
ラムバンク選択信号ＣＢＳ０が出力され、インバータ回
路１９ｏの出力端からはカラムバンク選択信号ＣＢＳ１
が出力される。
【００２６】上記構成のＢＳラッチ回路１９において、
バンク選択信号ＢＳはクロック信号ＣＬ、／ＣＬに応じ
てラッチ回路ＬＴ１、ＬＴ２に順次ラッチされる。通常
動作時、マルチバンクライト信号ＭＢＷはローレベルと
されている。このため、カラムバンク選択信号ＣＢＳ
０、ＣＢＳ１は、バンク選択信号ＢＳのレベルに応じ
て、相補的にハイレベル、又はローレベルに設定され
る。
バンク選択信号ＢＳはクロック信号ＣＬ、／ＣＬに応じ
てラッチ回路ＬＴ１、ＬＴ２に順次ラッチされる。通常
動作時、マルチバンクライト信号ＭＢＷはローレベルと
されている。このため、カラムバンク選択信号ＣＢＳ
０、ＣＢＳ１は、バンク選択信号ＢＳのレベルに応じ
て、相補的にハイレベル、又はローレベルに設定され
る。
【００２７】一方、テストモード時、マルチバンクライ
ト信号ＭＢＷは、ハイレベルとされる。このため、カラ
ムバンク選択信号ＣＢＳ０、ＣＢＳ１は、バンク選択信
号ＢＳのレベルに拘わらずハイレベルとされ、全バンク
を選択可能とされる。
ト信号ＭＢＷは、ハイレベルとされる。このため、カラ
ムバンク選択信号ＣＢＳ０、ＣＢＳ１は、バンク選択信
号ＢＳのレベルに拘わらずハイレベルとされ、全バンク
を選択可能とされる。
【００２８】また、テストモード時、ライトコマンド入
力時におけるバンク選択信号ＢＳのレベルは、後述する
ように、通常のカラム線に接続されたメモリセルにデー
タを書き込む場合、ローレベルに設定され、スペアカラ
ム線に接続されたメモリセルにデータを書き込む場合、
ハイレベルに設定される。したがって、スペアカラム線
に接続されたメモリセルにデータを書き込む場合、スペ
アカラムバンク選択信号ＳＣＢＳはハイレベルとなる。
力時におけるバンク選択信号ＢＳのレベルは、後述する
ように、通常のカラム線に接続されたメモリセルにデー
タを書き込む場合、ローレベルに設定され、スペアカラ
ム線に接続されたメモリセルにデータを書き込む場合、
ハイレベルに設定される。したがって、スペアカラム線
に接続されたメモリセルにデータを書き込む場合、スペ
アカラムバンク選択信号ＳＣＢＳはハイレベルとなる。
【００２９】図５は、前記スペアカラムデコーダ３７の
構成を示している。スペアカラムデコーダ３８の構成も
図５と同様である。前記スペアカラムデコーダ３７から
出力されるスペアカラムイネーブル信号ＳＣＥは、トラ
ンスファーゲート３７ａを介してナンド回路３７ｆに供
給される。このトランスファーゲート３７ａはマルチバ
ンクライト信号ＭＢＷ、及びインバータ回路３７ｂによ
り反転されたマルチバンクライト信号ＭＢＷにより制御
される。このインバータ回路３７ｂの出力信号はＰチャ
ネルＭＯＳトランジスタ３７ｄのゲートに供給されてい
る。このトランジスタ３７ｄの電流通路の一端は前記ト
ランスファーゲート３７ａの出力端に接続され、他端は
電源Ｖccに接続されている。
構成を示している。スペアカラムデコーダ３８の構成も
図５と同様である。前記スペアカラムデコーダ３７から
出力されるスペアカラムイネーブル信号ＳＣＥは、トラ
ンスファーゲート３７ａを介してナンド回路３７ｆに供
給される。このトランスファーゲート３７ａはマルチバ
ンクライト信号ＭＢＷ、及びインバータ回路３７ｂによ
り反転されたマルチバンクライト信号ＭＢＷにより制御
される。このインバータ回路３７ｂの出力信号はＰチャ
ネルＭＯＳトランジスタ３７ｄのゲートに供給されてい
る。このトランジスタ３７ｄの電流通路の一端は前記ト
ランスファーゲート３７ａの出力端に接続され、他端は
電源Ｖccに接続されている。
【００３０】また、前記ＢＳラッチ回路１９から出力さ
れるスペアカラムバンク選択信号ＳＣＢＳは、トランス
ファーゲート３７ｃを介して前記ナンド回路３７ｆに供
給される。このトランスファーゲート３７ｃはマルチバ
ンクライト信号ＭＢＷ、及び前記インバータ回路３７ｂ
により反転されたマルチバンクライト信号ＭＢＷによ
り、前記トランスファーゲート３７ａと相補的に制御さ
れる。このトランスファーゲート３７ｃの出力端はＰチ
ャネルＭＯＳトランジスタ３７ｅの電流通路の一端に接
続されている。このトランジスタ３７ｅの電流通路の他
端は電源Ｖccに接続され、ゲートにはマルチバンクライ
ト信号ＭＢＷが供給されている。
れるスペアカラムバンク選択信号ＳＣＢＳは、トランス
ファーゲート３７ｃを介して前記ナンド回路３７ｆに供
給される。このトランスファーゲート３７ｃはマルチバ
ンクライト信号ＭＢＷ、及び前記インバータ回路３７ｂ
により反転されたマルチバンクライト信号ＭＢＷによ
り、前記トランスファーゲート３７ａと相補的に制御さ
れる。このトランスファーゲート３７ｃの出力端はＰチ
ャネルＭＯＳトランジスタ３７ｅの電流通路の一端に接
続されている。このトランジスタ３７ｅの電流通路の他
端は電源Ｖccに接続され、ゲートにはマルチバンクライ
ト信号ＭＢＷが供給されている。
【００３１】さらに、前記ナンド回路３７ｆの入力端に
は、前記ＣＳＬパルス発生器３２から出力されるタイミ
ング信号ＣＳＬＡＣＴ０が供給される。このナンド回路
３７ｆの出力端にはインバータ回路３７ｇ、３７ｈ、３
７ｉが直列接続され、インバータ回路３７ｉの出力端か
らスペアカラム選択信号ＳＣＳＬが出力される。
は、前記ＣＳＬパルス発生器３２から出力されるタイミ
ング信号ＣＳＬＡＣＴ０が供給される。このナンド回路
３７ｆの出力端にはインバータ回路３７ｇ、３７ｈ、３
７ｉが直列接続され、インバータ回路３７ｉの出力端か
らスペアカラム選択信号ＳＣＳＬが出力される。
【００３２】上記構成のスペアカラムデコーダ３７にお
いて、通常動作時、マルチバンクライト信号ＭＢＷはロ
ーレベルである。このため、トランスファーゲート３７
ａはオン、トランスファーゲート３７ｃはオフとなって
おり、トランジスタ３７ｄはオフ、トランジスタ３７ｅ
はオンとなっている。スペアカラムイネーブル信号ＳＣ
Ｅは、不良カラムからスペアカラムへの置き換えがない
場合、ローレベルであり、不良カラムからスペアカラム
へ置き換える場合、ハイレベルとなる。タイミング信号
ＣＳＬＡＣＴ０がハイレベルの時、スペアカラムイネー
ブル信号ＳＣＥがハイレベルとなると、スペアカラム選
択信号ＳＣＳＬがハイレベルとなり、スペアカラムが選
択される。
いて、通常動作時、マルチバンクライト信号ＭＢＷはロ
ーレベルである。このため、トランスファーゲート３７
ａはオン、トランスファーゲート３７ｃはオフとなって
おり、トランジスタ３７ｄはオフ、トランジスタ３７ｅ
はオンとなっている。スペアカラムイネーブル信号ＳＣ
Ｅは、不良カラムからスペアカラムへの置き換えがない
場合、ローレベルであり、不良カラムからスペアカラム
へ置き換える場合、ハイレベルとなる。タイミング信号
ＣＳＬＡＣＴ０がハイレベルの時、スペアカラムイネー
ブル信号ＳＣＥがハイレベルとなると、スペアカラム選
択信号ＳＣＳＬがハイレベルとなり、スペアカラムが選
択される。
【００３３】また、テストモード時、マルチバンクライ
ト信号ＭＢＷがハイレベルとなると、トランスファーゲ
ート３７ａはオフ、トランスファーゲート３７ｃはオン
となり、トランジスタ３７ｄはオン、トランジスタ３７
ｅはオフとなる。このため、テストモード時にスペアカ
ラムを選択するためのスペアカラム選択信号ＳＣＢＳに
応じて、スペアカラム選択信号ＳＣＳＬがハイレベルと
なり、スペアカラムが選択される。
ト信号ＭＢＷがハイレベルとなると、トランスファーゲ
ート３７ａはオフ、トランスファーゲート３７ｃはオン
となり、トランジスタ３７ｄはオン、トランジスタ３７
ｅはオフとなる。このため、テストモード時にスペアカ
ラムを選択するためのスペアカラム選択信号ＳＣＢＳに
応じて、スペアカラム選択信号ＳＣＳＬがハイレベルと
なり、スペアカラムが選択される。
【００３４】図６は、前記書き込み駆動回路３４の構成
を示している。この書き込み駆動回路３４はテストモー
ド時に書き込み駆動回路の動作を制御する制御回路３４
ａを有している。この制御回路３４ａにおいて、ロウプ
リデコーダ２４からのバンク選択信号ＢＳはインバータ
回路３４ｂ、クロックドインバータ回路３４ｃを介して
ナンド回路３４ｆの入力端に供給されている。前記クロ
ックドインバータ回路３４ｃはマルチバンクライト信号
ＭＢＷ、及びインバータ回路３４ｄによって反転された
マルチバンクライト信号ＭＢＷにより制御される。この
クロックドインバータ回路３４ｃの出力端はＰチャネル
ＭＯＳトランジスタ３４ｅを介して電源Ｖccに接続さ
れ、このトランジスタ３４ｅのゲートにはマルチバンク
ライト信号ＭＢＷが供給される。前記ナンド回路３４ｆ
の入力端には、前記書き込みデータＤＴ、カラムアドレ
スＣＡＤ、タイミング信号ＣＳＬＡＣＴ１が供給され
る。
を示している。この書き込み駆動回路３４はテストモー
ド時に書き込み駆動回路の動作を制御する制御回路３４
ａを有している。この制御回路３４ａにおいて、ロウプ
リデコーダ２４からのバンク選択信号ＢＳはインバータ
回路３４ｂ、クロックドインバータ回路３４ｃを介して
ナンド回路３４ｆの入力端に供給されている。前記クロ
ックドインバータ回路３４ｃはマルチバンクライト信号
ＭＢＷ、及びインバータ回路３４ｄによって反転された
マルチバンクライト信号ＭＢＷにより制御される。この
クロックドインバータ回路３４ｃの出力端はＰチャネル
ＭＯＳトランジスタ３４ｅを介して電源Ｖccに接続さ
れ、このトランジスタ３４ｅのゲートにはマルチバンク
ライト信号ＭＢＷが供給される。前記ナンド回路３４ｆ
の入力端には、前記書き込みデータＤＴ、カラムアドレ
スＣＡＤ、タイミング信号ＣＳＬＡＣＴ１が供給され
る。
【００３５】前記ナンド回路３４ｆの出力端はインバー
タ回路３４ｇを介して駆動回路３４ｈを構成するＮチャ
ネルＭＯＳトランジスタ３４ｉのゲートに接続される。
このトランジスタ３４ｉの電流通路の一端は接地され、
他端はデータ線／ＤＱに接続されるとともに、Ｐチャネ
ルＭＯＳトランジスタ３４ｊの電流通路の一端に接続さ
れる。このトランジスタ３４ｊの他端には電源Ｖccが供
給される。前記トランジスタ３４ｉのゲートはインバー
タ回路３４ｋを介してＰチャネルＭＯＳトランジスタ３
４ｌのゲートに接続される。このトランジスタの電流通
路の一端には電源Ｖccが供給され、他端はデータ線ＤＱ
に接続されるとともに、ＮチャネルＭＯＳトランジスタ
３４ｍを介して接地される。このトランジスタ３４ｍの
ゲートにはインバータ回路３４ｎを介して前記制御回路
３４ａと同様の構成とされた制御回路３４ｏ（但し、入
力信号の内、データＤＴは反転されている）の出力信号
が供給され、この出力信号はさらにインバータ回路３４
ｐを介して前記トランジスタ３４ｊのゲートに供給され
ている。尚、図６に示す書き込み駆動回路はバンクＢＫ
１に対応する回路であり、バンクＢＫ０に接続される書
き込み駆動回路３３の場合、インバータ回路３４ｂは不
要である。
タ回路３４ｇを介して駆動回路３４ｈを構成するＮチャ
ネルＭＯＳトランジスタ３４ｉのゲートに接続される。
このトランジスタ３４ｉの電流通路の一端は接地され、
他端はデータ線／ＤＱに接続されるとともに、Ｐチャネ
ルＭＯＳトランジスタ３４ｊの電流通路の一端に接続さ
れる。このトランジスタ３４ｊの他端には電源Ｖccが供
給される。前記トランジスタ３４ｉのゲートはインバー
タ回路３４ｋを介してＰチャネルＭＯＳトランジスタ３
４ｌのゲートに接続される。このトランジスタの電流通
路の一端には電源Ｖccが供給され、他端はデータ線ＤＱ
に接続されるとともに、ＮチャネルＭＯＳトランジスタ
３４ｍを介して接地される。このトランジスタ３４ｍの
ゲートにはインバータ回路３４ｎを介して前記制御回路
３４ａと同様の構成とされた制御回路３４ｏ（但し、入
力信号の内、データＤＴは反転されている）の出力信号
が供給され、この出力信号はさらにインバータ回路３４
ｐを介して前記トランジスタ３４ｊのゲートに供給され
ている。尚、図６に示す書き込み駆動回路はバンクＢＫ
１に対応する回路であり、バンクＢＫ０に接続される書
き込み駆動回路３３の場合、インバータ回路３４ｂは不
要である。
【００３６】上記構成において、通常動作時、マルチバ
ンクライト信号ＭＢＷはローレベルであり、トランジス
タ３４ｅがオン状態であるため、ノード３４ｑはハイレ
ベルとなっている。このため、データＤＴはカラムアド
レスＣＡＤ、タイミング信号ＣＳＬＡＣＴ１に応じてナ
ンド回路３４ｆの出力端から出力される。このナンド回
路３４ｆの出力信号はインバータ回路３４ｇを介して駆
動回路３４ｈに供給され、この駆動回路３４ｈはデータ
ＤＴに応じて、データ線対ＤＱ、／ＤＱを駆動する。
ンクライト信号ＭＢＷはローレベルであり、トランジス
タ３４ｅがオン状態であるため、ノード３４ｑはハイレ
ベルとなっている。このため、データＤＴはカラムアド
レスＣＡＤ、タイミング信号ＣＳＬＡＣＴ１に応じてナ
ンド回路３４ｆの出力端から出力される。このナンド回
路３４ｆの出力信号はインバータ回路３４ｇを介して駆
動回路３４ｈに供給され、この駆動回路３４ｈはデータ
ＤＴに応じて、データ線対ＤＱ、／ＤＱを駆動する。
【００３７】一方、テストモード時、マルチバンクライ
ト信号ＭＢＷはハイレベルとなり、トランジスタ３４ｅ
はオフとなる。また、マルチバンクライト信号ＭＢＷに
応じてクロックドインバータ回路３４ｃが活性化され
る。このため、テストモード時は、バンク選択信号ＢＳ
に応じて、ノード３４ｑのレベルが変化する。すなわ
ち、バンクが選択されている場合、バンク選択信号ＢＳ
はハイレベルであるため、ノード３４ｑはハイレベルで
あり、データＤＴに応じて駆動回路３４が動作される。
これに対して、バンクが非選択の場合、バンク選択信号
ＢＳはローレベルであるため、ノード３４ｑはローレベ
ルである。したがって、駆動回路３４は動作されない。
ト信号ＭＢＷはハイレベルとなり、トランジスタ３４ｅ
はオフとなる。また、マルチバンクライト信号ＭＢＷに
応じてクロックドインバータ回路３４ｃが活性化され
る。このため、テストモード時は、バンク選択信号ＢＳ
に応じて、ノード３４ｑのレベルが変化する。すなわ
ち、バンクが選択されている場合、バンク選択信号ＢＳ
はハイレベルであるため、ノード３４ｑはハイレベルで
あり、データＤＴに応じて駆動回路３４が動作される。
これに対して、バンクが非選択の場合、バンク選択信号
ＢＳはローレベルであるため、ノード３４ｑはローレベ
ルである。したがって、駆動回路３４は動作されない。
【００３８】このように、テストモード時に、例えばバ
ンクを活性化するためのバンクアクティブコマンドが欠
落した場合、バンク選択信号ＢＳがローレベルとなり、
この非活性とされたバンクに対応する書き込み駆動回路
が動作されない。このため、消費電流を低減できる。
ンクを活性化するためのバンクアクティブコマンドが欠
落した場合、バンク選択信号ＢＳがローレベルとなり、
この非活性とされたバンクに対応する書き込み駆動回路
が動作されない。このため、消費電流を低減できる。
【００３９】上記構成において、図７を参照して図１の
テストモード時の動作について説明する。この例はレー
テンシ＝３、バースト長＝４の場合を示している。シン
クロナスＤＲＡＭは、システムに設定されたコマンド以
外に、チップイネーブル信号ＣＥ、ロウアドレスストロ
ーブ信号／ＲＡＳ、カラムアドレスストローブ信号／Ｃ
ＡＳ、ライトイネーブル信号／ＷＥを任意のシーケンス
とすることにより、所要のコマンドを設定することが許
されている。この実施の形態において、テストモード時
には、チップイネーブル信号ＣＥ、ロウアドレスストロ
ーブ信号／ＲＡＳ、カラムアドレスストローブ信号／Ｃ
ＡＳ、ライトイネーブル信号／ＷＥを組合わせたマルチ
バンクライト（ＭＢＷ）コマンドが使用される。これら
コマンド、ロウアドレス、カラムアドレス及びバンク選
択信号ＢＳは前記クロック信号ＣＬＫに応じて各パッド
から供給される。
テストモード時の動作について説明する。この例はレー
テンシ＝３、バースト長＝４の場合を示している。シン
クロナスＤＲＡＭは、システムに設定されたコマンド以
外に、チップイネーブル信号ＣＥ、ロウアドレスストロ
ーブ信号／ＲＡＳ、カラムアドレスストローブ信号／Ｃ
ＡＳ、ライトイネーブル信号／ＷＥを任意のシーケンス
とすることにより、所要のコマンドを設定することが許
されている。この実施の形態において、テストモード時
には、チップイネーブル信号ＣＥ、ロウアドレスストロ
ーブ信号／ＲＡＳ、カラムアドレスストローブ信号／Ｃ
ＡＳ、ライトイネーブル信号／ＷＥを組合わせたマルチ
バンクライト（ＭＢＷ）コマンドが使用される。これら
コマンド、ロウアドレス、カラムアドレス及びバンク選
択信号ＢＳは前記クロック信号ＣＬＫに応じて各パッド
から供給される。
【００４０】すなわち、パッド１２に供給されるクロッ
ク信号ＣＬＫのうち、マルチバンクライト（ＭＢＷ）モ
ードエントリーに定義されたクロック信号ＣＬＫととも
に、モードセットレジスタ２０にチップイネーブル信号
ＣＥ、ロウアドレスストローブ信号／ＲＡＳ、カラムア
ドレスストローブ信号／ＣＡＳ、ライトイネーブル信号
／ＷＥを組合わせたマルチバンクライト（ＭＢＷ）コマ
ンド（ＣＯＭ）が供給され、さらに、パッド１１にコマ
ンドアドレス（ＣＯＭＡＤ）が供給される。モードセッ
トレジスタ２０は供給されたコマンドに応じてマルチバ
ンクライト信号ＭＢＷをハイレベルに設定する。
ク信号ＣＬＫのうち、マルチバンクライト（ＭＢＷ）モ
ードエントリーに定義されたクロック信号ＣＬＫととも
に、モードセットレジスタ２０にチップイネーブル信号
ＣＥ、ロウアドレスストローブ信号／ＲＡＳ、カラムア
ドレスストローブ信号／ＣＡＳ、ライトイネーブル信号
／ＷＥを組合わせたマルチバンクライト（ＭＢＷ）コマ
ンド（ＣＯＭ）が供給され、さらに、パッド１１にコマ
ンドアドレス（ＣＯＭＡＤ）が供給される。モードセッ
トレジスタ２０は供給されたコマンドに応じてマルチバ
ンクライト信号ＭＢＷをハイレベルに設定する。
【００４１】この後、バンクＢＫ０を活性化するバンク
アクティブに定義されたクロック信号に応じてコマン
ド、ロウアドレス（ＲＯＷ）がモードセットレジスタ２
０、パッド１２に供給される。このロウアドレスは入力
バッファ１４、ロウアドレスラッチ回路１７を介してロ
ウプリデコーダ２４に供給される。このロウアドレスの
最上位にはバンク選択信号ＢＳが含まれている。このロ
ウプリデコーダ２４のデコード出力信号は、バンクＢＫ
０のロウデコーダ２６に供給され、このロウデコーダ２
６によりメモリセルアレイ３９内のワード線ＷＬが活性
化される。
アクティブに定義されたクロック信号に応じてコマン
ド、ロウアドレス（ＲＯＷ）がモードセットレジスタ２
０、パッド１２に供給される。このロウアドレスは入力
バッファ１４、ロウアドレスラッチ回路１７を介してロ
ウプリデコーダ２４に供給される。このロウアドレスの
最上位にはバンク選択信号ＢＳが含まれている。このロ
ウプリデコーダ２４のデコード出力信号は、バンクＢＫ
０のロウデコーダ２６に供給され、このロウデコーダ２
６によりメモリセルアレイ３９内のワード線ＷＬが活性
化される。
【００４２】次に同様にして、バンクＢＫ１を活性化す
るバンクアクティブに定義されたクロック信号に応じて
コマンド、ロウアドレス（ＲＯＷ）がモードセットレジ
スタ２０、パッド１２に供給される。このロウアドレス
は入力バッファ１４、ロウアドレスラッチ回路１７を介
してロウプリデコーダ２５に供給される。このロウプリ
デコーダ２５のデコード出力信号は、バンクＢＫ１のロ
ウデコーダ２７に供給され、このロウデコーダ２７によ
りメモリセルアレイ４０内のワード線ＷＬが活性化され
る。この例では、バンクＢＫ２、ＢＫ３については記載
していないが、バンクＢＫ２、ＢＫ３のワード線も順次
活性化される。このようにして、全てのバンクのワード
線が活性化された後、カラムアドレスが供給される。
るバンクアクティブに定義されたクロック信号に応じて
コマンド、ロウアドレス（ＲＯＷ）がモードセットレジ
スタ２０、パッド１２に供給される。このロウアドレス
は入力バッファ１４、ロウアドレスラッチ回路１７を介
してロウプリデコーダ２５に供給される。このロウプリ
デコーダ２５のデコード出力信号は、バンクＢＫ１のロ
ウデコーダ２７に供給され、このロウデコーダ２７によ
りメモリセルアレイ４０内のワード線ＷＬが活性化され
る。この例では、バンクＢＫ２、ＢＫ３については記載
していないが、バンクＢＫ２、ＢＫ３のワード線も順次
活性化される。このようにして、全てのバンクのワード
線が活性化された後、カラムアドレスが供給される。
【００４３】すなわち、ライトコマンドに定義されたク
ロック信号に応じてライトコマンド、カラムアドレス
（ＣＯＬ）がモードセットレジスタ２０、パッド１２に
供給されるとともに、データＤＴがパッド１３に供給さ
れる。前記カラムアドレスは入力バッファ１４を介して
ＢＳラッチ回路１９、カラムアドレスラッチ回路１８に
供給される。カラムアドレスラッチ回路１８は内部で生
成されるカラムアドレスラッチ信号ＣＯＬ−ＡＤLatch
に応じて、カラムアドレスをラッチする。このカラムア
ドレスラッチ回路１８のカウンタ１９はラッチされたカ
ラムアドレスを第１のクロック発生器２１から供給され
るクロック信号に応じてインクリメントし、カラムプリ
デコーダ２８、２９、スペアカラムセレクタ３５、３６
に供給する。ＢＳラッチ回路１９は前述したようにマル
チバンクライト信号ＭＢＷがハイレベルの場合、ハイレ
ベルのカラムバンク選択信号ＣＢＳ０、ＣＢＳ１を出力
するとともに、ハイレベルのスペアカラムバンク選択信
号ＳＣＢＳを出力する。カラムバンク選択信号ＣＢＳ０
はカラムプリデコーダ２８、スペアカラムセレクタ３５
に供給され、カラムバンク選択信号ＣＢＳ１はカラムプ
リデコーダ２９、スペアカラムセレクタ３６に供給され
る。
ロック信号に応じてライトコマンド、カラムアドレス
（ＣＯＬ）がモードセットレジスタ２０、パッド１２に
供給されるとともに、データＤＴがパッド１３に供給さ
れる。前記カラムアドレスは入力バッファ１４を介して
ＢＳラッチ回路１９、カラムアドレスラッチ回路１８に
供給される。カラムアドレスラッチ回路１８は内部で生
成されるカラムアドレスラッチ信号ＣＯＬ−ＡＤLatch
に応じて、カラムアドレスをラッチする。このカラムア
ドレスラッチ回路１８のカウンタ１９はラッチされたカ
ラムアドレスを第１のクロック発生器２１から供給され
るクロック信号に応じてインクリメントし、カラムプリ
デコーダ２８、２９、スペアカラムセレクタ３５、３６
に供給する。ＢＳラッチ回路１９は前述したようにマル
チバンクライト信号ＭＢＷがハイレベルの場合、ハイレ
ベルのカラムバンク選択信号ＣＢＳ０、ＣＢＳ１を出力
するとともに、ハイレベルのスペアカラムバンク選択信
号ＳＣＢＳを出力する。カラムバンク選択信号ＣＢＳ０
はカラムプリデコーダ２８、スペアカラムセレクタ３５
に供給され、カラムバンク選択信号ＣＢＳ１はカラムプ
リデコーダ２９、スペアカラムセレクタ３６に供給され
る。
【００４４】これらカラムプリデコーダ２８、２９はカ
ラムバンク選択信号ＣＢＳ０、ＣＢＳ１に応じて活性化
され、カラムアドレスラッチ回路１８から供給されるカ
ラムアドレスをプリデコードし、各バンクのカラムデコ
ーダ３０、３１にそれぞれ供給する。また、スペアカラ
ムセレクタ３５、３６もカラムバンク選択信号ＣＢＳ
０、ＣＢＳ１に応じて活性化され、カラムアドレスラッ
チ回路１８から供給されるカラムアドレスに応じてスペ
アカラムイネーブル信号ＳＣＥを発生し、各バンクのス
ペアカラムデコーダ３７、３８にそれぞれ供給する。ま
た、ＣＳＬパルス発生器３２は入力バッファ１５から供
給されるクロック信号に応じてカラム選択信号を出力す
るタイミングを制御するタイミング信号ＣＳＬＡＣＴ０
及びＣＳＬＡＣＴ１を順次出力し、各バンクＢＫ０、Ｂ
Ｋ１のカラムデコーダ３０、３１、スペアカラムデコー
ダ３７、３８に供給する。各カラムデコーダ３０、３１
はこのタイミング信号ＣＳＬＡＣＴ０又はＣＳＬＡＣＴ
１に応じてカラム選択信号ＣＳＬを順次出力する。各ス
ペアカラムデコーダ３７、３８もこのタイミング信号Ｃ
ＳＬＡＣＴ０又はＣＳＬＡＣＴ１に応じてスペアカラム
を選択するスペアカラム選択信号ＳＣＳＬを出力する。
ラムバンク選択信号ＣＢＳ０、ＣＢＳ１に応じて活性化
され、カラムアドレスラッチ回路１８から供給されるカ
ラムアドレスをプリデコードし、各バンクのカラムデコ
ーダ３０、３１にそれぞれ供給する。また、スペアカラ
ムセレクタ３５、３６もカラムバンク選択信号ＣＢＳ
０、ＣＢＳ１に応じて活性化され、カラムアドレスラッ
チ回路１８から供給されるカラムアドレスに応じてスペ
アカラムイネーブル信号ＳＣＥを発生し、各バンクのス
ペアカラムデコーダ３７、３８にそれぞれ供給する。ま
た、ＣＳＬパルス発生器３２は入力バッファ１５から供
給されるクロック信号に応じてカラム選択信号を出力す
るタイミングを制御するタイミング信号ＣＳＬＡＣＴ０
及びＣＳＬＡＣＴ１を順次出力し、各バンクＢＫ０、Ｂ
Ｋ１のカラムデコーダ３０、３１、スペアカラムデコー
ダ３７、３８に供給する。各カラムデコーダ３０、３１
はこのタイミング信号ＣＳＬＡＣＴ０又はＣＳＬＡＣＴ
１に応じてカラム選択信号ＣＳＬを順次出力する。各ス
ペアカラムデコーダ３７、３８もこのタイミング信号Ｃ
ＳＬＡＣＴ０又はＣＳＬＡＣＴ１に応じてスペアカラム
を選択するスペアカラム選択信号ＳＣＳＬを出力する。
【００４５】このようにして各バンクのカラムを順次選
択するとともに、前記データラッチ回路２３にラッチさ
れたデータＤＴが順次書き込み駆動回路３３、３４に供
給される。この書き込み駆動回路３３、３４はデータＤ
Ｔに応じてデータ線対ＤＱ、／ＤＱを駆動し、選択され
たカラムのメモリセルにデータが書き込まれる。さら
に、この動作を繰り返すことにより、全バンクのメモリ
セルに同時にデータが書き込まれる。この後、チップイ
ネーブル信号ＣＥ、ロウアドレスストローブ信号／ＲＡ
Ｓ、カラムアドレスストローブ信号／ＣＡＳ、ライトイ
ネーブル信号／ＷＥ、アドレス信号を組合わせたマルチ
バンクライトイクズィットコマンドが供給されることに
より、テストモードが終了する。
択するとともに、前記データラッチ回路２３にラッチさ
れたデータＤＴが順次書き込み駆動回路３３、３４に供
給される。この書き込み駆動回路３３、３４はデータＤ
Ｔに応じてデータ線対ＤＱ、／ＤＱを駆動し、選択され
たカラムのメモリセルにデータが書き込まれる。さら
に、この動作を繰り返すことにより、全バンクのメモリ
セルに同時にデータが書き込まれる。この後、チップイ
ネーブル信号ＣＥ、ロウアドレスストローブ信号／ＲＡ
Ｓ、カラムアドレスストローブ信号／ＣＡＳ、ライトイ
ネーブル信号／ＷＥ、アドレス信号を組合わせたマルチ
バンクライトイクズィットコマンドが供給されることに
より、テストモードが終了する。
【００４６】上記実施の形態によれば、テストモード時
に各バンクのワード線を活性化した状態において、各バ
ンクのカラム線を同時に選択することにより、全バンク
に同時にデータを書き込んでいる。したがって、書き込
み時間を短縮でき、テストに要する時間を短縮できる。
に各バンクのワード線を活性化した状態において、各バ
ンクのカラム線を同時に選択することにより、全バンク
に同時にデータを書き込んでいる。したがって、書き込
み時間を短縮でき、テストに要する時間を短縮できる。
【００４７】しかも、上記実施の形態の場合、テストモ
ード時にカラムアドレスのバンク選択信号ＢＳによりバ
ンクを選択していない。つまり、全バンクに対して書き
込みを行うため、全バンクを選択した状態としているた
め、バンク選択信号ＢＳを使用する必要がない。そこ
で、このバンク選択信号ＢＳを用いてスペアカラムを選
択することにより、選択されたスペアカラムにデータを
書き込むことができる。したがって、従来のようにフュ
ーズをカットして欠陥を有するカラムからスペアカラム
に置換する前にスペアカラムをテストすることができる
ため、歩留まりを向上できる。
ード時にカラムアドレスのバンク選択信号ＢＳによりバ
ンクを選択していない。つまり、全バンクに対して書き
込みを行うため、全バンクを選択した状態としているた
め、バンク選択信号ＢＳを使用する必要がない。そこ
で、このバンク選択信号ＢＳを用いてスペアカラムを選
択することにより、選択されたスペアカラムにデータを
書き込むことができる。したがって、従来のようにフュ
ーズをカットして欠陥を有するカラムからスペアカラム
に置換する前にスペアカラムをテストすることができる
ため、歩留まりを向上できる。
【００４８】さらに、使用しないバンク選択信号を用い
てスペアカラムを選択している。このため、スペアカラ
ムを選択するための拡張アドレスを供給するためのピン
等が必要ないため、チップサイズの大型化を防止でき
る。
てスペアカラムを選択している。このため、スペアカラ
ムを選択するための拡張アドレスを供給するためのピン
等が必要ないため、チップサイズの大型化を防止でき
る。
【００４９】また、書き込み駆動回路３３、３４は、テ
ストモード時にロウアドレスの最上位に設定されたバン
ク選択信号ＢＳがローレベルの場合、非動作状態とされ
る。したがって、テストモード時に例えばバンクを活性
化するためのバンクアクティブコマンドが欠落した場
合、バンク選択信号ＢＳがローレベルとなり、この非活
性とされたバンクに対応する書き込み駆動回路が動作さ
れないため、消費電流を低減できる。
ストモード時にロウアドレスの最上位に設定されたバン
ク選択信号ＢＳがローレベルの場合、非動作状態とされ
る。したがって、テストモード時に例えばバンクを活性
化するためのバンクアクティブコマンドが欠落した場
合、バンク選択信号ＢＳがローレベルとなり、この非活
性とされたバンクに対応する書き込み駆動回路が動作さ
れないため、消費電流を低減できる。
【００５０】さらに、チップイネーブル信号ＣＥ、ロウ
アドレスストローブ信号／ＲＡＳ、カラムアドレススト
ローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、ア
ドレス信号を組合わせたマルチバンクライトイクズィッ
トコマンドを供給することにより、テストモードが終了
する。したがって、テストモードを終了するために電源
をオフする必要がないため、トータルのテスト時間を短
縮できる。
アドレスストローブ信号／ＲＡＳ、カラムアドレススト
ローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、ア
ドレス信号を組合わせたマルチバンクライトイクズィッ
トコマンドを供給することにより、テストモードが終了
する。したがって、テストモードを終了するために電源
をオフする必要がないため、トータルのテスト時間を短
縮できる。
【００５１】尚、上記実施の形態では、テストモード時
にスペアカラムを選択する場合について説明したが、ス
ペアロウを選択することも可能である。この場合、先
ず、モードセットレジスタ２０に前記各信号の組合わせ
により、スペアロウを選択するためのコマンドを供給
し、スペアロウのテストモードを設定する。この状態に
おいて、スペアロウをアクセスしデータを書き込む。例
えば図８に示すように、メモリセルアレイＭＣＡの端部
にスペアロウ（スペアワード線）ＳＷＬが配置され、ロ
ーデコーダＲ／Ｄに隣接してスペアローデコーダＳＰＲ
／Ｄが配置されている場合において、スペアロウＳＷＬ
を選択する手段としては、例えばバンク選択信号ＢＳの
一つ下位のアドレスをスペアロウＳＷＬに割り付け、こ
のスペアロウＳＷＬに割り付けられたアドレスをロウレ
ベル（非選択状態）とすればよい。
にスペアカラムを選択する場合について説明したが、ス
ペアロウを選択することも可能である。この場合、先
ず、モードセットレジスタ２０に前記各信号の組合わせ
により、スペアロウを選択するためのコマンドを供給
し、スペアロウのテストモードを設定する。この状態に
おいて、スペアロウをアクセスしデータを書き込む。例
えば図８に示すように、メモリセルアレイＭＣＡの端部
にスペアロウ（スペアワード線）ＳＷＬが配置され、ロ
ーデコーダＲ／Ｄに隣接してスペアローデコーダＳＰＲ
／Ｄが配置されている場合において、スペアロウＳＷＬ
を選択する手段としては、例えばバンク選択信号ＢＳの
一つ下位のアドレスをスペアロウＳＷＬに割り付け、こ
のスペアロウＳＷＬに割り付けられたアドレスをロウレ
ベル（非選択状態）とすればよい。
【００５２】図９は、図３の他の例を示すものであり、
図３と同一部分には同一符号を付す。図３に示した例
は、書き込み駆動回路を各バンク毎に設けた場合である
のに対して、この例は書き込み駆動回路を隣接する２つ
のバンクでシェアする場合を示している。
図３と同一部分には同一符号を付す。図３に示した例
は、書き込み駆動回路を各バンク毎に設けた場合である
のに対して、この例は書き込み駆動回路を隣接する２つ
のバンクでシェアする場合を示している。
【００５３】書き込み駆動回路３４とバンクＢＫ１のデ
ータ線／ＤＱ、ＤＱの相互間には、書き込み駆動回路３
４とデータ線／ＤＱ、ＤＱとを接続するための第１の制
御回路９１が接続され、書き込み駆動回路３４とバンク
ＢＫ３のデータ線／ＤＱ、ＤＱの相互間には、書き込み
駆動回路３４とデータ線／ＤＱ、ＤＱとを接続するため
の第２の制御回路９２が接続されている。第１、第２の
制御回路９１、９２はともに同一構成であるため、第２
の制御回路９２において第１の制御回路９１と同一部分
には同一符号を付し、第１の制御回路９１について構成
を説明する。
ータ線／ＤＱ、ＤＱの相互間には、書き込み駆動回路３
４とデータ線／ＤＱ、ＤＱとを接続するための第１の制
御回路９１が接続され、書き込み駆動回路３４とバンク
ＢＫ３のデータ線／ＤＱ、ＤＱの相互間には、書き込み
駆動回路３４とデータ線／ＤＱ、ＤＱとを接続するため
の第２の制御回路９２が接続されている。第１、第２の
制御回路９１、９２はともに同一構成であるため、第２
の制御回路９２において第１の制御回路９１と同一部分
には同一符号を付し、第１の制御回路９１について構成
を説明する。
【００５４】書き込み駆動回路３４とデータ線／ＤＱ、
ＤＱとの相互間には、トランスファーゲート９１ａ、９
１ｂがそれぞれ接続されている。これらトランスファー
ゲート９１ａ、９１ｂは前記モードセットレジスタ２０
から供給されるマルチバンクライト信号ＭＢＷ、前記Ｂ
Ｓラッチ回路１９から供給されるカラムバンク選択信号
ＣＢＳ１、ロウプリデコーダ２５から供給されるバンク
選択信号ＢＳにより制御される。すなわち、カラムバン
ク選択信号ＣＢＳ１はクロックドインバータ回路９１ｃ
の入力端に供給される。このクロックドインバータ回路
９１ｃはマルチバンクライト信号ＭＢＷ及びインバータ
回路９１ｄにより反転されたマルチバンクライト信号Ｍ
ＢＷにより制御される。前記バンク選択信号ＢＳはクロ
ックドインバータ回路９１ｅの入力端に供給される。こ
のクロックドインバータ回路９１ｅはインバータ回路９
１ｄにより反転されたマルチバンクライト信号ＭＢＷ及
びマルチバンクライト信号ＭＢＷにより制御される。こ
れらクロックドインバータ回路９１ｃ、９１ｅの出力端
は前記トランスファーゲート９１ａ、９１ｂを構成する
ＰチャネルＭＯＳトランジスタのゲートにそれぞれ接続
されるとともに、インバータ回路９１ｆを介して前記ト
ランスファーゲート９１ａ、９１ｂを構成するＮチャネ
ルＭＯＳトランジスタのゲートにそれぞれ接続される。
ＤＱとの相互間には、トランスファーゲート９１ａ、９
１ｂがそれぞれ接続されている。これらトランスファー
ゲート９１ａ、９１ｂは前記モードセットレジスタ２０
から供給されるマルチバンクライト信号ＭＢＷ、前記Ｂ
Ｓラッチ回路１９から供給されるカラムバンク選択信号
ＣＢＳ１、ロウプリデコーダ２５から供給されるバンク
選択信号ＢＳにより制御される。すなわち、カラムバン
ク選択信号ＣＢＳ１はクロックドインバータ回路９１ｃ
の入力端に供給される。このクロックドインバータ回路
９１ｃはマルチバンクライト信号ＭＢＷ及びインバータ
回路９１ｄにより反転されたマルチバンクライト信号Ｍ
ＢＷにより制御される。前記バンク選択信号ＢＳはクロ
ックドインバータ回路９１ｅの入力端に供給される。こ
のクロックドインバータ回路９１ｅはインバータ回路９
１ｄにより反転されたマルチバンクライト信号ＭＢＷ及
びマルチバンクライト信号ＭＢＷにより制御される。こ
れらクロックドインバータ回路９１ｃ、９１ｅの出力端
は前記トランスファーゲート９１ａ、９１ｂを構成する
ＰチャネルＭＯＳトランジスタのゲートにそれぞれ接続
されるとともに、インバータ回路９１ｆを介して前記ト
ランスファーゲート９１ａ、９１ｂを構成するＮチャネ
ルＭＯＳトランジスタのゲートにそれぞれ接続される。
【００５５】第２の制御回路９２は、入力信号のみが第
１の制御回路９１と相違する。すなわち、第２の制御回
路９２にはバンクＢＫ３を選択するためのカラムバンク
選択信号ＣＢＳ１’、バンク選択信号ＢＳ’が供給され
る。
１の制御回路９１と相違する。すなわち、第２の制御回
路９２にはバンクＢＫ３を選択するためのカラムバンク
選択信号ＣＢＳ１’、バンク選択信号ＢＳ’が供給され
る。
【００５６】上記第１、第２の制御回路９１、９２にお
いて、通常動作時にはＭＢＷがローレベルであるため、
クロックドインバータ回路９１ｃが活性化され、クロッ
クドインバータ回路９１ｅは非活性とされる。このた
め、第１、第２の制御回路９１、９２はそれぞれカラム
バンク選択信号ＣＢＳ１、ＣＢＳ１’に応じて動作され
る。
いて、通常動作時にはＭＢＷがローレベルであるため、
クロックドインバータ回路９１ｃが活性化され、クロッ
クドインバータ回路９１ｅは非活性とされる。このた
め、第１、第２の制御回路９１、９２はそれぞれカラム
バンク選択信号ＣＢＳ１、ＣＢＳ１’に応じて動作され
る。
【００５７】一方、テストモード時、ＭＢＷがハイレベ
ルとなるため、クロックドインバータ回路９１ｅが活性
化され、クロックドインバータ回路９１ｃは非活性とさ
れる。このため、第１、第２の制御回路９１、９２はそ
れぞれバンク選択信号ＢＳ、ＢＳ’に応じて動作され
る。すなわち、バンク選択信号ＢＳ、ＢＳ’に応じて、
バンクＢＫ１、ＢＫ３のトランスファーゲート９１ａ、
９１ｂが同時にオンし、書き込み駆動回路３４によりバ
ンクＢＫ１、ＢＫ３のメモリセルに同時にデータが書き
込まれる。
ルとなるため、クロックドインバータ回路９１ｅが活性
化され、クロックドインバータ回路９１ｃは非活性とさ
れる。このため、第１、第２の制御回路９１、９２はそ
れぞれバンク選択信号ＢＳ、ＢＳ’に応じて動作され
る。すなわち、バンク選択信号ＢＳ、ＢＳ’に応じて、
バンクＢＫ１、ＢＫ３のトランスファーゲート９１ａ、
９１ｂが同時にオンし、書き込み駆動回路３４によりバ
ンクＢＫ１、ＢＫ３のメモリセルに同時にデータが書き
込まれる。
【００５８】尚、図９に示す回路構成とした場合、テス
トモード時にバンクを活性化するためのバンクアクティ
ブコマンドが欠落した場合、バンク選択信号ＢＳ（Ｂ
Ｓ’）がローレベルとなり、非活性とされたバンクから
書き込み駆動回路が切り離されるため、消費電流を低減
できる。したがって、図６に破線３４ｈで囲まれた範囲
内の回路は不要となる。その他、この発明は上記実施例
に限定されるものではなく、発明の要旨を変えない範囲
で種々変形実施可能なことは勿論である。
トモード時にバンクを活性化するためのバンクアクティ
ブコマンドが欠落した場合、バンク選択信号ＢＳ（Ｂ
Ｓ’）がローレベルとなり、非活性とされたバンクから
書き込み駆動回路が切り離されるため、消費電流を低減
できる。したがって、図６に破線３４ｈで囲まれた範囲
内の回路は不要となる。その他、この発明は上記実施例
に限定されるものではなく、発明の要旨を変えない範囲
で種々変形実施可能なことは勿論である。
【００５９】
【発明の効果】以上、詳述したようにこの発明によれ
ば、複数のバンクを同時にテスト可能とすることにより
テスト時間を短縮可能であるとともに、消費電流が少な
く、しかも、スペアセルもテストすることができ、歩留
まりを向上することが可能な半導体記憶装置を提供でき
る。
ば、複数のバンクを同時にテスト可能とすることにより
テスト時間を短縮可能であるとともに、消費電流が少な
く、しかも、スペアセルもテストすることができ、歩留
まりを向上することが可能な半導体記憶装置を提供でき
る。
【図１】本発明の実施の形態を示すものであり、要部の
構成図。
構成図。
【図２】図２（ａ）はテストモード時の動作を概略的に
示す平面図、図２（ｂ）はテストモード時の動作を示す
タイミング図。
示す平面図、図２（ｂ）はテストモード時の動作を示す
タイミング図。
【図３】メモリセルと書き込み駆動回路の関係を示す回
路図。
路図。
【図４】図１に示すＢＳラッチ回路の構成を示す回路
図。
図。
【図５】図１に示すスペアカラムデコーダの構成を示す
回路図。
回路図。
【図６】図１に示す書き込み駆動回路の構成を示す回路
図。
図。
【図７】図１のテストモード時の動作を示すタイミング
図。
図。
【図８】スペアロウを選択する場合を説明するための平
面図。
面図。
【図９】メモリセルと書き込み駆動回路の他の例を示す
回路図。
回路図。
ＢＫ０、ＢＫ１、ＢＫ２、ＢＫ３…バンク、 １７…ロウアドレスラッチ回路、 １８…カラムアドレスラッチ回路、 １８ａ…カウンタ、 １９…ＢＳラッチ回路、 ２０…モードセットレジスタ、 ２３…データラッチ回路、 ２４、２５…ロウプリデコーダ、 ２６、２７…ロウデコーダ、 ２８、２９…カラムプリデコーダ、 ３０、３１…カラムデコーダ、 ３２…ＣＳＬパルス発生器、 ３３、３４…書き込み駆動回路、 ３７、３８…スペアカラムデコーダ、 ３９、４０…メモリセルアレイ ９１、９２…第１、第２の制御回路 ＭＢＷ…マルチバンクライト信号、 ＣＢＳ０、ＣＢＳ１…カラムバンク選択信号、 ＢＳ…バンク選択信号 ＳＣＢＳ…スペアカラムバンク選択信号 ＣＳＬＡＣＴ０、ＣＳＬＡＣＴ１…タイミング信号。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３７１Ａ
Claims (6)
- 【請求項１】 複数のワード線、複数のカラム線、少な
くとも１つのスペアカラム線を含むメモリセルアレイ
と、ロウアドレスに応じて前記ワード線を選択するロウ
デコーダと、カラムアドレスに応じて前記カラム線を選
択するカラムデコーダと、前記スペアカラム線を選択す
るスペアカラムデコーダとを有する複数のバンクと、 テストモードを設定する信号に応じて、複数のバンクを
同時に書き込み状態とする書き込み制御信号を生成する
第１の生成手段と、 テストモード時にカラムアドレスに含まれるバンク選択
信号をラッチし、全バンクの前記スペアカラムデコーダ
を選択する第１の選択信号を生成するとともに、前記第
１の生成手段から供給される書き込み制御信号に応じて
全バンクの前記カラムデコーダを全て選択する第２の選
択信号を生成する第２の生成手段と、 前記第２の生成手段から供給される第２の選択信号によ
り選択されたカラムデコーダにより前記カラムアドレス
に応じて選択されるカラム線にデータを書き込み、前記
第２の生成手段から供給される第１の選択信号により選
択されたスペアカラムデコーダを介してスペアカラム線
にデータを書き込む書き込み駆動回路とを具備すること
を特徴とする半導体記憶装置。 - 【請求項２】 前記書き込み駆動回路は、テストモード
時に前記ロウアドレスに含まれるバンク選択信号が非選
択状態を示す時、前記書き込み駆動回路を非動作とする
制御回路を含むことを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項３】 前記制御回路は、入力端に前記バンク選
択信号が供給され、前記書き込み制御信号に応じて活性
化されるクロックドインバータ回路と、このクロックド
インバータ回路の出力端に接続され、前記書き込み制御
信号が非活性の時、前記クロックドインバータ回路の出
力端を一方の論理レベルに設定するトランジスタと、前
記クロックドインバータ回路の出力端に接続され、クロ
ックドインバータ回路の出力端の論理レベルに応じて前
記データの取り込みを制御する論理回路とを具備するこ
とを特徴とする請求項２記載の半導体記憶装置。 - 【請求項４】 前記書き込み駆動回路は、隣接する２つ
のバンクにシェアされることを特徴とする請求項２記載
の半導体記憶装置。 - 【請求項５】 前記スペアカラムデコーダは、前記第１
の生成回路から供給される書き込み制御信号に応じて活
性化され、前記第２の生成回路から供給される第１の選
択信号によりスペアカラムを選択する選択回路を有する
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項６】 前記第１の生成手段はテストモードを終
了する信号に応じて、前記複数のバンクを同時に書き込
み状態とする書き込み制御信号を非活性とすることを特
徴とする請求項１記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10083644A JPH11283395A (ja) | 1998-03-30 | 1998-03-30 | 半導体記憶装置 |
| TW088102743A TW434880B (en) | 1998-03-30 | 1999-02-24 | Semiconductor memory |
| KR1019990006402A KR100323561B1 (ko) | 1998-03-30 | 1999-02-25 | 반도체 기억 장치 |
| US09/271,468 US6046955A (en) | 1998-03-30 | 1999-03-17 | Semiconductor memory device with testable spare columns and rows |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10083644A JPH11283395A (ja) | 1998-03-30 | 1998-03-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11283395A true JPH11283395A (ja) | 1999-10-15 |
Family
ID=13808168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10083644A Abandoned JPH11283395A (ja) | 1998-03-30 | 1998-03-30 | 半導体記憶装置 |
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