JP2005276423A - バンク選択が可能な並列テスト回路及び該並列テスト方法 - Google Patents
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Abstract
【解決手段】本発明に係るバンク選択が可能な並列テスト回路は、並列テスト信号とコンプレステスト信号に応じテストモード選択のためのテストモード制御信号を生成して出力するバンク選択制御部と、バンク等と一対一対応し、前記テストモード制御信号とバンク選択制御信号に応じ対応されるバンクを選択的に活性化させる複数個のバンク選択部とを備え、新しいテスト信号(コンプレステスト信号)を追加してコンプレステスト信号と並列テスト信号を組み合わせて望む特定バンクのみを選択的にテストすることができるようにすることにより、幾多のチップに対する比較不良分析時間を縮減させることができ、テスト費用を軽減することができる。
【選択図】図5
Description
並列テスト時の各バンクB0〜B3(EVEN/ODD)の16ビットデータはそれぞれコンプレスになり、対応する1つのデータパッドDQ2、DQ6、DQ9、 DQ13を介し出力される。ここで、1つのバンクはハーフバンク(EVEN/ODD)に分けられて構成される。このとき、チップがフェイル(Fail)であればローレベルの信号が出力され、チップがパス(Pass)であればハイレベルの信号が出力される。
本発明の並列テスト回路は、バンク選択制御部100及び複数個のバンク選択部200〜500を備える。
本発明に係るバンク選択部200〜500は並列テスト信号PTSの代わりにテストモード制御信号TMSの印加を受けることを除いては、図3のバンク選択部12、14、16、18とその構成が同一である。したがって、バンク選択部200〜500の各構成要素に対する参照番号は図3と同様に付与しており、その説明は省略する。
100 バンク選択制御部
Claims (19)
- 並列テスト実行の可否を制御する並列テスト信号と、並列テストの遂行時にバンク選択を制御するコンプレステスト信号に応じテストモード選択のためのテストモード制御信号を生成して出力するバンク選択制御部と、
バンク等と一対一対応し、前記テストモード制御信号とバンク選択制御信号に応じ対応されるバンクを選択的に活性化させる複数個のバンク選択部とを備えるバンク選択が可能な並列テスト回路。 - 前記バンク選択制御部は、
前記並列テスト信号が前記コンプレステスト信号より前に活性化されるとき、前記テストモード制御信号を出力することを特徴とする請求項1に記載のバンク選択が可能な並列テスト回路。 - 前記複数個のバンク選択部は、
前記並列テストモード時に前記並列テスト信号に応じて前記複数個のバンク選択部の各出力信号を全てディスエーブルさせることを特徴とする請求項1に記載のバンク選択が可能な並列テスト回路。 - 前記複数個のバンク選択部は、
前記テストモード制御信号が活性化されると全てのバンクを同時に選択し、前記テストモード制御信号が非活性化されると前記バンク選択制御信号に応じて特定のバンクだけを選択することを特徴とする請求項1に記載のバンク選択が可能な並列テスト回路。 - 前記複数個のバンク選択部は、
電源電圧端と接地電圧端に直列に連結し、前記テストモード信号、前記バンク選択制御信号に応じてそれぞれ制御される第1〜第4のスイッチング素子と、
前記第2のスイッチング素子と並列に連結され、前記バンク選択制御信号に応じて制御される第5のスイッチング素子と、
前記第5のスイッチング素子の出力端にその一側が連結され、他側に接地電圧が印加されて前記テストモード信号に応じて制御される第6のスイッチング素子とを備えることを特徴とする請求項4に記載のバンク選択が可能な並列テスト回路。 - 前記第1、第2及び第5のスイッチング素子はPMOSトランジスタであることを特徴とする請求項5に記載のバンク選択が可能な並列テスト回路。
- 前記第3、第4及び第6のスイッチング素子はNMOSトランジスタであることを特徴とする請求項5に記載のバンク選択が可能な並列テスト回路。
- 前記バンク選択制御部は、
論理演算部を備えることを特徴とする請求項1に記載のバンク選択が可能な並列テスト回路。 - 前記論理演算部は、
前記コンプレステスト信号を反転する第1の反転部と、
前記第1の反転部の出力信号及び前記並列テスト信号をNAND演算するNANDゲートと、
前記NANDゲートの出力信号を反転する第2の反転部とを備えることを特徴とする請求項8に記載のバンク選択が可能な並列テスト回路。 - 前記論理演算部は、
前記並列テスト信号を反転する第1の反転部と、
前記第1の反転部の出力信号と前記コンプレステスト信号をNOR演算するNORゲートとを備えることを特徴とする請求項8に記載のバンク選択が可能な並列テスト回路。 - 前記論理演算部は、
前記並列テスト信号と前記コンプレステスト信号をNAND演算するNANDゲートと、
前記NANDゲートの出力信号を反転する反転部とを備えることを特徴とする請求項8に記載のバンク選択が可能な並列テスト回路。 - 前記論理演算部は、
前記並列テスト信号を反転する第1の反転部と、
前記コンプレステスト信号を反転する第2の反転部と、
前記第1及び第2の反転部の出力信号をNOR演算するNORゲートとを備えることを特徴とする請求項8に記載のバンク選択が可能な並列テスト回路。 - 前記論理演算部は、
前記並列テスト信号と前記コンプレステスト信号をNOR演算するNORゲートを備えることを特徴とする請求項8に記載のバンク選択が可能な並列テスト回路。 - 前記論理演算部は、
前記並列テスト信号を反転する第1の反転部と、
前記第1の反転部の出力信号及び前記コンプレステスト信号をNAND演算するNANDゲートと、
前記NANDゲートの出力信号を反転する第2の反転部とを備えることを特徴とする請求項8に記載のバンク選択が可能な並列テスト回路。 - 前記論理演算部は、
前記コンプレステスト信号を反転する反転部と、
前記反転部の出力信号及び前記並列テスト信号をNOR演算するNORゲートとを備えることを特徴とする請求項8に記載のバンク選択が可能な並列テスト回路。 - 並列テスト実行の可否を制御する並列テスト信号の印加時、これをバンク選択を制御するためのコンプレステスト信号との論理演算を行なってテストモード制御信号を生成する第1の段階と、
前記テストモード制御信号の活性化時に全てのバンク選択信号を活性化させて全てのバンクを同時に選択し、前記テストモードの非活性化時にバンク選択制御信号に応じ特定のバンクに対応されるバンク選択信号を活性化させ、当該バンクだけを選択する第2の段階と、
選択されたバンクにデータを書込み/読出しして前記選択されたバンクをテストする第3の段階とを含む並列テスト方法。 - 前記並列テスト信号が印加されても前記コンプレステスト信号に応じて特定のバンクを選択的にテストすることを特徴とする請求項16に記載の並列テスト方法。
- 前記並列テスト信号が前記コンプレステスト信号より前に活性化されることを特徴とする請求項16に記載の並列テスト方法。
- 前記並列テストモード時に前記並列テスト信号に応じて前記複数個のバンク選択部の各出力信号を全てディスエーブルさせることを特徴とする請求項16に記載の並列テスト方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2004-019245 | 2004-03-22 | ||
KR1020040019245A KR100576454B1 (ko) | 2004-03-22 | 2004-03-22 | 뱅크 선택이 가능한 병렬 테스트 회로 및 그 병렬 테스트방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005276423A true JP2005276423A (ja) | 2005-10-06 |
JP4807959B2 JP4807959B2 (ja) | 2011-11-02 |
Family
ID=34986105
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005077415A Expired - Fee Related JP4807959B2 (ja) | 2004-03-22 | 2005-03-17 | バンク選択が可能な並列テスト回路及び該並列テスト方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7136315B2 (ja) |
JP (1) | JP4807959B2 (ja) |
KR (1) | KR100576454B1 (ja) |
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US7136315B2 (en) | 2006-11-14 |
KR100576454B1 (ko) | 2006-05-08 |
KR20050094113A (ko) | 2005-09-27 |
JP4807959B2 (ja) | 2011-11-02 |
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Legal Events
Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
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|
LAPS | Cancellation because of no payment of annual fees |