JP2003297097A - 半導体メモリ装置のコンプレス入出力回路 - Google Patents

半導体メモリ装置のコンプレス入出力回路

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JP2003297097A
JP2003297097A JP2002349585A JP2002349585A JP2003297097A JP 2003297097 A JP2003297097 A JP 2003297097A JP 2002349585 A JP2002349585 A JP 2002349585A JP 2002349585 A JP2002349585 A JP 2002349585A JP 2003297097 A JP2003297097 A JP 2003297097A
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JP2002349585A
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Joon Yul Yoon
浚 烈 尹
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Hynix Semiconductor Inc
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/40—Response verification devices using compression techniques

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 テスト用の入出力ピン数を減少させ、テスト
時間を短縮させることができる半導体メモリ装置のコン
プレス入出力回路提供すること。 【解決手段】 外部信号を論理演算してモード命令信号
を出力する命令語デコーダ10と、該信号等を受信しコン
プレス信号CP及びコンプレスモード信号CPMを出力する
テストモードコードレジスタ20と、該信号を受信し同一
コンプレス信号CPS及び非同一コンプレス信号CPCを出力
するテストモードデコーダ30と、コンプレス信号、同一
コンプレス信号、及び非同一コンプレス信号を基に、通
常動作モード、同一データコンプレスモード及び同一デ
ータコンプレスモードの各モードに対応して、入出力ピ
ンから複数のデータバスへの伝送経路を切り替える入力
部40と、コンプレス信号及びコンプレスモード信号を基
に、上記各モードに対応する複数のデータバスからの信
号を比較し、その比較結果を出力する出力部50とを装備
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
のコンプレス入出力回路に関し、より詳細には、半導体
メモリ装置のテストに必要な入出力データピンの数を減
らし、テスト時間を短縮することができる半導体メモリ
装置のコンプレスの入出力回路に関する。
【０００２】
【従来の技術】ウェーハ面内の各チップに形成された半
導体メモリ装置のテストを行う場合、各チップにおける
半導体メモリ装置のデータ入出力ピンのそれぞれに、順
番に検査装置のプローブの針を接触させていき、接触位
置ごとにテストを行うのが一般的である。
【０００３】この場合、通常、ウェーハ側を移動させて
位置を合わせ、各プローブの針を各チップ内の半導体メ
モリ素子のデータ入出力ピンに接触させ、テストを行っ
た後、プローブの針をリリースして再度ウェーハを移動
させるという一連の操作を繰り返す。このようなテスト
により多くのチップを検査する場合、特に全チップを検
査する場合などでは、一回の接触でテストできるチップ
の数により、おおよそのテスト時間が決定される。した
がって、各チップにおいてテストに用いられるデータ入
出力ピンの数を減少させ、一度に検査できるチップの数
を増加させることによりテスト時間を短縮することがで
きる。
【０００４】各入出力ピンに接続された複数のデータバ
スは、入出力ピンを介して入力されたデータ信号を、半
導体メモリ装置内の各素子に伝送し、また逆に半導体メ
モリ装置内の各素子からの信号を入出力ピンから出力す
る役割を果たす。したがって、半導体メモリ装置内の各
素子をテストする際には、様々な組合せのデータ信号
を、入出力ピンから入出力することとなる。
【０００５】このようなテストには、一つの入出力ピン
から複数のデータバスに、同一のデータを伝送するテス
トモード（以下、同一データテストモードと記す）があ
り、そのため、特定の半導体メモリ装置には、コンプレ
ス入出力回路が備えられている。
【０００６】このコンプレス入出力回路は、１つの入出
力ピンと複数のデータバス等との間を接続するように構
成されている。これにより複数のデータバスに同一のデ
ータを伝送することによって、半導体メモリ装置内の各
素子に同一のデータをライトするテストモードでは、１
つの入出力ピンから入力されたデータ信号を複数のデー
タバスに伝送することができ、それによりテストに用い
られるデータ入出力ピンの数を減少させることができ
る。
【０００７】しかし、テストには、１つのデータ信号
を、奇数番目又は偶数番目の複数のデータバスに伝送
し、該複数のデータバスに隣接した複数のデータバスに
前記データ信号を反転させたデータを伝送する非同一デ
ータテストモードがあり、この場合、上記コンプレス入
出力回路を適用することはできなかった。
【０００８】そのため、各データバスに対応する別々の
入出力ピンを設け、これら別々の入出力ピンから入力さ
れたデータ信号及び反転データ信号をそれぞれのデータ
バスに伝送していた。したがって、テストに用いられる
入出力ピンの数が増えてしまい、その結果、テスト時間
が長くなってしまうという問題があった。
【０００９】
【発明が解決しようとする課題】このような問題を解決
するために本発明は、通常動作モード、上記同一データ
テストモード及び上記非同一データテストモードのいず
れの場合にも適用可能であり、それによりテストに必要
な入出力ピンの数を減少させ、テスト時間を短縮させる
ことができる半導体メモリ装置のコンプレス入出力回路
を提供することを目的としている。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体メモリ装置のコンプレス入出力
回路は、外部制御信号を含む外部信号を受信し、該外部
信号を論理演算して、モード命令信号を出力する命令語
デコーダと、前記モード命令信号及び複数のアドレス信
号を受信して、コンプレス処理を制御するコンプレス信
号、及び同一データコンプレスモードと反転データコン
プレスモードとを区分するコンプレスモード信号を出力
するテストモードコードレジスタと、前記コンプレス信
号及び前記コンプレスモード信号をデコーディングし、
前記同一データコンプレスモードの場合のコンプレス処
理を制御する同一コンプレス信号、及び前記非同一デー
タコンプレスモードの場合のコンプレス処理を制御する
非同一コンプレス信号を出力するテストモードデコーダ
と、前記コンプレス信号、前記同一コンプレス信号、及
び前記非同一コンプレス信号を基に、通常動作モードの
場合、複数の入出力ピンを介して入力された複数のデー
タ信号のそれぞれを、それぞれ対応する複数のデータバ
スに伝送し、テストモードであり、前記同一データコン
プレスモードの場合、１つの入出力ピンを介して入力さ
れた１つのデータ信号を、前記複数のデータバスに伝送
し、前記テストモードであり、前記非同一データコンプ
レスモードの場合、１つの入出力ピンを介して入力され
た１つのデータ信号を、奇数番目または偶数番目の複数
のデータバスに伝送し、該複数のデータバスに隣接した
複数のデータバスに前記データ信号を反転させたデータ
信号を伝送するように構成された入力部と、前記コンプ
レス信号、及びコンプレスモード信号を基に、通常動作
モードの場合、前記複数のデータバスを介して伝送され
た複数のデータ信号をドライブして複数の入出力ピンに
出力し、テストモードであり、同一データコンプレスモ
ードの場合、前記コンプレス信号、及び前記コンプレス
モード信号により、前記複数のデータバスを介して伝送
されたデータ信号を比較し、その比較結果を出力し、テ
ストモードであり、非同一データコンプレスモードの場
合、前記コンプレス信号、及び前記コンプレスモード信
号により、奇数番目または偶数番目の複数のデータバス
を介して伝送されたデータ信号、及び該複数のデータバ
スに隣接した複数のデータバスを介して伝送されたデー
タ信号の反転信号を比較し、その比較結果を出力するよ
うに構成された出力部とを含んで構成されていることを
特徴としている。
【００１１】ここで、前記テストモードコードレジスタ
が、前記モード命令信号及びアドレス信号により前記コ
ンプレス信号を出力するコンプレス信号発生部と、前記
モード命令信号及びアドレス信号により前記コンプレス
モード信号を出力するコンプレスモード信号発生部とを
含んで構成されていることが望ましい。
【００１２】また、前記コンプレス信号発生部が、前記
モード命令信号及び前記アドレス信号を論理和し、前記
コンプレス信号を発生させる論理回路を備えていること
が望ましい。
【００１３】また、前記論理回路が、複数の前記アドレ
ス信号を論理和する第1NANDゲートと、第１インバータ
と、前記第1NANDゲートの出力信号及び第1インバータの
出力信号を論理和する第2NANDゲートと、前記モード命
令信号を反転させる第２インバータと、前記第2NANDゲ
ートの出力信号及び前記第２インバータの出力信号を論
理和する第3NANDゲートと、該第3NANDゲートの出力信号
を反転させて前記コンプレス信号を第１インバータ及び
外部に出力する第３インバータとを含んで構成されてい
ることが望ましい。
【００１４】また、前記コンプレスモード信号発生部
が、前記モード命令信号及びアドレス信号を論理和し、
前記コンプレスモード信号を発生させる論理回路を備え
ていることが望ましい。
【００１５】また、前記論理回路が、前記複数のアドレ
ス信号のうち、最上位アドレス信号の反転信号及び残り
のアドレス信号を論理和する第４NANDゲートと、第４イ
ンバータと、前記第４NANDゲートの出力信号及び前記第
４インバータの出力信号を論理和する第５NANDゲート
と、前記モード命令信号を反転させる第５インバータ
と、前記第５NANDゲートの出力信号及び前記モード命令
信号を論理和する第６NANDゲートと、該第６NANDゲート
の出力信号を反転させて、前記コンプレスモード信号を
第４インバータ及び外部に出力する第６インバータとを
含んで構成されていることが望ましい。
【００１６】また、前記テストモードデコーダが、前記
コンプレスモード信号を反転させる第７インバータと、
該第７インバータの出力信号を反転させる第８インバー
タと、前記コンプレス信号を反転させる第９インバータ
と、該第９インバータの出力信号を反転させる第１０イ
ンバータと、前記第７インバータの出力信号及び前記第
１０インバータの出力信号を論理和する第７NANDゲート
と、該第７NANDゲートの出力信号を反転させて、前記同
一コンプレス信号を出力する第１１インバータと、前記
第８インバータの出力信号及び前記第１０インバータの
出力信号を論理和する第８NANDゲートと、該第８NANDゲ
ートの出力信号を反転させて、前記非同一コンプレス信
号を出力する第１２インバータとを含んで構成されてい
ることが望ましい。
【００１７】また、前記入力部が、入出力ピンを介して
入力されたデータ信号をバッファリングして、バッファ
リングされたデータ信号を出力する入力バッファと、前
記通常動作モードの場合、前記バッファリングされたデ
ータ信号のそれぞれを、それぞれ対応する複数のデータ
バスに伝送し、前記テストモードであり、前記同一デー
タコンプレスモードの場合、１つの前記バッファリング
されたデータ信号を、前記複数のデータバスに伝送し、
前記テストモードであり、前記非同一データコンプレス
モードの場合、１つの前記バッファリングされたデータ
信号を、奇数番目または偶数番目の複数のデータバスに
伝送し、該複数のデータバスに隣接した複数のデータバ
スに前記データ信号を反転させたデータ信号を伝送する
ように構成されたライトコンプレッサとを備えているこ
とが望ましい。
【００１８】また、前記ライトコンプレッサが、前記通
常動作モードの場合、前記コンプレス信号により、前記
バッファリングされたデータ信号のそれぞれを、それぞ
れ対応する複数のデータバスに伝送し、前記テストモー
ドであり、前記同一データコンプレスモードの場合、前
記同一コンプレス信号により、１つの前記バッファリン
グされた前記入出力ピンを介して入力されたデータ信号
を、前記複数のデータバスに伝送し、前記テストモード
であり、前記非同一データコンプレスモードの場合、前
記非同一コンプレス信号により、１つの前記バッファリ
ングされたデータ信号を、奇数番目または偶数番目の複
数のデータバスに伝送し、該複数のデータバスに隣接し
た複数のデータバスに、前記データ信号を反転させたデ
ータ信号を伝送するように構成された複数の伝送部を備
えていることが望ましい。
【００１９】また、前記出力部が、前記通常動作モード
の場合、前記複数のデータバスを介して伝送された複数
のデータ信号をドライブし複数の入出力ピンに出力する
出力ドライバ部と、前記テストモードであり、前記同一
データコンプレスモードの場合、前記複数のデータバス
を介して伝送されたデータ信号を比較し、その比較結果
を出力し、前記テストモードであり、前記非同一データ
コンプレスモードの場合、奇数番目または偶数番目の複
数のデータバスを介して伝送されたデータ信号、及び該
複数のデータバスに隣接した複数のデータバスを介して
伝送されたデータ信号の反転信号を比較し、その比較結
果を出力するように構成されたリードコンプレッサとを
備えていることが望ましい。
【００２０】また、前記リードコンプレッサが、前記テ
ストモードであり、前記同一データコンプレスモードの
場合、前記コンプレスモード信号により、前記複数のデ
ータバスを介して伝送されたデータ信号を比較し、その
比較結果を出力するように構成された同一データテスト
部と、前記テストモードであり、前記非同一データコン
プレスモードの場合、前記コンプレスモード信号によ
り、奇数番目または偶数番目の複数のデータバスを介し
て伝送されたデータ信号、及び該複数のデータバスに隣
接した複数のデータバスを介して伝送されたデータ信号
の反転信号を比較し、その比較結果を出力するように構
成された非同一データテスト部とを含んで構成されてい
ることが望ましい。
【００２１】
【発明の実施の形態】以下、添付した図面を参照しなが
ら本発明の実施の形態を詳細に説明する。
【００２２】図1は、本発明の好ましい実施の形態に係
る半導体メモリ装置のコンプレス入出力回路の構成を示
すブロック図である。
【００２３】図示したように、本発明の実施の形態に係
るコンプレス入出力回路は、命令語デコーダ10と、テス
トモードコードレジスタ20と、テストモードデコーダ30
と、入力部40と、出力部50とを含んで構成されている。
【００２４】命令語デコーダ10は、外部制御信号を含む
外部信号/CS、/RAS、/CAS、/WE、CLK及びCKEを受信し、
これらの外部信号を論理演算して、半導体メモリ装置の
動作モードを示すモード命令信号/STMを出力するように
構成されている。
【００２５】なお、本実施の形態において、半導体メモ
リ装置の動作モードとしては、通常動作モードとテスト
モードとがあり、命令語デコーダ10は、モード命令信号
/STMが、通常動作モード時にハイレベルとなり、テスト
モード時にローレベルとなるように構成されている。
【００２６】テストモードコードレジスタ20は、モード
命令信号/STM及びアドレス信号ADD<0:3>を受信して、後
述のコンプレス処理を制御するコンプレス信号CP を出
力するように構成されたコンプレス信号発生部21と、モ
ード命令信号/STM及びアドレス信号ADD<0:3>を受信し
て、同一データコンプレスモードと非同一データコンプ
レスモードとを区分するコンプレスモード信号CPMを出
力するように構成されたコンプレスモード信号発生部22
とを備えている。
【００２７】なお、同一データコンプレスモードとは、
１つの入出力ピンから入力されたデータ信号を、コンプ
レス入出力回路を介して、複数のデータバスに伝送する
モードである。これは、上述した同一データテストモー
ドに対応するコンプレスモードである。
【００２８】一方、非同一データコンプレスモードと
は、１つの入出力ピンから入力された１つのデータ信号
を、コンプレス入出力回路を介して、奇数番目又は偶数
番目の複数のデータバスに伝送し、これら複数のデータ
バスに隣接した複数のデータバスに前記データ信号を反
転させたデータを伝送するモードである。これは、上述
した非同一データテストモードに対応するコンプレスモ
ードである。
【００２９】テストモードデコーダ３０は、コンプレス
信号CP及びコンプレスモード信号CPMをデコーディング
し、同一データコンプレスモードの場合のコンプレス処
理を制御する同一コンプレス信号CPS、及び非同一デー
タコンプレスモードの場合のコンプレス処理を制御する
非同一コンプレス信号CPCを出力するように構成されて
いる。
【００３０】入力部40は、コンプレス信号CP、同一コン
プレス信号CPS、及び非同一コンプレス信号CPCを基に、
動作モードが通常動作モードの場合、前記動作モードが
テストモードであり、コンプレスモードが同一データコ
ンプレスモードである場合、前記動作モードがテストモ
ードであり、コンプレスモードが非同一データコンプレ
スモードである場合のそれぞれに対応して、第１〜第１
６グローバルライトデータ信号GWD<0:15>を生成し、該
信号を第１〜第１６のデータバスに伝送するように構成
されている。
【００３１】この入力部40は、第１〜第４入出力ピンを
介して入力された第１〜第４データ信号DQ<0:3>をバッ
ファリングして、バッファリングされた第１〜第４デー
タ信号DIN<0:3>を出力するように構成された入力バッフ
ァ41と、バッファリングされた第１〜第４データ信号DI
N<0:3>を上記コンプレス処理より、第１〜第１６グロー
バルライトデータ信号GWD<0:15>を生成し、該信号を、
第１〜第１６のデータバスに伝送するように構成された
ライトコンプレッサ42とを含んで構成されている。
【００３２】出力部50は、通常動作モードの場合、第１
〜第15のデータバスを介して伝送されたグローバルリー
ドデータ信号GRD<0:15>を受信するマルチプレクサ５２
と、マルチプレクサ５２からの出力をドライブして入出
力ピンDQ<0:3>に出力するように構成された出力ドライ
バ部53と、テストモードであり、同一データコンプレス
モードである場合、又は非同一データコンプレスモード
である場合のそれぞれに対応して、第１〜第15のデータ
バスを介して伝送されたグローバルリードデータ信号GR
D<0:15>を受信し、各グローバルリードデータを比較し
て、第1入出力ピンに第1データ信号DQ<0>として出力す
るように構成されたリードコンプレッサ51を含んで構成
されている。
【００３３】図2Ａは、図１に示したテストモードコー
ドレジスタ20に含まれるコンプレス信号発生部21の回路
図である。
【００３４】コンプレス信号発生部21は、４つのアドレ
ス信号ADD<0:3>を論理和する第１NANDゲートND1と、第
１インバータINV1と、第１NANDゲートND1の出力信号及
び第１インバータINV1の出力信号を論理和する第２NAND
ゲートND2と、モード命令信号/STMを反転させる第２イ
ンバータINV2と、第２NANDゲートND2の出力信号及び第
２インバータINV2の出力信号を論理和する第３NANDゲー
トND3と、第３NANDゲートND3の出力信号を反転させてコ
ンプレス信号CPを第１インバータINV1及び外部に出力す
る第３インバータINV3とを含んで構成されている。この
ように、コンプレス信号発生部21は、モード命令信号/S
TM及びアドレス信号ADD<0:3>を論理和し、コンプレス信
号CPを発生させる論理回路を備えている。
【００３５】図2Ｂは、図１に示したテストモードコー
ドレジスタ２０に含まれるコンプレスモード信号発生部
22の回路図である。
【００３６】コンプレスモード信号発生部22は、上記４
つのアドレス信号のうち、最上位アドレス信号となるア
ドレス信号ADD<0>の反転信号/ADD<0>及び残り３つのア
ドレス信号ADD<1:3>を論理和する第４NANDゲートND4
と、第４インバータINV4と、第４NANDゲートND4の出力
信号及び第４インバータINV4の出力信号を論理和する第
５NANDゲートND5と、モード命令信号/STMを反転させる
第５インバータINV5と、第５NANDゲートND5の出力信号
及び第５インバータINV5の出力信号を論理和する第６NA
NDゲートND6と、第６NANDゲートND6の出力信号を反転さ
せてコンプレスモード信号CPMを第４インバータINV4及
び外部に出力する第６インバータINV6とを含んで構成さ
れている。このように、コンプレスモード信号発生部22
は、モード命令信号/STM及びアドレス信号ADD<0:3>を論
理和し、コンプレスモード信号CPMを発生させる論理回
路を備えている。
【００３７】図示したように、モード命令信号/STMがハ
イレベルとなる通常動作モード時には、インバータINV2
の出力信号がローレベルとなり、NANDゲートND3の出力
信号がハイレベルとなるので、コンプレス信号CPはロー
レベルになる。このとき、コンプレスモード信号CPMも
同様にローレベルになるが、コンプレス信号CPがローレ
ベルである場合、コンプレスモード信号CPMは如何なる
値になっても構わない。
【００３８】一方、モード命令信号/STMがローレベルと
なるテストモード時には、コンプレス信号(CP)がハイレ
ベルになる。また、コンプレスモード信号CPMは、同一
コンプレスモードではローレベルになり、非同一コンプ
レスモードではハイレベルになる。
【００３９】図3は、図１に示したテストモードデコー
ダ30の回路図である。
【００４０】テストモードデコーダ30は、コンプレスモ
ード信号CPMを反転させる第７インバータINV7と、第７
インバータINV7の出力信号を反転させる第８インバータ
INV8と、コンプレス信号CPを反転させる第９インバータ
INV9と、第９インバータINV9の出力信号を反転させる第
１０インバータINV10と、第７インバータINV7の出力信
号及び第１０インバータINV10の出力信号を論理和する
第７NANDゲートND7と、第８インバータINV8の出力信号
及び第１０インバータINV10の出力信号を論理和する第
８NANDゲートND8と、第７NANDゲートND7の出力信号を反
転させ、同一コンプレスモード信号CPSを出力する第１
１インバータINV11と、第８NANDゲートND8の出力信号を
反転させて非同一コンプレスモード信号CPCを出力する
第１２インバータINV12とを含んで構成されている。
図示したように、テストモードデコーダ30は、コンプレ
ス信号CPがローレベルになる場合、コンプレスモード信
号CPMに係わらず、ローレベルの同一コンプレス信号CPS
及びローレベルの非同一コンプレス信号CPCを出力す
る。すなわち、コンプレス信号CPがローレベルになる通
常動作時には、同一コンプレス信号CPS及び非同一コン
プレス信号CPCはローレベルとなる。
【００４１】また、コンプレスモード信号CPMがローレ
ベルとなる同一データコンプレスモードでは、同一コン
プレス信号CPSはハイレベルとなり、非同一コンプレス
信号CPCはローレベルとなる。一方、非同一データコン
プレスモードでは、同一コンプレス信号CPSはローレベ
ルとなり、非同一コンプレス信号CPCはハイレベルとな
る。
【００４２】このように、テストモードデコーダ30は、
テストモードのとき、コンプレスモード信号CPMを基
に、複数の隣接データバスに同一のデータ信号を伝送す
るようにコンプレス処理を行うための同一コンプレスモ
ード信号CPSと、複数の隣接データバスに反転させたデ
ータ信号を伝送するようにコンプレス処理を行うための
非同一コンプレスモード信号CPSとを生成する。
【００４３】図4は、図１に示した入力部40に含まれる
ライトコンプレッサ42を示した回路図である。
【００４４】ライトコンプレッサ42は、それぞれが４つ
の伝送部を有する４つの単位コンプレッサを含んで構成
されている。ここでは、４つの単位コンプレッサのう
ち、第一の単位コンプレッサの構成だけを図示してお
り、該第一の単位コンプレッサは、４つの伝送部43〜46
を含んで構成されている。ここでは、この第一の単位コ
ンプレッサについて説明し、その他の単位コンプレッサ
については同様であるので説明を省略する。
【００４５】第1伝送部43は、非同一コンプレスモード
信号CPCを反転する第14インバータINV14と、第１データ
信号DIN<0>を反転する第13インバータINV13と、非同一
コンプレスモード信号CPC及びその反転信号により制御
されて、第１データ信号DIN<0>及びその反転信号をそれ
ぞれ選択的に伝送する第1伝送ゲートTG1及び第2伝送ゲ
ートTG2と、第１伝送ゲートTG1または第２伝送ゲートTG
2により選択的に伝送された第１データ信号DIN<0>又は
その反転信号/DIN<0>を反転させて、第１反転グローバ
ルライトデータ信号/GWD<0>を生成し、該信号を第１の
反転データバスに伝送する第15インバータINV15と、該
第15インバータINV15の出力データを反転させて、第１
グローバルライトデータ信号GWD<0>を生成し、該信号を
第１のデータバスに 伝送する第16インバータINV16とを
含んで構成されている。
【００４６】第2伝送部44は、コンプレス信号CPを反転
させる第17インバータINV17と、コンプレス信号CP及び
その反転信号により制御されて、第２データ信号DIN<1>
及び第１データ信号DIN<0>をそれぞれ選択的に伝送する
第３伝送ゲートTG3及び第４伝送ゲートTG4と、第３伝送
ゲートTG3及び第４伝送ゲートTG4により選択的に伝送さ
れた第２データ信号DIN<1>又は第１データ信号DIN<0>を
反転させて、第２反転グローバルライトデータ信号/GWD
<1>を生成し、該信号を第２の反転データバスに伝送す
る第18インバータINV18と、第18インバータINV18の出力
データを反転させて、第２グローバルライトデータ信号
GWD<1>を生成し、該信号を第２のデータバスに伝送する
第19インバータINV19とを含んで構成されている。
【００４７】第3伝送部45は、コンプレス信号CPを反転
する第21インバータINV21と、コンプレス信号CP及びそ
の反転信号により制御され、第３データ信号DIN<2>を選
択的に伝送する第５伝送ゲートTG5と、同一コンプレス
信号CPSを反転する第22インバータINV22と、同一コンプ
レス信号CPS及びその反転信号により制御され、第１デ
ータ信号DIN<0>を選択的に伝送する第６伝送ゲートTG6
と、第１データ信号DIN<0>を反転する第20インバータIN
V20と、非同一コンプレス信号CPCを反転する第23インバ
ータINV23と、非同一コンプレス信号及びその反転信号
により制御され、第１データ信号/DIN<0>の反転信号を
選択的に伝送する第７伝送ゲートTG7と、第５伝送ゲー
トTG5、第６伝送ゲートTG6及び第７伝送ゲートTG7によ
り選択的に伝送されたデータを反転させて第３反転グロ
ーバルライトデータ信号/GWD<2>を生成し、該信号を第
３の反転データバスに伝送する第24インバータINV24
と、第24インバータINV24の出力データを反転させて第
３グローバルライトデータ信号GWD<2>を生成し、該信号
を第３のデータバスに伝送する第25インバータ25とを含
んで構成されている。
【００４８】第4伝送部46は、コンプレス信号CPを反転
する第26インバータINV26と、コンプレス信号CP及びそ
の反転信号により制御され、第４データ信号DIN<3>及び
第１データ信号DIN<0>をそれぞれ選択的に伝送する第８
伝送デートTG8及び第９伝送デートTG9と、第８伝送ゲー
トTG8及び第９伝送デートTG9により選択的に伝送された
第４データ信号DIN<3>又は第１データ信号DIN<0>を反転
させて、第４反転グローバルライトデータ信号/GWD<3>
を生成し、該信号を第４の反転データバスに伝送する第
27インバータINV27と、第27インバータINV27の出力デー
タを反転させて第４グローバルライトデータ信号GWD<3>
を生成し、該信号を第４のデータバスに伝送する第28イ
ンバータINV28とを含んで構成されている。
【００４９】なお、第５〜第１６のデータバスのそれぞ
れに伝送される第５〜第１６グローバルライトデータ信
号GWD<4:15>を出力する構成については図示を省略して
いるが、上記構成と同様である。
【００５０】このライトコンプレッサ42は、通常動作モ
ードとテストモードとの区分に応じて、またテストモー
ドは同一データテストモードと非同一データテストモー
ドとの区分に応じて、それぞれのモードに対応する伝送
経路を設定し、入力バッファ41から出力されたバッファ
リングされた第１〜第４データ信号DIN<0:3>をコンプレ
スして、第１〜第１６グローバルライトデータ信号GWD<
0:15>を生成し、該信号を第１〜第１６のデータバスに
伝送するように構成されている。
【００５１】また、ライトコンプレッサ42は、通常動作
モードのとき、バッファリングされた第１〜第４データ
信号DIN<0:3>をデコーディングし、テストモードのと
き、第１データ信号DIN<0>をコンプレスして、第１〜第
１６のデータバスに第１〜第１６グローバルライトデー
タ信号GWD<0:15>を伝送するように構成されている。通
常動作モードの場合、図示したように、ライトコンプレ
ッサ42は、コンプレス信号CP、同一コンプレス信号CPS
及び非同一コンプレス信号CPCがすべてローレベルであ
る第１伝送ゲートTG1、第３伝送ゲートTG3、第５伝送ゲ
ートTG5及び第８伝送ゲートTG8がターンオンされる。
【００５２】したがって、第１データ信号DIN<0>が第１
グローバルライトデータ信号GWD<0>として第１のデータ
バスに伝送され、第２データ信号DIN<1>が第２グローバ
ルライトデータ信号GWD<1>として第２のデータバスに伝
送され、第３データ信号DIN<2>が第３グローバルライト
データ信号GWD<2>として第３のデータバスに伝送され、
第４データ信号DIN<3>が第４グローバルライトデータ信
号GWD<3>として第４のデータバスに伝送される。
【００５３】図示を省略した第2伝送部44、第3伝送部45
及び第4伝送部46も同様の構成である。したがって、ラ
イトコンプレッサ42は、４つの入出力ピンを介して入力
された４つのデータ信号DIN<0:3>のそれぞれを、それぞ
れ対応する１６のデータバスに伝送するように構成され
ている。
【００５４】また、同一データコンプレスモードの場合
では、コンプレス信号CPがハイレベルとなり、同一コン
プレスモード信号CPSがハイレベル、非同一コンプレス
モード信号CPCがローレベルとなるため、第１伝送ゲー
トTG1、第４伝送ゲートTG4、第６伝送ゲートTG6、第９
伝送ゲートTG9がターンオンされる。したがって、第１
データ信号DIN<0>が第１〜第４グローバルライトデータ
信号GWD<0:3>として、第１〜第４のデータバスに伝送さ
れる。
【００５５】図示を省略した第2伝送部44、第3伝送部45
及び第4伝送部46も同様の構成である。したがって、ラ
イトコンプレッサ42は、１つの入出力ピンを介して入力
された１つのデータ信号DIN<0>を、１６のデータバスに
伝送するように構成されている。
【００５６】非同一データコンプレスモードの場合で
は、コンプレス信号(CP)がハイレベルとなり、同一コン
プレスモード信号CPSがローレベル、非同一コンプレス
モード信号CPCがハイレベルとなるため、第２伝送ゲー
トTG2、第４伝送ゲートTG4、第７伝送ゲートTG7及び第
９伝送ゲートTG9がターンオンされる。
【００５７】したがって、第１データ信号DIN<0>の反転
信号が、第１グローバルライトデータ信号GWD<0>及び第
３グローバルライトデータ信号GWD<2>として、第１のデ
ータバス及び第３のデータバスに伝送され、第１データ
信号DIN<0>が、第２グローバルライトデータ信号GWD<1>
及び第４グローバルライトデータ信号GWD<3>として、第
２のデータバス及び第４のデータバスに伝送される。
【００５８】図示を省略した第2伝送部44、第3伝送部45
及び第4伝送部46も同様の構成である。したがって、ラ
イトコンプレッサ42は、１つの入出力ピンを介して入力
された１つのデータ信号を、奇数番目又は偶数番目の８
つのデータバスに伝送し、該８つのデータバスに隣接し
た８つのデータバスに前記データ信号を反転させたデー
タ信号を伝送するように構成されている。
【００５９】図5は、図１に示した出力部50のリードコ
ンプレッサ51を示した回路図である。
【００６０】リードコンプレッサ51は、コンプレス信号
CPを反転する第29インバータINV29と、コンプレス信号C
Pの反転信号がゲート端子に印加され、ソース端子に電
源電圧VDDが印加されるように構成された第1p型MOSトラ
ンジスタPM1及び第2p型MOSトランジスタPM2と、コンプ
レス信号CPの反転信号がゲート端子に印加され、ソース
端子に接地電圧VSSが印加されるように構成された第1n
型MOSトランジスタNM1及び第2n型MOSトランジスタNM2
と、第1p型MOSトランジスタPM1のドレイン端子と第1n型
MOSトランジスタNM1のドレイン端子との間に並列接続さ
れた、２つのp型MOSトランジスタPM3及びPM4、PM5及びP
M6、PM7及びPM8、PM9及びPM10、PM11及びPM12、及びPM1
3及びPM14の直列接続からなる第1〜第6トランジスタ対
５６ａ〜５６ｆと、第1n型MOSトランジスタNM1のドレイ
ン端子の電圧をラッチする第30インバータINV30と第31
インバータINV31とで構成されたラッチ部54と、第29イ
ンバータINV29の出力を反転する第34インバータINV34
と、第29インバータINV29の出力及び第34インバータINV
34の出力により制御され、ラッチ部54の出力を第1の入
出力ピンに選択的に伝送する第10伝送ゲートTG10とを備
えている。
【００６１】さらに、リードコンプレッサ51は、第2p型
MOSトランジスタPM2のドレイン端子と第2n型MOSトラン
ジスタNM2のドレイン端子との間に並列接続された、２
つのp型MOSトランジスタPM15及びPM16、PM17及びPM18、
PM19及びPM20、PM21及びPM22、PM23及びPM24、及びPM25
及びPM26の直列接続からなる第7〜第12トランジスタ対
５7ａ〜５7ｆと、n型MOSトランジスタNM2のドレイン端
子の電圧をラッチする第32インバータINV32と第33イン
バータINV33とで構成されたラッチ部55と、第29インバ
ータINV29の出力及び第34インバータINV34の出力により
制御され、ラッチ部52の出力を第1の反転入出力ピンに
選択的に伝送する第11伝送ゲートTG11と、コンプレスモ
ード信号CPMを反転させて反転コンプレスモード信号/CP
Mを生成する第35インバータINV35と、該第35インバータ
INV35の出力を反転させてバッファリングコンプレスモ
ード信号CPMBFを生成する第36インバータINV36とを含ん
で構成されている。
【００６２】ここで、第1トランジスタ対56aに含まれる
第3p型MOSトランジスタPM3、及び第4p型MOSトランジス
タPM4のゲート端子には、それぞれ第２グローバルリー
ドデータ信号GRD<1>及び接地電圧VSSが印加され、第2ト
ランジスタ対56bに含まれる第5p型MOSトランジスタPM
5、及び第6p型MOSトランジスタPM6のゲート端子には、
それぞれ第４グローバルリードデータ信号GRD<3>及び接
地電圧VSSが印加されている。
【００６３】また、第3トランジスタ対56cに含まれる第
７p型MOSトランジスタPM7、及び第８p型MOSトランジス
タPM8のゲート端子には、それぞれ第１グローバルリー
ドデータ信号GRD<0>及びバッファリングコンプレスモー
ド信号CPMBFが印加され、第4トランジスタ対56dに含ま
れる第９p型MOSトランジスタPM9、及び第10p型MOSトラ
ンジスタPM10のゲート端子には、それぞれ第３グローバ
ルリードデータ信号GRD<2>及びバッファリングコンプレ
スモード信号CPMBFが印加されている。
【００６４】そして、第5トランジスタ対56eに含まれる
第11p型MOSトランジスタPM11、及び第12p型MOSトランジ
スタPM12のゲート端子には、それぞれ第1反転グローバ
ルリードデータ信号/GRD<0>及び反転コンプレスモード
信号/CPMが印加され、第6トランジスタ対56fに含まれる
第13p型MOSトランジスタPM13、及び第14p型MOSトランジ
スタPM14のゲート端子には、それぞれ第３反転グローバ
ルリードデータ信号/GRD<2>及び反転コンプレスモード
信号/CPMが印加されている。
【００６５】さらに、第７トランジスタ対57aに含まれ
る第15p型MOSトランジスタPM15、及び第16p型MOSトラン
ジスタPM16のゲート端子には、それぞれ第2反転グロー
バルリードデータ信号/GRD<1>及び接地電圧VSSが印加さ
れ、第8トランジスタ対57bに含まれる第17p型MOSトラン
ジスタPM17、及び第18p型MOSトランジスタPM18のゲート
端子には、それぞれ第４反転グローバルリードデータ信
号/GRD<3>及び接地電圧VSSが印加されている。
【００６６】また、第9トランジスタ対57cに含まれる第
19p型MOSトランジスタPM19、及び第20p型MOSトランジス
タPM20のゲート端子には、第1反転グローバルリードデ
ータ信号/GRD<0>及びバッファリングコンプレスモード
信号CPMBFが印加され、第10トランジスタ対57dに含まれ
る第21p型MOSトランジスタPM21、及び第22p型MOSトラン
ジスタPM22のゲート端子には、それぞれ第3反転グロー
バルリードデータ信号/GRD<2>及びバッファリングコン
プレスモード信号CPMBFが印加されている。
【００６７】そして、第11トランジスタ対57eに含まれ
る第23p型MOSトランジスタPM23、及び第24p型MOSトラン
ジスタPM24のゲート端子には、それぞれ第1グローバル
リードデータ信号GRD<0>及び反転コンプレスモード信号
/CPMが印加され、第12トランジスタ対57fに含まれる第2
5p型MOSトランジスタPM25、及び第26p型MOSトランジス
タPM26のゲート端子には、それぞれ第３グローバルリー
ドデータ信号GRD<2>及び反転コンプレスモード信号/CPM
が印加されている。
【００６８】まず、通常動作モードの場合、コンプレス
信号CPはローレベルであるので、第29インバータINV29
からの出力はハイレベルとなって、第1p型MOSトランジ
スタPM1及び第2p型MOSトランジスタPM2はターンオフさ
れ、第1n型MOSトランジスタNM1及び第2n型MOSトランジ
スタNM2がターンオンされる。したがって、第10伝送ゲ
ートTG10の出力となる第1データ信号DQ<0>、及び第11伝
送ゲートTG11の出力となる第1反転データ信号/DQ<0>
は、第1〜第４グローバルリードデータ信号GRD<0:3>及
び第1〜第４反転グローバルリードデータ信号/GRD<0:3>
に影響されることなく、ハイレベルとなる。
【００６９】図示を省略した他のグローバルリードデー
タ信号についても同様の構成である。したがって、出力
部50は、通常動作モードの場合、第１〜第４のデータバ
ス、及び第１〜第４の反転データバスを介して伝送され
た第１〜第１６グローバルリードデータ信号GRD<0:15>
をリードコンプレッサ51に伝送しない。その代わり、図
１に示したように、該信号をマルチプレクサ52で受信
し、出力ドライバ部53でドライブして第１〜第４データ
信号DQ<0:3>として第１〜第４入出力ピンに伝送するよ
うに構成されている。
【００７０】一方、テストモードの場合、コンプレス信
号CPはハイレベルであるので、第29インバータINV29か
らの出力はローレベルとなって、第1p型MOSトランジス
タPM1及び第2p型MOSトランジスタPM2はターンオンさ
れ、第1n型MOSトランジスタNM1及び第2n型MOSトランジ
スタNM2がターンオフされる。したがって、第10伝送ゲ
ートTG10の出力となる第1データ信号DQ<0>、及び第11伝
送ゲートTG11の出力となる第1反転データ信号/DQ<0>
は、第1〜第４グローバルリードデータ信号GRD<0:3>及
び第1〜第４反転グローバルリードデータ信号/GRD<0:3>
に応答する。
【００７１】したがって、この場合、リードコンプレッ
サ51は、半導体メモリ装置内部の各素子から第１〜第１
６のデータバスを介して出力された、第１〜第１６グロ
ーバルリードデータ信号を受信し、該信号からテストデ
ータとなる第１〜第４データ信号DQ<0:3>及び第１〜第
４反転データ信号DQ<0:3>を出力する。この出力信号を
基に、各素子の動作が正常であるか否かをテストするこ
とができる。
【００７２】図示したように、第１〜第6トランジスタ
対56a〜56fで構成される第1同一データテスト部58aは、
第２グローバルリードデータ信号GRD<1>及び第４グロー
バルリードデータ信号GRD<3>を受信し、反転コンプレス
モード信号/CPM及びバッファリングコンプレスモード信
号CPMBFにより、さらに第１グローバルリードデータ信
号GRD<0>及び第３グローバルリードデータ信号GRD<2>を
受信するか、第１反転グローバルリードデータ信号/GRD
<0>及び第３反転グローバルリードデータ信号/GRD<2>を
受信するかを切り替える構成となっている。第1同一デ
ータテスト部58aは、上記グローバルリードデータ信号
のいずれかの組合せを受信して、第１データ信号DQ<0>
を出力するが、第１非同一データテスト部59aや第2〜第
4同一データテスト部（図示せず）、第2〜第4非同一デ
ータテスト部（図示せず）についても同様である。
【００７３】テストモードであり、同一データコンプレ
スモードの場合、第１〜第１６グローバルリードデータ
信号GRD<0:15>が同一でなければならない。このとき、
反転コンプレスモード信号/CPMがハイレベル、バッファ
リングコンプレスモード信号CPMBFがローレベルとな
る。
【００７４】これにより、第1同一データテスト部58aで
は、第８p型MOSトランジスタPM8、及び第10p型MOSトラ
ンジスタPM10がターンオンされる。一方、第4p型MOSト
ランジスタPM4、及び第6p型MOSトランジスタPM6は予め
ターンオンされている。したがって、第3p型MOSトラン
ジスタPM3、第5p型MOSトランジスタPM5、第7p型MOSトラ
ンジスタPM7、及び第9p型MOSトランジスタPM9の４つの
ゲートに印加される第１〜第４グローバルリードデータ
信号GRD<0:3>が、同一のデータ信号であるか否かを比較
するテストが可能である。
【００７５】図示を省略した他のグローバルリードデー
タ信号についても同様の構成であるので、この場合、第
1〜第4同一データテスト部を含む出力部50は、第1〜16
のデータバスを介して伝送された第１〜第16グローバル
リードデータ信号GRD<0:15>を比較した第１〜第４デー
タ信号DQ<0:3>及び第１〜第４データ反転信号/DQ<0:3>
を出力する。これによりパスまたはフェイルを判定する
テストを行うことができる。
【００７６】テストモードであり、非同一データコンプ
レスモードの場合、奇数番目又は偶数番目のグローバル
リードデータ信号が反転されているので、同一のデータ
信号とするためには、反転されたデータ信号を再度反転
させなければならない。このとき、反転コンプレスモー
ド信号/CPMがローレベル、バッファリングコンプレスモ
ード信号CPMBFがハイレベルとなる。
【００７７】これにより、第12p型MOSトランジスタPM1
2、及び第14p型MOSトランジスタPM14がターンオンされ
る。一方、第4p型MOSトランジスタPM4、及び第6p型MOS
トランジスタPM6は予めターンオンされている。したが
って、第3p型MOSトランジスタPM3、第5p型MOSトランジ
スタPM5、第11p型MOSトランジスタPM11、第13p型MOSト
ランジスタPM13の４つのゲートに印加される第１及び第
３グローバルリードデータバスGRD<0>、GRD<2>及び第２
及び第４反転グローバルリードデータバス/GRD<1>及び/
GRD<3>が同一のデータ信号であるか否かを比較するテス
トが可能である。
【００７８】図示を省略した他のグローバルリードデー
タ信号についても同様の構成であるので、この場合、第
1〜第4同一データテスト部を含む出力部50は、奇数番目
または偶数番目の複数のデータバスを介して伝送された
グローバルリードデータ信号、及び、該複数のデータバ
スに隣接した複数のデータバスを介して伝送されたグロ
ーバルリードデータ信号の反転信号を比較した、第１〜
第４データ信号DQ<0:3>及び第１〜第４データ反転信号/
DQ<0:3>を出力する。これによりパスまたはフェイルを
判定するテストを行うことができる。
【００７９】本発明の好ましい実施の形態は、例示にす
ぎず、当業者であれば本発明の技術的範囲内で多様な修
正、変更、代替及び付加を容易に行うことができ、これ
らも本発明の技術的範囲に属する。
【００８０】
【発明の効果】前述したように、本発明に係る半導体メ
モリ装置のコンプレス入出力回路によれば、コンプレス
信号、コンプレスモード信号、同一コンプレス信号、及
び非同一コンプレス信号を基に、通常動作モードと、同
一データテストモードと、非同一データテストモードと
に対応した、データ伝送経路を設定することができる。
これにより、テストに必要な入出力データピンの数を減
らすことができ、したがってテスト時間を短縮すること
ができるという効果がある。
【図面の簡単な説明】
【図1】 本発明に係る半導体メモリ装置のコンプレス
入出力回路を示すブロック図である。
【図2Ａ】 図1のブロック図でテストモードコードレジ
スタのコンプレス信号発生部を示す回路図である。
【図2Ｂ】 図1のブロック図でテストモードコードレジ
スタのコンプレスモード発生部を示す回路図である
【図3】 図1のブロック図でテストモードデコーダを示
す回路図である。
【図4】 図1のブロック図で入力部のライトコンプレッ
サを示す回路図である。
【図5】 図1のブロック図で出力部のライトコンプレッ
サを示す回路図である。
【符号の説明】
10 命令語デコーダ 20 テストモードコードレジスタ 21 コンプレス信号発生部 22 コンプレスモード信号発生部 30 テストモードデコーダ 40 入力部 41 入力バッファ 42 ライトコンプレッサ 43〜46 第1〜第4伝送部 50 出力部 51 リードコンプレッサ 52 マルチプレクサ部 53 出力ドライバ部 54、55 ラッチ部 INV1〜INV36 第1〜第36インバータ ND1〜ND8 第1〜第8NANDゲート TG1〜TG11 第1〜第11伝送ゲート PM1〜PM26 第1〜第26p型MOSトランジスタ NM1〜NM2 第1〜第2n型MOSトランジスタ

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】 外部制御信号を含む外部信号を受信し、
    該外部信号を論理演算して、モード命令信号を出力する
    命令語デコーダと、 前記モード命令信号及び複数のアドレス信号を受信し
    て、コンプレス処理を制御するコンプレス信号、及び同
    一データコンプレスモードと反転データコンプレスモー
    ドとを区分するコンプレスモード信号を出力するテスト
    モードコードレジスタと、 前記コンプレス信号及び前記コンプレスモード信号をデ
    コーディングし、前記同一データコンプレスモードの場
    合のコンプレス処理を制御する同一コンプレス信号、及
    び前記非同一データコンプレスモードの場合のコンプレ
    ス処理を制御する非同一コンプレス信号を出力するテス
    トモードデコーダと、 前記コンプレス信号、前記同一コンプレス信号、及び前
    記非同一コンプレス信号を基に、 通常動作モードの場合、複数の入出力ピンを介して入力
    された複数のデータ信号のそれぞれを、それぞれ対応す
    る複数のデータバスに伝送し、 テストモードであり、前記同一データコンプレスモード
    の場合、１つの入出力ピンを介して入力された１つのデ
    ータ信号を、前記複数のデータバスに伝送し、 前記テストモードであり、前記非同一データコンプレス
    モードの場合、１つの入出力ピンを介して入力された１
    つのデータ信号を、奇数番目または偶数番目の複数のデ
    ータバスに伝送し、該複数のデータバスに隣接した複数
    のデータバスに前記データ信号を反転させたデータ信号
    を伝送するように構成された入力部と、 前記コンプレス信号、及びコンプレスモード信号を基
    に、 通常動作モードの場合、前記複数のデータバスを介して
    伝送された複数のデータ信号をドライブして複数の入出
    力ピンに出力し、 テストモードであり、同一データコンプレスモードの場
    合、前記コンプレス信号、及び前記コンプレスモード信
    号により、前記複数のデータバスを介して伝送されたデ
    ータ信号を比較し、その比較結果を出力し、 テストモードであり、非同一データコンプレスモードの
    場合、前記コンプレス信号、及び前記コンプレスモード
    信号により、奇数番目または偶数番目の複数のデータバ
    スを介して伝送されたデータ信号、及び該複数のデータ
    バスに隣接した複数のデータバスを介して伝送されたデ
    ータ信号の反転信号を比較し、その比較結果を出力する
    ように構成された出力部と を含んで構成されていることを特徴とする半導体メモリ
    装置のコンプレス入出力回路。
  2. 【請求項2】 前記テストモードコードレジスタが、 前記モード命令信号及びアドレス信号により前記コンプ
    レス信号を出力するコンプレス信号発生部と、 前記モード命令信号及びアドレス信号により前記コンプ
    レスモード信号を出力するコンプレスモード信号発生部
    とを含んで構成されていることを特徴とする請求項1記
    載の半導体メモリ装置のコンプレス入出力回路。
  3. 【請求項3】 前記コンプレス信号発生部が、 前記モード命令信号及び前記アドレス信号を論理和し、
    前記コンプレス信号を発生させる論理回路を備えている
    ことを特徴とする請求項2記載の半導体メモリ装置のコ
    ンプレス入出力回路。
  4. 【請求項4】 前記論理回路が、 複数の前記アドレス信号を論理和する第1NANDゲート
    と、 第１インバータと、 前記第1NANDゲートの出力信号及び第1インバータの出力
    信号を論理和する第2NANDゲートと、 前記モード命令信号を反転させる第２インバータと、 前記第2NANDゲートの出力信号及び前記第２インバータ
    の出力信号を論理和する第3NANDゲートと、 該第3NANDゲートの出力信号を反転させて前記コンプレ
    ス信号を第１インバータ及び外部に出力する第３インバ
    ータとを含んで構成されていることを特徴とする請求項
    3記載の半導体メモリ装置のコンプレス入出力回路。
  5. 【請求項5】 前記コンプレスモード信号発生部が、 前記モード命令信号及びアドレス信号を論理和し、前記
    コンプレスモード信号を発生させる論理回路を備えてい
    ることを特徴とする請求項2記載の半導体メモリ装置の
    コンプレス入出力回路。
  6. 【請求項6】 前記論理回路が、 前記複数のアドレス信号のうち、最上位アドレス信号の
    反転信号及び残りのアドレス信号を論理和する第４NAND
    ゲートと、 第４インバータと、 前記第４NANDゲートの出力信号及び前記第４インバータ
    の出力信号を論理和する第５NANDゲートと、 前記モード命令信号を反転させる第５インバータと、 前記第５NANDゲートの出力信号及び前記モード命令信号
    を論理和する第６NANDゲートと、 該第６NANDゲートの出力信号を反転させて、前記コンプ
    レスモード信号を第４インバータ及び外部に出力する第
    ６インバータとを含んで構成されていることを特徴とす
    る請求項5記載の半導体メモリ装置のコンプレス入出力
    回路。
  7. 【請求項7】 前記テストモードデコーダが、 前記コンプレスモード信号を反転させる第７インバータ
    と、 該第７インバータの出力信号を反転させる第８インバー
    タと、 前記コンプレス信号を反転させる第９インバータと、 該第９インバータの出力信号を反転させる第１０インバ
    ータと、 前記第７インバータの出力信号及び前記第１０インバー
    タの出力信号を論理和する第７NANDゲートと、 該第７NANDゲートの出力信号を反転させて、前記同一コ
    ンプレス信号を出力する第１１インバータと、 前記第８インバータの出力信号及び前記第１０インバー
    タの出力信号を論理和する第８NANDゲートと、 該第８NANDゲートの出力信号を反転させて、前記非同一
    コンプレス信号を出力する第１２インバータとを含んで
    構成されていることを特徴とする請求項1記載の半導体
    メモリ装置のコンプレス入出力回路。
  8. 【請求項8】 前記入力部が、 入出力ピンを介して入力されたデータ信号をバッファリ
    ングして、バッファリングされたデータ信号を出力する
    入力バッファと、 前記通常動作モードの場合、前記バッファリングされた
    データ信号のそれぞれを、それぞれ対応する複数のデー
    タバスに伝送し、 前記テストモードであり、前記同一データコンプレスモ
    ードの場合、１つの前記バッファリングされたデータ信
    号を、前記複数のデータバスに伝送し、 前記テストモードであり、前記非同一データコンプレス
    モードの場合、１つの前記バッファリングされたデータ
    信号を、奇数番目または偶数番目の複数のデータバスに
    伝送し、該複数のデータバスに隣接した複数のデータバ
    スに前記データ信号を反転させたデータ信号を伝送する
    ように構成されたライトコンプレッサとを備えているこ
    とを特徴とする請求項１記載の半導体メモリ装置のコン
    プレス入出力回路。
  9. 【請求項9】 前記ライトコンプレッサが、 前記通常動作モードの場合、前記コンプレス信号によ
    り、前記バッファリングされたデータ信号のそれぞれ
    を、それぞれ対応する複数のデータバスに伝送し、 前記テストモードであり、前記同一データコンプレスモ
    ードの場合、前記同一コンプレス信号により、１つの前
    記バッファリングされた前記入出力ピンを介して入力さ
    れたデータ信号を、前記複数のデータバスに伝送し、 前記テストモードであり、前記非同一データコンプレス
    モードの場合、前記非同一コンプレス信号により、１つ
    の前記バッファリングされたデータ信号を、奇数番目ま
    たは偶数番目の複数のデータバスに伝送し、該複数のデ
    ータバスに隣接した複数のデータバスに、前記データ信
    号を反転させたデータ信号を伝送するように構成された
    複数の伝送部を備えていることを特徴とする請求項8記
    載の半導体メモリ装置のコンプレス入出力回路。
  10. 【請求項10】 前記出力部が、 前記通常動作モードの場合、前記複数のデータバスを介
    して伝送された複数のデータ信号をドライブし複数の入
    出力ピンに出力する出力ドライバ部と、 前記テストモードであり、前記同一データコンプレスモ
    ードの場合、前記複数のデータバスを介して伝送された
    データ信号を比較し、その比較結果を出力し、 前記テストモードであり、前記非同一データコンプレス
    モードの場合、奇数番目または偶数番目の複数のデータ
    バスを介して伝送されたデータ信号、及び該複数のデー
    タバスに隣接した複数のデータバスを介して伝送された
    データ信号の反転信号を比較し、その比較結果を出力す
    るように構成されたリードコンプレッサとを備えている
    ことを特徴とする請求項１記載の半導体メモリ装置のコ
    ンプレス入出力回路。
  11. 【請求項11】 前記リードコンプレッサが、 前記テストモードであり、前記同一データコンプレスモ
    ードの場合、前記コンプレスモード信号により、前記複
    数のデータバスを介して伝送されたデータ信号を比較
    し、その比較結果を出力するように構成された同一デー
    タテスト部と、 前記テストモードであり、前記非同一データコンプレス
    モードの場合、前記コンプレスモード信号により、奇数
    番目または偶数番目の複数のデータバスを介して伝送さ
    れたデータ信号、及び該複数のデータバスに隣接した複
    数のデータバスを介して伝送されたデータ信号の反転信
    号を比較し、その比較結果を出力するように構成された
    非同一データテスト部とを含んで構成されていることを
    特徴とする請求項10記載の半導体メモリ装置のコンプレ
    ス入出力回路。
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