KR19980082204A

KR19980082204A - 어드레스 압축회로

Info

Publication number: KR19980082204A
Application number: KR1019970016978A
Authority: KR
Inventors: 이한규
Original assignee: 문정환; 엘지반도체 주식회사
Priority date: 1997-05-02
Filing date: 1997-05-02
Publication date: 1998-12-05

Abstract

본 발명은 어드레스 압축회로에 관한 것으로, 종래의 회로에서는 반도체 소자의 동작시 독립된 어드레스를 사용하기 때문에 어드레스의 압축은 불가능 하였고, 특히 회로의 시험 동작시 각각의 어드레스의 구현을 위한 파형 진원단이 존재해야 하므로, 대용량화에 따른 멀티 시험시 어드레스핀 수 만큼 시험핀의 필요성이 발생해 멀티 시험의 한계가 있는 문제점이 있었다. 따라서 본 발명은 이와 같은 문제점을 해결하기 위하여 창안한 것으로, 어드레스핀에서 입력단으로 전기적 신호가 전달되는 도중에 2개 이상의 어드레스를 압축할 수 있는 압축회로를 삽입, 시험 동작시에만 사용하도록 하여 시험기의 구조를 간소화 시키는 효과가 있다.

Description

어드레스 압축회로

본 발명은 어드레스 압축회로에 관한 것으로, 특히 반도체 소자의 동작시험시 시험기의 구조를 간소화시키기에 적당하도록 전압 레벨 센서를 이용한 어드레스 압축회로에 관한 것이다.

도1은 종래 반도체 소자의 어드레스 입력단의 구성블록도로서, 이에 도시된 바와 같이 N개의 어드레스핀이 입력단에 연결되어있는 것으로 구성되며 동작은 다음과 같다.

반도체 소자의 동작은 일반적으로 어드레싱을 통해 적정 셀에 데이터를 입력 및 출력 시킴으로써 원하는 동작 특성을 구현하는데 어드레스핀 또는 어드레스패드를 통해 디지탈 시그널을 입력시켜 원하는 셀의 위치를 선택할수 있는데, 일예로 가로축 어드레스가 10개(Ax0,Ax1,Ax2,Ax3,Ax4,Ax5,Ax6,Ax7,Ax8,Ax9)이면 2¹⁰=1024개의 어드레스 중 1개를 선택 할 수 있고, 세로축 어드레스가 10개(Ay0,Ay1,Ay2,Ay3,Ay4,

Ay5,Ay6,Ay7,Ay8,Ay9)이면 2¹⁰=1024의 어드레스 중 1개를 선택할 수 있으며, 선택적으로 가로축 어드레스와 세로축 어드레스를 멀티플렉싱으로 사용할 수도 있고, 각각 사용할 수도 있는데 이때 10241024=1048576=1M 비트의 셀을 임의로 선택하여 각 반도체 소자의 특성대로 동작을 구현할 수 있다.

상기한 바와 같이 종래에는 반도체 소자의 동작시 독립된 어드레스를 사용하기 때문에 어드레스의 압축은 불가능 하였고, 특히 시험 동작시 각각의 어드레스의 구현을 위한 파형 진원단이 존재해야 하므로, 대용량화에 따른 멀티 시험시 어드레스핀 수 만큼 시험핀의 필요성이 발생해 멀티 시험의 한계가 있는 문제점이 있었다.

따라서 본 발명은 이와 같은 문제점을 감안하여 어드레스핀에서 입력단으로 전기적 신호가 전달되는 도중에 2개 이상의 어드레스를 압축할 수 있는 압축회로를 삽입, 시험 동작시에만 사용하도록 하여 시험기의 구조를 간소화 시키기에 적당하도록 하는데 목적이 있다.

도1은 종래의 어드레스 입력단 구성블록도.

도2는 본 발명을 이용한 어드레스 입력단 구성블록도.

도3은 도2의 일예를 나타낸 도.

도4는 본 발명의 어드레스핀(N)의 입력전압 레벨에 따른 어드레스핀(N, N+1)의 상태를 나타낸 도.

*도면의 주요 부분에 대한 부호의 설명*

NM1~NM3 : 엔모스 트랜지스터 PM1,PM2 : 피모스 트랜지스터

INV1,INV2 : 인버터 R1 : 저항

이와 같은 목적을 갖는 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2는 본 발명을 이용한 어드레스 입력단 구성블록도로서, 이에 도시한 바와 같이 N+1개의 어드레스핀이 입력단으로 각각 연결되어 있고, 어드레스핀과 입력단 사이에 압축회로를 삽입하는 것으로 구성되어 있으며, 도3은 도2의 일예를 나타낸 도로서, 이에 도시한 바와 같이 소오스에 전원전압(Vcc)을 인가 받고 게이트가 어드레스핀(N)의 입력단에 접속됨과 아울러 드레인이 어드레스핀(N+1)의 입력단에 접속된 피모스 트랜지스터(PM1, PM2)와, 접지전압(Vss)을 인가 받고 상기 어드레스핀(N+1)의 입력단에 접속된 저항(R1)과, 게이트와 소오스가 공통접속되고 상기 어드레스핀(N), (N+1)의 입력단 사이에 직렬 접속된 엔모스 트랜지스터(NM1~NM3)로 구성한 것으로, 상기 엔모스 트랜지스터(NM1), (NM2), (NM3)의 문턱전압은 약 1.0V, 상기 피모스 트랜지스터(PM1), (PM2)의 문턱전압은 약 -1.0V, 상기 저항(R1)은 약 3Tera의것을 사용한다. 이와 같이 구성된 본 발명의 일예의 동작을 도4의 어드레스핀(N)의 입력전압 레벨에 따른 어드레스핀(N, N+1)의 상태를 나타낸 도를 참조하여 상세히 설명한다.

도3에서 반도체 소자의 시험동작시, 어드레스핀(N, N+1) 2개중 1개의 어드레스핀(N)에 0V 에서 7V 범위내의 4가지 종류의 파형을 입력시켜 어드레스핀(N),(N+1)의 상태가 0~2V이면 저전위, 2.4~7V이면 고전위라고 규정하고 난 후 도4에 도시한 바와 같이 어드레스핀(N)레벨 1인 5~7V의 전압을 어드레스핀(N)에 가하면 피모스 트랜지스터(PM1),(PM2)는 오프되고, 엔모스 트랜지스터(NM1),(NM2),(NM3)는 도통되어 어드레스핀(N),(N+1)은 고전위 상태가 된다. 그리고 어드레스핀(N)레벨 2인 2.4~4V의 전압을 어드레스핀(N)에 가하면 피모스 트랜지스터(PM1),(PM2)는 오프되고, 엔모스 트랜지스터(NM1),(NM2),(NM3)는 도통되지 않아 어드레스핀(N)은 고전위 상태가 되고, 어드레스핀(N+1)은 저전위 상태가 된다. 그리고 어드레스핀(N)레벨 3인 0~1V의 전압을 어드레스핀(N)에 가하면 피모스 트랜지스터(PM1),(PM2)는 온되어 어드레스핀(N+1)에 전원전압(Vcc)을 인가하고, 엔모스 트랜지스터(NM1),(NM2),(NM3)는 도통되지 않아 어드레스핀(N)은 저전위 상태가 되고, 어드레스핀(N+1)은 고전위 상태가 된다. 그리고 어드레스핀(N)레벨 4인 1~2V의 전압을 어드레스핀(N)에 가하면 피모스 트랜지스터(PM1),(PM2)는 오프되고, 엔모스 트랜지스터(NM1),(NM2),

(NM3)는 도통되지 않아 어드레스핀(N), (N+1)은 저전위 상태가 된다. 한편, 반도체 소자의 실제 동작시는 어드레스 압축회로를 오프시켜, 종래와 같이 반도체 소자를 동작시킨다.

이상에서 상세히 설명한 바와 같이 본 발명은 어드레스핀에서 입력단으로 전기적 신호가 전달되는 도중에 2개 이상의 어드레스를 압축할 수 있는 압축회로를 삽입, 시험 동작시에만 사용하도록 하여 시험기의 구조를 간소화 시키는 효과가 있다.

Claims

소오스에 전원전압(Vcc)을 인가 받고 게이트가 어드레스핀(N)의 입력단에 접속됨과 아울러 드레인이 어드레스핀(N+1)의 입력단에 접속된 피모스 트랜지스터(PM1, PM2)와, 접지전압(Vss)을 인가 받고 상기 어드레스핀(N+1)의 입력단에 접속된 저항(R1)과, 게이트와 소오스가 공통접속되고 상기 어드레스핀(N), (N+1)의 입력단 사이에 직렬 접속된 엔모스 트랜지스터(NM1~NM3)로 구성하여 된 것을 특징으로 하는 어드레스 압축회로.
제 1항에 있어서, 엔모스 트랜지스터(NM1, NM2, NM3)의 문턱전압은 약 1.0V, 피모스 트랜지스터(PM1, PM2)의 문턱전압은 약 -1.0V, 저항(R1)은 약 3Tera의 것을 사용하는 것을 특징으로 하는 어드레스 압축회로.