JPH06209252A - Cmos入力段 - Google Patents

Cmos入力段

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JPH06209252A
JPH06209252A JP5261931A JP26193193A JPH06209252A JP H06209252 A JPH06209252 A JP H06209252A JP 5261931 A JP5261931 A JP 5261931A JP 26193193 A JP26193193 A JP 26193193A JP H06209252 A JPH06209252 A JP H06209252A
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JP
Japan
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field effect
terminal
effect transistor
supply voltage
input stage
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JP5261931A
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English (en)
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Diether Sommer
ゾンマー デイーター
Dominique Savignac
サヴイニアク ドミニク
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Siemens AG
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Siemens AG
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    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175Coupling arrangements; Interface arrangements
    • H03K19/0185Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018585Coupling arrangements; Interface arrangements using field effect transistors only programmable
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0021Modifications of threshold
    • H03K19/0027Modifications of threshold in field effect transistor circuits

Abstract

(57)【要約】 【目的】 供給電圧を高めた“バーンイン”モードのと
きにもTTL仕様を守ることが出来るようにする。 【構成】 CMOS入力段を形成する2つの電界効果ト
ランジスタ7、8の少なくとも一方の負荷区間の抵抗を
調整する制御手段9、10を設け、供給電圧の選択され
た電圧値V1又はV2に応じて調整を行う。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、負荷区間が供給電圧端
子と基準電位との間に直列接続された第1導電形の第1
電界効果トランジスタおよび第2導電形の第2電界効果
トランジスタと、両電界効果トランジスタのゲート端子
に接続された入力端子とを備え、駆動時には供給電圧端
子へ供給電圧の第1電圧値またはこの第1電圧値よりも
高い第2電圧値を選択的に印加可能であるような、第1
電圧値または第2電圧値を選択的に有する供給電圧によ
って駆動するCMOS入力段に関する。
【0002】
【従来の技術】CMOS入力段はずっと前から知られて
おり、例えばティーチェおよびシェンク著“半導体回路
技術”(1986年発行、第8版、第211頁以下参
照)に詳細に記載されている。その図9.36にはこの
種の入力段として形成されたCMOSインバータが示さ
れている。このインバータの出力電圧は入力電圧に応じ
て供給電圧VDDに等しいか又はアース電位に等しい。と
いうのは、何時もトランジスタT1、T2の一方が導通
しているからである。
【0003】できるだけ低い故障率を保証するために、
集積回路は製造後に所謂“バーンイン”モードで運転さ
れる。この“バーンイン”モードはシミュレートされた
エージングによって所謂早期故障を出来る限り即時に検
知することを保証する。“バーンイン”モードの際、集
積回路は供給電圧を高めて、例えば8ボルトで駆動され
る。これによりエージング現象が早められ、上述した早
期故障を非常に迅速に検知することが出来る。
【0004】このような駆動モードにおける問題は、供
給電圧が高められると入力段の閾値も高められることで
ある。特に、外部では5V、内部では例えば3.3Vで
駆動されるモジュールにおいては、テストモードで“バ
ーンイン”が行われ、その場合には外部供給電圧を3.
3Vへ減少させるための調整器は切離され、これによっ
て内部供給電圧は外部供給電圧に等しくされる。モジュ
ールがこのようなテストを行うことが出来る場合、モジ
ュールを投入した際に、モジュールがこのテストモード
へ間違って移行しないようにすることは保証されない。
このような場合には、入力段の閾値シフトのために制御
入力端のTTLレベルでは詳述したようにモジュールを
もはや基底状態へもたらすことが出来ない。何故なら
ば、入力端の論理的“ハイ”はもはや検知されないから
である。メモリモジュールの場合、この制御入力端は例
えばRASであり、基底状態は例えば8“RAS−on
ly”サイクルによって調整される。
【0005】
【発明が解決しようとする課題】本発明の課題は、供給
電圧を高めた“バーンイン”モードのときでもTTL仕
様を守ることの出来るCMOS入力段を提供することに
ある。
【0006】
【課題を解決するための手段】上述の課題を解決するた
め、本発明によれば、冒頭で述べた種類のCMOS入力
段において、両電界効果トランジスタの少なくとも一方
の負荷区間の抵抗を調整するための制御手段が設けら
れ、その調整が供給電圧のその都度選択された電圧値に
応じて行われる。
【0007】本発明の構成は請求項2以降に記載されて
いる。
【0008】
【効果】集積回路の入力バッファの切換可能な閾値によ
って、“バーンイン”モードで供給電圧が高められた際
でも、スイッチングトランジスタの閾値を一定に保ち続
けることができる。
【0009】
【実施例】次に本発明の実施例を図面に基づいて詳細に
説明する。
【0010】図1に示された入力段は供給電圧を印加可
能である入力端子1を有している。この入力端子1は2
個のpチャネル形電界効果トランジスタ6、7と1個の
nチャネル形電界効果トランジスタ8との負荷区間の直
列接続を介してアースに接続されている。nチャネル形
電界効果トランジスタ8の負荷区間はアース側に接続さ
れている。pチャネル形電界効果トランジスタ6のゲー
ト端子は入力端子3に接続されている。この入力端子3
にはイネーブル信号を印加することができる。pチャネ
ル形電界効果トランジスタ7のゲート端子とnチャネル
形電界効果トランジスタ8のゲート端子とは互いに接続
されて、入力端子2に接続されている。nチャネル形電
界効果トランジスタ8の負荷区間とpチャネル形電界効
果トランジスタ7の負荷区間との直列接続は1つの中間
接続点を有し、この中間接続点はインバータ12の入力
端に接続されている。このインバータ12の出力端は出
力端子4とpチャネル形電界効果トランジスタ13のゲ
ート端子とに接続されている。このpチャネル形電界効
果トランジスタ13の負荷区間はpチャネル形電界効果
トランジスタ7の負荷区間に並列接続されている。イン
バータ12の入力端とアースとの間にはnチャネル形電
界効果トランジスタ11の負荷区間が接続されている。
このnチャネル形電界効果トランジスタ11のゲート端
子は入力端子3に接続されている。インバータ12の入
力端とアースとの間には同様に2個のnチャネル形電界
効果トランジスタ9、10の負荷区間の直列接続が接続
されている。アース側に位置する電界効果トランジスタ
9のゲート端子は入力端子2に接続されている。電界効
果トランジスタ10のゲート端子は閾値切換信号S用の
入力端子5に接続されている。
【0011】本来のCMOS入力段はトランジスタ7、
8によって形成されている。これらは公知の方法で接続
される。両電界効果トランジスタ6、11および付設の
入力端子3はイネーブル回路として使われ、本発明によ
る装置の機能にとっては重要ではない。インバータ12
および付設の帰還接続された電界効果トランジスタ13
は反転バッファ段を構成し、これによって装置全体が非
反転CMOS入力段に形成される。これらの要素によっ
て、ヒステリシスを調整するための本発明の有利な構成
が得られる。本発明による閾値変更装置は両電界効果ト
ランジスタ9、10から構成される。これらの両電界効
果トランジスタによってスイッチングトランジスタ8の
負荷区間の接触抵抗を変えることが出来る。
【0012】入力端子5へ閾値切換信号Sとして論理的
“0”信号が印加されると、電界効果トランジスタ10
は不導通となり、そして電界効果トランジスタ9はその
後はスイッチング素子としてもはや動作しない。これに
対して、入力端子5へ閾値切換信号Sとして論理的
“1”信号が印加されると、電界効果トランジスタ10
は導通状態になり、これにより電界効果トランジスタ8
の負荷区間と電界効果トランジスタ9の負荷区間とが並
列接続されたようになる。この効果は電界効果トランジ
スタ10を電界効果トランジスタ9よりも十分大きく設
計することによって最大にすることが出来る。つまり、
その場合には上述したスイッチング状態では殆ど電界効
果トランジスタ9だけが有効になる。これによりインバ
ータ12の入力端とアースとの間の有効接触抵抗が引き
下げられる。このような措置を施すことによって入力段
の閾値が変えられる。供給電圧を例えば6ボルトまたは
8ボルトへ高めても、トランジスタの大きさに応じてこ
のような措置を施すことにより、閾値は5ボルトの供給
電圧で駆動する場合に比べて一定に保たれる。
【0013】図2はpチャネル技術の閾値切換器を備え
た本発明によるCMOS入力段の別の実施例を示す。図
1と同一構成要素には同符号が付されている。それゆ
え、入力端子3と両トランジスタ6、11とから構成さ
れた同一のイネーブル回路装置が設けられている。入力
段は同様に入力端子2と両相補形トランジスタ7、8と
で構成されている。さらにインバータ12と帰還接続さ
れたトランジスタ13とから構成された反転ホールド段
が設けられている。最後に出力端子4も図1と同じよう
に接続されている。
【0014】本発明による閾値切換装置はこの実施例に
おいても両トランジスタ14、15によって構成されて
いる。接続端子16を介して閾値切換信号Sを印加する
ことが出来る。pチャネル技術で形成されたスイッチン
グトランジスタ14、15の負荷区間は並列接続されて
いる。電界効果トランジスタ14、15の並列接続され
た負荷区間はpチャネル形電界効果トランジスタ6の負
荷区間とpチャネル形電界効果トランジスタ7の負荷区
間との間に接続されている。pチャネル形電界効果トラ
ンジスタ14のゲート端子は入力端子2に接続され、電
界効果トランジスタ15のゲート端子は接続端子16に
接続されている。
【0015】接続端子16へ閾値切換信号Sとして論理
的“0”信号が印加されると、pチャネル形電界効果ト
ランジスタ15が導通する。これによってpチャネル形
電界効果トランジスタ14の負荷区間はpチャネル形電
界効果トランジスタ15の負荷区間によって短絡され
る。このことは(図1と同様に)pチャネル形電界効果
トランジスタ15をpチャネル形電界効果トランジスタ
14よりも十分大きく設計することによって最適にする
ことが出来る。閾値切換信号Sとして論理的“0”信号
が印加される場合、主としてpチャネル形電界効果トラ
ンジスタ15とpチャネル形電界効果トランジスタ7と
がCMOS入力段の閾値を決定する。それに対して、接
続端子16へ閾値切換信号Sとして論理的“1”信号が
印加されると、pチャネル形電界効果トランジスタ15
が遮断され、そしてpチャネル形電界効果トランジスタ
14の負荷区間がpチャネル形電界効果トランジスタ7
との直列接続によってCMOS入力段のpチャネル部分
の接触抵抗を高め、それにより入力段の閾値を図1に示
された第1の実施例と同様に変える。
【0016】勿論他の回路装置も同様に可能であり、重
要なことは装置が種々異なった供給電圧に対してスイッ
チング段の閾値を変えることである。その際、入力段の
nチャネル形電界効果トランジスタの閾値及び/又はp
チャネル形電界効果トランジスタの閾値を変えることが
出来る。
【0017】図1および図2に示された接続端子5、1
6を介して閾値切換装置を駆動することは、供給電圧が
高められたことを検知しそれに相応して閾値切換装置を
駆動するように設計された例えばコンパレータのような
自動検知装置によって自動的に行うことができる。しか
しながら、この駆動は例えば“バーンイン”モードで接
続端子5または16へ相応する閾値切換信号Sを供給す
ることによって手動でも行うことが出来る。
【0018】メモリモジュールの場合、閾値切換装置
は、所謂“ライト CAS ビフォアRAS=WCB
R”で動作するテストモード駆動用に適する。その場
合、アドレス入力端に種々異なったアドレスを与えられ
ることによって、種々異なったテストモードを設定する
ことが出来る。
【図面の簡単な説明】
【図1】nチャネル技術で切換可能な閾値を有する本発
明によるCMOS入力段の第1の実施例を示す回路図で
ある。
【図2】pチャネル技術で切換可能な閾値を有する本発
明によるCMOS入力段の第2の実施例を示す回路図で
ある。
【符号の説明】
1、2、3 入力端子 4 出力端子 5 入力端子 6、7 pチャネル形電界効果トランジスタ 8 nチャネル形電界効果トランジスタ 9、10、11 nチャネル形電界効果トランジスタ 12 インバータ 13 pチャネル形電界効果トランジスタ 16 接続端子 S 閾値切換信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H03K 17/30 F 9184−5J 19/0948 8321−5J H03K 19/094 B

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 負荷区間が供給電圧端子(1)と基準電
    位との間に直列接続された第1導電形の第1の電界効果
    トランジスタ(7)および第2導電形の第2の電界効果
    トランジスタ(8)と、両電界効果トランジスタ(7、
    8)のゲート端子に接続された入力端子(2)とを備
    え、駆動時には供給電圧端子(1)へ供給電圧の第1の
    電圧値(V1)またはこの第1の電圧値よりも高い第2
    の電圧値(V2)を選択的に印加可能であるような、第
    1の電圧値(V1)または第2の電圧値(V2)を選択
    的に有する供給電圧によって駆動するCMOS入力段に
    おいて、両電界効果トランジスタ(7、8)の少なくと
    も一方の負荷区間の抵抗を調整するための制御手段が設
    けられ、その調整は供給電圧のその都度選択された電圧
    値(V1;V2)に応じて行われることを特徴とするC
    MOS入力段。
  2. 【請求項2】 制御手段は負荷区間が直列接続されて第
    2の電界効果トランジスタ(8)の負荷区間に並列接続
    された第2導電形の2個の別の電界効果トランジスタ
    (9、10)を有し、この2個の別の電界効果トランジ
    スタの内の一方(9)のゲート端子は入力端子(2)に
    接続され、2個の別の電界効果トランジスタの内の他方
    (10)のゲート端子は閾値切換信号(S)の接続端子
    (5)に接続されることを特徴とする請求項1記載のC
    MOS入力段。
  3. 【請求項3】 制御手段は第1導電形の2個の別の電界
    効果トランジスタ(14、15)を有し、その2個の別
    の電界効果トランジスタ(14、15)の負荷区間は並
    列接続されかつ供給電圧側で供給電圧端子(1)と両電
    界効果トランジスタ(7、8)の負荷区間の直列接続と
    の間に接続され、別の電界効果トランジスタの内の一方
    (14)のゲート端子は入力端子(2)に接続され、他
    方(15)のゲート端子は閾値切換信号(S)の接続端
    子(16)に接続されることを特徴とする請求項1記載
    のCMOS入力段。
  4. 【請求項4】 出力電圧側にはインバータ(12)が後
    置接続され、第1の電界効果トランジスタ(7)の負荷
    区間に並列にホールド電界効果トランジスタ(13)の
    負荷区間が接続され、その電界効果トランジスタ(1
    3)のゲート端子はインバータ(12)の出力端に接続
    されることを特徴とする請求項1ないし3の1つに記載
    のCMOS入力段。
JP5261931A 1992-09-29 1993-09-24 Cmos入力段 Withdrawn JPH06209252A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP92116654 1992-09-29
AT92116654.2 1992-09-29

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Publication Number Publication Date
JPH06209252A true JPH06209252A (ja) 1994-07-26

Family

ID=8210075

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5261931A Withdrawn JPH06209252A (ja) 1992-09-29 1993-09-24 Cmos入力段

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US (1) US5444392A (ja)
JP (1) JPH06209252A (ja)
KR (1) KR940008262A (ja)
TW (1) TW235384B (ja)

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