KR20000062507A - 반도체메모리테스트회로 - Google Patents

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Abstract

반도체메모리테스트회로는 P채널 트랜지스터들과 N채널 트랜지스터들이 교대로 직렬연결되어 이루어진 기준측전류경로 및 P채널 트랜지스터들과 N채널 트랜지스터들이 교대로 직렬연결되어 이루어진 출력측전류경로를 포함하는 전류미러회로, 출력측전류경로로부터 유도되어 반도체메모리테스트에 요구되는, 쌍으로된 메모리셀의 전극을 위한 출력신호 및 센스앰프용 밸런스전위출력신호를 구비한다. 전류미러회로는 제 1 출력측전류경로 및 제 2 출력측전류경로, 제 1 출력측전류경로의 출력으로부터 유도되는 센스앰프용 밸런스출력 및 제 2 출력측전류경로의 출력으로부터 유도되는 쌍으로된 메모리셀의 전극용 출력신호를 포함한다.

Description

반도체메모리테스트회로{Semiconductor memory test circuit}
본 발명은 반도체메모리의 테스트회로에 관한 것으로, 보다 상세하게는 DRAM의 에이징메모리셀에 대한 반도체메모리테스트회로에 관한 것이다.
반도체집적회로의 집적도를 높이기 위해, 반도체집적회로의 소형화는 해마다 강조되어왔으며 이러한 경향은 반도체메모리분야에서 더욱 두드러진다. 반도체메모리의 소형화가 강화되면, 게이트들의 크기와 트랜지스터들의 콘택이 감소하고 트랜지스터들간의 상호거리가 또한 줄어들게 되므로, 전압스트레스로 인한 절연층의 파괴가 문제시된다. 이러한 문제가 사용상에 발생되는것을 방지하기 위해, 대비적 차원에서, 실현가능한 잠재된 결점들에 대한 에이징이 제조자측에서 실시되어 왔었다.
반도체메모리의 에이징에 있어서, BT(Bias·Temperature) 테스트가 캐패시티브산화막 및 고전압과 고온의 조건하의 절연막의 효과적인 에이지테스트를 위해 일반적으로 사용되어왔다.
도 11은 종래의 반도체메모리 테스트 회로의 회로도로, 반도체셀에 대한 전압인가가 향상되었다. 반도체메모리테스트회로는 전원전압(Vcc)의 절반인 전압을 쌍으로된 메모리셀의 전극에 인가하기 위한 HVC(Half-Vcc)회로(11) 및 쌍으로된 메모리셀의 전극으로 인가되는 HVC회로(11)의 Half-Vcc에서의 출력신호(제1폴리실리콘:HVC1P) 및 센스앰프로 인가되는 Half-Vcc에서의 출력신호(디지털밸런스전위 :HVCD)를 제어하기 위한 제어회로(12)로 이루어져있다.
반도체메모리테스트회로는 HVC회로의 동작을 중단시키기 위한 입력신호(HVC-Stop), 에이징동작을 실행하기 위한 에이징입력신호(AGING), 동작을 분석하기 위한 분석입력신호(ANA) 및 전원을 교체하기 위한 전원입력신호(Power-on-Trigger)를 포함하는 제어신호를 수신한다.
출력신호(HVC1P)는 DRAM메모리의 쌍으로된 메모리셀의 전극에 인가된다. 출력신호(HVC1P)의 전위는 보통의 동작에서 Vcc/2, 에이징동작에 있어서 Vcc 그리고 불량분석동작 동안에는 그라운드레벨로 유지된다. 도 12는 전원이 턴온되는 시간에 도 11에 도시된 반도체메모리테스트회로의 출력신호(HVC1P, HVCD)의 전위레벨을 보여주는 타이밍챠트이다. 도 12의 상위부분은 테스트결과가 정상적일때 출력신호들을 나타내며, 하위부분은 테스트의 결과가 불량일때 출력신호들을 보여준다. 도 12에 있어서, t = 0일때 전원이 턴온되면, 수 미리초의 짧은 시간동안 출력신호(HVC1P)의 전위는 그라운드레벨에서 Vcc/2로 변환된다. 이 전위는 출력신호(HVCD)의 전위보다 높아야 한다. 정상동작에 있어서, 출력신호(HVC1P)의 전위는 항시 출력신호(HVCD)의 전위보다 높게 유지되며, 불량동작에 있어서 출력신호(HVCD)의 전위는 출력신호(HVC1P)의 전위보다 높게된다.
출력신호(HVCD)는 센스앰프의 밸런스전위입력으로 인가된다. 출력신호(HVCD)의 전위는 정상동작, 에이징동작 및 불량분석동작동안에 Vcc/2 레벨이다. 전원이 턴온되는 순간에, 출력신호(HVCD)의 전위는 수 미리초이내의 전원의 턴온시부터 순간지연시간에 그라운드레벨에서 Vcc/2레벨로 상승하기 시작한다. 실제로, 일부 오프셋(수 미리볼트)이 출력신호(HVC1P) 및/또는 출력신호(HVCD)에 더해진다. 하지만, 본 설명에서는, 그러한 오프셋은 더해지지 않는것으로 한다.
HVC회로에 대한 전력공급을 제어하기 위해, 입력신호(HVC-Stop)는 노드(D)의 전위가 Vcc/2레벨로 형성되거나 또는 노드(D)의 임피던스가 하이가 되도록 노드(D)의 상태를 제어한다.
상술된 에이징동작입력 또는 분석동작입력이 하이레벨로 되었을때, 입력신호(HVC-Stop)는 하이레벨로 되어 에이징동작 또는 불량분석동작을 실시하게 된다. 비록 하이레벨에서 입력신호(AGING) 또는 입력신호(ANA)가 만들어짐으로써 HVC1P 출력 및 HVCD 출력의 작은 손실전류의 측정이 가능하다 할지라도, 두 입력신호(AGING, ANA)가 하이레벨에서 동시에 형성되는 것은 불가능하다.
입력신호(AGING)는 출력신호(HVC1P)를 Vcc와 Vcc/2사이로 교체시킨다. 에이징동작에 있어서, 출력신호(HVC1P)는 하이레벨에서 입력신호(AGING)가 형성됨으로 인해 Vcc레벨로 된다. 정상동작에 있어서, 출력신호(HVC1P)는 로우레벨에서 입력신호(AGING)가 형성됨으로 인해 Vcc/2레벨로 된다. 캐패시터의 전압스트레스는 이러한 에이징동작에 의해 효과적으로 된다.
입력신호(ANA)는 출력신호(HVC1P)의 레벨을 그라운드레벨과 Vcc/2레벨사이로 교체시킨다. 불량분석에 있어서, 출력신호(HVC1P)는 하이레벨에서 입력신호(ANA)가 형성됨으로 인해 그라운드레벨로 되며, 정상동작에 있어서, 출력신호(HVC1P)는 로우레벨에서 입력신호(ANA)가 형성됨으로 인해 Vcc/2로 된다. 이러한 불량동작으로 인해, 캐패시터의 절연파괴가 검출된다.
입력신호(Power-on-Trigger)는 출력신호(HVCD)를 출력신호(HVC1P)의 레벨과 같은 레벨 및 하이임피던스사이로 교체시킨다. 입력신호(Power-on-Trigger)가 하이레벨에서 형성될때, 트랜지스터(Qn7)가 턴온되어, 출력신호(HVCD)는 출력신호(HVC1P)의 레벨과 같은레벨로 된다. 입력신호(Power-on-Trigger)가 로우레벨에서 형성될때, 트랜지스터(Qn7)가 턴오프되어, 출력신호(HVCD)는 하이임피던스가 된다. 출력신호(HVC1P)는 전원이 턴온되는 시간 t0에서 출력신호(HVCD)의 상승률보다 높은 비율로 상승해야한다. 시간 t0 부터 t1 까지의 수 미리초동안에 로우레벨에서 하이레벨로 상승하는 신호들이 다른 회로들로부터 인가되기 때문에, 입력신호(Power-on-Trigger)가 인가되어진다(도 12).
일본특허공개공보 평4-146588이 정상동작과 에이징동작사이에서 출력신호(HVC1P)의 전압레벨 교체에 대한 기술을 공개하고있다. 도 13은 상기 일본특허공개공보 평4-146588에서 공개된 반도체메모리테스트회로의 회로도이다. 공개된 반도체메모리테스트회로는 테스트가 실시될때 제어전압인가를 위한 입력단자(50) 및 쌍으로된 메모리셀의 전극에 접속된 출력단자를 포함하고있다. 입력단자(50)는 인가된 전위를 검출하기 위한 6-단계 다이오드회로(51)을 통하여 노드(NA)에 접속되어 있으며, 인가된 전위를 검출하기 위한 3-단계 다이오드회로(52)를 통하여 노드(NB)에 접속되어 있다. 노드(NA)는 4-단계 노드 풀-다운트랜지스터회로(53)를 통하여 그라운드에 접속되어 있으며, 또한 인버터(55)의 입력에 접속되어 있다. 노드(NB)는 4-단계 노드 풀-다운트랜지스터회로(54)를 통하여 그라운드에 접속되어 있으며, 또한 인버터(57)의 입력에 접속되어 있다. 인버터(55)의 출력은 인버터(56)을 통하여 2-입력 EXOR게이트(58)의 제 1 입력에 접속되어 있으며, 쌍으로된 메모리셀의 전극에 접속된 노드(NC)와 그라운드사이에 접속된 N채널형 MOS 트랜지스터(62)의 게이트에 접속되어 있다. 인버터(57)의 출력은 2-입력 EXOR게이트(58)의 제 2 입력 및 노드(NC)와 1/2 Vcc 제너레이션회로(59)사이에 접속된 N채널형 MOS 트랜지스터(60)의 게이트에 접속되어 있다. 2-입력 EXOR게이트(58)의 출력은 노드(NC) 및 전원(Vcc)사이에 접속된 P채널 MOS 트랜지스터(61)의 게이트에 접속되어 있다.
상기 전압(VIN)은 입력단자(50)에 인가되며, 다이오드회로(51, 52)는 다이오드회로들을 구성하는 N채널 MOS 트랜지스터들의 수에 비례하는 전압으로 순차적으로 전도된다. 이러한 경우, 입력전압(VIN)의 값은, 다이오드회로(51, 52)가 턴온됨으로써, VA 및 VB (VA 〉 VB)이다. 노드 풀-다운 단계들(53, 54)을 구성하는 N채널 MOS 트랜지스터들이 턴온상태이기 때문에, 노드(NA, NB)는 로우레벨로 유지된다.
VB 〉 VIN 인 경우, MOS 트랜지스터들(61, 62)은 턴오프되고 MOS 트랜지스터(60)는 턴온된다. 그러므로, 쌍으로된 메모리셀들의 전극으로의 출력은 Vcc/2레벨이 된다.
VA 〉 VIN 〉 VB 인 경우, MOS 트랜지스터들(60, 62)은 턴오프되고 MOS 트랜지스터(61)는 턴온된다. 그러므로, 쌍으로된 메모리셀들의 전극으로의 출력은 Vcc 레벨이 된다.
VIN 〉 VA 인 경우, MOS 트랜지스터들(60, 61)은 턴오프되고 MOS 트랜지스터(62)는 턴온된다. 그러므로, 쌍으로된 메모리셀들의 전극으로의 출력은 그라운드레벨이 된다.
상술한 바와같이, 출력신호레벨을 입력단자(50)에 인가되는 입력전압(VIN)의 값에 의해 Vcc/2, Vcc 및 그라운드레벨사이로 교체가 가능하다.
일본특허출원공개 평4-146588에 있어서, 전압레벨(Vcc/2)은 노드(NC) 및 1/2 제너레이션회로(59)사이에 접속된 제어트랜지스터(60)에 의해 생성된다. 그러므로, 다음에 설명될 부트(boot)현상이 발생될 수 있다. 더우기, 전원(Vcc) 및 그라운드사이에 접속된 트랜지스터들(61, 62)은 로직회로를 통하여 제어되며, 전원이 턴온될때 불안정한 상태에서 두 트랜지스터(61, 62)가 턴온되어 관통전류가 흐르는 원인이 되는 경우가 생길 수 있다. 부수적으로, 일본특허출원공개 평4-146588에는 제 1 접촉과 게이트사이에 효과적인 전압스트레스를 공급하기 위한 센스앰프로의 출력의 제어에 대한 설명은 없다.
1/2 Vcc레벨 전압 공급용 회로사이에 접속된 제어트랜지스터가 부트현상을 일으키는 이유에 대해서는 도 11을 참조하여 설명하겠다. 쌍으로된 메모리셀들의 전극으로의 출력신호 제어를 위한 트랜지스터(Qn5)의 동작속도는 전원이 턴온될때 지연되며, 여기에는 두가지 이유가 있다. 이유중 하나는 문턱전압의 증가이다. 즉, 트랜지스터(Qn5)의 소스와 드레인사이의 전압이 Vcc/2레벨에 있고, 이로부터 소스와 서브스트레이트(substrate)사이의 전위차가 그라운드전위의 소스를 갖는 트랜지스터의 전위차와 비교하여 크기때문이다. 이러한 소스와 서브스트레이트사이의 큰 전위차로, 트랜지스터의 문턱전압이 하이가 된다. 다른 이유는 트랜지스터(Qn5)의 게이트를 구동시키는 NOR1게이트의 동작에 있어서의 지연이다. 즉, NOR회로는 임의의 길이를 갖는 와이어링을 통해 전력공급 및 신호전송을 수행한다. 그러므로, 와이어링의 길이가 길면, 트랜지스터(Qn5)의 동작이 지연된다. 이러한 경우에, 쌍으로된 메모리셀의 전극들로의 출력전압과 센스앰프로의 출력전압의 상승률이 근접하게 될 가능성이 있다.
그러므로, 본 발명의 목적은 출력신호의 전압레벨을 DRAM 메모리의 쌍으로된 메모리셀들의 전극들 및 센스앰프로 전환함으로써, 부트현상 없이 에이징 및 불량분석의 작동효율을 향상시킬 수 있는 반도체메모리테스트회로를 제공하는데 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체메모리테스트회로의 회로도이다.
도 2는 본 발명의 제 2 실시예에 따른 반도체메모리테스트회로의 회로도이다.
도 3은 도 1에 도시된 반도체메모리테스트회로의 신호의 파형을 나타내는 도면이다.
도 4는 종래의 DRAM 메모리셀의 단면도를 나타내는 도면이다.
도 5는 도 4에 도시된 DRAM 메모리셀의 등가회로를 나타내는 도면이다.
도 6은 센스앰프와 각 DRAM 메모리셀의 접속관계를 나타내는 회로도이다.
도 7은 제 1 콘택과 그로 인한 게이트 사이의 절연파괴를 갖는 DRAM 메모리셀의 단면도를 나타내는 도면이다.
도 8은 도 7에 도시된 DRAM 메모리셀의 등가회로를 나타내는 도면이다.
도 9는 캐패시터와 쌍으로된 메모리셀의 전극사이에 절연파괴를 갖는 DRAM 메모리셀의 단면도를 나타내는 도면이다.
도 10은 도 9에 도시된 DRAM 메모리셀의 등가회로을 나타내는 도면이다.
도 11은 종래의 반도체메모리테스트회로의 회로도이다.
도 12는 도 11에 도시된 반도체메모리테스트회로의 신호의 파형을 나타내는 도면이다.
도 13은 일본특허출원공보 평4-146588에 공개된 반도체메모리테스트회로의 회로도이다.
* 도면의 주요부분에 대한 부호의 설명.
R1, R2 : 저항
Qn1, Qn2, Qn3, Qn31, Qn4, Qn4a, Qn4ac, Qn4b, Qn5, Qn6, Qn6a, Qn6ac,
Qn7, Qn71, Qn72, Qn73 : N채널 트랜지스터
Qp1, Qp11, Qp2, Qp4, Qp4a, Qp4ac, Qp5, Qp6, Qp6a, Qp6ac, Qp6b, Qp6bc,
Qp71 : P채널 트랜지스터
i1, i2, i3, i4 : 인버터게이트 NOR1 : 2입력 NOR 게이트
NOR1c : 3입력 NOR 게이트 11 : HVC회로
12A, 12B : 제어회로 13 : 기준측전류경로
14 : 제 1 출력측전류경로 15 : 제 2 출력측전류경로
16 : 제 1 출력측전류경로 41 : 메모리셀전극
42 : 캐패시터 43 : 디지트라인
44 : 센스앰프 45 : 제 1 콘택
46 : 용량콘택 47 : 게이트
A, B, C, D, E, F, aa, bb, cc : 노드
HVCD, HVC1P : 출력신호
Power-on-Trigger, HVC-Stop, AGING, ANA, ANA2, AGE_con : 입력신호
이와 같은 목적을 달성하기 위한 본 발명의 반도체메모리테스터회로는 P채널 트랜지스터들과 N채널 트랜지스터들이 교대로 직렬연결되어 이루어진 기준측전류경로 및 P채널 트랜지스터들과 N채널 트랜지스터들이 교대로 직렬연결되어 이루어진 출력측전류경로를 포함하는 전류미러회로, 상기 출력측전류경로로부터 유도되어 반도체메모리테스트에 요구되는, 쌍으로된 메모리셀의 전극용 출력신호 및 센스앰프용 밸런스전위출력신호를 구비하며, 상기 전류미러회로는 제 1 출력측전류경로 및 제 2 출력측전류경로를 포함하고, 상기 센스앰프용 밸런스출력은 상기 제 1 출력측전류경로의 출력으로부터 유도되며, 상기 쌍으로된 메모리셀의 전극용 출력신호는 상기 제 2 출력측전류경로의 출력으로부터 유도된다.
이하, 첨부된 도면들을 참조하여 본 발명의 상기 언급되어진 그리고 또 다른 목적, 특성 및 장점들을 설명함으로써 보다 명확하게 이해될 것이다.
본 발명에 대한 설명에 앞서, 테스트되는 반도체메모리에 있어서 불량발생의 원인이 도 4 및 도 5를 참조하여 설명된다.
보통의 DRAM 메모리셀의 단면을 보여주는 도 4는 캐패시터(42), 쌍으로된 메모리셀전극(41), 디지트라인(43), 제1콘택(45), 용량콘택(46) 및 게이트(47)들로 구성되어졌다. 스택형, 플레이너형, 트렌치형 또는 스택트렌치형으로 될 수 있는, 캐패시터(42)는 상부에 형성되어 전기적으로 디지트라인(43)에 접속된다. 쌍으로된 메모리셀전극(41)은 절연막을 통하여 캐패시터(42)상에 형성된다. 제1콘택(45) 및 용량콘택(46)은 하부에 형성되어 전기적으로 디지트라인(43)에 접속된다. 게이트(47)은 절연막을 통하여 디지트라인(43) 하부에 형성된다. 센스앰프(44) 및 쌍으로된 메모리셀전극(41)의 입력에 접속된 디지트라인(43)은 BT 테스트 기간동안 반도체메모리테스트회로의 쌍으로된 메모리셀전극출력(HVC1P)에 전기적으로 접속된다. 각 DRAM 메모리셀의 선택트랜지스터들은 게이트(47), 제 1 콘택(45) 및 용량콘택(46)으로 이루어져 2비트의 정보가 메모리셀에 저장되어질 수 있다. 미도시된 워드라인은 전기적으로 게이트(47)에 접속된다.
도 5는 도 4에 도시된 DRAM 메모리셀의 등가회로를 보여주며 도 6은 도 5에 각 도시된 다수의 DRAM 메모리셀들을 포함하는 DRAM 메모리셀 배열의 회로도이다. 도 6에 있어서, 각각의 DRAM 메모리셀들의 디지트라인(43)은 대응하는 센스앰프(44)의 입력에 접속되었으며 각각의 선택트랜지스터들의 게이트들은 미도시된 워드라인에 접속되었다. 반도체메모리테스트회로의 출력(HVC1P)은 쌍으로된 메모리셀의 전극(41)에 인가되어지고 반도체메모리테스트회로의 출력(HVCD)은 센스앰프(44)의 기준전압입력단자에 인가되어진다. 독출/기록등과 같은 보통의 동작에 있어서, 쌍으로된 메모리셀의 전극(41)은 전원전압(Vcc)의 절반과 동일한 전위에 유지된다. DRAM에 대해서 이러한 전위, 즉 Vcc/2,의 사용목적은 메모리셀의 절연막파괴에 관련된 스트레스를 반감하도록 만들며, 센스앰프의 노이즈여유도를 증가시키고, 전력소모를 감소시키는데 있다. 캐패시터(42)는 디지트라인(43)과 워드라인에 의해 선택된 DRAM 메모리셀의 쌍으로된 메모리셀전극(41)사이의 전위차에 의해 충전 또는 방전되어, 1 또는 0의 정보를 기록한다. 더우기, 센스앰프(44)는 디지트라인(43)과 기준전압입력단자사이의 전위차에 의해 1 또는 0의 정보를 독출한다.
쌍으로된 메모리셀들의 전극(41)에 인가되는, 반도체메모리테스트회로의 출력신호(HVC1P)의 상승률은, 센스앰프에 인가되는, 반도체메모리테스트회로의 출력신호(HVCD)의 상승률보다 낮아, 부트현상이 발생하여, 메모리셀의 용량이 변하게 된다. 즉, 디지트라인(43)의 전위보다 낮은, 쌍으로된 메모리셀에 대한 전극(41)의 전위가 제1기록동작의 시간까지 하이레벨로 증가하지 않게되면, 캐패시터(42)는 충전된다. 이러한 경우에, DRAM메모리셀에 저장된 정보값이 0 이면, 이것은 1로 변하는 경향이 있다. 부트현상의 정도가 심각하지 않으면, 저장된 정보의 의도하지 않은 변화는 그 후의 리플레쉬동작에 의해 회복되어질 수 있다. 그러나, 리플레쉬 동작을 요하는 액세스회수가 사양서상에 정의된 통상의 액세스회수보다 많게된다. 예로써, 1K 리플레쉬소자의 경우, 리플레쉬동작을 위해 순차적으로 1024회의 액세스가 요구된다. 즉, 액세스회수가 사양서상에 정의된 8회의 랜덤액세스보다 1016회 많게된다. 이러한 많은 액세스회수는 에이징효율을 떨어뜨리고, 더 심한경우, DRAM메모리셀을 파손시킨다.
이하, 본 발명에 따른 반도체메모리테스트회로가 첨부된 도면들을 참조하여 설명되어진다. 도 1은 본 발명의 제 1 실시예에 따른 반도체메모리테스트회로의 회로도이다. 반도체메모리테스트회로는 Vcc/2의 전압을 공급하기 위한 HVC회로(11) 및 쌍으로된 메모리셀의 전극에 인가되는 HVC회로(11)의 출력(HVC1P) 및 센스앰프로 인가되는 HVC회로(11)의 출력(HVCD)를 제어하기 위한 제어회로(12A)로 이루어져있다. 반도체메모리테스트회로는, 출력신호(HVC1P)를 공급하기 위한 출력단자 및 출력신호(HVCD)를 공급하기 위한 출력단자에 추가하여 HVC회로의 동작을 정지시키기 위한 신호(HVC-Stop)를 수신하기 위한 입력단자, 에이징동작을 실행하기 위한 입력신호(AGING)를 수신하기 위한 입력단자, 분석동작을 실행하기 위한 입력신호(ANA)를 수신하기 위한 입력단자 및 전원을 턴온시키기 위한 입력신호(Power-on-Trigger)를 수신하기 위한 입력단자를 포함한다.
본 실시예의 반도체메모리테스트회로에 있어서, Vcc/2의 전압은, N채널 트랜지스터(Qn5)가 아닌, 전류미러회로의 제 2 출력측전류경로(15)를 통하여 쌍으로된 메모리셀의 전극(41)에 인가된다. 본 설명에서, 입력신호(Power-on-Trigger)의 레벨이 로우레벨에서 하이레벨로 변하더라도, 특별히 언급되지 않는 입력신호들은 전원이 턴온된 후 시간 t1에서 로우레벨상태에 있다.
HVC회로(11)는 N채널 트랜지스터들 및 P채널 트랜지스터들로 구성된 2단계 전류미러회로의 구성을 취한다. 전류미러회로의 기준측전류경로는 저항(R1), P채널 트랜지스터(Qp11), N채널 트랜지스터(Qn1), P채널 트랜지스터(Qp2), N채널 트랜지스터(Qn31) 및 저항(R2)로 구성되어 있으며, 이들은 전원(Vcc)과 그라운드(GND)사이에 순서대로 직렬연결되어 있다. 전류미러회로의 제 1 출력측전류경로(14)는 N채널 트랜지스터(Qn3) 및 P채널 트랜지스터(Qp6)로 구성되어 있으며, 이들은 전원(Vcc)과 그라운드사이에 직렬연결되어 있다. 기준측전류경로(13)의 N채널 트랜지스터(Qn1)의 게이트와 제 1 출력측전류경로(14)의 N채널 트랜지스터(Qn3)의 게이트를 접속시키는 노드(A)는 트랜지스터(Qn1)의 드레인 및 N채널 트랜지스터(Qn2)를 통하여 그라운드에 접속되어 있다.
기준측전류경로(13)의 P채널 트랜지스터(Qp2)의 게이트를 제 1 출력측전류경로(14)의 P채널 트랜지스터(Qp6)의 게이트에 접속시키는 노드(C)는 트랜지스터(Qp2)의 드레인 및 P채널 트랜지스터(Qp5)를 통하여 전원(Vcc)에 접속되어 있다. 기준측전류경로(13)의 N채널 트랜지스터(Qn1)의 소스를 P채널 트랜지스터(Qp2)의 소스에 접속시키는 노드(B)는 P채널 트랜지스터(Qp4)를 통하여 전원(Vcc)에 접속되어 있다. 기준측전류경로(13)의 P채널 트랜지스터(Qp11) 및 N채널 트랜지스터(Qn31)의 게이트는 제 1 출력측전류경로(14)의 N채널 트랜지스터(Qn3) 및 P채널 트랜지스터(Qp6)의 소스에 함께 접속되어 있는 노드(D)에 접속되어있다.
신호(HVC-Stop)는 N채널 트랜지스터(Qn2)의 게이트 및 인버터(i1)의 입력에 인가된다. 인버터(i1)의 출력은 P채널 트랜지스터(Qp4) 및 P채널 트랜지스터(Qp5)의 게이트로 인가된다.
기준측전류경로(13) 및 제 1 출력측전류경로(14)를 통하여 흐르는 전류는 각각 일정하다. 그러나, 제 1 출력측전류경로(14)를 통하여 흐르는 일정한 전류가 기준측전류경로(13)을 통하여 흐르는 일정한 전류보다 크기 때문에, 전류미러회로를 구성하는 각 트랜지스터들의 크기는 다르다. 전류미러회로의 기준측전류경로(13)는, 전류미러회로의 기준측전류경로(13)의 트랜지스터(Qp11, Qn31)의 드레인과 소스사이의 전압을 변화시킴으로써 노드(D)의 전위를 Vcc/2로 유지하며, 노드(A, C)로 전압을 공급함으로써 출력측 전류경류(14)의 트랜지스터를 구동한다. 제 1 출력측전류경로(14)는 센스앰프에 Vcc/2 레벨로 전압을 공급한다.
기준측전류경로(13)에 있어서, 저항(R1, R2)의 저항값이 트랜지스터(Qp11, Qn1, Qp2, Qn31)의 온저항보다 크기 때문에, 노드(D)의 전압레벨은 저항(R2)의 저항값에 대한 저항(R1)의 저항값의 비로 결정된다. 저항(R1, R2)의 저항값은 전류미러회로를 구성하는 각 트랜지스터들의 전기적 특성의 변동을 보정하고 이로부터 소스와 드레인사이의 문턱전압(Vt)를 유지할 수 있도록 설정된다.
신호(HVC-Stop)가 로우레벨일때, 트랜지스터(Qn2, Qp4, Qp5)가 턴오프되어, 전류미러회로의 기준측전류경로(13) 및 제 1 출력측전류경로(14)가 동작된다.
신호(HVC-Stop)이 하이레벨일때, 트랜지스터(Qn2, Qp4, Qp5)가 턴온되어, 노드(A, C)는 각각 그라운드레벨과 Vcc레벨로 정해진다. 그러므로, 전류미러회로의 기준측전류경로(13) 및 제 1 출력측전류경로(14)가 트랜지스터들의 기능을 중지시킴으로써, 노드(D)의 임피던스는 하이가 된다. 트랜지스터들의 게이트를 노드(A, C)에 접속시키도록 구성된 전류미러회로의 제 2 출력측전류경로(15)는 제 1 출력측전류경로(14)의 방식과 같은 방식으로 기준측전류경로와 관련하여 동작한다.
제어회로(12A)는 스위칭회로 및 전류미러회로의 제 2 출력측전류경로(15)로 구성되어 있다. 제 2 출력측전류경로(15)는 P채널 트랜지스터(Qp4a), N채널 트랜지스터(Qn4b), P채널 트랜지스터(Qp6b) 및 N채널 트랜지스터(Qn6a)의 직렬연결로 이루어져 있으며, 이러한 직렬연결은 전원(Vcc)과 그라운드(GND)사이를 접속한다. 제 2 출력측전류경로(15)의 N채널 트랜지스터(Qn4b)의 게이트는 노드(A)에 접속되고, P채널 트랜지스터(Qp6b)의 게이트는 노드(C)에 접속된다. 트랜지스터(Qn4b, Qp6b)의 소스들이 접속되어 있는, 노드(F)는 쌍으로된 메모리셀의 전극, N채널 트랜지스터(Qn5)를 통하여 노드(D), P채널 트랜지스터(Qp6a)를 통하여 전원(Vcc) 및 N채널 트랜지스터(Qn4a)를 통하여 그라운드(GND)에 접속된다.
분석동작입력신호(ANA)는 2-입력 NOR게이트(NOR1)의 제1입력, P채널 트랜지스터(Qp4a)의 게이트 및 N채널 트랜지스터(Qn4a)의 게이트에 인가된다. 2-입력 NOR게이트(NOR1)의 출력은 N채널 트랜지스터(Qn5)의 게이트에 인가된다.
입력신호(ANGING)는 인버터(i2)의 입력 및 2-입력 NOR게이트(NOR1)의 제 2 입력에 인가된다. 인버터(i2)의 출력은 N채널 트랜지스터(Qn6a)의 게이트 및 P채널 트랜지스터(Qp6a)의 게이트에 인가된다.
입력신호(Power-on-Trigger)는 N채널 트랜지스터(Qn7)의 게이트에 인가되며, 출력신호(HVCD)는 N채널 트랜지스터(Qn7)를 통하여 노드(D)로 인가된다.
입력신호(ANA) 및 입력신호(AGING)가 로우레벨일때, 트랜지스터(Qp4a, Qn6a, Qn5)는 턴온되고 트랜지스터(Qp6a, Qn4a)는 턴오프된다. 그러므로, 제 2 출력측전류경로(15)가 동작하여, 출력신호(HVC1P)는 Vcc/2 레벨이 된다.
입력신호(ANA)가 하이레벨일때, 트랜지스터(Qn4a)는 턴온되고, 트랜지스터(Qp4a, Qn5)는 턴오프된다. 그러므로, 제 2 출력측전류경로(15)의 기능이 정지되어 출력신호(HVC1P)는 그라운드레벨이 된다.
입력신호(AGING)가 하이레벨일때, 트랜지스터(Qp6a)는 턴온되고 트랜지스터(Qn6a, Qn5)는 턴오프된다. 그러므로, 제 2 출력측전류경로(15)의 기능이 정지되어 출력신호(HVC1P)는 Vcc레벨이 된다.
입력신호(Power-on-Trigger)가 로우레벨일때, 트랜지스터(Qn7)이 턴오프되어, 출력신호(HVCD)는 하이임피던스가 된다. 입력신호(Power-on-Trigger)가 하이레벨일때, 트랜지스터(Qn7)이 턴온되어, 출력신호(HVCD)는 노드(D)의 전위인 Vcc/2레벨이 된다.
에이징동안, 전압스트레스가 DRAM메모리셀의 캐패시터(42)에 대해 효과적인 이유는 도 9 및 도 10을 참조하여 설명되며, 여기에서 도 9는 DRAM메모리셀의 단면도로, 도 4에 도시된 DRAM메모리셀의 캐패시터의 절연이 파괴되는 상태를 보여주고 도 10은 도 9에 도시된 DRAM메모리셀의 등가회로이다. 이러한 경우에 있어서, DRAM메모리는 1K 리플레쉬소자이며 데이터 보지기간동안 캐패시터로부터의 리크전압(α)은 0.2V 정도로 된다.
DRAM메모리셀은 정상동작동안에 리플레쉬에 의해 1024회마다 1회의 빈도로 활성화된다. DRAM메모리셀의 활성화에 의해, 쌍으로된 메모리셀의 전극(41)과 디지트라인(43)사이의 전위차가 캐패시터(42)에 가해진다. 활성화단계동안의 전위차는 리크전압(α)에 의한 비활성화단계동안의 전위차와 다르다. 정상동작동안 캐패시터의 최대 전위차는 Vcc/2이다.
디지트라인이 에이징기간동안 그라운드전위로 보지될때, 에이징기간동안 캐패시터(42)의 최대 전위차는 정상동작동안과 같은 이유로 Vcc가 되며 캐패시터(42)에 대한 전압스트레스는 보다 효과적이된다.
DRAM 메모리의 파괴는 절연막, 반도체 및/또는 금속의 위스커(whisker)이상 성장, 접촉저항막의 두께 감소, 콘택의 일탈 및/또는 용량막의 불균질등의 파괴로 인해 발생할 수 있다. 파괴원인의 조사를 용이하게 하기위해, 에이징 및 불량분석의 효율을 향상시키는 것이 필수적이다.
상기 제 1 실시예에 따르면, 전류미러회로의 제 2 출력측전류경로(15)는 단지 출력신호(HVC1P)의 전위가 노드(D)에 인가됨으로 인해 쌍으로된 메모리셀의 전극에 전압 Vcc/2를 공급하기 때문에, N채널 트랜지스터(Qn5)의 동작지연의 영향를 받지않는다. 그러므로, 전압 공급에 대한 동작이 신속하고 확실해져, 전원이 접속되는 순간에 부트현상이 발생되는 것을 방지할 수 있다.
도 2는 본 발명의 제 2 실시예에 따른 반도체메모리테스트회로의 회로도이다. 본 실시예의 반도체메모리테스트회로는, 제 1 실시예의 HVC회로(11)와 동일한 HVC회로(11)와 제어회로(12B)로 구성된다. 제어회로(12B)는, 제 1 실시예의 제 2 출력측전류경로(15)와 같은 제 2 출력측전류경로(15)에 부가하여, 전류미러회로의 제 3 출력측전류경로(16)를 더 포함하고, 콘택의 에이징동작용 입력신호(AGE-con) 및 콘택분석용 입력신호(ANA2)가 제공되었다는 점에서 제 1 실시예의 제어회로(12A)와 다르다. 전류미러회로의 제 3 출력측전류경로(16)는 P채널 트랜지스터(Qp6ac)를 통하여 입력신호(HVCD)로 전압 Vcc/2를 공급한다. 달리 특정화되지 않은 다른 입력들은 로우레벨로 한다.
제어회로(12B)는 스위칭회로, 전류미러회로의 제 2 출력측전류경로(15) 및 전류미러회로의 제 3 출력측전류경로(16)로 이루어져 있다. 이하, 제 1 실시예의 스위칭회로와 다른, 스위칭회로 및 새롭게 부가된 제 3 출력측전류경로(16)를 설명한다.
제 3 출력측전류경로(16)는 P채널 트랜지스터(Qp4ac), N채널 트랜지스터(Qn4ac), P채널 트랜지스터(Qp6bc) 및 N채널 트랜지스터(Qn6ac)로 이루어져, 직렬로 연결되어져 있으며 전원(Vcc) 및 그라운드전위사이에 접속되어졌다. 노드(aa)에 접속된, 제 3 출력측전류경로(16)의 N채널 트랜지스터(Qn4ac)의 게이트는 N채널 트랜지스터(Qn72)를 통하여 노드(A) 및 N채널 트랜지스터(Qn73)을 통하여 그라운드에 접속되어있다. 노드(cc)에 접속된, 제 3 출력측전류경로(16)의 P채널 트랜지스터(Qp6bc)의 게이트는 N채널 트랜지스터(Qn71)를 통하여 노드(C) 및 P채널 트랜지스터(Qp71)를 통하여 전원(Vcc)에 접속되어있다. 트랜지스터(Qn4ac, Qp6bc)의 소스에 접속된 노드(G)는 출력(HVCD), N채널 트랜지스터(Qn7)을 통하여 노드(D), P채널 트랜지스터(Qp6ac)를 통하여 전원(Vcc) 및 N채널 트랜지스터(Qn4ac)를 통하여 그라운드에 접속되었다.
노드(A 또는 C)가 노드(aa 또는 cc)에 접속될때 동작하는, 전류미러회로의 제 3 출력측전류경로(16)는 기준측전류경로(13)의 동작에 대응하는 제 1 출력측전류경로(14)와 같은 방법으로 동작한다.
입력신호(ANA2)는 3-입력 NOR게이트(NOR1c)의 제 1 입력, P채널 트랜지스터(Qp4ac)의 게이트 및 N채널 트랜지스터(Qn4ac)의 게이트로 인가된다.
입력신호(AGE-con)는 3-입력 NOR게이트(NOR1c)의 제 2 입력 및 인버터(i4)의 입력에 인가된다. 인버터(i4)의 출력은 N채널 트랜지스터(Qn6ac) 및 P채널 트랜지스터(Qp6ac)의 게이트에 접속되었다. 3-입력 NOR게이트(NOR1c)의 출력은 N채널 트랜지스터(Qn7)의 게이트에 접속되었다.
입력신호(Power-on-Trigger)는 트랜지스터(Qn71), 트랜지스터(Qn72)의 게이트, 트랜지스터(Qp71)의 게이트 및 인버터(i3)의 입력에 인가된다. 인버터(i3)의 출력은 트랜지스터(Qn73)의 게이트 및 3-입력 NOR게이트(NOR1c)의 제 3 입력에 인가된다.
입력신호(ANA2, AGE-con)가 로우레벨일때, 트랜지스터(Qp4ac, Qn6ac, Qn7)는 턴온되고 트랜지스터(Qp6ac, Qn4ac)는 턴오프된다. 그러므로, 제 3 출력측전류경로(16)가 동작하고 출력신호(HVCD)는 Vcc/2가 된다.
입력신호(ANA2, AGE-con)가 하이레벨일때, 트랜지스터(Qp4ac)는 턴온되고 트랜지스터(Qp4ac, Qn7)는 턴오프된다. 그러므로, 제 3 출력측 전류경로(16)의 기능이 중지되어, 출력신호(HVCD)는 Vcc가 된다.
입력신호(Power-on-Trigger)가 로우레벨일때, 트랜지스터(Qn72, Qn71)는 턴오프되고 트랜지스터(Qn73, Qp71)는 ON된다. 그러므로, 노드(aa)는 그라운드레벨로 정해지고 노드(cc)는 Vcc로 정해져, 제 3 출력측전류경로(16)의 기능이 정지되고 출력신호(HVCD)는 하이임피던스가 된다.
입력신호(Power-on-Trigger)가 하이레벨일때, 트랜지스터(Qn72, Qn71)는 턴온 되고 트랜지스터(Qn73, Qp71)는 턴오프된다. 그러므로, 제 3 출력측전류경로(16)가 동작하고 출력신호(HVCD)는 Vcc/2가 된다.
입력신호(ANA2)의 목적은 출력신호(HVCD)의 레벨을 그라운드전위와 Vcc/2사이로 전환하는 것이다. 즉, 입력신호(ANA2)는 불량동작동안에 하이레벨로 되어 출력신호(HVCD)를 그라운드레벨로 설정하고 정상동작동안에 로우레벨로 되어 출력신호(HVCD)를 Vcc/2로 설정한다. 불량분석은 게이트와 제 1 콘택사이의 절연파괴를 대상으로 실시된다.
입력신호(AGE-con)은 출력신호(HVCD)를 Vcc레벨과 Vcc/2레벨사이로 전환한다. 즉, 입력신호(AGE-con)는 에이징동안에 하이레벨로 되어 출력신호(HVCD)를 Vcc레벨로 설정하고 정상동작동안에 로우레벨로 되어 출력신호(HVCD)를 Vcc/2로 설정한다. 출력신호(HVCD)의 전위는 센스앰프를 통하여 디지트라인으로 인가된다. 워드라인에 접속된 게이트의 전위는 활성때에는 Vcc + 2Vt이고 비활성때에는 그라운드전위이다. 1K 리플레쉬소자의 DRAM 메로리의 경우, 비활성때의 동작회수는 활성때의 한 동작 마다 1023회이다. 비활성때의 최대 전위차는 Vcc가 되기때문에, 디지트라인에 접속된 제 1 콘택과 게이트사이의 전압스트레스는 효과적이 된다.
이하, 제 1 콘택과 게이트사이의 절연파괴에 대한 불량분석을 설명한다. 우선, 입력신호(AGE-con)가 하이레벨이 되어 전압스트레스가 효과적으로 되는 에이징이 제 1 콘택과 게이트에 대하여 실시된다. 다음에, DRAM 메모리셀에 1 또는 0이 기록된다. 더우기, 입력신호(ANA2)가 하이레벨이 되어 디지트라인을 Vcc/2에서 그라운드레벨로 전환시키며 DRAM 메모리셀이 독출된다. 만약 독출된 값이 기록된 값과 다르면, 제 1 콘택과 게이트사이에 절연파괴가 있는것으로 판단되어진다.
본 실시예에 따른 반도체메모리테스트회로에 있어서, 제 1 콘택과 게이트사이 또는 캐패시터들 사이의 에이징 및 불량분석중 하나를 효율적으로 선택할 수 있다.
비록 본 발명의 특정실시예를 참조하여 설명하였지만, 이러한 설명은 당업자에게는 본 발명의 사상 및 범위내에서 다양한 변경 및 수정이 가능하다는 것은 분명하다.
상술된 바와같이, 본 발명의 반도체메모리테스트회로에 따르면, 부트현상없이 테스트되는 반도체메모리에 대해 에이징 및 불량분석중 하나를 효율적으로 선택할 수 있으므로, 작업효율이 향상된다.

Claims (8)

  1. P채널 트랜지스터들과 N채널 트랜지스터들이 교대로 직렬연결되어 이루어진 기준측전류경로 및 P채널 트랜지스터들과 N채널 트랜지스터들이 교대로 직렬연결되어 이루어진 출력측전류경로를 포함하는 전류미러회로; 와
    상기 출력측전류경로로부터 유도되어 반도체메모리테스트을 위해 요구되는, 쌍으로된 메모리셀의 전극용 출력신호; 및
    센스앰프를 위한 밸런스전위출력신호를 구비하는 반도체메모리테스트회로에 있어서,
    상기 전류미러회로는 제 1 출력측전류경로 및 제 2 출력측전류경로를 포함하고;
    상기 센스앰프용 밸런스출력은 상기 제 1 출력측전류경로의 출력으로부터 유도되며;
    상기 쌍으로된 메모리셀의 전극용 출력신호는 상기 제 2 출력측전류경로의 출력으로부터 유도되는 것을 특징으로하는 반도체메모리테스트회로.
  2. 제 1 항에 있어서, 상기 제 1 출력측전류경로의 출력은 스위칭 트랜지스터를 통하여 상기 제 2 출력측전류경로의 상기 출력에 접속되는 것을 특징으로하는 반도체메모리테스트회로.
  3. 제 1 또는 제 2 항에 있어서, 상기 쌍으로된 메모리셀의 전극에 대한 출력신호는 전원전압의 절반, 전원전압 및 그라운드전위중 어느 하나로 설정되는 것을 특징으로하는 반도체메모리테스트회로.
  4. 제 1항 내지 제 3 항중 어느 하나의 항에 있어서, 상기 센스앰프에 대한 밸런스출력신호는 전원전압의 절반, 전원전압 및 그라운드전위중 어느 하나로 설정되는 것을 특징으로하는 반도체메모리테스트회로.
  5. 반도체메모리테스트회로에 있어서,
    제 1 전원단자와 제 1 노드사이에 제공된 제 1 N채널 트랜지스터, 상기 제 1 전원단자와 제 2 노드사이에 제공된 제 2 N채널 트랜지스터 및 상기 제 1 전원단자와 상기 제 1, 제 2 및 제 3 N채널 트랜지스터들의 게이트들과 공통으로 접속된 제 3 노드사이에 제공된 제 3 N채널 트랜지스터를 포함하는 제 1 전류미러회로;와
    제 2 전원단자와 상기 제 1 노드사이에 제공된 제 1 P채널 트랜지스터, 상기 제 2 전원단자와 상기 제 2 노드사이에 제공된 제 2 P채널 트랜지스터 및 상기 제 2 전원단자와 상기 상기 제 1, 제 2 및 제 3 P채널 트랜지스터들의 게이트들과 공통으로 접속된 제 3 노드사이에 제공된 제 3 P채널 트랜지스터를 포함하는 제 2 전류미러회로;와
    상기 제 2 노드에 접속된 센스앰프에 대한 밸런스전위출력단자; 그리고
    상기 제 3 노드에 접속된 쌍으로된 메모리셀의 전극에 대한 출력단자로 구성된것을 특징으로하는 반도체메모리테스트회로.
  6. 제 5 항에 있어서, 상기 제 1 N채널 트랜지스터와 상기 제 1 노드사이에 제공된, 제 4 P채널 트랜지스터 및 제 1 저항의 직렬연결; 및
    상기 제 1 P채널 트랜지스터와 상기 제 1 노드사이에 제공된, 제 4 N채널 트랜지스터 및 제 2 저항의 직렬연결을 더 포함하며:
    공통으로 접속된 상기 제 1 N채널 트랜지스터의 드레인과 상기 게이트, 공통으로 접속된 상기 제 1 N채널 트랜지스터의 드레인과 상기 게이트 및 제 4 N채널 트랜지스터와 상기 제 4 P채널 트랜지스터의 게이트들이 상기 제 2 노드에 접속된 것을 특징으로하는 반도체메모리테스트회로.
  7. 제 6 항에 있어서, 상기 제 2 노드와 상기 제 3 노드사이에 제공되며, 제어신호에 의해 턴온되는 스위치수단을 더 포함하는 것을 특징으로하는 반도체메모리테스트회로.
  8. 제 6 항에 있어서, 상기 제 1 전원단자와 제 3 노드사이에 제공된 제 5 P채널 트랜지터; 와
    상기 제 2 전원단자와 상기 제 3 노드사이에 제공된 제 5 N채널 트랜지스터; 그리고
    상기 제 5 P채널 트랜지스터의 게이트로 인가되는 제 1 제어신호 및 상기 제 5 N채널 트랜지스터의 게이트로 인가되는 제 2 제어신호의 발생을 위한 제어신호발생수단을 더 포함하는 것을 특징으로하는 반도체메모리테스트회로.
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