KR102260043B1 - 반도체 기억 장치의 시험 장치 및 시험 방법 - Google Patents

반도체 기억 장치의 시험 장치 및 시험 방법 Download PDF

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Abstract

[과제] 메모리 셀을 구성하는 개개의 트랜지스터의 특성을 측정할 수 있는 시험 장치를 제공한다.
[해결 수단] SRAM을 시험하는 시험 장치는, SRAM의 워드라인 선택 회로 및 비트라인 선택 회로에 의해 선택된 메모리 셀의 일방의 비트라인에 저항(R)을 접속하고, 메모리 셀의 선택된 트랜지스터와 저항(R)이 소스 팔로우 회로(300)를 구성하도록, 메모리 셀의 각 부에 전압을 인가하고, 소스 팔로우 회로(300)를 구성하는 트랜지스터의 게이트에 입력 전압(Vin)을 인가하고, 소스 팔로우 회로를 구성하는 트랜지스터의 소스로부터 출력되는 출력 전압(Vout)을 입력한다.

Description

반도체 기억 장치의 시험 장치 및 시험 방법{TEST DEVICE AND TEST METHOD FOR SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 반도체 기억 장치의 시험에 관한 것으로, 특히 스태틱 랜덤 접근 메모리(SRAM)의 시험에 관한 것이다.
SRAM은, 랜덤하게 읽기 쓰기가 가능한 고속 메모리로서 캐시 메모리 등에 넓게 이용되고 있다. SRAM의 메모리 셀은, 일반적으로, 한 쌍의 액세스용 트랜지스터와 크로스 커플링된 한 쌍의 CMOS 인버터로 구성된다. SRAM의 시험 방법으로서, 예를 들면, SRAM에 테스트 패턴을 기입(書入,write)하고, 그로부터 테스트 패턴을 올바르게 독출할 수 있었는지 여부를 판정하는 것이 있다. 또한, 테스트 패턴에 의한 수법에서는, 메모리 셀을 구성하는 트랜지스터의 고장을 검출할 수 없다. 이 때문에, 특허문헌 1의 시험 방법은, 메모리 셀에 접속된 한 쌍의 비트라인을 디스차지(discharge)하고, 다음으로, 일방(一方)의 비트라인을 설치 전압으로 설정하고, 타방(他方)의 비트라인을 플로팅 상태로 하고, 다음으로, 워드라인(word-line)을 설치 전압 보다 높은 전압으로 설정함으로써, PMOS 부하 트랜지스터의 미소한 결함을 검출하는 것을 가능하게 하고 있다.
[특허문헌 1] 일본 특허공개 2011-181142호 공보
양호한 제조 프로세스에 의해 SRAM의 제품 수율을 개선시키기 위해, 방대한 수의 트랜지스터 특성의 통계적인 데이터를 측정하는 것이 요구되고 있다. 그렇지만, SRAM의 메모리 셀은, CMOS 인버터가 크로스 커플링된 래치 회로를 포함하고, 래치 회로의 출력은, 전원 전압 레벨 또는 GND 레벨의 어느 하나로 풀스윙(full-swing)되기 때문에, 메모리 셀의 트랜지스터의 특성을 나타내는 아날로그 출력을 얻을 수 없다고 하는 과제가 있다.
본 발명은, 이러한 종래의 과제를 해결하는 것으로, 메모리 셀을 구성하는 개개의 트랜지스터의 특성을 측정할 수 있는 시험 장치 및 시험 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 시험 장치는, 복수의 메모리 셀을 가지고, 하나의 메모리 셀이 CMOS 타입의 래치 회로와 한 쌍의 N형의 액세스용 트랜지스터를 포함하고, 한 쌍의 액세스용 트랜지스터의 각 게이트가 워드라인에 접속되고, 일방의 각 단자가 한 쌍의 비트라인(bit-line)에 각각 접속되고, 타방의 각 단자가 래치 회로의 제1 및 제2 접속 노드에 각각 접속되는 메모리 셀 어레이와, 행 어드레스에 근거해 워드라인을 선택하는 워드라인 선택 회로와, 열 어드레스에 근거해 한 쌍의 비트라인을 선택하는 비트라인 선택 회로를 갖춘 반도체 기억 장치를 시험하는 것으로서, 상기 워드라인 선택 회로 및 상기 비트라인 선택 회로에 의해 선택된 메모리 셀의 일방의 비트라인에 저항을 접속하는 접속 수단과, 상기 선택된 메모리 셀의 선택된 트랜지스터와 상기 저항이 소스 팔로우 회로(source follower circuit)를 구성하도록, 선택된 워드라인, 상기 저항, 상기 래치 회로의 P형 트랜지스터의 S/D측의 제1 단자 및 제1 기판 단자, 및 N형 트랜지스터의 S/D측의 제2 단자 및 제2 기판 단자에 각각 전압을 인가하는 인가 수단과, 상기 소스 팔로우 회로를 구성하는 트랜지스터의 게이트에 입력 전압을 인가하는 입력 전압 인가 수단과, 상기 소스 팔로우 회로를 구성하는 트랜지스터의 소스로부터 출력되는 출력 전압을 입력하는 출력 전압 입력 수단을 가진다.
어느 실시 양태에서는, 상기 선택된 트랜지스터가 상기 래치 회로의 P형 트랜지스터일 때, 상기 인가 수단은, 선택된 워드라인에 전원 전압 보다 높은 전압을 인가하고, 상기 저항에 접속된 일방의 비트라인에 전원 전압을 인가하고, 제1 단자에 GND 전압을 인가하고, 제2 단자에 상기 입력 전압을 인가하고, 제1 기판 단자에 전원 전압을 인가하고, 제2 기판 단자에 GND 전압을 인가한다. 어느 실시 양태에서는, 상기 선택된 트랜지스터가 상기 래치 회로의 N형 트랜지스터일 때, 상기 인가 수단은, 워드라인에 전원 전압 보다 높은 전압을 인가하고, 상기 저항에 GND 전압을 인가하고, 제1 단자에 상기 입력 전압을 인가하고, 제2 단자에 전원 전압을 인가하고, 제1 기판 단자에 전원 전압을 인가하고, 제2 기판 단자에 GND 전압을 인가한다. 어느 실시 양태에서는, 상기 선택된 트랜지스터가 액세스용 트랜지스터일 때, 상기 인가 수단은, 상기 저항에 GND 전압을 인가하고, 타방의 비트라인, 제1 단자, 제2 단자 및 제1 기판 단자에 전원 전압을 인가하고, 제2 기판 단자에 GND 전압을 인가한다. 어느 실시 양태에서는, 상기 입력 전압은, GND 전압과 전원 전압의 사이에서 변화하는 전압이다. 어느 실시 양태에서는, 시험 장치는, 메모리 셀을 선택하기 위한 행 어드레스 및 열 어드레스를 상기 워드라인 선택 회로 및 상기 비트라인 선택 회로에 공급하는 수단을 더 포함한다.
본 발명에 따른 시험 방법은, 복수의 메모리 셀을 포함하고, 하나의 메모리 셀이 CMOS 타입의 래치 회로와 한 쌍의 N형의 액세스용 트랜지스터를 포함하고, 한 쌍의 액세스용 트랜지스터의 각 게이트가 워드라인에 접속되고, 일방의 각 단자가 한 쌍의 비트라인에 각각 접속되고, 타방의 각 단자가 래치 회로의 제1 및 제2 접속 노드에 각각 접속되는 메모리 셀 어레이와, 행 어드레스에 근거해 워드라인을 선택하는 워드라인 선택 회로와, 열 어드레스에 근거해 한 쌍의 비트라인을 선택하는 비트라인 선택 회로를 갖춘 반도체 기억 장치의 시험 방법에 있어서, 상기 워드라인 선택 회로 및 상기 비트라인 선택 회로에 의해 메모리 셀을 선택하는 단계와, 선택된 메모리 셀의 일방의 비트라인에 저항을 접속하는 단계와, 상기 선택된 메모리 셀의 선택된 트랜지스터와 상기 저항이 소스 팔로우 회로를 구성하도록, 선택된 워드라인, 상기 저항, 상기 래치 회로의 P형 트랜지스터의 S/D측의 제1 단자 및 제1 기판 단자, 및 N형 트랜지스터의 S/D측의 제2 단자 및 제2 기판 단자에 각각 전압을 인가하는 단계와, 상기 소스 팔로우 회로를 구성하는 트랜지스터의 게이트에 입력 전압을 인가하는 단계와, 상기 소스 팔로우 회로를 구성하는 트랜지스터의 소스로부터 출력되는 출력 전압을 입력하는 단계를 가진다.
어느 실시 양태에서는, 시험 방법은, 메모리 셀을 선택하기 위해, 상기 워드라인 선택 회로 및 상기 비트라인 선택 회로에 행 어드레스 및 열 어드레스를 공급하는 단계를 더 포함한다.
본 발명에 의하면, 메모리 셀을 구성하는 개개의 트랜지스터를 시험할 수 있다.
[도 1] 본 발명의 실시예에 따른 SRAM의 시험 장치의 구성 예를 설명하는 도면이다.
[도 2] 본 발명의 실시예에 따른 SRAM의 시험 방법을 설명하는 도면이다.
[도 3] 도 3(A)는, 본 실시예의 SRAM의 메모리 셀의 구성을 도시한 도면이며, 도 3(B)는, 종래의 SRAM의 메모리 셀의 구성을 도시한 도면이다.
[도 4] 본 발명의 실시예에 따른 시험 장치의 기능적인 구성을 도시한 블록도이다.
[도 5] 본 발명의 실시예에 따른 바이어스 전압 공급부에 의해 인가되는 각 부(部)의 전압을 나타낸 테이블이다.
[도 6] 본 실시예에 따른 풀업(pull-up)용 트랜지스터를 시험할 때의 각 부의 바이어스 전압을 도시한 도면이다.
[도 7] 도 7(A)는 PMOS 트랜지스터의 소스 팔로우 특성을 도시한 도면, 도 7(B)는 NMOS 트랜지스터의 소스 팔로우 특성을 도시한 도면이다.
[도 8] 본 실시예에 따른 풀다운(pull-down)용 트랜지스터를 시험할 때의 각 부의 바이어스 전압을 도시한 도면이다.
[도 9] 본 실시예에 따른 액세스용 트랜지스터를 시험할 때의 각 부의 바이어스 전압을 도시한 도면이다.
[도 10] 본 발명의 다른 실시예에 따른 SRAM의 시험 방법을 설명하는 도면이다.
다음으로, 본 발명의 실시의 형태에 대해서 도면을 참조해 상세히 설명한다. 본 발명의 실시 양태에서는, 반도체 기억 장치로서 SRAM의 메모리 셀을 구성하는 트랜지스터의 시험을 실시한다. 시험의 어느 양태에서는, 시험 대상의 트랜지스터의 게이트에 아날로그 전압을 입력했을 때의 출력 전압의 측정을 가능하게 한다. 이에 따라, 메모리 셀을 구성하는 트랜지스터의 고장의 검출 또는 해석을 실시할 수 있다.
[실시예]
도 1은, 본 발명의 실시예에 따른 SRAM의 시험 장치를 설명하는 도면이다. 도 1(A)에 도시한 양태에서는, SRAM(100)의 외부에 시험 장치(200)가 전기적으로 접속된다. 시험 장치(200)는, SRAM(100)에 시험에 필요한 신호나 전압을 인가하고, SRAM(100)이 소망하는 시험을 실시한다. 또한, 시험 장치(200)는, 도 1(B)에 도시한 것처럼, SRAM(100)의 내부에 설치되도록 해도 무방하다. 이 경우, 예를 들면, SRAM(100)의 외부 단자에 시험 신호가 인가되었을 때, 시험 장치(200)가 동작을 개시한다.
SRAM(100)은, 도 2에 도시한 것처럼, 복수의 메모리 셀이 행렬상(matrix shape)으로 배치된 메모리 셀 어레이(110), 행 어드레스에 근거해 워드라인을 선택하는 행 디코더(X＿DEC)(120), 열 어드레스에 근거해 한 쌍의 비트라인을 선택하는 열 디코더(Y＿DEC)(130)를 포함한다. 여기에는 도시하지 않지만 SRAM(100)은 또한, 차동 센스 앰프나 기입 회로 등을 더 포함한다.
도 3(A)에 SRAM의 메모리 셀의 구성을 도시한다. 동 도면에 도시한 것처럼, 메모리 셀은, 6개의 트랜지스터로 구성되고, 즉, P형의 풀업용 트랜지스터(P1)와 N형의 풀다운용 트랜지스터(N1)를 포함한 CMOS 인버터와, P형의 풀업용 트랜지스터(P2)와 N형의 풀다운용 트랜지스터(N2)를 포함한 CMOS 인버터와, 한 쌍의 N형의 액세스용 트랜지스터(패스게이트용 트랜지스터)(N3, N4)를 포함해 구성된다. 크로스 커플링된 한 쌍의 CMOS 인버터는, 래치 회로를 구성하고, 래치 회로의 접속 노드(D1, D2)는 각각 액세스용 트랜지스터(N3, N4)의 일방(一方)의 S/D 단자에 접속된다. 액세스용 트랜지스터(N3, N4)의 게이트에는 워드라인(WL)이 접속되고, 타방(他方)의 S/D 단자에는 한 쌍의 비트라인(BL, BLb(
Figure 112020022906061-pat00001
))이 접속된다.
또한, 본 실시예의 메모리 셀(MC)에서는, 풀업용 트랜지스터(P1, P2)의 일방의 S/D가 단자(Psd)에 접속되고, 트랜지스터(P1, P2)가 형성되는 n웰 또는 n기판이 기판 단자(Psub)에 접속된다. 풀다운용 트랜지스터(N1, N2)의 일방의 S/D가 단자(Nsd)에 접속되고, 트랜지스터(N1)가 형성되는 p웰 또는 p기판이 기판 단자(Nsubl)에 접속되고, 트랜지스터(N2)가 형성되는 p웰 또는 p기판이 기판 단자(Nsubr)에 접속된다. 덧붙여, 도 3(B)에 도시한 메모리 셀은, 종래의 구성으로서, 트랜지스터(P1, P2)의 웰 또는 기판은, 공통의 기판 단자(Psub)에 접속되고, 트랜지스터(N1, N2)의 웰 또는 기판은, 공통의 기판 단자(Nsub)에 접속되어 있다.
이후의 설명에서, 워드라인(WL)에 인가되는 전압을 「Vwl」, 비트라인(BL, BLb)에 인가되는 전압을 「Vbl」, 「Vblb」, S/D측의 단자(Psd, Nsd)에 인가되는 전압을 「Vpsd」, 「Vnsd」, 기판 단자(Psub)에 인가되는 전압을 「Vpsub」, 기판 단자(Nsubr, Nsubl)에 인가되는 전압을 「Vnsubr」, 「Vnsubl」라고 칭한다.
도 4에, 본 실시예의 시험 장치(200)의 기능적인 구성을 도시한다. 동 도면에 도시한 것처럼, 시험 장치(200)는, 시험 대상이 되는 메모리 셀을 선택하기 위해 어드레스 정보를 공급하는 어드레스 공급부(210), 선택 메모리 셀의 선택된 트랜지스터의 게이트에 입력 전압을 인가하는 입력 전압 공급부(220), 선택 메모리 셀의 비트라인에 저항을 전기적으로 접속하는 저항 접속부(230), 선택 메모리 셀의 선택된 트랜지스터와 저항이 소스 팔로우 회로를 구성하도록, 메모리 셀의 각 부에 바이어스 전압을 인가하는 바이어스 전압 공급부(240), 선택된 트랜지스터의 소스로부터 출력되는 출력 전압을 입력하는 출력 전압 입력부(250), 시험 장치(200)의 각 부와 SRAM(100) 사이의 전기적인 접속을 수행하기 위한 인터페이스부(260)를 포함해 구성된다.
어드레스 공급부(210)는, 시험 대상의 메모리 셀을 선택하기 위한 행 어드레스(Ax) 및 열 어드레스(Ay)를 SRAM(100)에 공급한다. 인터페이스부(260)는, 도 2에 도시한 것처럼, 행 디코더(120)의 입력에 접속된 내부 패드(PD1), 열 디코더(130)의 입력에 접속된 내부 패드(PD2)를 포함하고, 어드레스 공급부(210)로부터 공급된 행 어드레스(Ax) 및 열 어드레스(Ay)를 내부 패드(PD1 및 PD2)에 인가한다.
행 디코더(120)는, 수취한 행 어드레스(Ax)를 디코드해, 메모리 셀 어레이(110)의 하나의 워드라인(WL)을 선택하고, 열 디코더(130)는, 수취한 열 어드레스(Ay)를 디코드해, 메모리 셀 어레이(110)의 한 쌍의 비트라인(BL, BLb)을 선택한다. 이에 따라, 메모리 셀 어레이(110) 상의 하나의 메모리 셀이 선택된다. 도 2의 사선 부분은, 선택된 메모리 셀을 나타내고 있다. 편의상, 도면에는, 각각 하나의 내부 패드(PD1, PD2)가 도시되어 있지만, 행 어드레스(Ax) 및 열 어드레스(Ay)가 복수 비트이고, 이들을 병렬로 입력하는 경우에는, 내부 패드(PD1, PD2)는, 어드레스의 비트 수에 따른 수일 수 있다.
입력 전압 공급부(220)는, 선택된 메모리 셀 중의 시험 대상의 트랜지스터의 게이트에 입력 전압(Vin)을 공급한다. 도 2에 도시한 것처럼, 인터페이스부(260)는, 선택된 워드라인(WL)에 접속되는 내부 패드(PD3), 선택된 메모리 셀의 비트라인(BL)에 접속되는 PD4, 선택된 메모리 셀의 풀업용 트랜지스터의 S/D측의 단자(Psd)에 접속되는 PD5, 및 선택된 메모리 셀의 풀다운용 트랜지스터의 S/D측의 단자(Nsd)에 접속되는 PD6을 포함하고, 인터페이스부(260)는, 입력 전압 공급부(220)로부터 공급되는 입력 전압을, 내부 패드(PD3~PD6) 중 선택된 내부 패드에 인가한다. 입력 전압(Vin)은, GND 전압(Vgnd)과 전원 전압(Vvdd)의 사이에서 연속적으로 혹은 이산적으로 변화하는 신호이다.
저항 접속부(230)는, 선택된 메모리 셀의 비트라인(BLb)에 저항(R)을 접속한다. 인터페이스부(260)는, 선택된 메모리 셀의 비트라인(BLb)에 접속되는 저항(R)과, 저항(R)에 접속되는 내부 패드(PD7)를 포함한다.
바이어스 전압 공급부(240)는, 선택된 메모리 셀의 시험 대상이 되는 트랜지스터와 저항(R)이 소스 팔로우 회로를 구성하도록, 선택된 메모리 셀의 각 부에 바이어스 전압을 인가한다. 도 5의 테이블에, 바이어스 전압 공급부(240)에 의해 생성되는 전압을 나타낸다. 인터페이스부(260)는, 생성된 전압을 내부 패드(PD3, PD4, PD5, PD6, PD7)에 인가한다. 덧붙여, 모든 트랜지스터의 시험에서 공통으로, 풀업용 트랜지스터의 기판 단자(Psub)에는 기판 전압(Vpsub)으로서 전원 전압(Vvdd)이 인가되고, 풀다운용 트랜지스터의 기판 단자(Nsub)에는 기판 전압(Vnsub)으로서 GND 전압(Vgnd)이 인가된다.
출력 전압 입력부(250)는, 선택된 메모리 셀의 시험 대상이 되는 트랜지스터의 소스로부터 출력된 출력 전압(Vout)을 입력한다. 인터페이스부(260)는, 도 2에 도시한 것처럼, 선택된 트랜지스터와 저항(R)의 사이에 형성된 출력 노드(D3)에 접속된 내부 패드(PD8)를 포함하고, 출력 전압 입력부(250)는, 내부 패드(PD8)를 통해 출력 전압(Vout)을 입력한다.
다음으로, 본 실시예의 시험 장치에 의한 구체적인 시험 예에 대해 설명한다. 도 6에, 메모리 셀의 풀업용 트랜지스터(P2)를 시험할 때의 각 부에 인가되는 바이어스 전압의 조건을 도시한다. 선택된 워드라인(WL)에는, 전원 전압(Vvdd) 보다 높은 전압이 인가되어, 액세스용 트랜지스터(N3, N4)가 강하게 온(On) 된다. 예를 들면, 도 2에 도시한 것처럼, 내부 패드(PD3)는, 워드라인(WL)을 구동하는 구동 회로에 고전압을 공급한다. 비트라인(BL)에는, 입력 전압(Vin)이 인가되고, 입력 전압(Vin)은, 전원 전압(Vvdd)으로부터 Vgnd로 변화된다. 풀업용 트랜지스터(P1, P2)의 기판 전압(Vpsub)으로서 전원 전압(Vvdd)이 인가되고, S/D측의 단자 전압(Vpsd)으로서 Vgnd가 인가되고, 풀다운용 트랜지스터의 기판 전압(Vnsub)으로서 Vgnd가 인가되고, S/D측의 단자 전압(Vnsd)으로서 입력 전압(Vin)이 인가된다. 비트라인(BLb)에 접속되는 저항(R)에는, 내부 패드(PD7)를 통해 전원 전압(Vvdd)이 인가되고, 출력 노드(D3)로부터 출력 전압(Vout)이 출력된다. 이처럼 바이어스 전압을 인가하는 것으로, 메모리 셀에는, 풀업용 트랜지스터(P2)와 저항(R)을 포함한 소스 팔로우 회로(300)가 형성된다.
소스 팔로우 회로(300)에서는, 풀업용 트랜지스터(P2)의 소스로부터 출력되는 출력 전압(Vout)이, 게이트에 입력되는 입력 전압(Vin)에 추종하도록 변화하고, 그 증폭율은, 1 미만이다. 액세스용 트랜지스터(N3, N4)는 강하게 온 되고, 입력 전압(Vin)의 전압은, 액세스용 트랜지스터(N3)의 영향을 거의 받지 않고 풀업용 트랜지스터(P2)의 게이트에 입력된다. 마찬가지로, 풀업용 트랜지스터(P2)의 접속 노드(D2)의 전압은, 액세스용 트랜지스터(N4)의 영향을 거의 받지 않고 출력 노드(D3)에 출력된다. 또한, 풀다운용 트랜지스터(N1, N2)의 S/D측의 단자에는, 입력 전압(Vin)이 인가되기 때문에 트랜지스터(N1, N2)는 오프 상태이며(Vgs=0), 풀다운용 트랜지스터(N1, N2)는 접속 노드(D1, D2)로부터 격리된다. 이렇게 해서, 액세스용 트랜지스터(N3, N4) 및 풀다운용 트랜지스터(N1, N2)는, 사실상, 소스 팔로우 회로(300)의 동작에 영향을 미치지 않는다.
한편, 풀업용 트랜지스터(P2)에는, 기판 전압(Vpsub)으로서 전원 전압(Vvdd)이 인가되고, S/D측의 단자 전압(Vpsd)으로서 Vgnd가 인가되기 때문에, 그 기판 바이어스 효과에 의해 임계치가 조정되어, 입력 전압(Vin)이 게이트에 입력되었을 때, 풀업용 트랜지스터(P2)는 온 상태이다. 또한, PMOS 소스 팔로우 회로는, 최소 전압을 검출하는 기능을 가지지만, 접속 노드(D2)의 전압이 접속 노드(D1)의 전압 보다 크고, 풀업용 트랜지스터(P1)가 약한 상태로 온 하기 때문에, 트랜지스터(P1)는, 출력 전압(Vout)에 영향을 거의 미치지 않는다.
도 7(A)에, PMOS 트랜지스터의 소스 팔로우 회로의 특성을 도시한다. 파선으로 나타낸 입력 전압(Vin)이 전원 전압(Vvdd)으로부터 Vgnd로 변화하면, 그에 추종하도록 실선으로 나타낸 출력 전압(Vout)이 전원 전압(Vvdd)에서 Vgnd를 향해 변화한다. 입력 전압(Vin)과 출력 전압(Vout)의 차는, PMOS 트랜지스터의 임계치(Vtp)가 된다. 만일, 풀업용 트랜지스터(P2)에 이상이 없으면, 도 7(A)에 도시한 것처럼, 출력 전압(Vout)은 입력 전압(Vin)에 추종하지만, 트랜지스터(P2)에 결함 등의 이상이 있으면, 출력 전압(Vout)은 입력 전압(Vin)에 추종하지 않는다. 시험 장치(200)는, 출력 전압 입력부(250)로부터 입력된 출력 전압(Vout)을 감시하여, 입력 전압(Vin)에 추종하지 않는 출력 전압의 파형이 나타났을 때, 풀업용 트랜지스터(P2)의 이상을 판정한다.
다음으로, 도 8에, 메모리 셀의 풀다운용 트랜지스터(N2)를 시험할 때의 각 부에 인가되는 바이어스 전압의 조건을 도시한다. 선택된 워드라인(WL)에는, 전원 전압(Vvdd) 보다 높은 전압이 인가되어, 액세스용 트랜지스터(N3, N4)가 강하게 온 된다. 비트라인(BL)에는, 입력 전압(Vin)이 인가되고, 입력 전압(Vin)은, Vgnd로부터 전원 전압(Vvdd)으로 변화된다. 풀업용 트랜지스터(P1, P2)의 기판 전압(Vpsub)으로서 전원 전압(Vvdd)이 인가되고, S/D측의 단자 전압(Vpsd)으로서 입력 전압(Vin)이 인가되고, 풀다운용 트랜지스터의 기판 전압(Vnsub)으로서 Vgnd가 인가되고, S/D측의 단자 전압(Vnsd)으로서 전원 전압(Vvdd)이 인가된다. 비트라인(BLb)에 접속되는 저항(R)에는, 내부 패드(PD7)를 통해 Vgnd가 인가되고, 출력 노드(D3)로부터 출력 전압(Vout)이 출력된다. 이처럼 바이어스 전압을 인가하는 것으로, 메모리 셀에는, 풀다운용 트랜지스터(N2)와 저항(R)을 포함한 소스 팔로우 회로(310)가 형성된다.
풀업용 트랜지스터일 때와 마찬가지로, 액세스용 트랜지스터(N3, N4)는 강하게 온 되고, 입력 전압(Vin)의 전압은, 액세스용 트랜지스터(N3)의 영향을 거의 받지 않고 풀다운용 트랜지스터(N2)의 게이트에 입력된다. 마찬가지로, 풀다운용 트랜지스터(N2)의 접속 노드(D2)의 전압은, 액세스용 트랜지스터(N4)의 영향을 거의 받지 않고 출력 노드(D3)에 출력된다. 또한, 풀업용 트랜지스터(P1, P2)의 S/D측의 단자에는, 입력 전압(Vin)이 인가되기 때문에 트랜지스터(P1, P2)는 오프 상태이며(Vgs=0), 풀업용 트랜지스터(P1, P2)는 접속 노드(D1, D2)로부터 격리된다. 이렇게 해서, 액세스용 트랜지스터(N3, N4) 및 풀업용 트랜지스터(P1, P2)는, 사실상, 소스 팔로우 회로(310)의 동작에 영향을 미치지 않는다.
한편, 풀다운용 트랜지스터(N2)에는, 기판 전압(Vnsub)으로서 Vgnd가 인가되고, S/D측의 단자 전압(Vnsd)으로서 전원 전압(Vvdd)이 인가된다. 이 때문에, 입력 전압(Vin)이 트랜지스터(N2)의 임계치(Vtn) 보다 커지면, 트랜지스터(N2)가 온 상태가 된다. 또한, NMOS 트랜지스터의 소스 팔로우 회로는, 최대 전압을 검출하는 기능을 가지지만, 접속 노드(D2)의 전압이 접속 노드(D1)의 전압 보다 작고, 풀다운용 트랜지스터(N1)가 약한 상태로 온 하기 때문에, 트랜지스터(N1)는, 출력 전압(Vout)에 영향을 거의 미치지 않는다.
도 7(B)에, NMOS 트랜지스터의 소스 팔로우 회로의 특성을 도시한다. 파선으로 나타낸 입력 전압(Vin)이 Vgnd로부터 전원 전압(Vvdd)으로 변화하면, 그에 추종하도록 실선으로 나타낸 출력 전압(Vout)이 Vgnd에서 전원 전압(Vvdd)을 향해 변화한다. 입력 전압(Vin)과 출력 전압(Vout)의 차는, NMOS 트랜지스터의 임계치(Vtn)가 된다. 만약, 풀다운용 트랜지스터(N2)에 이상이 없으면, 도 7(B)에 도시한 것처럼, 출력 전압(Vout)은 입력 전압(Vin)에 추종하지만, 트랜지스터(N2)에 결함 등의 이상이 있으면, 출력 전압(Vout)은 입력 전압(Vin)에 추종하지 않는다. 시험 장치(200)는, 출력 전압 입력부(250)로부터 입력된 출력 전압(Vout)을 감시하여, 입력 전압(Vin)에 추종하지 않는 출력 전압의 파형이 나타났을 때, 풀다운용 트랜지스터(N2)의 이상을 판정한다.
다음으로, 도 9에, 메모리 셀의 액세스용 트랜지스터(N4)를 시험할 때의 각 부에 인가되는 바이어스 전압의 조건을 도시한다. 선택된 워드라인(WL)에는, 입력 전압(Vin)이 인가되고, 입력 전압(Vin)은, Vgnd로부터 전원 전압(Vvdd)으로 변화된다. 비트라인(BL)에는, 전원 전압(Vvdd)이 인가되어, 풀업용 트랜지스터(P1, P2)의 기판 전압(Vpsub)으로서 전원 전압(Vvdd)이 인가되고, S/D측의 단자 전압(Vpsd)으로서 전원 전압(Vvdd)이 인가되고, 풀다운용 트랜지스터의 기판 전압(Vnsub)으로서 Vgnd가 인가되고, S/D측의 단자 전압(Vnsd)으로서 전원 전압(Vvdd)이 인가된다. 비트라인(BLb)에 접속되는 저항(R)에는, 내부 패드(PD7)를 통해 Vgnd가 인가되고, 출력 노드(D3)로부터 출력 전압(Vout)이 출력된다. 이처럼 바이어스 전압을 인가하는 것으로, 메모리 셀에는, 액세스용 트랜지스터(N4)와 저항(R)을 포함한 소스 팔로우 회로(320)가 형성된다.
입력 전압(Vin)이 임계치(Vtn)를 넘으면, 액세스용 트랜지스터(N3)가 온 하고, 비트라인(BL)의 전원 전압(Vvdd)이 접속 노드(D1)에 공급된다. 접속 노드(D1)의 전압에 따라 풀업용 트랜지스터(P2) 또는 풀다운용 트랜지스터(N2)가 온 하고, 접속 노드(D2)가 전원 전압(Vvdd)으로 세트되고, 접속 노드(D1)가 Vvdd로 세트된다.
NMOS 트랜지스터의 소스 팔로우 회로는, 풀다운용 트랜지스터일 때와 마찬가지로 도 7(B)의 특성을 나타낸다. 시험 장치(200)는, 출력 전압 입력부(250)로부터 입력된 출력 전압(Vout)을 감시하여, 입력 전압(Vin)에 추종하지 않는 출력 전압의 파형이 나타났을 때, 액세스용 트랜지스터(N4)의 이상을 판정한다.
상기의 설명에서는, 풀업용 트랜지스터(P2), 풀다운용 트랜지스터(N2), 액세스용 트랜지스터(N4)의 아날로그 출력 파형을 측정하는 예를 나타냈지만, 풀업용 트랜지스터(P1), 풀다운용 트랜지스터(N1), 액세스용 트랜지스터(N3)도 마찬가지의 방법으로 시험할 수 있다. 이 경우, 비트라인 BL와 BLb와의 관계를 반전(反轉)하여, 즉, 비트라인(BL)에 저항(R)이 접속되고, 그로부터 출력 전압(Vout)이 출력된다.
다음으로, 본 발명의 다른 실시예에 대해 도 10을 참조해 설명한다. 본 실시예에서는, 시험 장치(200)에 의한 시험을 디지털 신호로 제어한다. 본 실시예에 따른 시험 장치(200)는, 도 2에 도시한 내부 패드(PD3, PD4, PD5, PD6) 대신에, DAC(350, 360)를 이용한다. DAC(350, 360)는, 도시하지 않은 제어부로부터 도 5의 테이블에 나타낸 바이어스 전압을 부호화한 디지털 신호를 수취하고, 상기 디지털 신호를 아날로그 전압으로 변환하고, 선택된 메모리 셀의 각 부에 Vwl, Vbl(Vin), Vpsd, Vnsd의 아날로그 전압을 인가한다.
또한, 시험 장치(200)는, 저항(R)에 접속된 내부 패드(PD7) 대신에, 전원 전압(Vvdd)을 공급하기 위한 스위치(370)와, Vgnd를 공급하기 위한 스위치(380)를 이용한다. 시험 장치(200)의 제어부는, 시험 대상이 되는 트랜지스터(예를 들면, 풀업용 트랜지스터나 풀다운용 트랜지스터 등)에 따라 스위치(370, 380)의 개폐(開閉)를 제어하고, 전원 전압(Vvdd) 또는 Vgnd를 저항(R)에 인가한다. 게다가, 출력 노드(D3)에는, 내부 패드(PD8) 대신에, ADC(340)가 접속된다. ADC(340)는, 출력 노드(D3)로부터 출력되는 아날로그 출력 전압을 디지털 출력 전압으로 변환해, 제어부로 출력한다. 제어부는, 입력 전압(Vin)의 디지털 값과 출력 전압(Vout)의 디지털 값을 비교해, 메모리 셀의 트랜지스터의 이상의 유무를 판정한다.
본 실시예에 의하면, DAC 및 ADC를 이용해 인가되는 아날로그 전압을 절체(切替)하도록 했으므로, 도 2에 도시한 내부 패드의 수를 줄일 수 있다. 또한, ADC나 DAC는, 내부 패드를 사용하는 경우에 비해 상당히 작은 면적으로 실현할 수 있다.
본 발명의 바람직한 실시의 형태에 대해서 상술했지만, 본 발명은, 특정의 실시 형태로 한정되지 않으며, 청구범위에 기재된 본 발명의 요지(要旨)의 범위 내에서, 다양한 변형ㆍ변경이 가능하다.
100: SRAM
200: 시험 장치
210: 어드레스 공급부
220: 입력 전압 공급부
230: 저항 접속부
240: 바이어스 전압 공급부
250: 출력 전압 입력부
260: 인터페이스부
300, 310, 320: 소스 팔로우 회로
340: ADC
350, 360: DAC
370, 380: 스위치

Claims (8)

  1. 반도체 기억 장치를 시험하는 시험 장치에 있어서,
    복수의 메모리 셀을 구비한 메모리 셀 어레이,
    행 어드레스에 근거해 워드라인을 선택하는 워드라인 선택 회로, 및
    열 어드레스에 근거해 한 쌍의 비트라인을 선택하는 비트라인 선택 회로
    를 포함하고,
    하나의 메모리 셀은,
    CMOS 타입의 래치 회로, 및
    한 쌍의 N형의 액세스용 트랜지스터
    를 포함하고,
    한 쌍의 액세스용 트랜지스터의 각 게이트가 워드라인에 접속되고,
    일방의 각 단자가 한 쌍의 비트라인에 각각 접속되고,
    타방의 각 단자가 래치 회로의 제1 및 제2 접속 노드에 각각 접속되고,
    상기 시험 장치는,
    상기 워드라인 선택 회로 및 상기 비트라인 선택 회로에 의해 선택된 메모리 셀의 일방의 비트라인에 저항을 접속하는 접속 수단,
    상기 선택된 메모리 셀의 선택된 트랜지스터와 상기 저항이 소스 팔로우 회로를 구성하도록, 선택된 워드라인, 상기 저항, 상기 래치 회로의 P형 트랜지스터의 S/D측의 제1 단자 및 제1 기판 단자, 및 N형 트랜지스터의 S/D측의 제2 단자 및 제2 기판 단자에 각각 전압을 인가하는 인가 수단,
    상기 한 쌍의 액세스용 트랜지스터 중 하나를 통하여, 상기 소스 팔로우 회로를 구성하는 트랜지스터의 게이트에 입력 전압을 인가하는 입력 전압 인가 수단, 및
    상기 소스 팔로우 회로를 구성하는 트랜지스터의 소스로부터 출력되는 출력 전압을 입력하는 출력 전압 입력 수단
    을 포함하는 시험 장치.
  2. 제1항에 있어서,
    상기 선택된 트랜지스터가 상기 래치 회로의 P형 트랜지스터일 때,
    상기 인가 수단은,
    선택된 워드라인에 전원 전압 보다 높은 전압을 인가하고,
    상기 저항에 접속된 일방의 비트라인에 전원 전압을 인가하고,
    제1 단자에 GND 전압을 인가하고, 제2 단자에 상기 입력 전압을 인가하고,
    제1 기판 단자에 전원 전압을 인가하고, 제2 기판 단자에 GND 전압을 인가하는, 시험 장치.
  3. 제1항에 있어서,
    상기 선택된 트랜지스터가 상기 래치 회로의 N형 트랜지스터일 때,
    상기 인가 수단은,
    워드라인에 전원 전압 보다 높은 전압을 인가하고,
    상기 저항에 GND 전압을 인가하고,
    제1 단자에 상기 입력 전압을 인가하고, 제2 단자에 전원 전압을 인가하고,
    제1 기판 단자에 전원 전압을 인가하고, 제2 기판 단자에 GND 전압을 인가하는, 시험 장치.
  4. 제1항에 있어서,
    상기 선택된 트랜지스터가 액세스용 트랜지스터일 때,
    상기 인가 수단은,
    상기 저항에 GND 전압을 인가하고,
    타방의 비트라인, 제1 단자, 제2 단자 및 제1 기판 단자에 전원 전압을 인가하고, 제2 기판 단자에 GND 전압을 인가하는, 시험 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 입력 전압은,
    GND 전압과 전원 전압의 사이에서 변화하는 전압인, 시험 장치.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    시험 장치는,
    메모리 셀을 선택하기 위한 행 어드레스 및 열 어드레스를 상기 워드라인 선택 회로 및 상기 비트라인 선택 회로에 공급하는 수단
    을 더 포함하는, 시험 장치.
  7. 반도체 기억 장치의 시험 방법에 있어서,
    상기 반도체 기억 장치는,
    복수의 메모리 셀을 구비한 메모리 셀 어레이,
    행 어드레스에 근거해 워드라인을 선택하는 워드라인 선택 회로, 및
    열 어드레스에 근거해 한 쌍의 비트라인을 선택하는 비트라인 선택 회로
    를 포함하고,
    하나의 메모리 셀은,
    CMOS 타입의 래치 회로, 및
    한 쌍의 N형의 액세스용 트랜지스터
    를 포함하고,
    한 쌍의 액세스용 트랜지스터의 각 게이트가 워드라인에 접속되고,
    일방의 각 단자가 한 쌍의 비트라인에 각각 접속되고,
    타방의 각 단자가 래치 회로의 제1 및 제2 접속 노드에 각각 접속되고,
    상기 시험 방법은,
    상기 워드라인 선택 회로 및 상기 비트라인 선택 회로에 의해 메모리 셀을 선택하는 단계,
    선택된 메모리 셀의 일방의 비트라인에 저항을 접속하는 단계,
    상기 선택된 메모리 셀의 선택된 트랜지스터와 상기 저항이 소스 팔로우 회로를 구성하도록, 선택된 워드라인, 상기 저항, 상기 래치 회로의 P형 트랜지스터의 S/D측의 제1 단자 및 제1 기판 단자, 및 N형 트랜지스터의 S/D측의 제2 단자 및 제2 기판 단자에 각각 전압을 인가하는 단계,
    상기 한 쌍의 액세스용 트랜지스터 중 하나를 통하여, 상기 소스 팔로우 회로를 구성하는 트랜지스터의 게이트에 입력 전압을 인가하는 단계, 및
    상기 소스 팔로우 회로를 구성하는 트랜지스터의 소스로부터 출력되는 출력 전압을 입력하는 단계
    를 포함하는 시험 방법.
  8. 제7항에 있어서,
    시험 방법은,
    메모리 셀을 선택하기 위해, 상기 워드라인 선택 회로 및 상기 비트라인 선택 회로에 행 어드레스 및 열 어드레스를 공급하는 단계
    를 더 포함하는, 시험 방법.
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