KR960000889B1 - 다이나믹 랜덤 액세스 메모리 - Google Patents

다이나믹 랜덤 액세스 메모리 Download PDF

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가부시기가이샤 도시바
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Abstract

내용 없음.

Description

다이나믹 랜덤 액세스 메모리
제1도는 본 발명의 제1실시예에 관한 DRAM의 일부를 나타내는 회로도.
제2도는 제1도의 변형예를 나타내는 회로도.
제3도는 제1도의 다른 변형예를 나타내는 회로도.
제4도는 본 발명의 제2실시예에 관한 DRAM의 일부를 나타내는 회로도.
제5도는 제4도의 변형예를 나타내는 회로도.
제6도는 제4도의 다른 변형예를 나타내는 회로도.
제7도는 현재 제안중인 반도체 메모리 장치의 일부를 나타내는 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : 셀 트랜지스터 12 : 캐패시터
WL : 워드선 BL, /BL : 비트선
13 : 워드선 선택 회로 14 : 워드선 구동 회로
15 : 비트선 프라차지 회로 16 : 비트선 프리차지 전원선
17 : 비트선 이쿼라이즈 회로 18 : 비트선 프리차지 전원 발생 회로
19 : 플레이트 전위 발생 회로 20 : 비트선 전위·플레이트 전위 제어 수단
21 : 제1의 패드 22 : 제2의 패드
23 : 제3의 패드 24 : 제4의 패드
25 : 제5의 패드 34, 35 : 출력 스위치 회로
36 : CMOS 트랜스퍼 게이트 37 : 2입력 노어 회로
38 : CMOS 인버터 P1~P7, P11~P13 : PMOS 트랜지스터
N1∼N7, N11∼N12 : NMOS 트랜지스터
N2 : 워드선 구동용 트랜지스터 N3 : 노이즈 킬러용 트랜지스터
본 발명은 반도체 기억 장치에 관한 것인바, 특히 다이나믹형 랜덤 액세스 메모리(이하, DRAM라 한다)의 예컨대 웨이퍼 상태에서의 불량한 스크리닝에 있어서 메모리 셀의 트랜스퍼 게이트의 스크리닝을 행하기 위하여 통상 사용시 보다도 가속하여 전압 스트레스를 인가하기 위한 회로에 관한 것이다.
대체로 반도체 디바이스를 제조 출하할 경우 그 신뢰성을 확보하기 위하여 양품 디바이스를 열화시키든가, 불량품으로 되지 않도륵 디바이스의 잠재적인 불량을 노정시키고 결함 디바이스를 제거하는 스크리닝을 행한다. 이 스크리닝의 방법으로서 전계 가속과 온도 가속을 동시에 실현할 수 있는 버언인이 많이 사용되고 있다. 이 버언인은 전압을 실사용 전압보다 높게, 온도를 실사용 온도보다 높게 하여 디바이스를 동작시킴으로써 실사용 조건에서의 초기 고장 기간 이상의 스트레스를 단시간에서 디바이스에 경험시켜 버리고, 초기 동작 불량을 일으킬 염려가 있는 디바이스를 출하전에 미리 선별하여 스크리닝한다. 이것에 의하여 초기 동작 불량을 일으킬 우려가 있는 디바이스를 효율적으로 제거하여 제품의 신뢰성을 높일 수 있다.
종래의 반도체 장치의 제조 공정에서는 웨이퍼 제조 공정을 종료 한다음 다이소트 테스트에 의하여 양품을 선별하여 불량품을 마크하고, 그후 양품을 패캐이지에 수납하여 최종 제품의 형태로 마무리 하고 있다.
그리고 패키지 완료후의 반도체 장치를 대상으로 하여 버언인을 행하고 있다.
그러나 종래의 버언인 방법은 버언인 장치의 설비 투자와 설치 장소의 확보를 위한 비용이 높고 반도체 집적 회로의 제조 원가를 올리는 큰 요인으로 되고 있다. 더우기 버언인시 발생한 불량은 구세할 수 없을 뿐만 아니라, 어셈블리까지 진행하여 제조비가 많이든 것을 불량품으로 처리하지 않으면 안되고, 같은 1칩이라도 다이소트시에 불량으로서 처리되는 것과 비교하여 현저하게 손실이 크다는 문제가 있다. 나아가서 리던던시 회로를 갖춘 집적회로(메모리 등)라도 버언인시의 불량에 대하여는 구제할 수 없고 칩의 수율의 향상이 곤란하다는 문제도 있었다.
한편 종래 DRAM의 불량한 스크리닝에 있어서는 어드레스순으로 스캐닝하여 워드선을 차례로 액세스하는 방법이 알려지고 있다. 이 경우 워드선에 게이트가 접속된 메모리 셀의 트랜스퍼 게이트용의 트랜지스터(셀 트랜지스터)에 대하여 보면, 주변 회로의 트랜지스터 보다 훨씬 적은 빈도로만 전압 스트레스가 인가되게 된다. 예컨대 4메가 DRAM에 대하여 보면 워드선은 4096개 있으나. 이들중 1사이클에 선택되는 개수는 4개 뿐이며, 셀 트랜지스터의 시험은 1024 사이클 행함으로써 완료하게 된다. 따라서 셀 트랜지스터의 게이트는 주변 회로의 트랜지스터에 비하여 1024분의 1의 시간밖에 전압 스트레스를 받지 않게 되고, 최대 전계가 인가되어 있는 실질시간이 짧으므로 불량의 스크리닝에 장시간이 필요하게 된다.
그 위에 근래의 DRAM는 메모리 셀의 캐패시터의 전극에 전원 전압의 반분(Vcc/2)을 인가하는 것이 일반적으로 되어 있다. 이 때문에 캐패시터의 절연막은 막두께가 얇아도 전계의 면에서 완화되기 때문에 신뢰성상 문제로 되는 일이 적다. 이에 대하여 셀 트랜지스터의 게이트 산화막은 셀 트랜지스터의 선택시에 승압된 전위(예컨대 1.5×Vcc 근방)가 인가되므로 막두께가 두꺼워도 강한 전계가 가해져서 신뢰성상 문제될 가능성이 크다. 그래서 DRAM의 불량한 스크리닝에 있어서는, 특히 승압 전위가 게이트에 인가되는 셀 트랜지스터를 적극적으로 스크리닝의 대상으로 하고 싶은 것이다.
상기한 바와 같이 적극적으로 스크리닝의 대상으로 하고 싶은 셀 트랜지스터에 적은 빈도로 밖에 전압 스트레스가 인가되지 않는다는 문제점을 해결하기 위하여 본원 출원인의 출원에 의하여 불량한 스크리닝시에 모든 워드선 혹은 통상 동작시에 선택되는 개수 이상의 워드선에 일제히 전압 스트레스를 인가할 수 있도록 하여 셀 트랜지스터에 대한 스트레스 인가의 효율을 향상시킬 수 있는 반도체 메모리 장치를 제안하였다(일본 특원평 1-169631호). 이것에 의하여 DRAM의 경우 메모리 셀의 트랜스퍼 게이트의 불량한 스크리닝에 대하여는 불량이 충분히 처리되는 레벨이 되어, 1M의 DRAM나 4M의 DRAM에 있어서의 불량의 태반을 점하는 비트 불량을 고속으로 처리할 수 있게 되어 불량의 스크리닝의 효율을 현저하게 향상시킬 수 있게 된다.
또 상기 제안에 관한 반도체 메모리 장치는 웨이퍼 상태에서 다이소트에 앞서, 플로브 카드와 플로버를 사용하여 불량을 스크리닝하는 방법을 채용하는 경우에 적합하므로 웨이퍼 상태에서 불량의 스크리닝을 행하는 것에 의한 다대한 이점이 얻어지는 동시에 전압 스트레스 시험의 효율 향상에 의한 시험시간의 대폭적인 단축이 가능하게 된다.
상기 제안에 관한 반도체 메모리 장치에 있어서는 DRAM 칩 영역의 워드선에 일제히 전압 스트레스를 인가하는 수단의 1구체예로서 제7도에 도시한 바와 같은 구성이 제안되고 있다. 여기서(51)은 메모리 셀의 트랜스퍼 게이트용의 N채널형의 MOS 트랜지스터, (52)는 메모리 셀의 캐패시터, VPL는 캐패시터 플레이트 전위, (BL, /BL)는 비트선쌍, WL1~WL3…은 워드선이다. 각 워드선 WL1~WL3…은 타단측에는 각각 MOS 트랜지스터(53),(54),(55)…의 일단이 접속되고. 이 MOS 트랜지스터 (53),(54),(55)의 각 타단은 통상 동작시에 사용되는 일이 없는 스트레스 시험용의 제1의 패드(56)에 공통적으로 접속되고 상기 MOS 트랜지스터(53),(54),(55)의 각 게이트는 스트레스 실험용의 제2의 패드(57)에 공통으로 접속되어 있다. 또, (58)과(59)는 비트선 프리차지용 MOS 트랜지스터, (60)은 비트선 이쿼라이즈용 MOS 트랜지스터, VEQ는 비트선 프리차지·이쿼라이즈 신호, (61)은 비트선 프리차지 전원선이고. 이 비트선 프리차지 전원선(61)에 제3의 패드(62)가 접속되어 있다.
상기 구성에 의하면 웨이퍼 상태에서의 불량한 스크리닝에 있어서, DRAM 영역에 설치된 스트레스 시험 전용 패드(56), (57), (62)에 테스터의 플로브 카-드의 바늘을 접촉시켜서 워드선 WL1~WL3…에 전압 스트레스를 인가함으로써 메모리 셀의 트랜스퍼 게이트에 대하여 웨이퍼 프로세스상의 잠재 불량을 스크리닝하는 것이 가능하게 된다. 이 경우, DRAM에 동작 전원을 공급하지 않고(Vcc=Vss=ov로 한다), 모든 트랜지스터가 오프한 상태에서 전압 스트레스를 주어도 좋으나 이 상태에서는 각 비트선이 프로팅 상태이므로 워드선과 비트선과의 전위차에 의하여 생기는 전계 스트레스가 불충분하게 될 염려가 있다. 그래서 DRAM에 통상의 동작 전원(예컨대 Vcc=5V)을 공급하고, 데이타의 독출/기록을 행하고 있지않는 대기 상태로 하고. 비트선 프리차지 신호 발생 회로(도시생략)를 활성화하여 프리차지·이쿼라이즈 신호 VEQ를 발생시키고 상기 비트선 프리차지용 트랜지스터(58),(59)를 온상태로 하고 비트선에 소망하는 전위를 주도록 하는 쪽이 일층 효과적이다. 이와같이 하면 종래의 비트선 주위의 회로를 거의 수정하지 않고 모든 비트선에 소망하는 전압을 일제히 인가할 수 있게 된다.
그래서 상기 제1의 패드(56)에는 스트레스 전압 Vs을 주고. 상기 제2의 패드(57)에는 Vs+Vth(Vth는 MOS 트랜지스터 53~55의 임계치 전압) 이상의 게이트 제어 전압 VG을 부여함으로써 MOS 트랜지스터 53~55를 온시키고 모든 워드선 WL1~WL3…에 소망하는 전압 스트레스를 가한다. 또 상기 제3의 패드(62)에 소망의 전압(예컨대 접지 전압 Vss)을 줌으로써 워드선과 비트선의 사이. 즉 메모리 셀의 트랜스퍼게이트의 게이트 절연막에 소망의 전압 스트레스를 부여할 수 있다. 이 경우 메모리 셀의 트랜스퍼 게이트(51)는 3극관 동작 상태로 되고, 게이트 전극하의 전체면에 채널영역이, 형성되고 게이트 절연막의 전체면에 전압 스트레스가 직접 인가되게 된다.
또 상기 구성에 의하면 스트레스 시험 전용 패드(56),(57)에 스트레스 시험용 전압이 인가됨으로서, 완성품 상태에서의 통상 사용시 보다도 워드선의 활성화율이 높아지므로, 웨이퍼 상태에서의 전압 스트레스 시험의 효율을 현저하게 향상시킬 수 있게 된다. 예컨대 4M 비트의 DRAM의. 경우 종래의 버언인시에는 4096개 있는 워드선중 4개 밖에 동시에 선택되지 않는 것에 비하면 상기 실시예의 비언인시에는 예컨대 모든 워드선을 동시에 선택하는 것으로 하면 워드선의 스트레스 인가 효율을 1000~2000배로 향상시킬 수 있다. 이것에 의하여 스트레스 시간이 1000~2000분의 1이 되고, 승압 전위가 인가되는 메모리 셀의 트랜스퍼 트랜지스터의 스크리닝의 효율을 비약적으로 향상시킬 수 있다.
그러나 상기한 바와같이 현재 제안중인 반도체 메모리 장치에 있어서는 예컨대 웨이퍼 상태에서의 불량의 스크리닝에 있어서. 모든 워드선을 선택하여 전압 스트레스를 인가한 때에 있어서의 워드선의 접속 노드와 접지 노드와의 사이에 접속되어 있는 노이즈 킬러용의 MOS 트랜지스터의 제어에 대하여 구체적으로 언급되어 있지 않다. 이 노이즈 킬러용 트랜지스터는 통상 동작에 있어서는 프리차지 기간 혹은 액티브 기간의 비선택 워드선이 플로팅으로 되는 것을 방지하고, 이들 기간에 노이즈 등에 의하여 워드선의 레벨이 메모리셀의 트랜스퍼 게이트용 트랜지스터의 임계치 전압을 넘어서 메모리 셀의 데이타 파괴를 일으키는 것을 방지하기 위한 것이다. 따라서 불량의 스크리닝에 있어서 모드 워드선을 선택하여 전압 스트레스를 인가한때에, 가령 상기 노이즈 킬러용 트랜지스터가 온 상태로 되어 있으면, 전압 스트레스 인가 전원에서 워드선 및 노이즈 킬러용 트랜지스터를 통하여 접지 노드로 관통 전류가 흐르게 된다.
그래서 DRAM의 전압 스트레스 시험시에 워드선에 일제히 전압 스트레스를 인가하여 위하여 노이즈 킬러용 트랜지스터에 대한 실사용이 가능한 제어 수단의 제안이 요망되는 바이다. 또 각 워드선의 타단측에 전압 스트레스 시험용의 MOS 트랜지스터를 부가하는 것에 수반하여 칩 면적이 증대하므로 전압 스트레스 시험에 수반하는 그러한 칩 면적의 증대를 가급적 억제하는 것이 바람직하다.
본 발명은 상기 사정을 감안하여 이루어진 것으로서 전압 스트레스 시험시에 모든 워드선 혹은 통상 동작시에 선택되는 개수 이상의 워드선에 일제히 전압 스트레스를 인가할 수 있고 또 전압 스트레스 인가 전원에서 노이즈 킬러 회로를 통하여 접지 노드로 관통 전류가 흐르는 것을 방지할 수 있고, 그 위에 전압 스트레스 시험에 수반하는 칩 면적의 증대를 가급적 억제할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명은 DRAM에 있어서 워드선의 일단측이 접속되고 전압 스트레스 시험시에는 온 상태로 제어되어서 타단측에서 입력하는 전압 스트레스를 워드선에 전달하고, 통상 동작시에는 타단측이 접지 노드를 접속되고 워드선 선택 회로의 출력 신호 혹은 워드선의 레벨에 따라서 오프/온 제어되는 노이즈 킬러 회로를 구비하는 것을 특징으로 한다.
노이즈 킬러 회로는 전압 스트레스 시험시에는 온 상태로 제어되어서 타단측에서 입력하는 전압 스트레스를 워드선에 전달하고, 통상 동작시에는 타단측이 접지 노드에 접속되고 상기 워드선 선택 회로의 출력 신호 혹은 워드선의 레벨에 따라 오프/온 제어되므로, 전압 스트레스 시험시와 통상 동작시에 겸용되고 있다. 그리고 예컨대 웨이퍼 상태에서의 불량의 스크리닝애 있어서의 전압 스트레스 시험시에는 모든 워드선 혹은 통상 동작시에 선택되는 개수 이상의 워드선에 일제히 예컨대 DC(전류)적인 전압 스트레스를 인가할 수 있는 불량한 스크리닝의 효율을 현저하게 향상시킬 수 있다. 이 경우, 노이즈 킬러 회로를 전압 스트레스 전달 수단으로서 사용하고 있으므로 이 노이즈 킬러 회로를 통하여 접지 노드에 관통 전류가 흐르는 일은 없다
제1도는 제1실시예에 관한 DRAM의 일부를 도시하고 있다. (11) 및(12)는 행렬상으로 배치되어 메모리 셀 어레이를 형성하고 있는 다이나믹형 메모리 셀의 트랜스퍼 게이트용의 MOS 트랜지스터 및 캐패시터, WL는 메모리 셀 어레이의 동일행의 메모리 셀의 트랜스퍼 게이트용 트랜지스터(11)의 게이트에 접속되는 워드선, BL, /BL는 메모리 셀 어레이의 동일 열의 메모리 셀의 트랜스퍼 게이트용 트랜지스터(11)의 드레인에 접속되는 비트선, (13)은 외부 혹은 내부에서 입력되는 어드레스 신호에 따라서 워드선 선택 신호를 출력하는 워드선 선택 회로(로우 디코더), (14)는 워드선 구동 회로, (15)는 상기 각 비트선과 비트선 프리차지 전원선(16)과의 사이에 접속되는 비트선 프리차지·이쿼라이즈 신호 VEQ에 의하여 제어되는 비트선 프리차지 회로, (17)은 상보적인 비트선쌍(BL, /BL) 사이에 접속되고 비트선 이쿼라이즈 신호(프리차지 신호) VEQ에 의하여 제어되는 비트선 이쿼라이즈 회로, (18)은 비트선 프리차지 전압 VBL(통상은 Vcc/2)를 발생하여 모든 비트선 프리차지 전원선(16)에 공급하기 위한 비트선 프리차지 전압 발생 회로(19)은 캐패시터 플레이트 전위 VPL(통상은 Vcc/2)을 발생하여 모든 메모리 셀의 캐패시터 플레이트에 공급하기 위한 플레이트 전위 발생 회로, (20)은 전압 스트레스 시험시에 상기 비트선 프리차지 전원선의 전위 및 상기 캐패시터 플레이트의 전위를 각각 제어하기 위하여 설치된 비트선 전위·캐패시터 플레이트 전위 제어 수단(비트선 전위 제어 수단과 캐패시터 플레이트 전위 제어 수단을 독립하여 설치해도 좋다).
(21)은 전압 스트레스 시험시에 외부에서 스트레스 전압 Vs가 주어지고, 통상 동작시에는 접지 전위 Vss 노드에 접지되는 전압 스트레스 시험용의 제1의 패드(예컨대 본딩 패드), (22)은 전압 스트레스 시험시에 외부에서 게이트 제어 전압 VG이 주어지고 통상 동작시에는 전원 전위 Vcc 노드에 접속되는 전압 스트레스시험용의 제2의 패드이다
상기 워드선 선택 회로(13)는, 본 예에서는 프리차지형의 낸드 게이트가 이용되고 있다. 이 프리차지형의 낸드 게이트는 전원 전위 Vcc와 접지 전위 Vss와의 사이에 프리차지용의 PMOS 트랜지스터 P1와 내부 어드레스 신호(예컨대 X0~X2) 디코드용의 NMOS 트랜지스터 N1군이 직렬로 접속되고, 상기 PMOS 트랜지스터 P1와 NMOS 트랜지스터 N1군과의 직렬 접속점이 출력 노드로 되어 있다. 그 동작은 어드레스 신호 X0~X2가 ″L″레벨의 상태에서 프리차지 신호 PRCH가 활성 레벨″L″로 되어 출력 노드를 ″H″레벨로 프리차지 한 후에, 어드레스 신호 X0~X2가 모두 ″H″레벨로 된 경우에 출력 노드의 신호(워드선 선택 신호)를 ″H″레벨로 끌어 내린다.
상기 워드선 구동 회로(14)는 본 예에서는 워드선 구동용 전압 WDRV(전원 전위 Vcc를 승압한 전위)원과 상기 워드선 WL와의 사이에 접속되고 워드선 선택 회로(13)의 출력 신호에 따라 상기 워드선 WL을 구동하는 워드선 구동용의 예컨대 NMOS 트랜지스터(N2)와, 상기 워드선 WL의 일단측(여기서는 상기 워드선 구동용 트랜지스터 N2측)에 그 일단측이 접속된 노이즈 킬러용 NMOS 트랜지스터 N3와, 상기 워드선 선택 회로(13)의 출력측에 접속된 PMOS 트랜지스터 P2 및 NMOS 트랜지스터 N4로 구성되는 제1의 CMOS 인버터 IV1와, 전원 전위 Vcc와 상기 워드선 선택 회로(13)의 출력단과의 사이에 접속되고 게이트가 상기 제1의 CMOS 인버터 IV1의 출력단에 접속된 플업용의 PMOS 트랜지스터 P3과, 상기 제1의 CMOS 인버터 IV1의 출력단자 상기 워드선 구동용의 MOS 트랜지스터 N2의 게이트와의 사이에 접속되고 그 게이트에 전원 전위 Vcc가 주어지는 NMOS 트랜지스터 N4와, 상기 제1의 CMOS 인버터 IV1의 출력단과 상기 노이즈 킬러용의 NMOS 트랜지스터 N3의 게이트와의 사이에 접속된 PMOS 트랜지스터 P4 및 NMOS 트랜지스터 N5로 구선되는 제2의 CMOS 인버터 IV2를 갖는다.
이 경우, 본 예에서는 상기 노이즈 킬러용 트랜지스터 N3의 타단측은 다른 내부 Vss 선과는 분리하여 상기 제1의 패드(21)로 끌어내어져 있다. 이것에 의하여 이 노이즈 킬러용 트랜지스터(N3)는 통상 동작시에는 타단측의 제1의 패드(21)가 접지 노드에 접속되는 동시에 상기 워드선 선택 회로(13)의 출력 신호에 따라서 오프/온 제어되고 전압 스트레스 시험시에는 모든 워드선 혹은 통상 동작시에 선택되는 개수보다 많은 워드선에 대응하는 것이 온 상태로 제어되어서 타단측의 제1의 패드(21)에 외부에서 입력하는 전압 스트레스를 워드선에 전달하도륵 동작한다.
그 위에 상기 노이즈 킬러용 트랜지스터 N3를 전압 스트레스 시험시에 온 상태로 제어하는 수단으로서 상기 제2의 CMOS 인버터 IV2의 PMOS 트랜지스터 P4 및 상기 제2의 패드(22)가 사용되고 있다. 이 경우 이 PMOS 트랜지스터 P4의 기판(N웰)·소스와 제2의 패드(22)가 접속되어 있고, 이 PMOS 트랜지스터 P4의 기판(N웰)은 다른 N웰과는 독립하여 분리되어 형성되고 이 PMOS 트랜지스터 P4의 소스는 다른 내부 Vcc 선과는 분리하여 상기 제2의 패드(22)로 꺼내저 있다.
또한 본 실시예에서는 제7도에 도시한 바와 같은 워드선의 타단측의 전압 스트레스 인가용의 MOS 트랜지스터 53~55…가 생략되고 있다.
상기 비트선 전위·플레이트 전위 제어 수단(20)은, 전압 스트레스 시험시에 비트선 프리차지 전압 발생회로(18)의 출력을 오프 상태로 제어하여 외부로부터 제3의 패드(23)에 입력하는 비트선 전위 VBL를 비트선 프리차지 전원선(16)에 전달하든가 혹은 비트선 프리차지 전압 발생 회로(18)의 출력 전위를 변화시키든가 혹은 비트선 프리차지 전압 발생 회로(18)의 출력을 오프 상태로 제어하여 비트선 프리차지 전원선(16)을 소정의 고정 전위단에 접속하도록 구성된다. 본 예에서는 제4의 패드(24), 저항(31), 2단위 CMOS 인버터(32),(33) 및 출력 스위치 회로(34)가 사용되고 있다.
또, 상기 비트선 전위·플레이트 전위 제어 수단(20)은 전압 스트레스 시험시에 플레이트 전위 발생 회로(19)의 출력을 오프 상태로 제어하여 외부에서 제5의 패드(25)에 입력하는 플레이트 전위를 캐패시터 플레이트에 전달하든가 혹은 플레이트 전위 발생 회로(19)의 출력 전위를 변화시키든가 혹은 플레이트 전위 발생 회로(19)의 출력을 오프 상태로 제어하여 캐패시터 플레이트를 소정의 고정 전위단에 접속하도륵 구성된다. 본 예에서는 상기 제4의 패드(24), 상기 저항(31), 상기 2단의 CMOS 인버터(32), (33) 및 출력 스위치 회로(35)가 사용되고 있다.
다음에 제1도의 DRAM의 동작을 설명한다. 제1도의 DRAM를 예컨대 웨이퍼 상태에서의 버언인에 있어서의 전압 스트레스 시험시에는 동작 전원을 공급(Vcc로서 예컨대, 5V, Vss=ov)하고, 다시 로우·스트로프·어드레스(/RAS) 신호 입력을 비활성화(″H″레벨)하여 DRAM을 대기 상태로 하고, 비트선 프리차지·이쿼라이즈 신호 발생 회로(도시생략)를 활성화시켜서 프리차지 신호 VEQ를 발생시키고(혹은 제어신호 입력에 의하여 프리차지 신호 VEQ를 활성화해도 된다), 비트선 프리차지용 트랜지스터(15)를 온 상태로 한다. 이 대기 상태에서는 워드선 선택 신호는 비활성 레벨″H″이고, 워드선 구동 회로(14)의 제1의 CMOS 인버터 IV1의 출력 전위 V1는 ″L″, MOS 트랜지스터(N4)의 한쪽의 드레인 단자와 NMOS 트랜지스터 N2의 게이트 단자와의 접속 노드는 ″L″, 구동용의 NMOS 트랜지스터 N2는 오프로 되어 워드선 WL이 비선택 상태이고. 제2의 CMOS 인버터 IV2의 PMOS 트랜지스터 P4의 게이트에는 ″L″레벨이 주어진다 따라서 제1의 패드(21)에 스트레스 전압 Vs를 주고 제2의 패드(22)에 Vs+Vth1(Vth1은 NMOS 트랜지스터 N3의 임계치 전압) 이상의 게이트 제어 전압 VG를 줌으로써 노이즈 킬러용 트랜지스터 N3를 온시키고, 이 노이즈 킬러용 트랜지스터 N3를 통하여, 모든 워드선 WL(혹은 통상 동작시에 선택되는 개수이상의 워드선 WL)에 소망하는 전압 스트레스를 가할 수 있게 된다.
이 경우 비트선 전위·플레이트 전위 제어 수단(20)에 의하여 프리차지 전위 발생 회로(18)의 출력 스위치 회로(34)를 오프 상태로 하고, 제3의 패드(23)에 소망하는 전압(예컨대 접지 전압 Vss)을 주도록 하면 워드선 WL과 각 비트선과의 사이, 즉 메모리 셀 트랜지스터(11)의 게이트 절연막에 소망하는 전압을 줄수 있다.
또 비트선 전위·플레이트 전위 제어 수단(20)에 의하여 상기 플레이트 전위 발생 회로(19)의 출력 스위치 회로(35)를 오프 상태로 제어하고, 제5의 패드(25)에 외부에서 소망하는 플레이트 전위 예컨대 Vcc 전위를 주고, 메모리 셀에 ″0″데이타를 기록하여 캐패시터(12)의 스트레이지 노드를 거의 Vss 전위로 설정함으로써 캐패시터 절연막에 대략(Vcc-Vss) 전위의 스트레스를 인가할 수 있다. 또는 플레이트 전위로서 Vss 전위를 주고 메모리 셀에 ″1″데이타를 기록하여 캐패시터(12)의 스트레이지 노드를 대략 Vcc 전위에 설정함으로써, 캐패시터 절연막에 대략(Vcc-Vss) 전위의 스트레스를 인가할 수 있다.
한편 제1도의 DRAM의 통상 동작시에는 비트선 프리차지 전위 발생 회로(18)의 출력이 비트선 프리차지 전원선(16)에 공급되고 있고, /RAS 신호 입력이 비활성화(″H″레벨)하면 비트선 프리차지 신호 발생회로(도시생략)가 활성화하여 프리차지 신호 VEQ가 발생하고 비트선 프리차지용 트랜지스터(15)가 온 상태로 되고, 모든 비트선쌍(BL, /BL)이 소정의 비트선 전위에 프리차지된다. 또 제1의 패드(21)에는 Vss전위가 주어지고 제2의 패드(22)에는 Vcc 전위가 주어진다. /RAS 신호 입력이 활성화(″L″레벨)하면, 어드레스 신호 X0∼X2에 의하여 선택되는 메모리 셀 블록(메모리 셀 어레이)의 비트선에 공급되는 프리차지신호 VEQ가 비활성 상태로 되는 동시에 어드레스 신호의 로직·레벨의 조합에 따라서 임의의 개수의 워드선분의 워드선 선택 신호가 출력하여 워드선 WL이 선택된다. 이 경우 워드선 선택 신호에 활성 레벨″L″가 입력하는 선택 상태의 워드선 구동 회로(14)에 있어서는 제1의 CMOS 인버터 IV1가 ″H″로 되고, MOS트랜지스터 N4의 한쪽의 드레인 단자와 NMOS 트랜저스터 N2의 게이트 단자와의 접속 노드는 ″H″가 되므로, 구동용의 NMOS 트랜지스터 N2가 온 상태로 되어 워드선 WL를 ″H″레벨 상태로 구동한다. 이때 제2의 CMOS 인버터 IV2의 출력의 ″L″로 되고, 노이즈 킬러용 트랜지스터 N3는 오프 상태가 된다 또, 플업용의 PMOS 트랜지스터 N3는 게이트 전위(제1의 CMOS 인버터 IV1의 출력 전위)가 ″H″레벨이므로 오프 상태로 된다. 이에 대하여 워드선 선택 신호에 비활성 레벨″H″가 입력하는 비선택 상태의 워드선 구동 회로(14)에 있어서는, 제1의 CMOS 인버터 IV1의 출력이 ″L″가 되고 MOS 트랜지스터(N4)의 한쪽의 드레인 단자와 NMOS 트랜지스터 N2의 게이트 단자와의 접속 노드는 ″L″가 되므로 구동용의 NMOS 트랜지스터 N2는 오프 상태가 되어 워드선 WL를 비선택의 상태로 한다. 이때 제2의 CMOS 인버터 IV2의 출력은 ″H″가 되고, 노이즈 킬러용 트랜지스터 N3는 온 상태가 된다. 또 플업용의 PMOS 트랜지스터 P3는 게이트 전위(제1의 CMOS 인버터 IV1의 출력 전위)가 ″L″레벨이므로 온 상태로 된다.
또 웨이퍼 상태에서의 다이소트 테스트에 있어서 통상 동작을 행하게 할 때에는 테스터의 접속 단자(예컨대 플로브 카드의 바늘)을 상기 패드에 접속시켜서 소망하는 전압을 인가하면 된다. 또 웨이퍼 상태에서 버언인 시험에 의하여 불량이 스크리닝된 메모리 셀을 용장 회로에 의하여 구제한 후, 웨이퍼에서 칩을 다이싱하여 칩의 패드를 디바이스의 외부 단자에 접속할 때 상기 제1의 패드(21), 제2의 패드(22)를 대응하여 Vss 노드, Vcc 노드에 접속(예컨대, Vss용, Vcc용 리드 프레임에 본딩한다)함으로써 패키지 뒤에서도 종래와 같이 통상 동작을 행하게 할 수 있다.
상기 제1실시예의 DRAM에 의하면, 예컨대 웨이퍼 상태에서의 버언인에 있어서의 전압 스트레스 시험시에는 모든 워드선 WL 혹은 통상 동작시에 선택되는 개수 이상의 워드선 WL에 일제히 예컨대 DC적인 전압 스트레스를 인가할 수 있고 버언인의 효율을 현저하게 향상할 수 있게 된다. 이 경우 노이즈 킬러용 트랜지스터 N3를 전압 스트레스 전달 수단으로 사용하고 있기 때문에 이 노이즈 킬러용 트랜지스터 N3를 통하여 접지 노드에 관통 전류가 흐르는 일은 없다.
또 노이즈 킬러용 트랜지스터 N3는 전압 스트레스 시험시에는 온 상태로 제어되어서 타단측에서 입력하는 전압 스트레스를 워드선에 전달하고 통상 동작시에는 타단측이 접지 노드에 접속되고 상기 워드선 구동용 트랜지스터 N2와 상보적으로 제어되어 전압 스트레스 시험시와 통상 동작시로 겸용되고 있다. 따라서 제7도에 도시한 바와 같이 각 워드선의 타단측에 전압 스트레스 시험용의 MOS 트랜지스터를 부가하는 경우에 비하여 전압 스트레스 시험에 수반하는 면적의 증대를 제어할 수 있게 된다.
제2도는 제1도의 변형예를 도시하고 있으며 제1의 패드(21)와 Vss 노드와의 사이에 저항 R2을 접속하고, 제2의 패드(22)와 Vcc 노드와의 사이에 저항 R1를 접속하고 있다. 이렇게 하면 웨이퍼 상태에서의 버언인에 있어서의 전압 스트레스 시험시에 스트레스 전압원·Vss 노드간, 제어 전압원·Vcc 노드간에 저항 R2, R1을 통하여 전류가 흐르는데, 통상 동작시에 제1의 패드(21)가 Vss 전위, 제2의 패드(22)가 Vcc전위가 되므로 다이소트 테스트시에 상기 패드 플로부 카드 바늘을 접촉시킬 필요가 없게 되고 예컨대 리드프레임과의 와이어 본딩 공정에 있어서 상기 패드의 본딩이 필요없게 된다. 또 제1도와 동일 부분에는 동일 부호를 붙이고 있다. 또 상기 저항 R2, R1의 어느 한쪽만 설치하도록 해도 좋다.
또 제1도의 다른 변형예로서 PMOS 트랜지스터 P4의 소스만이 아니고 워드선 선택 회로(13) 및 워드선 구동 회로(14)의 다른 PMOS 트랜지스터 P1~P3의 소스도 다른 내부 Vcc선에서 분리하여 제2의 패드(22)에 접속하고 이들 PMOS 트랜지스터 P1∼P4의 N웰을 공통으로하여 다른 N웰과는 분리하여 상기 PMOS 트랜지스터 P1~P4의 공통 소스에 접속해도 된다. 전압 스트레스 시험시의 대기 상태에서는 프리차지 신호 PRCH 및 어드레스 신호 X0~X2는 모두 ″L″레벨로 되어 있으므로 회로 동작상의 문제는 없다.
그런데 상기 제1실시예에서는 전압 스트레스 시험시에 제2의 CMOS 인버터 IV2의 PMOS 트랜지스터 P4는 게이트에 ″L″레벨, 소스에 고전압(제어 전압 VG)이 주어지므로 그 게이트 산화막에 필요 이상의 전계가 인가되어 버린다. 또 제1실시예의 변형예에서 기술한 바와 같이 PMOS 트랜지스터 P1~P4의 소스를 다른 내부 Vcc 선에서 분리하여 제2의 패드(22)에 접속하고 이들 N웰을 공통으로 다른 웰과는 분리하여 상기 PMOS 트랜지스터 P1~P4의 공통 소스에 접속한 경우에도 필요 이상의 전계가 게이트 산화막에 인가되어 버리는 MOS 트랜지스터가 발생한다.
제3도는 이와 같은 문제를 개선할 수 있는 제2실시예에 관한 DRAM 회로의 일부를 도시하고 있다. 제3도의 DRAM 회로는 제1도에 도시한 DRAM 회로와 비교하여 다음 점이 상이하고 기타는 같으므로 동일 부호를 붙이고 있다 즉, PMOS 트랜지스터 P4의 소스·기판이 제2의 패드(22)에서 Vcc 노드로 접속 변경되고 제2의 CMOS 인버터 IV2와 노이즈 킬러용 트랜지스터 N3의 게이트와의 사이에 CMOS 트랜스퍼 게이트(36)가 삽입되어 있다. 이 CMOS 트랜스퍼 게이트(36)의 NMOS 트랜지스터 N6의 게이트 Vcc노드에 접속되고 PMOS 트랜지스터 P5의 기판은 제2의 패드(22)에 접속되어 있다. 그리고 게이트가 Vcc노드에 접속된 NMOS 트랜지스터 N7가 상기 PMOS 트랜지스터 P5의 게이트와 제1의 패드(21)와의 사이에 삽입되어 있다. 또 게이트가 Vcc 노드에 접속되고, 소스·기판이 상기 제2의 패드(22)에 접속되고 드레인이 상기 노이즈 킬러용 트랜지스터 N3의 게이트에 접속된 PMOS 트랜지스터 P6가 부가되어 있다. 또 게이트가 Vcc 노드에 접속되고 소스·기판이 상기 제2의 패드(22)에 접속되고 드레인이 상기 PMOS 트랜지스터 P5의 게이트에 접속된 PMOS 트랜지스터 P7가 부가되어 있다.
제3도의 DRAM의 동작은 기본적으로는 상술한 제1도의 DRAM의 동작과 같은바, 이하에 동작의 특징부분을 기술한다. 즉 웨이퍼 상태에서의 버언인에 있어서의 전압 스트레스 시험시에는 제1의 왜드(21)에는 제1도와 같이 스트레스 전압 Vs를 주는데 제2의 패드(22)에 주는 게이트 제어 전압 VG으로서 VG＞Vs+Vih1(Vih1은 NMOS 트랜지스터 N3의 임계치 전압), 또한 VG＞Vss+|Vth2|(Vth2는 PMOS 트랜지스터 P6의 임계치 전압)을 줄 필요가 있다. 또 이때 DRAM에 동작 전원을 공급하여 대기 상태로 하여 전압스트레스 시험을 행하면, 제2의 CMOS 인버터 IV2의 출력 전위 V1는 Vcc 전위이고, 상기 게이트 제어전압 VG 및 스트레스 전압 Vs는 상기 Vcc 전위 보다도 고전위이므로, 노이즈 킬러용 트랜지스터 N3의 게이트 전위 V2및 PMOS 트랜지스터 P5의 게이트 전위 V3는 각각 VG 전위가 되고, CMOS 트랜스퍼 게이트(36)는 오프 상태로 된다. 상기 게이트 전위 V3와 스트레스 전압 Vs와는 NMOS 트랜지스터 N7에 의하여 분리되어 있다. 따라서 트랜지스터 P5~P7, N6, N7에는 필요 이상의 전압 스트레스는 인가되지 않는다.
이에 대하여 통상 동작시에는 제1도와 같이 제1의 패드(21)에는 Vss 전위, 제2의 패드(22)에는 Vcc 전위를 주면, CMOS 트랜스퍼 게이트(36)는 온 상태로 되고 상기 PMOS 트랜지스터 P6 및 P7은 오프 상태로 되므로 회로 동작적으로는 제1도와 같게 된다.
또 트랜지스터 P5, P7, N7은 기본적으로는 웨이퍼 상태에서의 전압 스트레스 시험시 및 통상 동작시에는 없어도 되나 통상 동작시에 제2의 CMOS 인버터 IV2의 출력 전위 V1가 Vcc 전위시에 Vcc 전위가 저하하여 노이즈 킬러용 트랜지스터 N3의 게이트가 플로팅으로 되어 게이트 전위 V2에 ″H″레벨이 남게되는 것을 방지하기 위하여 설치되어 있다.
또, 상기 트랜지스터 P6, P7, N7은 모든 워드선에 대응하는 각 워드선 구동 회로에 대하여 공통으로 설치할 수 있다.
또 제3도의 DRAM도 제2도에 도시한 바와 같이 제1의 패드(21)와 Vss 노드와의 사이에 저항 R2를 접속하고 제2의 패드(22)와 Vcc 노드와의 사이에 저항 R1을 접속함으로써 전술한 효과를 얻을 수 있다.
제4도는 제2실시예에 관한 DRAM 회로의 일부를 나타내고 있다. 제4도의 DRAM 회로는 워드선 WL의 타단측(워드선 구동 회로측과 반대측)에서 접지 노드와의 사이에 노이즈 킬러용 트랜지스터 N3가 접지되어 있는 형식의 것이다. 즉 워드선 WL의 타단측에 노이즈 킬러용 트랜지스터 N3를 통하여 제1의 패드(21)가 접속되어 있고, 이 노이즈 킬러용 트랜지스터 N3에 대하여 NMOS 트랜지스터 N11의 소스가 공통 접속되는 동시에 게이트 및 드레인이 교차 접속되어 있고, 게이트에 반전 프리차지 신호/PRCH가 인가되는 NMOS 트랜지스터 N12가 Vcc 노드와 상기 NMOS 트랜지스터 N11의 드레인과의 사이에 접속되어 있고, 소스·기판이 접속된 PMOS 트랜지스터 P11가 제2의 패드(22)와 상기 NMOS 트랜지스터(11)의 드레인과의 사이에 접속되어 있다. 또 상기 PMOS 트랜지스터(11)의 게이트에는 제1의 패드(22)가 접속되어 있다. 또 제1도에 도시한 DRAM 회로와 동일 부분은 동일 부호를 붙이고 있다.
제4도의 DRAM의 동작은 기본적으로는 전술한 제1도의 DRAM의 동작과 같은바 이하에 동작의 특징부분을 기술한다. 즉 웨이퍼 상태에서의 버언인에 있어서의 전압 스트레스 시험시에는 제1의 패드(21)에는 제1도와 같이 스트레스 전압 Vs를 주는데 제2의 패드(22)에 주는 게이트 제어 전압 VG으로서 VG＞Vs+Vth1(Vth1은 NMOS 트랜지스터 N3의 임계치 전압), 또 VG＞Vs+|Vth2|(Vth2는 PMOS 트랜지스터 P11의 임계치 전압)을 줄 필요가 있다. 또 이때 DRAM에 동작 전원을 공급하여 대기 상태로 하여 전압 스트레스 시험을 행하는 것으로 하면 워드선 구동 트랜지스터 N2는 제1도의 DRAM과 같이 오프 상태이고, PMOS 트랜지스터 P11는 온 상태이고, NMOS 트랜지스터 N11의 드레인인 전위 V1가 Vcc 전위보다 높고, 반전 프리차지 신호/PRCH가 Vcc 전위이므로 NMOS 트랜지스터 N12는 오프 상태, 노이즈 킬러용 트랜지스터 N3는 온 상태(전압 스트레스 전달 상태), NMOS 트랜지스터 N11는 오프 상태이다. 또 상기 PMOS 트랜지스터 P11는, 그 기판(N웰, 통상은 Vcc 전위에 바이어스되어 있다.)이 소스에 접속되어 있으므로 그 소스에 Vcc 전위보다 높은 VG 전위가 인가되어도 소스·기판 사이의 PN 접합의 순바이어스되는 일은 없다.
이에 대하여 통상 동작시에는 제1도의 DRAM과 같이 제1의 패드(21)에는 Vss 전위, 제2의 패드(22)에는 Vcc 전위를 주면 회로 동작적으로는 제1의 DRAM과 동일하게 된다. 즉, 프리차지 상태에서는 전워드선이 비선택, 반전 프리차지 신호/PRCH가 Vcc 전위, NMOS 트랜지스터 N11의 드레인 전위가 ″H″레벨(Vcc), 노이즈 컬러용 트랜지스터 N3가 온 상태, NMOS 트랜지스터 N11가 오프 상태로 된다. 액티브상태의 선택된 메모리 셀 블록(메모리 셀 어레이)에 있어서는, 반전 프리차지 신호/PRCH가 ″L″레벨, NMOS 트랜지스터 N12가 오프 상태로 되고, 선택 워드선에 대하여는 NMOS 트랜지스터 N11의 드레인 전위가 ″L″레벨, NMOS 트랜지스터 N11가 온 상태, 노이즈 킬러용 트랜지스터 N3이 오프 상태가 되고 비선택 워드선에 대하여는 NMOS 트랜지스터 N11의 드레인 전위가 ″H″ 레벨(Vcc), 노이즈 킬러용 트랜지스터 N3가 온 상태, NMOS 트랜지스터 N11가 오프 상태가 된다.
또, PMOS 트랜지스터 P11는 액티브 상태의 선택된 메모리 셀 블록에 있어서의 비선택 상태의 워드선에 대하여 반전 프리차지 신호/PRCH가 ″L″레벨, NMOS 트랜지스터 N12가 오프 상태로 된때 NMOS 트랜지스터 N11의 드레인이 플로팅이면 일단 리이크나 캐플링 등에 의하여 NMOS 트랜지스터 N11의 드레인 전위 V1아 노이즈 킬러용 트랜지스터 N3의 임계치 전압보다 낮아져서 노이즈 컬러용 트랜지스터 N3가 오프로 되어 버리는 것을 방지하기 위하여 NMOS 트랜지스터 N11의 드레이 전위를 플업하도록 설치되어 있다. 또 상기 PMOS 트랜지스터 P11은 프리차지 상태 등에 있어서 Vcc 전위가 저하하여 ″H″레벨에서 저하한 때에 NMOS 트랜지스터 N11의 드레인 전위 V1에 그대로 ″H″레벨이 남아 있게 되는 것을 방지하기 위하여 설치되어 있다.
이 PMOS 트랜지스터 P11의 사이즈 설정은 워드선이 승압된 때에, NMOS 트랜지스터 N11가 온되고 그 드레인 전위 V1이 Vss 전위 근방까지 저하하도록 하지 않으면 안된다. 즉, 이 NMOS 트랜지스터 N11의 온 저항에 대하여 PMOS 트랜지스터 P11의 게이트 길이를 충분히 길게하는 등에 의해 그 온 저항을 충분히 크게 하고, 워드선이 승압된 때의 NMOS 트랜지스터 N11의 드레인 전위 V1가 노이즈 킬러용 트랜지스터 N3의 임계치 전압보다 낮은 레벨이 되도록 할 필요가 있다. 이렇게 하지 않으면 워드선의 전하가 노이즈 킬러용 트랜지스터 N3을 통하여 접지 노드로 빠져버리기 때문이다.
또 상기 PMOS 트랜지스터 P11을 고저항으로 치환해도 좋다.
또, 제4도의 DRAM도, 제2도의 구성에 준하여 제1의 패드(21)와 Vss 노드와의 사이에 저항 R2를 접속하고, 제2의 패드(22)와 Vcc 노드와의 사이에 저항 R1을 접속함으로서 전술한 효과를 얻을 수 있다.
제5도는 제4도의 변형예를 나타내고 있는바, 제4도의 DRAM에 대하여 소스·기판이 제2의 패드(22)에 접속되고 드레인이 Vcc 노드에 접속된 PMOS 트랜지스터 P12와, 소스 기판이 제2의 패드(22)에 접속되고 드레인이 상기 PMOS 트랜지스터 P12의 게이트에 접속되고 게이트가 Vcc 노드에 접속된 PMOS 트랜지스터 P13와 이 PMOS 트랜지스터 P13의 드레인과 제1의 패드(21)와의 사이에 접속되고 게이트가 Vcc 노드에 접속된 NMOS 트런지스터 N12가 부가되어 있다. 또 제4도와 동일 부분에는 동일 부호를 붙이고 있다
제5도에 DRAM의 동작은 기본적으로는 전술한 제4도의 DRAM의 동작과 같은바, 동작의 특징 부분을 이하에 기술한다. 즉 웨이퍼 상태에서의 버언인에 있어서의 전압 스트레스 시험시에는 제4도와 같이 제1의 패드(21)에는 스트레스 전압 Vs를 주고 제2의 패드(22)에 주는 게이트 제어 전압 VG으로서 VG＞Vs十Vth1(Vth1은 NMOS 트랜지스터 N3의 임계치 전압), 또 VG＞Vs+|Vth2|(Vth2는 PMOS 트랜지스터 P11의 임계치 전압)을 줄 필요가 있다. 또, 이때. DRAM에 동작 전원을 공급하여 대기 상태로 하고 전압 스트레스 시험을 행하는 것으로 하면 워드선 구동 트랜지스터 N2는 제4도와 같이 온 상태이고, PMOS 트랜지스터 P11은 온 상태이고, NMOS 트랜지스터 N11의 드레인 전위 V1가 Vcc 전위보다도 높고, 반전 프리차지 신호/PRCH가 Vcc 전위이므로 NMOS 트랜지스터 N12는 오프 상태, PMOS 트랜지스터 P12 및 NMOS 트랜지스터 N11 및 N12도 오프 상태, PMOS 트랜지스터 P13는 온 상태, 노이즈 킬러용 트랜지스터 N3은 온 상태(전압 스트레스 전달 상태)이다.
이에 대하여 통상 동작시에는 제4도의 DRAM와는 달리 제1의 패드(21)에는 Vss 전위를 주는(웨이퍼 상태의 경우에는 테스터에서 주고, 또 조립시에는 본딩 접속해 둔다)데, 제2의 패드(22)에는 아무런 전위를 주지 않아도, PMOS 트랜지스터 P13가 오프 상태, NMOS 트랜지스터 N12는 온 상태가 되고, Vcc 노드에 PMOS 트랜지스터 P12, P11을 통하여 ″H″레벨의 전위가 공급되고, 회로 동작적으로 제4도의 DRAM와 같게 된다.
또, 워드선이 승압된 때에 NMOS 트런지스터 N11가 온으로 되고 그 드레인 전위 V1가 Vss 전위 근방까지 저하하도록 NMOS 트랜지스터(N11)의 온 저항에 대하여 PMOS 트랜지스터 P11의 온 저항을 크게 할 필요가 있다. 또 PMOS 트랜지스터 P12의 기판(N웰)과 드레인과의 PN 접합이 순방향으로 되지 않도록 PMOS 트랜지스터 P12의 온 저항을 PMOS 트랜지스터 P12의 온 저항을 PMOS 트랜지스터 P11의 온 저항 보다 작게 할 픽요가 있다.
또 상기 트랜지스터 P12, P13, N12는 모든 워드선에 대응하는 각 노이즈 킬러 회로에 대하여 공통적으로 설치할 필요가 있다.
제6도는 제4도의 다른 변형예를 나타내고 있으며 제4도외 프리차지용의 NMOS 트랜지스터 N12가 생략되고, 액티브 상태의 선택된 메모리 셀 블록(메모리 셀 어레이)에 있어서의 비선택 워드선에 대하여 NMOS 트랜지스터 N11의 드레인 전위 V1가 플로팅으로 되는 형식의 것이다. 즉 제4의 DRAM과 비교하여 제1의 패드(21)와 Vss 노드와의 사이에 분압 회로(예컨대 저항 R1, R2)가 접속되고, 이 분압 출력 V2과 프리차지 신호 PRCH가 두 입력 노어 회로(37)에 입력하고 이 두 입력 노어 회로(37)의 출력이 CMOS인버터(38)에 입력하고 이 CMOS 인버터(38)의 출력 전위 V3가 상기 PMOS 트랜지스터 P11의 게이트에 접속되어 있는 점이 상이하고, 기타는 같으므로 제4도중과 동일 부분에는 동일 부호를 붙이고 있다.
제6도의 DRAM의 동작은 기본적으로는 전술한 제4도의 DRAM의 동작과 동일한 바, 동작의 특징 부분을 이하에 기술한다. 즉 웨이퍼 상태에서의 버언인에 있어서의 전압 스트레스 시험시에는 제4도와 같이 제1의 패드(21)에는 스트레스 전압 Vs를 주고, 제2의 패드(22)에 주는 게이트 제어 전압 VG으로서 VG＞Vs+Vth1(Vth1은 NMOS 트랜지스터 N3의 임계치 전압), 또 VG＞Vcc+|Vth2|(Vth2는 PMOS 트랜지스터 P11의 임계치 전압)를 줄 필요가 있다. 또 이때 DRAM에 동작 전원을 공급하여 전압 스트레스시험을 행하는 것으로 하면 분압 출력 V2이 얻어진다. 이 경우 분압 저항 R1, R2는 제1의 패드(21)에 고전압 Vs를 인가하여도 분압 출력 V2이 입력하는 두 입력 노어 회로(37)의 PMOS 트랜지스터 및 NMOS 트랜지스터에 필요 이상의 전압이 걸리지 않도록, 또 ″H″레벨의 입력이 되도록 값이 설정된다. 이것에 의하여 두 입력 노어 회로(37)의 출력이 ″L″, CMOS 인버터(38)의 출력이 ″H″가 되고, PMOS 트랜지스터 P11에도 필요 이상의 전압이 걸리지 않게 된다.
이에 대하여 통상 동작시에는 제4도의 DRAM와 같이 제1의 패드(21)에는 Vss 전위, 제2의 패드(22)에는 Vcc 전위를 주면, PMOS 트랜지스터(P11)를 통하여 Vcc 전위가 공급되고, 회로 동작적으로는 제1도의 DRAM와 같게 된다.
또 상기 저항 R1, R2 및 두 입력 노어 회로(37), CMOS 인버터(38)는, 모든 워드선에 대응하는 각 노이즈 킬러 회로에 대하여 공통적으로 설치할 수 있다.
또한 상기 실시예에서는 하나의 워드선 선택 회로(13)에 의하여 한개의 워드선 WL을 선택하는 예를 제시하였으나, 하나의 워드선 선택 회로(13)에 의하여 복수개(예컨대 4개)의 워드선 WL을 선택하여 각각의 워드선 구동 트랜지스터 N2에 각각 워드선 구동 전압 WD, RV를 공급하도록 해도 된다.
또, 상기 실시예에 있어서 스트레스 시험용의 각 패드로서는 본딩 패드라도 좋으나, 이것에 한하지 않고 DRAM를 웨이퍼 상태 인채 버언인 할 경우에는 테스터의 접촉 단자에 접촉하여 전압을 인가 가능한 구조이면 되고, 웨이퍼에서 DRAM 칩을 분리한 후에 패키징한 상태로 버언인을 행할 경우에는 패키징에 있어서 칩 외부의 배선과 접속이 가능한 구조이면 된다.
또 상기 각 실시예에서는 스트레스 시험용의 각 패드를 웨이퍼 상태의 각 칩마다 설치해둔 경우를 제시하였으나 상기 DRAM을 웨이퍼 상태인채로 버언인하는 경우에는 스트레스 시험용의 각 패드를 각각 복수개의 칩으로 공용하고 이 공용 패드와 각 칩과의 사이를 접속하기 위한 배선을 웨이퍼의 예컨대 다이싱 라인영역상에 형성하도록 해도 된다.
또 상기 실시예에서는 버언인에 있어서의 전압 스트레스 시험용 예로 들어 설명하였으나 본 발명은 온도가속에 관계없이 전압 스트레스 시험을 행할 경우에도 유효함은 말할 것도 없다.
상술한 바와 같이 본 발명의 반도체 기억 장치에 의하면 예컨대 웨이퍼 상태에서의 불량한 스크리닝에 있어서의 전압 스트레스 시험시에 전압 스트레스 인가 전원에서 노이즈 킬러용 트랜지스터를 통하여 모든 워드선 혹은 통상 동작시에 선택되는 개수 이상의 워드선에 일제히 전압 스트레스를 인가할 수 있고 불량한 스크리닝의 효율을 현저하게 향상할 수 있게 된다. 그 위에 노이즈 킬러용 트렌지스터를 통상 동작과 전압 스트레스 시험에 겸용할 수 있으므로 전압 스트레스 시험에 수반하는 칩 면적의 증대를 가급적 억제할 수 있다.

Claims (24)

  1. 행렬상으로 배치된 복수의 다이나믹 메모리 셀(11, 12)과 ; 상기 복수의 행중 대응행에 배치된 상기 다이나믹 메모리 셀에 각각 접속된 복수의 워드선(WL)과 ; 상기 복수의 렬중 대응렬에 배치된 상기 다이나믹 메모리 셀에 각각 접속된 복수의 비트선(BL, /BL)과 ; 상기 복수의 워드선의 대응 워드선에 접속된 제1단자와, 통상 동작시에는 접지 전압을 공급하고 스트레스 시험에는 스트레스 전압을 공급하는 노드에 접속된 제2단자와, 스트레스 시험시에는 제2단자로부터 제1단자로 스트레스 전압을 선택적으로 전달하기 위해 제1전달 신호에 응답하고 통상 동작시에는 제1단자를 접지 전압에 선택적으로 접속하기 위해 제2전달 신호에 응답하는 전달 수단을 각각 갖는 복수의 노이즈 킬러 회로(N3)를 구비하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  2. 행렬상으로 배치된 복수의 다이나믹 메모리 셀(11,12)과 ; 상기 복수의 행중 대응행에 배치된 상기 다이나믹 메모리 셀에 각각 접속된 복수의 워드선(WL)과 ; 상기 복수의 렬중 대응렬에 배치된 상기 다이나믹 메모리 셀에 각각 접속된 복수의 비트선(BL, /BL)과 ; 다이나믹 랜덤 액세스 메모리의 외부로부터 또는 다이나믹 랜덤 액세스 메모리에 삽입된 소자로부터 공급되는 어드레스 신호에 따라 가각 워드선 선택 신호를 출력하는 복수의 워드선 선택 회로(13)와 ; 각각 워드선 구동 전원과 상기 복수의 워드선에 대응 워드선의 한 단부사이에 접속되고, 상기 복수의 워드선 선택 회로의 대응 워드선 선택 회로로부터의 출력 신호에 따라 대응 워드선을 구동하는 복수의 워드선 구동 회로(14)와 ; 각각 상기 복수의 비트선의 대응 비트선과 비트선 프리차지 전원선 사이에 접속되고, 비트선 프리차지 신호에 의해 제어되는 복수의 비트선 프리차지 회로(15)와 ; 상기 비트선 프리차지 전원선에 비트선 프리차지 전압을 공급하는 비트선 프리차지 전압 발생 회로(18)와 ; 상기 복수의 워드선의 대응 워드선에 접속된 제1단자와, 통상 동작시에는 접지 전압을 공급하고 스트레스 시험에는 스트레스 전압을 공급하는 노드에 접속된 제2단자와, 스트레스 시험시에는 제2단자로부터 제1단자로 스트레스 전압을 선택적으로 전달하기 위해 제1전달 신호에 응답하고 통상 동작시에는 제1단자를 접지 전압에 선택적으로 접속하기 위해 상기 복수의 워드선 선택 회로의 대응 워드선 선택 회로의 출력에 응답하는 전달수단을 각각 갖는 복수의 노이즈 킬러 회로(N3)를 구비하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  3. 제1항에 있어서, 상기 모든 노이즈 킬러 회로의 제2단자에 접속되어, 스트레스 시험시 다이나믹 랜덤 액세스 메모리의 외부로부터 스트레스 전압을 공급하는 제3단자를 추가로 구비하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  4. 제2항에 있어서, 상기 모든 노이즈 킬러 회로의 제2단자에 접속되어, 스트레스 시험시 다이나믹 랜덤 액세스 메모리의 외부로부터 스트레스 전압을 공급하는 제3단자를 추가로 구비하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  5. 제3항에 있어서, 상기 제3단자와 접지 전압 사이에 접속된 저항 소자를 추가로 구비하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  6. 제4항에 있어서, 상기 제3단자와 접지 전압 사이에 접속된 저항 소자를 추가로 구비하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  7. 제1항 또는 제3항에 있어서, 상기 노이즈 킬러 회로를 온 상태로 제어하기 위한 제어 전압을 공급하는 제4단자를 추가로 구비하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  8. 제2항 또는 제4항에 있어서, 상기 노이즈 킬러 회로를 온 상태로 제어하기 위한 제어 전압을 공급하는 제4단자를 추가로 구비하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  9. 제7항에 있어서, 상기 제4단자와 전원 전위 노드 사이에 접속된 저항 소자와, 상기 제3단자와 접지 전압 사이에 접속된 저항 소자를 추가로 구비하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  10. 제8항에 있어서, 상기 제4단자와 전원 전위 노드 사이에 접속된 저항 소자와, 상기 제3단자와 접지 전압 사이에 접속된 저항 소자를 추가로 구비하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  11. 제5항에 있어서, 상기 노이즈 킬러 회로를 온 상태로 제어하기 위한 제어 전압을 공급하는 제4단자를 추가로 구비하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  12. 제6항에 있어서, 상기 노이즈 킬러 회로를 온 상태로 제어하기 위한 제어 전압을 공급하는 제4단자를 추가로 구비하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  13. 제11항에 있어서, 상기 제4단자와 전원 전위 노드 사이에 접속된 저항 소자를 추가로 구비하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  14. 제12항에 있어서, 상기 제4단자와 전원 전위 노드 사이에 접속된 저항 소자를 추가로 구비하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  15. 제1항에 있어서, 상기 전압 스트레스 시험시 비트선 프리차지 전원선의 전위를 제어하는 비트선 전위 제어 수단을 추가로 구비하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  16. 제2항 또는 제4항에 있어서, 상기 전압 스트레스 시험시 비트선 프리차지 전원선의 전위를 제어하는 비트선 전위 제어 수단을 추가로 구비하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  17. 제16항에 있어서, 상기 비트선 전위 제어 수단은 스트레스 시험시에 비트선 프리차지 전압 발생 회로를 오프 상태로 제어하여, 다이나믹 랜덤 액세스 메모리의 외부로부터 공급되는 비트선 전위를 상기 비트선 프리차지 전원선에 전달하거나, 상기 비트선 프리차지 전압 발생 회로를 오프 상태로 제어하여 상기 비트선 프리차지 전원선을 소정의 고정 전위 단자에 접속하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  18. 제17항에 있어서, 다이나믹 메모리 셀의 캐패시터 플레이트에 플레이트 전위를 공급하는 플레이트 전위 발생 회로와, 스트레스 시험시에 상기 플레이트 전위 발생 회로의 출력을 제어하는 플레이트 전위 제어수단을 구비하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  19. 제18항에 있어서, 상기 플레이트 전위 제어수단은 스트레스 시험시에 상기 플레이트 전위 발생 회로를 오프 상태로 제어하여 다이나믹 랜덤 액세스 메모리의 외부로부터 입력된 플레이트 전위를 다이나믹 메모리 셀의 캐패시터 플레이트에 전달하거나, 스트레스 시험시에 상기 플레이트 전위 발생 회로를 오프 상태로 제어하여 상기 캐패시터 플레이트를 소정의 고정 전위 단자에 접속하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  20. 행 및 렬 어레이로 배치된 메모리 셀(11, 12)과, 상기 어레이의 각 행의 메모리 셀을 각각 접속하는 복수의 워드선(WL)과 ; 상기 어레이의 각 렬의 메모리 셀을 각각 접속하는 복수의 비트선(BL, /BL)과 ; 반도체 기억 장치의 통상동작 동안 각각 접지 전압을 공급하고, 반도체 기억 장치의 스트레스 시험 동안 각각 스트레스 전압을 공급하는 복수의 노드(21)와 ; 상기 복수의 워드선의 대응 워드선에 각각 접속되는 것으로서, 상기 대응 워드선을 선택적으로 구동하는 워드선 선택 신호에 응답하는 구동 수단과, 상복수의 노드중 하나와 상기 대응 워드선 사이에 접속되는 노이즈 킬러 회로와, 상기 대응 워드선을 접지 전압에 선택적으로 접속하기 위해 통상 동작시에 워드선 선택 신호에 응답하고 상기 대응 워드선을 스트레스 전압에 접속하기 위해 스트레스 시험시에 스트레스 시험 신호에 응답하는 제어 수단을 포함하는 워드선 구동 회로(14)와 ; 상기 워드선 구동 회로에 접속되고, 상기 구동 수단에 공급되는 워드선 선택 신호를 발생하기 위해 통상 동작시에 어드레스 데이타에 응답하는 워드선 선택 회로(13)를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  21. 제20항에 있어서, 상기 노이즈 킬러 회로는 상기 복수의 워드선의 대응 워드선에 접속되는 제1단자와 상기 복수의 노드중 하나에 접속되는 제2단자 및 제어단자를 갖는 트랜지스터를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  22. 제20항에 있어서, 상기 노드는 플로브 카드의 플로브와 접촉하는 패드를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  23. 제20항에 있어서, 상기 노드는 플로브 카드의 플로브와 접촉하며 접지 전위에 접속된 패드를 구비하는 것을 특징으로 하는 반도체 기억 장치
  24. 행렬상으로 배치된 복수의 다이나믹 메모리 셀(11,12)과 ; 상기 복수의 행중 대응행에 배치된 상기 다이나믹 메모리 셀에 가각 접속된 복수의 워드선(WL)과 ; 상기 복수의 렬중 대응렬에 배치된 상기 다이나믹 메모리 셀에 각각 접속된 복수의 비트선(BL,/BL)과 ; 다이나믹 랜덤 액세스 메모리의 외부로부터 또는 다이나믹 랜덤 액세스 메모리에 삽입된 소자로부터 공급되는 어드레스 신호에 따라 각각 워드선 선택 신호를 출력하는 복수의 워드선 선택 회로(13)와 ; 각각 워드선 구동 전원과 상기 복수의 워드선에 대응 워드선의 한 단부사이에 접속되고, 상기 복수의 워드선 선택 회로의 대응 워드선 선택 회로로부터의 출력 신호에 따라 대응 워드선을 구동하는 복수의 워드선 구동 회로(14)와 ; 각각 상기 복수의 비트선의 대응 비트선과 비트선 프리차지 전원선 사이에 접속되고, 비트선 프리차지 신호에 의해 제어되는 복수의 비트선 프리차지 회로(15)와 ; 상기 비트선 프리차지 전원선에 비트선 프리차지 전압을 공급하는 비트선 프리차지 전압 발생 회로(18)와 ; 상기 복수의 워드선의 대응 워드선에 접속된 제1단자와, 통상 동작시에는 접지 전압을 공급하고 스트레스 시험에는 스트레스 전압을 공급하는 노드에 접속된 제2단자와, 스트레스 시험시에는 제2단자로부터 제1단자로 스트레스 전압을 선택적으로 전달하고, 통상 동작시에는 제1단자를 접지 전압에 선택적으로 접속하기 위해 스트레스 시험 신호와 프리차지 신호에 응답하는 전달수단을 각각 갖는 복수의 노이즈 킬러 회로(N3)를 구비하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
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