JPH0770620B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0770620B2
JPH0770620B2 JP2418374A JP41837490A JPH0770620B2 JP H0770620 B2 JPH0770620 B2 JP H0770620B2 JP 2418374 A JP2418374 A JP 2418374A JP 41837490 A JP41837490 A JP 41837490A JP H0770620 B2 JPH0770620 B2 JP H0770620B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、例えばウェハー状態での不良のスクリーニングに際
して、メモリセルのトランジスタおよびワード線相互間
の信頼性不良の要因をスクリーニングするために通常使
用時よりも加速して電圧ストレスをかけるためのストレ
ス印加手段に関する。
【０００２】
【従来の技術】一般に、半導体デバイスを製造出荷する
場合、その信頼性を確保するために、良品デバイスを劣
化させたり不良品としないようにデバイスの潜在的な不
良を露呈させ、欠陥デバイスを除去するスクリーニング
を行う。このスクリーニングの方法として、電界加速と
温度加速を同時に実現できるバーンインが多用されてい
る。このバーンインは、電圧を実使用電圧より高く、温
度を実使用温度より高くしてデバイスを動作させること
により、実使用条件での初期故障期間以上のストレスを
短時間でデバイスに経験させてしまい、初期動作不良を
起こすおそれのあるデバイスを出荷前に予め選別してス
クリーニングする。これにより、初期動作不良を起こす
おそれのあるデバイスを効率的に取り除き、製品の信頼
性を高くすることができる。
【０００３】従来、ＤＲＡＭのバーンインに際しては、
アドレス順にスキャンしてワード線を順々にアクセスす
る方法が用いられている。この場合、ワード線にゲート
が接続されたメモリセルのトランスファゲート用のトラ
ンジスタ（以下、セルトランジスタという。）について
みると、周辺回路のトランジスタよりずっと少ない頻度
でしか電圧ストレスが印加されないことになる。例え
ば、４メガＤＲＡＭについてみると、ワード線は４０９
６本あるが、これらのうち１サイクルに選択される本数
は４本のみであり、セルトランジスタの試験は、１０２
４サイクル行うことにより完了することになる。従っ
て、セルトランジスタのゲートは、周辺回路のトランジ
スタに比べ１０２４分の１の時間しか電圧ストレスを受
けないことになり、最大電界が印加されている実質時間
が短かいので、バーンインに長時間を必要とする。
【０００４】さらに、近年のＤＲＡＭは、メモリセルの
容量の電極に電源電圧の半分（Ｖｃｃ／２）を印加する
のが一般的となっている。このため、容量の絶縁膜は、
膜厚が薄くても電界の面で緩和されるため、信頼性上問
題となることが少ない。これに対して、セルトランジス
タのゲート酸化膜は、セルトランジスタの選択時に昇圧
された電位（例えば、１．５×Ｖｃｃ近傍）が印加され
るので、膜厚が厚くても厳しい電界が加わり、信頼性上
問題となる可能性が大きい。そこで、ＤＲＡＭのバーン
インに際しては、特に昇圧電位がゲートに印加されるセ
ルトランジスタを積極的にスクリーニングの対象にした
いところである。
【０００５】上記したように、積極的にスクリーニング
の対象としたいセルトランジスタに少ない頻度でしか電
圧ストレスが印加されないという問題点を解決するため
に、本願発明者の一人により、スクリーニング時に全て
のワード線あるいは通常動作時に選択される本数以上の
ワード線に一斉に電圧ストレスを印加し得るようにし、
セルトランジスタに対するストレス印加の効率を向上し
得る半導体メモリ装置を提案した（本願出願人の出願に
係る特願平１−１６９６３１号）。これにより、ＤＲＡ
Ｍの場合、メモリセルのトランスファゲートのスクリー
ニングについては不良が十分に収束するレベルになり、
１ＭのＤＲＡＭや４ＭのＤＲＡＭにおける不良の大半を
占めるビット不良を高速に収束することが可能になり、
スクリーニングの効率を著しく向上することが可能にな
る。
【０００６】
【発明が解決しようとする課題】上記したように現在提
案中の半導体メモリ装置において、全ワード線に一斉に
ストレス電圧を印加すると、物理的に隣り合うワード線
間に信頼性不良を引き起こす要因が存在する場合にその
スクリーニングができないおそれがある。
【０００７】本発明は上記の事情に鑑みてなされたもの
で、電圧ストレス試験時に、選択された一部のワード線
群に一斉に所望の電圧ストレスを印加することにより、
スクリーニングの効率を著しく向上することが可能にな
る共に選択状態のワード線と非選択状態のワード線とが
物理的に隣り合う領域におけるワード線相互間の信頼性
不良の要因をスクリーニングすることが可能になる半導
体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
は、スクリーニングに際しての電圧ストレス試験時に全
ワード線を所定の基準にしたがってグループ分けされた
複数グループのうちの任意のグループのワード線群を同
時に選択し、この選択されたワード線群に一斉に所望の
電圧ストレスを印加する選択的ストレス印加手段を具備
し、上記各グループのワード線群は、それぞれ通常動作
時に選択される本数以上のワード線を含み、かつ、それ
ぞれの配列領域内に他のグループのワード線と物理的に
隣り合う領域を複数個含むことを特徴とする。
【０００９】
【作用】スクリーニングに際しての電圧ストレス試験時
に、任意の一部のグループのワード線群を同時に選択し
て一斉に所望の電圧ストレスを印加する操作を各グルー
プに対して行うように複数回繰り返すことにより、全ワ
ード線を時間的に分割してスクリーニングすることが可
能である。この場合、各グループのワード線群は、それ
ぞれ通常動作時に選択される本数以上のワード線を含む
ので、従来の半導体メモリのスクリーニングに際してア
ドレス順にスキャンしてワード線を順々にアクセスする
方法に比べて、昇圧電位が印加されるセルトランジスタ
のスクリーニングの効率を著しく向上させることが可能
になる。また、各グループのワード線群は、それぞれの
配列領域内に他のグループのワード線と物理的に隣り合
う領域を複数個含むので、選択状態のワード線と非選択
状態のワード線とが物理的に隣り合った状態でのスクリ
ーニングを行うことが可能になる。
【００１０】この場合、規則的に配列されているワード
線の奇数番目または偶数番目の任意の一方のワード線群
のみ同時に選択して一斉に所望の電圧ストレスを印加す
るようにグループ分けすると、全ワード線を時間的に２
分割してそれぞれ選択状態のワード線と非選択状態のワ
ード線とが物理的に隣り合った状態でスクリーニングす
ることが可能になり、スクリーニングの効率がさらに向
上する。
【００１１】なお、全部のグループのワード線群を同時
に選択して一斉に所望の電圧ストレスを印加した場合に
は、全ワード線を同時にスクリーニングすることが可能
である。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
【００１３】図１は、第１実施例に係るＤＲＡＭの一部
を示している。ここで、１〜９はトランスファゲート用
のＮＭＯＳトランジスタ、１０〜１３は昇圧バリア用の
ＭＯＳトランジスタ、１４はビット線プリチャージ用の
ＮＭＯＳトランジスタ、１５はリフレッシュ動作を必要
とするダイナミック型メモリセルのトランスファゲート
用のＮＭＯＳトランジスタ（以下、セルトランジスタと
いう。）、１６はメモリセルの情報蓄積用のキャパシ
タ、１７は昇圧用のＭＯＳキャパシタ、１８および１９
はそれぞれ通常動作時は使用されないが、電圧ストレス
試験時に外部から所定の電圧が印加されるストレス試験
用パッドである。２０および２１はワード線選択回路用
のノアゲート、２２は前記ストレス試験用パッド１８に
連なるノード、ＷＬＯｍ（ｍ＝１，２，３，４）は第１
のワード線、ＷＬｎ（ｎ＝１，２，３，４…）は第２の
ワード線、ＢＬ１はビツト線である。また、φＢＯＯＴ
は昇圧信号、φＯＮはトランスファゲート９をオン駆動
するための信号、φＷＬは前記ノード２２におけるワー
ド線駆動信号である。
【００１４】即ち、ストレス試験用パッド１８に連なる
ノード２２と第１のワード線ＷＬＯｍとの間には１段目
のワード線駆動用のトランスファゲート１〜４が接続さ
れている。第１のワード線ＷＬＯ１と第２のワード線Ｗ
Ｌｎとの間には２段目のワード線駆動用のトランスファ
ゲート５〜８が接続されている。そして、上記トランス
ファゲート１〜４のゲートとアドレスＡ０〜Ａ１をデコ
ードするワード線選択回路２０の出力端との間には、そ
れぞれ対応してゲートに電源電位Ｖｃｃが与えられる昇
圧バリア用トランジスタ１２…が接続されている。ま
た、前記トランスファゲート５〜８のゲートとアドレス
Ａ２〜Ａｎをデコードするワード線選択回路２１の出力
端との間には、それぞれ対応してゲートに電源電位Ｖｃ
ｃが与えられる昇圧バリア用トランジスタ１３…が接続
されている。さらに、第２のワード線ＷＬ１には、セル
トランジスタ１５のゲートが接続され、このセルトラン
ジスタ１５のソースは記憶キャパシタ１６の一方の電極
に接続され、記憶キャパシタ１６の他方の電極にはキャ
パシタプレート電圧ＶＰＬが印加され、セルトランジス
タ１５のドレインはビット線ＢＬ１に接続されている。
このビット線ＢＬ１は、ゲートにビット線プリチャージ
信号φＰＲＥが入力するプリチャージ用トランジスタ１
４を介して前記ストレス試験用パッド１９に接続されて
いる。
【００１５】なお、上記ＤＲＡＭのメモリセルアレイに
おいては、複数個のダイナミック型メモリセル１５…が
行列状に配置され、同一行のメモリセルにワード線が接
続され、同一列のメモリセルにビット線が接続されてい
る。
【００１６】この第１実施例は、バーンインに際しての
電圧ストレス試験時に、全ワード線を所定の基準にした
がってグループ分けされた複数グループのうちの任意の
グループのワード線群を同時に選択し、このワード線群
にワード線駆動用トランスファゲートを介して電圧スト
レスを印加するようにした例を示している。本例では、
任意のグループのワード線群を同時に選択するように制
御するために、前記ワード線選択回路２０、２１の入力
（あるいは出力）を変更するようにしている。また、電
圧ストレスを印加するためにストレス試験用パッド１８
が用いられている。
【００１７】なお、前記グループ分けは、選択したグル
ープのワード線群が、通常動作時に選択される本数以上
のワード線を含み、かつ、そのワード線群の配列領域内
に他のグループのワード線と物理的に隣り合う領域を複
数箇所含むようにする。この物理的に隣り合う態様の具
体例としては、（ａ）あるグループのワード線の両側に
他のグループのワード線が存在する領域を少なくとも１
個含む、（ｂ）あるグループのワード線と他のグループ
のワード線とが交互に隣り合う領域を複数個含む、
（ｃ）ワード線群の配列領域内の全領域においてあるグ
ループのワード線と他のグループのワード線とが交互に
隣り合う、などが挙げられる。
【００１８】この場合、所望のグループ分けにしたがっ
てワード線選択を行うのに、外部からのアドレス信号入
力の操作だけで可能であれば、簡単に実施できるので都
合がよい。しかし、実際のワード線群の配列とアドレス
信号入力との関係やグループ分けの仕方によっては、外
部からのアドレス信号入力の操作だけでは所望の選択が
不可能な場合がある。この場合には、ワード線選択回路
２０、２１の入力側（あるいは出力側でもよい）に制御
回路（図示せず）を接続し、通常動作時にはワード線選
択回路の入力（あるいは出力）を変更しないが、電圧ス
トレス試験時には、前記したようなグループ分けにした
がってワード線選択を行うように制御する必要がある。
【００１９】次に、図１のＤＲＡＭの動作を説明する。
通常動作時には、ワード線選択回路２０、２１でアドレ
スＡ０〜Ａｎ（実際はそれぞれ相補的な信号）をデコー
ドしたワード線選択信号に応じてトランスファゲート１
〜８が選択的にオン状態となるように駆動され、ワード
線が選択的に駆動される。この時、ビット線プリチャー
ジ用トランジスタ１４の一端には、ビット線プリチャー
ジ電圧発生回路（図示せず）からビット線プリチャージ
電圧ＶＢＬが与えられる。
【００２０】これに対して、上記ＤＲＡＭを例えばウェ
ハー状態でバーンインする際、動作電源を供給してＤＲ
ＡＭを動作可能状態にし、トランスファゲート１〜４の
全てがオンするようにアドレスＡ０〜Ａ１を真補ともに
“Ｌ”レベルに制御し、トランスファゲート５〜８も全
てがオンするようにアドレスＡ２〜Ａｎを真補ともに
“Ｌ”レベルに制御して全ワード線を選択状態にすれ
ば、ワード線駆動用トランスファゲートを介して全ワー
ド線に一斉にストレス電圧を印加することが可能にな
る。しかし、この場合には、物理的に隣り合うワード線
間に信頼性不良を引き起こす要因が存在したとしてもス
クリーニングできない。そこで、前記したように所定の
基準にしたがってグループ分けされた複数グループのう
ちの任意の一部のグループのワード線群を同時に選択
し、この選択されたワード線にワード線駆動回路を介し
て一斉に電圧ストレスを印加する。そして、このような
操作を、各グループに対して行うように複数回繰り返す
ことにより、時間的に分割して全ワード線を時間的に分
割してスクリーニングすることが可能になる。これによ
り、バーンインの効率を著しく向上することが可能にな
る共に選択状態（“Ｈ”レベル）のワード線と非選択状
態（“Ｌ”レベル）のワード線とが物理的に隣り合う領
域におけるワード線相互間の信頼性不良の要因をスクリ
ーニングすることが可能になる。
【００２１】この場合、例えば奇数アドレスと偶数アド
レスとを順次選択するようにアドレスＡ２〜Ａｎを制御
することにより、第２のワード線ＷＬｎが物理的に隣り
合うワード線の一方のみを選択して駆動した状態でスク
リーニングを行った後に上記隣り合うワード線の他方の
みを選択して駆動した状態でスクリーニングを行うと、
全ワード線を時間的に２分割してスクリーニングするこ
とが可能になり、スクリーニングをより効率的に行うこ
とが可能になる。
【００２２】なお、上記したように物理的に隣り合う選
択状態のワード線と非選択状態のワード線と間の信頼性
不良の要因をスクリーニングする時、このワード線間を
短絡するような細い配線がワード線形成プロセスで残存
していたとしても、この細い残存配線に短絡電流が流れ
ることにより溶断してしまい、ワード線間の短絡不良を
改善することが可能になるという効果も得られる。
【００２３】ところで、通常は、前記ワード線電圧昇圧
用のキャパシタ１７の容量値ＣＢＯＯＴは通常動作時に
選択されるワード線を駆使するのに足る程度しか用意さ
れていない。従って、この昇圧された電位のみでは、上
記したように全てのあるいは通常動作に選択される本数
以上のワード線を一斉に駆動するのには不十分である。
そこで、上記実施例のＤＲＡＭでは、前記ノード２２に
通常動作時には使用されることがないストレス試験用パ
ッド１８を接続している。そして、外部から上記ボンデ
ィングパッド１８を介して前記ノード２２に所望の電圧
ストレスをＤＣ（直流）的に与えることにより、選択状
態のワード線を一斉に直ちに駆動させることができる。
【００２４】この場合、ワード線駆動用のトランスファ
トランジスタ１〜８のゲートは電位的に浮遊状態であ
り、このノードのレベルがリークにより下がり、ノード
２２に与えたＤＣ的な電圧ストレスがワード線部分で次
第に下がっていくおそれがある。このおそれを避けるた
めに、ノード２２に電圧ストレスをＡＣ（交流）的に例
えばパルス電圧を与えるようにしてもよい。
【００２５】また、電圧ストレス試験時に前記ビット線
に所望の電圧を印加可能なビット線電圧印加手段とし
て、ビット線プリチャージ用トランジスタ１４の一端側
（ビット線プリチャージ電源ＶＢＬ側）に通常動作時に
は使用されることがないストレス試験用パッド１９を接
続している。従って、このパッド１９に所望の電圧を与
えると共に前記ビット線プリチャージ用トランジスタ１
４をオン状態に制御することにより、選択されたワード
線とビット線との間、つまり、選択されたセルトランジ
スタ１５のゲートとドレインとの間に所望のストレス電
圧を与えることが可能になる。この場合、パッド１９に
接地電圧Ｖｓｓを与えることにより、選択されたワード
線とビット線との間に大きなストレス電圧を与えること
が可能になる。
【００２６】上記したように第１実施例のＤＲＡＭによ
れば、任意の一部のグループのワード線群を同時に選択
し、この選択されたワード線群に一斉に所望の電圧スト
レスを印加することが可能になり、このような操作を各
グループに対して行うように複数回繰り返すことによ
り、全ワード線を時間的に分割してスクリーニングする
ことが可能である。これにより、従来のＤＲＡＭのバー
ンインに際してアドレス順にスキャンしてワード線を順
々にアクセスする方法に比べて、昇圧電位が印加される
セルトランジスタのスクリーニングの効率を著しく向上
することが可能になると共に選択状態のワード線と非選
択状態のワード線とが物理的に隣り合うワード線領域に
おけるワード線相互間の信頼性不良の要因をスクリーニ
ングすることが可能になる。この場合、規則的に配列さ
れているワード線の奇数番目または偶数番目の任意の一
方のワード線群のみ同時に選択し、この選択されたワー
ド線群に一斉に所望の電圧ストレスを印加するようにす
れば、全ワード線を時間的に２分割してスクリーニング
することが可能になり、スクリーニングの効率をさらに
向上させることが可能になる。
【００２７】図２は、第２実施例に係るＤＲＡＭの一部
を示したものである。なお、第１実施例と同一部分には
同一符号を付してその詳細な説明を省略する。ここで、
２３〜２８はＭＯＳトランジスタ、２９，３１，３２は
ストレス試験用パッド、ＷＬ０ｉ，ＷＬ０ｊ，ＷＬ０
ｋ，およびＷＬ１ｉ，ＷＬ１ｊ，ＷＬ１ｋはワード線を
示している。
【００２８】即ち、各ワード線の他端には、それぞれＭ
ＯＳトランジスタ２３〜２８が接続されている。このＭ
ＯＳトランジスタ２３〜２８のゲートは共通に接続され
ており、通常動作時に使用されることのないストレス試
験用パッド２９に接続されている。また、このＭＯＳト
ランジスタ２３〜２５のソースは共通に接続されてお
り、通常動作時に使用されることのないストレス試験用
パッド３１に接続されている。同様に、このＭＯＳトラ
ンジスタ２６〜２８のソースは共通に接続されており、
通常動作時に使用されることのないストレス試験用パッ
ド３２に接続されている。
【００２９】この第２実施例は、バーンインに際しての
電圧ストレス試験時に、全ワード線を所定の基準にした
がってグループ分けされた複数グループのうちの任意の
グループのワード線群を同時に選択するためのＭＯＳト
ランジスタをワード線の他端に接続し、このＭＯＳトラ
ンジスタを介してワード線群に電圧ストレスを印加する
ようにした例を示している。本例では、上記ＭＯＳトラ
ンジスタをオン駆動するためにストレス試験用パッド２
９が用いられている。また、電圧ストレスを印加するた
めに、ストレス試験用パッド３１、３２が用いられてい
る。この場合、規則的に配列されているワード線の奇数
番目または偶数番目の一方のワード線群がＭＯＳトラン
ジスタ群を介して一方のストレス試験用パッド３１に接
続され、他方のワード線群がＭＯＳトランジスタ群を介
して他方のストレス試験用パッド３２に接続されてい
る。これにより、全ワード線が２つにグループ分けされ
ている。
【００３０】次に、図２のＤＲＡＭの動作を説明する。
通常動作時には、ワード線選択回路（図示せず）でアド
レス信号をデコードしたワード線選択信号に応じてワー
ド線駆動用のトランスファゲート（図示せず）が選択的
にオン状態となるように駆動され、ワード線が選択的に
駆動される。この時、ＭＯＳトランジスタ２３〜２８は
オフ状態に制御しておく。
【００３１】これに対して、上記ＤＲＡＭを例えばウェ
ハー状態でバーンインする際、ＤＲＡＭに動作電源を与
えない状態にし、パッド３１および３２に同時に所望の
ストレス電圧ＶＳＴを与え、パッド２９にはＶＳＴ＋Ｖ
ｔｈ（ＭＯＳトランジスタ２３〜２８の閾値電圧。）以
上のゲート電圧ＶＧを与えてＭＯＳトランジスタ２３〜
２８をオンさせることにより、全ワード線と半導体基板
との間に一斉にストレス電圧を印加することが可能にな
る。しかし、この場合には、物理的に隣り合うワード線
間に信頼性不良を引き起こす要因が存在したとしてもス
クリーニングできない。
【００３２】そこで、前記したようにグループ分けされ
た２グループのうちの任意の一方のグループのワード線
群を同時に選択し、この選択されたワード線にＭＯＳト
ランジスタを介して一斉にストレス電圧を印加する。即
ち、例えばパッド３１に所望のストレス電圧ＶＳＴ１を
与え、パッド２９にはＶＳＴ１＋Ｖｔｈ（ＭＯＳトラン
ジスタ２３〜２８の閾値電圧。）以上のゲート電圧ＶＧ
を印加してＭＯＳトランジスタ２３〜２５をオン駆動す
ることにより、このＭＯＳトランジスタ２３〜２５を介
して一方のグループのワード線ＷＬ０ｉ，ＷＬ０ｊ，Ｗ
Ｌ０ｋ…群のみ同時に選択して一斉に所望の電圧ストレ
スを印加することが可能になる。この時、パッド３２に
は、少なくとも前記ストレス電圧ＶＳＴ１より低い電圧
を印加する。次に、今度は、パッド３２にストレス電圧
ＶＳＴ２（＝ＶＳＴ１）を与え、パッド２９にはゲート
電圧ＶＧを与えてＭＯＳトランジスタ２６〜２８をオン
駆動することにより、このＭＯＳトランジスタ２６〜２
８を介して他方のグループのワード線ＷＬ１ｉ，ＷＬ１
ｊ，ＷＬ１ｋ…群のみ同時に選択して一斉に所望の電圧
ストレスを印加することが可能になる。この時、パッド
３１には、少なくともストレス電圧ＶＳＴ２より低い電
圧を印加する。このような操作により、全ワード線を時
間的に２分割して効率的にスクリーニングすることが可
能になり、バーンインの効率を著しく向上することが可
能になる共に選択状態（“Ｈ”レベル）のワード線と非
選択状態（“Ｌ”レベル）のワード線とが物理的に隣り
合う領域におけるワード線相互間の信頼性不良の要因を
スクリーニングすることが可能になる。即ち、一方のグ
ループのワード線のＷＬ０ｉ，ＷＬ０ｊ，ＷＬ０ｋと、
他方のグループのワード線のＷＬ１ｉ，ＷＬ１ｊ，ＷＬ
１ｋとが、それぞれのワード線群の配列領域内の全領域
において交互に物理的に隣り合うように構成した時、２
つのグループのワード線間に電圧ストレスを印加するこ
とが可能であり、ワード線間に存在する信頼性不良の要
因をスクリーニングできる。
【００３３】また、ゲート電圧印加用のパッド２９には
ＶＧ、ストレス電圧印加用のパッド３１および３２には
ＶＳＴ１およびＶＳＴ２が印加されるが、各ＭＯＳトラ
ンジスタ２３〜２８のゲートには、通常のワード線の駆
動回路のトランスファゲートと同等の電圧が印加される
のでそのゲートが信頼性上問題となることはない。
【００３４】上記第２実施例のＤＲＡＭにおいても、第
１実施例のＤＲＡＭと同様に、ビット線にも所望のスト
レス電圧を与えることが可能であり、前記した第１実施
例のＤＲＡＭと同様な効果が得られる。
【００３５】図３は、第３実施例に係るＤＲＡＭの一部
を示しており、第２実施例に係るＤＲＡＭと比べて、Ｍ
ＯＳトランジスタ２３〜２５、２６〜２８の各ソースを
パッド３１に共通に接続し、ＭＯＳトランジスタ２３〜
２５の各ゲートをパッド２９に共通に接続し、ＭＯＳト
ランジスタ２６〜２８の各ゲートをパッド３０に共通に
接続するように変更したものであり、その他は第２実施
例と同一であるので同一符号を付してその詳細な説明を
省略する。
【００３６】図３のＤＲＡＭの動作は、基本的には図２
のＤＲＡＭと同様であるが、バーンインに際しての動作
が若干異なる。即ち、パッド３１にストレス電圧ＶＳＴ
を与え、パッド２９にはＶＳＴ＋Ｖｔｈ以上のゲート電
圧ＶＧ１、パッド３０にはＶＳＴ＋Ｖｔｈ以上のゲート
電圧ＶＧ２を同時に与えてＭＯＳトランジスタ２３〜２
８をオンさせることにより、全てのワード線に所望の電
圧ストレスを加えることが可能である。しかし、この場
合には、物理的の隣り合うワード線間に信頼性不良を引
き起こす要因が存在する時、スクリーニングできない。
そこで、パッド３１にストレス電圧ＶＳＴを与え、パッ
ド２９にはゲート電圧ＶＧ１を与えてＭＯＳトランジス
タ２３〜２５をオンさせることにより、このＭＯＳトラ
ンジスタ２３〜２５を介してパッド３１に接続されてい
る一方のグループのワード線ＷＬ０ｉ，ＷＬ０ｊ，ＷＬ
０ｋ…群に所望の電圧ストレスを加える。この時、パッ
ド３０に少なくとも前記電圧（ＶＳＴ＋Ｖｔｈ１）より
低い電圧を印加し、ＭＯＳトランジスタ２６〜２８をオ
フ状態にさせる。次に、今度は、パッド３１にストレス
電圧ＶＳＴを与え、パッド３０にはゲート電圧ＶＧ２を
与えてＭＯＳトランジスタ２６〜２８をオンさせること
により、このＭＯＳトランジスタ２６〜２８を介してパ
ッド３１に接続されている他方のグループのワード線Ｗ
Ｌ１ｉ，ＷＬ１ｊ，ＷＬ１ｋ…群に電圧ストレスを加え
る。この時、パッド２９に少なくとも前記電圧（ＶＳＴ
＋Ｖｔｈ１）より低い電圧を印加し、ＭＯＳトランジス
タ２３〜２５はオフ状態にさせる。即ち、ワード線ＷＬ
０ｉ，ＷＬ０ｊ，ＷＬ０ｋ…と、ワード線のＷＬ１ｉ，
ＷＬ１ｊ，ＷＬ１ｋとが物理的に隣り合うように構成し
た時、２つのグループの各ワード線間に電圧ストレスを
印加することが可能であり、ワード線間に存在する信頼
性不良の要因をスクリーニングできる。
【００３７】また、ゲート電圧印加用のパッド２９およ
び３０にはＶＧ１およびＶＧ２、ストレス電圧印加用の
パッド３１にはＶＳＴが印加されるが、各ＭＯＳトラン
ジスタ２３〜２８のゲートには、通常のワード線の駆動
回路のトランスファゲートと同等の電圧が印加されるの
でそのゲートが信頼性上問題となることはない。
【００３８】上記第３実施例のＤＲＡＭにおいても、第
１実施例のＤＲＡＭと同様に、ビット線にも所望のスト
レス電圧を与えることが可能であり、前記した第２実施
例のＤＲＡＭと同様な効果が得られる。
【００３９】図４は、第４実施例に係るＤＲＡＭの一部
を示しており、第２実施例に係るＤＲＡＭと比べて、Ｍ
ＯＳトランジスタ２３〜２５の各ゲートをパッド２９に
共通に接続し、ＭＯＳトランジスタ２３〜２５の各ソー
スをパッド３１に共通に接続し、ＭＯＳトランジスタ２
６〜２８の各ゲートをパッド３０に共通に接続し、ＭＯ
Ｓトランジスタ２６〜２８の各ソースをパッド３２に共
通に接続するように変更したものであり、その他は第２
実施例と同一であるので同一符号を付してその詳細な説
明を省略する。
【００４０】図４のＤＲＡＭの動作は、基本的には図２
のＤＲＡＭと同様であるが、バーンインに際しての動作
が若干異なる。即ち、パッド３１および３２に対応して
ストレス電圧ＶＳＴ１およびＶＳＴ２を同時に与え、パ
ッド２９にはＶＳＴ１＋Ｖｔｈ以上のゲート電圧ＶＧ
１、パッド３０にはＶＳＴ２＋Ｖｔｈ以上のゲート電圧
ＶＧ２を同時に与えてＭＯＳトランジスタ２３〜２８を
オンさせることにより、全てのワード線に所望の電圧ス
トレスを加えることが可能になる。しかし、この場合に
は、物理的の隣り合うワード線間に信頼性不良を引き起
こす要因が存在する時、スクリーニングできない。そこ
で、パッド３１にストレス電圧ＶＳＴ１を与え、パッド
２９にはゲート電圧ＶＧ１を与えてＭＯＳトランジスタ
２３〜２５をオンさせることにより、このＭＯＳトラン
ジスタ２３〜２５を介してパッド３１に接続されている
一方のグループのワード線ＷＬ０ｉ，ＷＬ０ｊ，ＷＬ０
ｋ…群に所望の電圧ストレスを加える。この時、パッド
３０および３２には、それぞれ少なくともＶＳＴ１より
低い電圧を印加する。次に、今度は、パッド３２にスト
レス電圧ＶＳＴ２を与え、パッド３０にはゲート電圧Ｖ
Ｇ２を与えてＭＯＳトランジスタ２６〜２８をオンさせ
ることにより、このＭＯＳトランジスタ２６〜２８を介
してパッド３２に接続されている他方のグループのワー
ド線ＷＬ１ｉ，ＷＬ１ｊ，ＷＬ１ｋ…群に電圧ストレス
を加える。この時、パッド２９および３１は、それぞれ
少なくともＶＳＴ２より低い電圧を印加する。
【００４１】即ち、ワード線ＷＬ０ｉ，ＷＬ０ｊ，ＷＬ
０ｋ…と、ワード線のＷＬ１ｉ，ＷＬ１ｊ，ＷＬ１ｋと
が物理的に隣り合うように構成した時、２つのグループ
の各ワード線間に電圧ストレスを印加することが可能で
あり、ワード線間に存在する信頼性不良の要因をスクリ
ーニングできる。
【００４２】また、ゲート電圧印加用のパッド２９およ
び３０にはＶＧ１およびＶＧ２、ストレス電圧印加用の
パッド３１および３２にはＶＳＴ１およびＶＳＴ２が印
加されるが、各ＭＯＳトランジスタ２３〜２８のゲート
には、通常のワード線の駆動回路のトランスファゲート
と同等の電圧が印加されるのでそのゲートが信頼性上問
題となることはない。
【００４３】上記第４実施例のＤＲＡＭにおいても、第
１実施例のＤＲＡＭと同様に、ビット線にも所望のスト
レス電圧を与えることが可能であり、前記した第２実施
例、第３実施例のＤＲＡＭと同様な効果が得られる。
【００４４】なお、上記第２〜４の実施例では、電圧ス
トレスをＡＣ的（パルス的）にも、または、ＤＣ的にも
印加することができる。時間的に効率よく加速するとい
う観点からすれば、ＤＣ的なものが望ましく、また簡単
である。また、ＭＯＳトランジスタ２３〜２８の寸法
は、あるワード線のストレス印加によってセルトランジ
スタのゲート酸化膜の破壊が起こり、リークによりワー
ド線レベルが低下しても、他のワード線に印加する電圧
ストレスに影響のでない範囲に設定することが望まし
い。このようにすれば、セルトランジスタの１ヶ所のゲ
ート破壊により、他のゲートの電界加速ができなくなる
という事態を回避できる。
【００４５】また、ＭＯＳトランジスタ２３〜２８のソ
ース領域に低濃度の不純物拡散層（Ｎ−型）を用いるこ
とにより、高耐圧化を図るようにしてもよい。
【００４６】また、ＭＯＳトランジスタ２３〜２８のゲ
ート酸化膜の破壊が心配であれば、図５に示すような方
法でスクリーニングを行うこともできる。まず、パッド
２９に例えば電源電圧ＶＣＣを印加し、次に、パッド３
１にストレス電圧ＶＳＴ１として電圧ＶＳＴを印加す
る。この段階で、一方のグループのワード線ＷＬ０ｉ，
ＷＬ０ｊ，ＷＬ０ｋ…群（例えば奇数アドレスのワード
線）の電位がＶｃｃ−Ｖｔｈまで上昇するのを待つ。こ
の後、前記パッド２９にゲート電圧ＶＧ１としてＶＳＴ
＋Ｖｔｈ以上を印加する。このようにすれば、ＭＯＳト
ランジスタ２３〜２５のゲート酸化膜にＶＳＴ＋Ｖｔｈ
以上のゲート電圧ＶＧ１が直接に印加されることを防ぐ
ことができる。同様に、パッド３０に例えば電源電圧Ｖ
ｃｃを印加し、次に、パッド３２にストレス電圧ＶＳＴ
２として電圧ＶＳＴを印加する。この段階で、他方のグ
ループのワード線ＷＬ１ｉ，ＷＬ１ｊ，ＷＬ１ｋ…群
（例えば偶数アドレスのワード線）の電位がＶｃｃ−Ｖ
ｔｈまで上昇するのを待つ。この後、前記パッド３０に
ゲート電圧ＶＧ２としてＶＳＴ＋Ｖｔｈ以上を印加す
る。このようにすれば、ＭＯＳトランジスタ２６〜２８
のゲート酸化膜にＶＳＴ＋Ｖｔｈ以上のゲート電圧ＶＧ
２が直接に印加されることを防ぐことができる。
【００４７】なお、前記各実施例において、電圧ストレ
ス試験時に前記ビット線に所望の電圧を印加可能なビッ
ト線電圧印加手段としてストレス試験用パッド１９を用
いたが、このパッド１９を省略し、通常はビット線対間
に接続されているリストア用のラッチ型のＰチャネル型
センスアンプを構成するＰＭＯＳトランジスタの基板
（Ｎウェル）の電位（通常動作時には電源電位Ｖｃｃに
接続されている。）を電圧ストレス試験時に接地電圧Ｖ
ｓｓにするようにしてもよい。これにより、上記ビット
線に接続されているＰＭＯＳトランジスタのドレインと
上記基板とのＰＮ接合が順バイアスされ、このＰＮ接合
の順バイアスにより決まるビルトインポテンシャルΦＢ
により、ビット線電位は接地電圧Ｖｓｓより僅かに浮い
た状態になるので、選択されたセルトランジスタのゲー
トとドレインとの間に大きなストレス電圧を与えること
が可能になる。
【００４８】また、上記パッド１９を省略した場合に
は、通常動作時には前記ビット線に電源電位Ｖｃｃと接
地電位Ｖｓｓとの中間の電位（通常、Ｖｃｃ／２）を印
加するビット線プリチャージ電圧発生回路の出力を、電
圧ストレス試験時に接地電位Ｖｓｓに落すように制御す
る回路を付加し、この回路を電圧ストレス試験時に動作
させるようにしてもよい。
【００４９】また、電圧ストレス試験時にはＤＲＡＭに
動作電源を供給しない状態（即ち、Ｖｃｃ電源ノードと
Ｖｓｓ電源ノードとの間にＤＲＡＭが動作するのに必要
な電位差が与えられていない状態）にしてウェハー全体
を均一なレベルに固定することにより、ビット線電位が
接地電圧Ｖｓｓになるようにしてもよい。
【００５０】また、物理的に隣り合うワード線間に例え
ばスタック型容量の下部電極（電荷蓄積電極）が存在
し、ワード線の一部が電荷蓄積ノードと対向する構造を
採用したＤＲＡＭに本発明を適用した場合には、電圧ス
トレス試験時にはＤＲＡＭに動作電源を供給しない状態
にして電荷蓄積ノードが接地電圧Ｖｓｓになるようにし
てワード線にストレス電圧を印加することにより、ワー
ド線と電荷蓄積ノードとの間に内在する信頼性不良の要
因をスクリーニングすることができる。
【００５１】また、前記各実施例においては、通常動作
時に使用することがないパッドから所定の電圧を印加し
たが、通常動作モードとストレス試験モードとでパッド
の役割を切換える手段を設けることにより、通常動作時
に使用するようなパッドで兼用することも可能である。
【００５２】なお、前記各実施例において、ストレス試
験用パッドとしては、ボンディング・パッドでもよい
が、これに限らず、ＤＲＡＭをウェハー状態のままでバ
ーンインする場合には、テスターのプローブカードの触
針に接触してストレス試験用電圧を印加可能な構造であ
ればよく、ウェハーからＤＲＡＭチップを分離した後に
パッケージングした状態でバーンインを行なう場合に
は、パッケージングに際してチップ外部の配線と接続可
能な構造であればよい。
【００５３】また、上記ＤＲＡＭをウェハー状態のまま
でバーンインする場合には、ストレス試験用パッドを各
チップ毎に設けておいてもよいが、上記パッドを複数個
のチップで共用し、この共用パッドと複数個のチップと
の間を接続するための配線をウェハーの例えばダイシン
グライン領域上に形成するようにしてもよい。
【００５４】ここで、上記ＤＲＡＭをウェハー状態のま
までバーンインする場合の利点を述べる。前記各実施例
で説明したように、バーンインの効率が著しく向上し、
バーンインに要する時間を著しく短縮できることから、
ウェハー状態のままで複数個のＤＲＡＭチップに対して
同時にバーンインを行うことにより、高温仕様のプロー
バとプローブカードを用いて電圧ストレスを印加するこ
とが可能になり、ウェハープロセス直後のダイソートの
前や後に簡便にバーンインすることが可能になる。従っ
て、現在行われているようにアセンブリが済んでパッケ
ージに収納された最終製品の形態での長時間のバーンイ
ンが必要なくなる、あるいは、その時間を大幅に短縮す
ることが可能になる。換言すれば、バーンイン装置を大
規模に縮小することができ、バーンイン装置の設備投資
とその設置場所およびテスト時間を節約し、半導体集積
回路の製造コストの大幅な低減を図ることができる。勿
論、ウェハー状態で電気的、熱的なストレスをかけるこ
とができる新規なバーンイン装置は必要になるが、この
装置は従来のバーンイン装置よりもはるかに簡便かつ小
型で済み、省スペースも可能になる。また、ウェハー段
階で不良品となったものを不良として処理できること
は、従来のアセンブリされた段階でバーンインする方法
においては、アセンブリまで進んで製造費のかさんだ段
階で不良品となったものを不良として処理しなければな
らず、ダイソート時に不良として処理される不良チップ
と比べて著しく損失が大きいという問題を解決できる。
また、ダイソートテストとは別に、一定時間ストレスを
印加する過程を挿入して弱いトランジスタを予め弾き出
した後にダイソートを行うようにすれば、ダイソート中
にはストレスを印加しないで済み、テスタを止める必要
がなくなり、設備の有効な活用を図ることができる。さ
らに、冗長回路を備えたＤＲＡＭの場合は、ウェハー状
態でのバーンインをダイソート前に行えば、従来は不良
品となっていたバーンインでのスクリーニング分を救済
することが可能になり、チップの歩留り向上を期待で
き、工程の後の方での不良を削減できるという面からも
大幅なコストダウンの効果も期待できる。
【００５５】なお、前記したような電圧ストレス試験の
ためのストレス電圧やゲート電圧の供給方法としては、
前記実施例のようにウェハー状態の時に専用のパッドに
直接に外部から入力する方法、ウェハー状態の時にウェ
ハー上の試験専用配線を介して外部から入力する方法の
ほか、パッケージング後に通常動作時には使用されない
専用端子を通して外部から入力する方法がある。
【００５６】また、上記各実施例は、リフレッシュ動作
を必要とするＤＲＡＭを示したが、本発明はＤＲＡＭに
限らず、メモリセルにフリップフロップを用いたスタテ
ィックＲＡＭとか、その他の各種のメモリ集積回路、メ
モリ混載集積回路などにも適用することができる。
【００５７】なお、上記実施例では、バーンインに際し
ての電圧ストレス試験を例にして説明したが、本発明
は、温度加速に関係なく電圧ストレス試験を行う場合に
も有効であることはいうまでもない。
【００５８】
【発明の効果】上述したように本発明によれば、電圧ス
トレス試験時に、選択された一部のワード線群に一斉に
所望の電圧ストレスを印加することにより、不良のスク
リーニングの効果を著しく向上させることが可能になる
と共に、選択状態のワード線と非選択状態のワード線と
が物理的に隣り合う領域におけるワード線相互間の信頼
性不良の原因をスクリーニングすることが可能になる半
導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体記憶装置の一
部を示す回路図。
【図２】本発明の第２実施例に係る半導体記憶装置の一
部を示す回路図。
【図３】本発明の第３実施例に係る半導体記憶装置の一
部を示す図。
【図４】本発明の第４実施例に係る半導体記憶装置の−
部を示す回路図。
【図５】図４の半導体記憶装置の電圧ストレス試験の方
法の一例を示すタイミング波形図。
【符号の説明】
１〜８…ワード線駆動用トランスファゲート、１５…セ
ルトランジスタ、１６…セル容量、１８、１９、２９〜
３２…ストレス電圧印加用パッド、２２…ノード、２３
〜２８…ＭＯＳトランジスタ、ＷＬＯｍ（ｍ＝１，２，
３，４）…第１のワード線、ＷＬｎ（ｎ＝１，２，３，
４…）…第２のワード線、ＢＬ１…ビット線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配置された複数個のメモリセル
    と、同一行のメモリセルに接続されるワード線と、同一
    列のメモリセルに接続されるビット線と、前記ワード線
    の一端に接続されるワード線駆動回路と、アドレス信号
    に応じて上記ワード線駆動回路を駆動制御するワード線
    選択回路と、電圧ストレス試験時に、全ワード線を所定
    の基準にしたがってグループ分けした複数グループのう
    ちの任意のグループのワード線群を同時に選択し、この
    選択されたワード線群に一斉に所望の電圧ストレスを印
    加する選択的ストレス印加手段とを具備し、上記各グル
    ープのワード線群は、それぞれ通常動作時に選択される
    本数以上のワード線を含み、かつ、それぞれの配列領域
    内には他のグループのワード線と物理的に隣り合う領域
    を複数個含むことを特徴とする半導体記憶装置。
  2. 【請求項２】 請求項１記載の半導体記憶装置におい
    て、前記各グループのワード線群の配列領域内には、あ
    るグループのワード線の両側に他のグループのワード線
    が存在する領域を少なくとも１個含むことを特徴とする
    半導体記憶装置。
  3. 【請求項３】 請求項１記載の半導体記憶装置におい
    て、前記各グループのワード線群の配列領域内には、あ
    るグループのワード線と他のグループのワード線とが交
    互に隣り合う領域を複数個含むことを特徴とする半導体
    記憶装置。
  4. 【請求項４】 行列状に配置された複数個のメモリセル
    と、同一行のメモリセルに接続されるワード線と、同一
    列のメモリセルに接続されるビット線と、前記ワード線
    の一端に接続されるワード線駆動回路と、アドレス信号
    に応じて上記ワード線駆動回路を駆動制御するワード線
    選択回路と、電圧ストレス試験時に前記ワード線の配列
    における奇数番目または偶数番目の任意の一方のワード
    線群のみ同時に選択し、この選択されたワード線群に一
    斉に所望の電圧ストレスを印加する選択的ストレス印加
    手段とを具備することを特徴とする半導体記憶装置。
  5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
    半導体記憶装置において、前記選択的ストレス印加手段
    は、各ワード線の他端に各ドレインが接続された複数個
    のＭＯＳトランジスタと、この各ＭＯＳトランジスタの
    各ゲートに共通に接続されたゲート電圧印加用の第１の
    パッドと、上記各ワード線を物理的に隣り合うワード線
    が互いに異なるグループに属するようにグループ分けし
    た複数グループに対応して複数個設けられ、各グループ
    のワード線群に対応する前記ＭＯＳトランジスタ群の各
    ソースに共通に接続されたストレス電圧印加用の第２の
    パッドとを具備することを特徴とする半導体記憶装置。
  6. 【請求項６】 請求項１乃至４のいずれか１項に記載の
    半導体記憶装置において、前記選択的ストレス印加手段
    は、各ワード線の他端に各ドレインが接続された複数個
    のＭＯＳトランジスタと、上記各ワード線を物理的に隣
    り合うワード線が互いに異なるグループに属するように
    グループ分けした複数グループに対応して複数個設けら
    れ、各グループのワード線群に対応する前記ＭＯＳトラ
    ンジスタ群の各ゲートに共通に接続されたゲート電圧印
    加用の第１のパッドと、前記各ＭＯＳトランジスタの各
    ソースに共通に接続されたストレス電圧印加用の第２の
    パッドとを具備することを特徴とする半導体記憶装置。
  7. 【請求項７】 請求項１乃至４のいずれか１項に記載の
    半導体記憶装置において、前記選択的ストレス印加手段
    は、各ワード線の他端に各ドレインが接続された複数個
    のＭＯＳトランジスタと、上記各ワード線を物理的に隣
    り合うワード線が互いに異なるグループに属するように
    グループ分けした複数グループに対応して複数個設けら
    れ、各グループのワード線群に対応する前記ＭＯＳトラ
    ンジスタ群の各ゲートに共通に接続されたゲート電圧印
    加用の第１のパッドと、複数グループに対応して複数個
    設けられ、各グループのワード線群に対応する前記ＭＯ
    Ｓトランジスタ群の各ソースに共通に接続されたストレ
    ス電圧印加用の第２のパッドとを具備することを特徴と
    する半導体記憶装置。
  8. 【請求項８】 請求項１乃至４のいずれか１項に記載の
    半導体記憶装置において、前記選択的ストレス印加手段
    は、前記ワード線選択回路の入力あるいは出力を制御す
    る制御手段と、前記ワード線駆動回路を介して前記ワー
    ド線に電圧ストレスを印加するためのストレス印加手段
    とを具備することを特徴とする半導体記憶装置。
  9. 【請求項９】 請求項１乃至４のいずれか１項に記載の
    半導体記憶装置において、電圧ストレス試験時に前記ビ
    ット線に所望の電圧を印加可能なビット線電圧印加手段
    を具備したことを特徴とする記載の半導体記憶装置。
  10. 【請求項１０】 前記ビット線電圧印加手段は、通常動
    作時には前記ビット線に電源電位と接地電位との中間の
    電位を出力し、電圧ストレス試験時には前記ビット線に
    接地電位を出力する回路であることを特徴とする請求項
    ９記載の半導体記憶装置。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2533221B2 (ja) * 1990-05-11 1996-09-11 株式会社東芝 ダイナミック型ランダムアクセスメモリ
JPH04225182A (ja) 1990-12-26 1992-08-14 Toshiba Corp 半導体記憶装置
US6105152A (en) * 1993-04-13 2000-08-15 Micron Technology, Inc. Devices and methods for testing cell margin of memory devices
KR950015768A (ko) * 1993-11-17 1995-06-17 김광호 불휘발성 반도체 메모리 장치의 배선단락 검출회로 및 그 방법
JP3015652B2 (ja) * 1994-03-03 2000-03-06 株式会社東芝 半導体メモリ装置
KR0122100B1 (ko) * 1994-03-10 1997-11-26 김광호 스트레스회로를 가지는 반도체집적회로 및 그 스트레스전압공급방법
KR0146544B1 (ko) * 1995-05-25 1998-11-02 김광호 다수개의 스위칭 수단을 가지는 다용도 패드를 구비한 반도체 메모리장치
JP3734853B2 (ja) * 1995-06-27 2006-01-11 株式会社ルネサステクノロジ 半導体記憶装置
KR0172344B1 (ko) * 1995-09-15 1999-03-30 김광호 웨이퍼 번인 테스트회로 및 그 방법
KR100206710B1 (ko) * 1996-09-23 1999-07-01 윤종용 반도체 메모리 장치의 웨이퍼 번인 테스트 회로
KR100220950B1 (ko) * 1996-11-06 1999-09-15 김영환 웨이퍼 번인회로
US6753568B1 (en) * 1996-11-15 2004-06-22 Hitachi, Ltd. Memory device
US5898706A (en) * 1997-04-30 1999-04-27 International Business Machines Corporation Structure and method for reliability stressing of dielectrics
US5923609A (en) * 1997-09-18 1999-07-13 American Microsystems, Inc. Strobed wordline driver for fast memories
FR2769744B1 (fr) * 1997-10-15 2001-03-30 Sgs Thomson Microelectronics Circuit integre a memoire comprenant un circuit interne de generation d'une haute tension de programmation
US6112322A (en) 1997-11-04 2000-08-29 Xilinx, Inc. Circuit and method for stress testing EEPROMS
KR100269322B1 (ko) * 1998-01-16 2000-10-16 윤종용 스트레스용전압을이용하여메모리를테스팅하는기능을갖는집적회로및그의메모리테스트방법
JPH11204742A (ja) * 1998-01-20 1999-07-30 Sony Corp メモリ及び情報機器
US6055199A (en) * 1998-10-21 2000-04-25 Mitsubishi Denki Kabushiki Kaisha Test circuit for a semiconductor memory device and method for burn-in test
US7106644B2 (en) * 2003-12-01 2006-09-12 Elite Semiconductor Memory Technology, Inc. Memory device and method for burn-in test
JP3972076B2 (ja) * 2005-07-04 2007-09-05 国立大学法人東北大学 テスト用回路、ウェハ、測定装置、デバイス製造方法、及び表示装置
JP2007157282A (ja) * 2005-12-07 2007-06-21 Elpida Memory Inc ウェハ・バーンイン・テスト方法、ウェハ・バーンイン・テスト装置及び半導体記憶装置
KR20100125099A (ko) * 2009-05-20 2010-11-30 삼성전자주식회사 반도체 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55146680A (en) * 1979-04-26 1980-11-15 Fujitsu Ltd Decoding circuit
JP2560020B2 (ja) * 1987-02-18 1996-12-04 株式会社日立製作所 半導体記憶装置
JPS6425399A (en) * 1987-07-21 1989-01-27 Fujitsu Ltd Programmable device and its test method
US5161121A (en) * 1988-06-27 1992-11-03 Oki Electric Industry Co., Ltd. Random access memory including word line clamping circuits
JPH03137900A (ja) * 1989-07-27 1991-06-12 Nec Corp 不揮発性半導体メモリ

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