JPH03137900A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
- Publication number
- JPH03137900A JPH03137900A JP2183002A JP18300290A JPH03137900A JP H03137900 A JPH03137900 A JP H03137900A JP 2183002 A JP2183002 A JP 2183002A JP 18300290 A JP18300290 A JP 18300290A JP H03137900 A JPH03137900 A JP H03137900A
- Authority
- JP
- Japan
- Prior art keywords
- row
- data
- word
- word lines
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000012360 testing method Methods 0.000 claims abstract description 46
- 230000004044 response Effects 0.000 claims abstract description 8
- 230000001568 sexual effect Effects 0.000 claims 1
- 238000003491 array Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010187 selection method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発性半導体メモリに関し、特に電気的に消
去および書込み可能な不揮発性半導体メモリ（以下、Ｅ
ＥＰＲＯＭという）のテストに関する。
去および書込み可能な不揮発性半導体メモリ（以下、Ｅ
ＥＰＲＯＭという）のテストに関する。
ＥＥＰＲＯＭは電気的にデータのリード／ライトができ
かつ電源を切った後も書き込んだデータを保持する。そ
れ故、ＥＥＦＲＯＭの適用分野は拡大しており、マイク
ロコンピュータのデータメモリおよび／又はプログラム
メモリの一部として用いられるようにもなっている。Ｅ
Ｅ Ｐ ＲＯＭでは、データを書き込む際には、当該
データを書き込むべき番地の古いデータを消去し、モし
て当該データを書込む必要がある。この消去および書き
込みのための時間はデータ読み出し時間に比して非常に
長く、現在の技術では各々約５ ｍ５ｅｃ要する。すな
わち、データを書き込むためには、約１０ｍ５ｅｃの時
間を要する。
かつ電源を切った後も書き込んだデータを保持する。そ
れ故、ＥＥＦＲＯＭの適用分野は拡大しており、マイク
ロコンピュータのデータメモリおよび／又はプログラム
メモリの一部として用いられるようにもなっている。Ｅ
Ｅ Ｐ ＲＯＭでは、データを書き込む際には、当該
データを書き込むべき番地の古いデータを消去し、モし
て当該データを書込む必要がある。この消去および書き
込みのための時間はデータ読み出し時間に比して非常に
長く、現在の技術では各々約５ ｍ５ｅｃ要する。すな
わち、データを書き込むためには、約１０ｍ５ｅｃの時
間を要する。
口発明が解決しようとする課題〕
ところで、ＥＥＦＲＯＭでは、隣り合５メモリセル間の
相互干渉によりストアデータが破壊するかどうかのテス
トを行なう必要がある。この目的のために、隣り合うセ
ルに互いに異なるテストデータ、所謂市松模様のテスト
データ、を書き込み、その後読み出して市松模様のデー
タとなっているかどうかチエツクする必要がある。
相互干渉によりストアデータが破壊するかどうかのテス
トを行なう必要がある。この目的のために、隣り合うセ
ルに互いに異なるテストデータ、所謂市松模様のテスト
データ、を書き込み、その後読み出して市松模様のデー
タとなっているかどうかチエツクする必要がある。
ところが、前述のようにデータを書き込むためには約１
０ｍ５ｅｃというかなり時間を要するため、１ワードず
つ書き込むべきテストデータの反転させながら書き込む
と、市松模様テストデータの書き込み完了にはぼう大な
時間がかかる。例えば２５６ワードのメモリ容量を有す
るとすると、約２．５６秒もデータ書き込みに要する。
０ｍ５ｅｃというかなり時間を要するため、１ワードず
つ書き込むべきテストデータの反転させながら書き込む
と、市松模様テストデータの書き込み完了にはぼう大な
時間がかかる。例えば２５６ワードのメモリ容量を有す
るとすると、約２．５６秒もデータ書き込みに要する。
したがって、本発明の目的は所望のテストデータの書き
込み時間を大幅に短縮することができる構成を備えたＥ
ＥＦＲＯＭを提供することにある。
込み時間を大幅に短縮することができる構成を備えたＥ
ＥＦＲＯＭを提供することにある。
本発明によるＥＥＰＲＯＭは、電気的に消去および書込
み可能なメモリセルを行列状に配置してなるメモリセル
アレイと、ロウアドレスに応答してメモリセルプレイ内
の一つの行に配置されたメモリセルを指定するｐウデコ
ーダと、カラムアドレスに応答してメモリセル７レイの
所定数の列に配置されたメモリセルを指定するカラムデ
コーダと、ロウおよびカラムデコーダの両方から指定さ
ｈたメモリセルに対しデータの読み出し、消去。
み可能なメモリセルを行列状に配置してなるメモリセル
アレイと、ロウアドレスに応答してメモリセルプレイ内
の一つの行に配置されたメモリセルを指定するｐウデコ
ーダと、カラムアドレスに応答してメモリセル７レイの
所定数の列に配置されたメモリセルを指定するカラムデ
コーダと、ロウおよびカラムデコーダの両方から指定さ
ｈたメモリセルに対しデータの読み出し、消去。
書き込みを行なう手段とを備え、さらに、少なくともロ
ウデフータに、テスト信号があってロウアドレスが第１
の状態のときにメモリセルアレイの少なくとも１つおき
の行に配置されたメモリセルを同時に指定し、テスト信
号があってロウアドレスが第２の状態のときにメモリセ
ルアレイの残りの行に配置されたメモリセルを同時に指
定する手段を設けたことを特徴とする。
ウデフータに、テスト信号があってロウアドレスが第１
の状態のときにメモリセルアレイの少なくとも１つおき
の行に配置されたメモリセルを同時に指定し、テスト信
号があってロウアドレスが第２の状態のときにメモリセ
ルアレイの残りの行に配置されたメモリセルを同時に指
定する手段を設けたことを特徴とする。
かかる構成によれば、ロウアドレスを第１の状態としテ
スト信号を印加した状態で“１″と“０″を交互に繰つ
返すテストデータを供給することにより、同データはメ
モリセルアレイの少なくとも１つおきの行に配置された
メモリセルに同時に書き込まれ、その後ロウアドレスを
第２の状態としテスト信号を印加した状態で上記テスト
データとはそのデータのならびが反転したテストデータ
な供給することにより、残りの行に配置されたメモリセ
ルに同時に書き込まれる。かくして、市松模様のテスト
データのセルアレイへの書込みを短時間のうちに完了す
ることができる。
スト信号を印加した状態で“１″と“０″を交互に繰つ
返すテストデータを供給することにより、同データはメ
モリセルアレイの少なくとも１つおきの行に配置された
メモリセルに同時に書き込まれ、その後ロウアドレスを
第２の状態としテスト信号を印加した状態で上記テスト
データとはそのデータのならびが反転したテストデータ
な供給することにより、残りの行に配置されたメモリセ
ルに同時に書き込まれる。かくして、市松模様のテスト
データのセルアレイへの書込みを短時間のうちに完了す
ることができる。
以下、本発明の実施例を図面を用いて詳述する。
第１図に本発明の一実施例によるＥＥＦＲＯＭを示す。
本実施例では、８ビツトを１ワード上しワード単位でデ
ータのリード／ライトが行なわれ、また８ビツトのアド
レスが供給される。したがって、本ＥＥＰＲＯＭは２５
６ワード゛×８ビツト＝２０４８ビツトの記憶容量を有
する。８ビツトの７ドレスのうち、上位５ビツトはロウ
アドレスＡＸＯ，ＡＸＩ、ＡＸ２．ＡＸ３．ＡＸ４に割
り当てられ、下位３ビツトはカラムアドレスＡＹＯ。
ータのリード／ライトが行なわれ、また８ビツトのアド
レスが供給される。したがって、本ＥＥＰＲＯＭは２５
６ワード゛×８ビツト＝２０４８ビツトの記憶容量を有
する。８ビツトの７ドレスのうち、上位５ビツトはロウ
アドレスＡＸＯ，ＡＸＩ、ＡＸ２．ＡＸ３．ＡＸ４に割
り当てられ、下位３ビツトはカラムアドレスＡＹＯ。
ＡＹＩ、ＡＹ２に割り当てられている。したがって、メ
モリセルアレイ３０は８個のメモリセルを含む１ワード
メモリセルが３２行８列に配置された２５６個のワード
メモリセル１７−１乃至１７−２５６を有している。同
一の行に配置されたワードメモリセル１７は３２本のワ
ード線ｗｏ乃至Ｗ３１の対応するワード線に接続され、
同一′の列に配置されたワードメモリセル１７は、夫々
が８本のサブビット線ＳＢを有する８セツトのサブビー
／）線（ＳＢ Ｏ０−８Ｂ Ｏ７）、−、（ＳＢ ７０
−・・５Ｂ７７）の対応するセットのサブビット線に接
続されている。各ワードメモリセル１７は１つのワード
選択トランジスタ１７０と８個のメモリセルを有し、各
メモリセルはトランジスタ１７１０とフローティングゲ
ートを有するトランジスタ１７２０とで構成される。ト
ランジスタ１７１０゜１７２０のドレイソーソース通路
は対応するサブビット線ＳＢとソース電圧供給回路１８
との間に直列に接続されている。トランジスタ１７１０
のゲートは対応するワード線Ｗに接続され、トランジス
タ１７２０のコントロールゲートは１７０のソースに接
続されている。ワード線ＷＯ乃至Ｗ３１の中の一つのワ
ード線がロウデコーダ１６によってロウアドレスＡＸＯ
乃至ＡＸ４に応答して付勢される。８ビツトのサブビッ
ト線ＳＢの夫々と８本のメインビット線ＭＢ Ｏ−ＭＢ
７との間に８個のカラムスイッチ１５−１乃至１５−
７がそれぞれ介在している。各カラムスイッチ１５−１
は対応するメインおよびサブビット線ＭＢ−８Ｂ間にそ
れぞれ接続された８個のトランジスタ１５１乃至１５７
を有し、さらに、対する列に配置されたワードメモリセ
ル内のトランジスタ１７０のドレインとゲート電圧供給
回路１３との間に接続されたトランジスタ１５０を有し
ている。各カラムスイッチ１５内のトランジスタ１５０
−１５８のゲートはカラム選択線ＳＯ乃至Ｓ８の対応す
るものに接続されている。なお、上述した各トランジス
タはすべてＮチャンネルである。カラムデコーダ１４は
カラムアドレスＡＹＯ，ＡＹＩ、ＡＹ２に応じて１つの
カラム選択線Ｓを付勢する。メインビット線ＭＢ Ｏ−
ＭＢ ７にはデータ書込み回路１１およびデータ読出し
回路１２が共通接続され、これらはさらに８ビツトの書
き込むべきデータあるいは読み出されたデータが転送さ
れるデータ入出力線Ｄｏ−Ｄ７にも共通接続されている
。
モリセルアレイ３０は８個のメモリセルを含む１ワード
メモリセルが３２行８列に配置された２５６個のワード
メモリセル１７−１乃至１７−２５６を有している。同
一の行に配置されたワードメモリセル１７は３２本のワ
ード線ｗｏ乃至Ｗ３１の対応するワード線に接続され、
同一′の列に配置されたワードメモリセル１７は、夫々
が８本のサブビット線ＳＢを有する８セツトのサブビー
／）線（ＳＢ Ｏ０−８Ｂ Ｏ７）、−、（ＳＢ ７０
−・・５Ｂ７７）の対応するセットのサブビット線に接
続されている。各ワードメモリセル１７は１つのワード
選択トランジスタ１７０と８個のメモリセルを有し、各
メモリセルはトランジスタ１７１０とフローティングゲ
ートを有するトランジスタ１７２０とで構成される。ト
ランジスタ１７１０゜１７２０のドレイソーソース通路
は対応するサブビット線ＳＢとソース電圧供給回路１８
との間に直列に接続されている。トランジスタ１７１０
のゲートは対応するワード線Ｗに接続され、トランジス
タ１７２０のコントロールゲートは１７０のソースに接
続されている。ワード線ＷＯ乃至Ｗ３１の中の一つのワ
ード線がロウデコーダ１６によってロウアドレスＡＸＯ
乃至ＡＸ４に応答して付勢される。８ビツトのサブビッ
ト線ＳＢの夫々と８本のメインビット線ＭＢ Ｏ−ＭＢ
７との間に８個のカラムスイッチ１５−１乃至１５−
７がそれぞれ介在している。各カラムスイッチ１５−１
は対応するメインおよびサブビット線ＭＢ−８Ｂ間にそ
れぞれ接続された８個のトランジスタ１５１乃至１５７
を有し、さらに、対する列に配置されたワードメモリセ
ル内のトランジスタ１７０のドレインとゲート電圧供給
回路１３との間に接続されたトランジスタ１５０を有し
ている。各カラムスイッチ１５内のトランジスタ１５０
−１５８のゲートはカラム選択線ＳＯ乃至Ｓ８の対応す
るものに接続されている。なお、上述した各トランジス
タはすべてＮチャンネルである。カラムデコーダ１４は
カラムアドレスＡＹＯ，ＡＹＩ、ＡＹ２に応じて１つの
カラム選択線Ｓを付勢する。メインビット線ＭＢ Ｏ−
ＭＢ ７にはデータ書込み回路１１およびデータ読出し
回路１２が共通接続され、これらはさらに８ビツトの書
き込むべきデータあるいは読み出されたデータが転送さ
れるデータ入出力線Ｄｏ−Ｄ７にも共通接続されている
。
消去／書込み／読出し制御回路１０は、消去指令信号Ｅ
、書込み指令信号Ｗ、読出し指令信号Ｒに応答してそれ
ぞれの動作を実行すべく内部制御信号ＥＥ、、ＲＥ、Ｗ
Ｅ、ＶＳＣ，ＶＧＣおよびＶＰＰを制御する。例えば、
ロウアドレスＡＸＯ−ＡＸ５およびカラムアドレスＡＹ
Ｏ−ＡＹ ２によって第１ワードメモリセル１７−１
が選択されたとする。このワードにデータを書き込むた
めには、まず同ワードの古いデータを消去する必要があ
る。そこで消去指令信号Ｅが入力され、これに応答して
消去イネーブル信号ＥＥをアクティブにし、ソース制御
信号ｖＳＣおよびドレイン制御信号ＶＧＣをハイレベル
にする。さらに、消去に必要な高電圧ＶＰＰを発生し、
リードイネーブル信号ＲＥおよびライトイネーブル信号
ＷＥをインアクティブにする。この結果、データ読出し
回路１２はハイインピーダンスとなり、データ書込み回
路１１はメインビット線ＭＢ Ｏ−ＭＢ ７を接地レベ
ルにする。フローティングにしてもよい。また、ゲート
電圧制御回路１３はＶｐｐ電圧を出力し、ソース電圧供
給回路１８は接地レベルを出力する。
、書込み指令信号Ｗ、読出し指令信号Ｒに応答してそれ
ぞれの動作を実行すべく内部制御信号ＥＥ、、ＲＥ、Ｗ
Ｅ、ＶＳＣ，ＶＧＣおよびＶＰＰを制御する。例えば、
ロウアドレスＡＸＯ−ＡＸ５およびカラムアドレスＡＹ
Ｏ−ＡＹ ２によって第１ワードメモリセル１７−１
が選択されたとする。このワードにデータを書き込むた
めには、まず同ワードの古いデータを消去する必要があ
る。そこで消去指令信号Ｅが入力され、これに応答して
消去イネーブル信号ＥＥをアクティブにし、ソース制御
信号ｖＳＣおよびドレイン制御信号ＶＧＣをハイレベル
にする。さらに、消去に必要な高電圧ＶＰＰを発生し、
リードイネーブル信号ＲＥおよびライトイネーブル信号
ＷＥをインアクティブにする。この結果、データ読出し
回路１２はハイインピーダンスとなり、データ書込み回
路１１はメインビット線ＭＢ Ｏ−ＭＢ ７を接地レベ
ルにする。フローティングにしてもよい。また、ゲート
電圧制御回路１３はＶｐｐ電圧を出力し、ソース電圧供
給回路１８は接地レベルを出力する。
かくして、第１ワードメモリ七ルの８個のセルトランジ
スタ１７２０はゲートにＶ ｐ ｐ ’ＶＩＥ ＥＥ
ヲ、ソース２ ドレインに接地レベルをそれぞれ受ける
。この結果、フローティングゲートにエレク）ａンが注
入されてセルトランジスタ１７２０は、エンハンスメン
ト型となり、消去状態となる。その後、書込み指令信号
Ｗが消去指令信号Ｅの代わりに供給される。制御回路ｌ
Ｏはライトイネーブル信号ＷＥはアクティブにし、消去
イネーブル信号ＥＥをインアクティブにする。また、ソ
ース制御信号ｖＳＣをロウレベルにする。残りの信号の
状態は消去時と同一である。これによってデータ書込み
回路１１は書き込むべきデータＤＯ−Ｄ７のうち°“０
°゛のビットに対応するメインビット線ＭＢにｖＰ、を
印加し、４１″のビットに対応するメインビット線ＭＢ
には接地レベルを印加する。ゲート電圧制御回路１３は
接地電圧を出力し、ソース電圧供給回路１８はその出力
をフローティング状態とする。かくして、第１ワードメ
そリセル１７−１のうち“θ″を書き込むべきセルトラ
ンジスタのフローティングゲートからエレクトロンが放
圧されてデブレーション型となり、その閾値は消去状態
のトランジスタの第１の閾値上りも低い第２の閾値とな
る。データ読み出し時には読み出し指令信号Ｅが供給さ
れ、制御回路１０は、リードイネーブル信号ＢＥをアク
ティブにし、信号ＥＥ。
スタ１７２０はゲートにＶ ｐ ｐ ’ＶＩＥ ＥＥ
ヲ、ソース２ ドレインに接地レベルをそれぞれ受ける
。この結果、フローティングゲートにエレク）ａンが注
入されてセルトランジスタ１７２０は、エンハンスメン
ト型となり、消去状態となる。その後、書込み指令信号
Ｗが消去指令信号Ｅの代わりに供給される。制御回路ｌ
Ｏはライトイネーブル信号ＷＥはアクティブにし、消去
イネーブル信号ＥＥをインアクティブにする。また、ソ
ース制御信号ｖＳＣをロウレベルにする。残りの信号の
状態は消去時と同一である。これによってデータ書込み
回路１１は書き込むべきデータＤＯ−Ｄ７のうち°“０
°゛のビットに対応するメインビット線ＭＢにｖＰ、を
印加し、４１″のビットに対応するメインビット線ＭＢ
には接地レベルを印加する。ゲート電圧制御回路１３は
接地電圧を出力し、ソース電圧供給回路１８はその出力
をフローティング状態とする。かくして、第１ワードメ
そリセル１７−１のうち“θ″を書き込むべきセルトラ
ンジスタのフローティングゲートからエレクトロンが放
圧されてデブレーション型となり、その閾値は消去状態
のトランジスタの第１の閾値上りも低い第２の閾値とな
る。データ読み出し時には読み出し指令信号Ｅが供給さ
れ、制御回路１０は、リードイネーブル信号ＢＥをアク
ティブにし、信号ＥＥ。
ＷＥをインアクティブとする。また、信号ＶＳＣ。
ＶＧＣはそれぞれハイレベル、ロウレベルとされる。ｖ
、Ｐ電圧は発生されない。これによって、ゲート電圧制
御回路１３はその出力に上記第１と第２の閾値の中間の
電圧を発生し、ソース電圧制御回路１８は接地レベルを
８力する。かくして、第１ワードメモリセル１７−１の
うち書き込み状態のセルトランジスタ１７２０はオンと
なるが、消去状態のそれはオフとなる。データ読出し回
路１２はセルトランジスタ１７２０のオン、オフを検出
し読み出しデータＤｏ−Ｄ７を出力する。
、Ｐ電圧は発生されない。これによって、ゲート電圧制
御回路１３はその出力に上記第１と第２の閾値の中間の
電圧を発生し、ソース電圧制御回路１８は接地レベルを
８力する。かくして、第１ワードメモリセル１７−１の
うち書き込み状態のセルトランジスタ１７２０はオンと
なるが、消去状態のそれはオフとなる。データ読出し回
路１２はセルトランジスタ１７２０のオン、オフを検出
し読み出しデータＤｏ−Ｄ７を出力する。
本ＥＥＦＲＯＭはさらに本発明に従ってテスト信号ＣＴ
Ｓをロウデコーダ１６およびカラムデコーダ１４に受け
る。テスト信号ＣＴＳはロウアクティブであり、そのと
き、ロウデコーダ１６はすべてのワード線ＷＯ−Ｗ３１
を付勢し、カラムデコーダ１４もすべてのカラム選択線
５ｏ−３７を付勢する。
Ｓをロウデコーダ１６およびカラムデコーダ１４に受け
る。テスト信号ＣＴＳはロウアクティブであり、そのと
き、ロウデコーダ１６はすべてのワード線ＷＯ−Ｗ３１
を付勢し、カラムデコーダ１４もすべてのカラム選択線
５ｏ−３７を付勢する。
第２図を参照すると、ロウデコーダ１６はアドレスバッ
ファ部２１０とデコード／ドライバ部２２０とを有する
。バッファ部２２０は、５つのインバータ２３１−２３
５と５つのＮＡＮＤゲー）２１１−２１５を有し図示の
ように接続されている。すなわち、ロウアドレス信号Ａ
ＸＯ−ＡＸ４に対しテスト信号ＣＴＳがインアクティブ
（ハイレベル）のときその真補の信号を発生し、テスト
信号ＣＴＳがアクティブロウのとき、真の信号出力側の
レベルをロウアドレスＡＸ Ｏ−ＡＸ ４ ルベルにか
かわらずすべてハイレベルにする。デコード／ドライバ
部２２０は３２個（図面では４個のみ示す）のＮＡＮＤ
ゲー）２２１−２２４と３２個（やはり図面では４個の
み示している）のインバータ２２５−２２８を有してお
り、テスト以外（すなわち、ＣＴＳがハイレベル）のと
きにロウアドレスＡＸ Ｏ−ＡＸ ４が’ｏｏｏｏｏ”
から“１１１１１”へ１ずつ順々に変化するに従ってワ
ード線がＷＯからＷ３１へ順々に付勢されるように、Ｎ
ＡＮＤゲート２２Ｌ−２２４の入力がバッファ部２２０
の出力に選択的に接続されている。かくして、テスト信
号ＣＴＳがアクティブロウであってロウアドレスＡＸ
Ｏ−ＡＸ ４がすべて“０”のときすべてのワード線Ｗ
Ｏ−Ｗ３１が付勢され、テスト信号ＣＴＳがアクティブ
ロウであってロウアドレスＡＸＯのみが“１″で残りＡ
Ｘ １−ＡＸ ４が“０″のとき奇数番目のワード線Ｗ
ｌ、Ｗ３．・・・Ｗ３１が付勢され偶数番目のワード線
ＷＯ，Ｗ２．・・・、Ｗ２Ｏは付勢されない。
ファ部２１０とデコード／ドライバ部２２０とを有する
。バッファ部２２０は、５つのインバータ２３１−２３
５と５つのＮＡＮＤゲー）２１１−２１５を有し図示の
ように接続されている。すなわち、ロウアドレス信号Ａ
ＸＯ−ＡＸ４に対しテスト信号ＣＴＳがインアクティブ
（ハイレベル）のときその真補の信号を発生し、テスト
信号ＣＴＳがアクティブロウのとき、真の信号出力側の
レベルをロウアドレスＡＸ Ｏ−ＡＸ ４ ルベルにか
かわらずすべてハイレベルにする。デコード／ドライバ
部２２０は３２個（図面では４個のみ示す）のＮＡＮＤ
ゲー）２２１−２２４と３２個（やはり図面では４個の
み示している）のインバータ２２５−２２８を有してお
り、テスト以外（すなわち、ＣＴＳがハイレベル）のと
きにロウアドレスＡＸ Ｏ−ＡＸ ４が’ｏｏｏｏｏ”
から“１１１１１”へ１ずつ順々に変化するに従ってワ
ード線がＷＯからＷ３１へ順々に付勢されるように、Ｎ
ＡＮＤゲート２２Ｌ−２２４の入力がバッファ部２２０
の出力に選択的に接続されている。かくして、テスト信
号ＣＴＳがアクティブロウであってロウアドレスＡＸ
Ｏ−ＡＸ ４がすべて“０”のときすべてのワード線Ｗ
Ｏ−Ｗ３１が付勢され、テスト信号ＣＴＳがアクティブ
ロウであってロウアドレスＡＸＯのみが“１″で残りＡ
Ｘ １−ＡＸ ４が“０″のとき奇数番目のワード線Ｗ
ｌ、Ｗ３．・・・Ｗ３１が付勢され偶数番目のワード線
ＷＯ，Ｗ２．・・・、Ｗ２Ｏは付勢されない。
第３図を参照すると、カラムデコーダ１４の構成がされ
ている。ロウデコーダ１６と同様にバッファ部１４０お
よびデコード／ドライバ部１４７を有している。バッフ
ァ部１４０はインバータ１４１−１４３と夫々の一端に
テスト信号ＣＴＳを受けるＮＡＮＤゲート１４４−１４
６を有し、デコード／ドライバ部１４７はＮＡＮＤゲー
ト１４７１−１４７３．インバータ１４７４−１４７６
を有している。したがって、非テスト時にカラムアドレ
スＡＹ Ｏ−ＡＹ ２が“０００″から“１１１ ”に
１つずつ変化するに従ってカラム選択線５ｏ−８７が順
々に付勢され、一方、テスト信号ＣＴＳがロウアクティ
ブでアドレスＡＹＯ−ＡＹ２がすべて０″のときすべて
の選択線５ｏ−３７が付勢される。
ている。ロウデコーダ１６と同様にバッファ部１４０お
よびデコード／ドライバ部１４７を有している。バッフ
ァ部１４０はインバータ１４１−１４３と夫々の一端に
テスト信号ＣＴＳを受けるＮＡＮＤゲート１４４−１４
６を有し、デコード／ドライバ部１４７はＮＡＮＤゲー
ト１４７１−１４７３．インバータ１４７４−１４７６
を有している。したがって、非テスト時にカラムアドレ
スＡＹ Ｏ−ＡＹ ２が“０００″から“１１１ ”に
１つずつ変化するに従ってカラム選択線５ｏ−８７が順
々に付勢され、一方、テスト信号ＣＴＳがロウアクティ
ブでアドレスＡＹＯ−ＡＹ２がすべて０″のときすべて
の選択線５ｏ−３７が付勢される。
かかる構成により、セル間の相互干渉テスト、すなわち
市松模様の書き込み、読み出しは次のようにして実行さ
れ、その時間は大幅に短縮される。
市松模様の書き込み、読み出しは次のようにして実行さ
れ、その時間は大幅に短縮される。
すなわち、まずアクティブロウのテスト信号ＣＴＳとす
べての“０”のアドレスＡＸＯ−ＡＹ４．ＡＹＯ−ＡＹ
２を与え、消去指令信号Ｅを印加する。
べての“０”のアドレスＡＸＯ−ＡＹ４．ＡＹＯ−ＡＹ
２を与え、消去指令信号Ｅを印加する。
こｈによって、すべてのワードメモリセル１７−１乃至
１７−２５６が選択され各メモリセルのデータが消去さ
れる。この後、”１０１０１０１０″のデータＤＯ−Ｄ
７を与え書き込み指令信号Ｅを供給する。この結果、各
ワードメモリセル１７には１０１０１０１０”が書き込
まれる。書き込みデータは消去時に与えておいてもよい
。次に、ロウアドレスＡＸＯのみが“１″で残りは°“
０″のアドレスを消去指令信号Ｅとともに与える。これ
によって、奇数番目のワード線Ｗｌ、Ｗ３゜・・・、Ｗ
３１のワードメモリセル１７−９．・・・１７−１６．
１７−２４９．・・・１７−２５６のデータが消去され
る。この消去期間又は消去後に“”０１０１０１０１”
のデータＤｏ−Ｄ７を与え、消去完了後書き込み指令信
号Ｗを与える。この結果、奇数番目のワード線Ｗｌ、Ｗ
３．・・・、ＷＢ２のワードメモリセルは“０１０１０
１０１”が書き込まれる。かくして、前後左右に隣接す
るメモリセルで互いに異なったデータ、すなわち市松模
様のテストデータの書込みが完了する。これに要する時
間に高々２０ｍ５ｅｃである。しかる後、テスト信号Ｃ
ＴＳをインアクティブにし、読み出し指令信号Ｅを与え
アドレスＡＹＯ−ＡＹ２．ＡＸＯ−ＡＸ ４を１つずつ
インクリメントして第１ワードメモリセル１７−１から
順々にストアデータの読み出し、読み出したデータが市
松模様となっているかどうかをチエツクする。このよう
に、極めて短時間で市松模様のテストデータの書込みが
完了し、その時間は１ワード毎に書き込むのに比して１
／１２８に短縮される。記憶容量が増加しても本ＥＥＰ
ＲＯＭではその書込時間は変化しない。
１７−２５６が選択され各メモリセルのデータが消去さ
れる。この後、”１０１０１０１０″のデータＤＯ−Ｄ
７を与え書き込み指令信号Ｅを供給する。この結果、各
ワードメモリセル１７には１０１０１０１０”が書き込
まれる。書き込みデータは消去時に与えておいてもよい
。次に、ロウアドレスＡＸＯのみが“１″で残りは°“
０″のアドレスを消去指令信号Ｅとともに与える。これ
によって、奇数番目のワード線Ｗｌ、Ｗ３゜・・・、Ｗ
３１のワードメモリセル１７−９．・・・１７−１６．
１７−２４９．・・・１７−２５６のデータが消去され
る。この消去期間又は消去後に“”０１０１０１０１”
のデータＤｏ−Ｄ７を与え、消去完了後書き込み指令信
号Ｗを与える。この結果、奇数番目のワード線Ｗｌ、Ｗ
３．・・・、ＷＢ２のワードメモリセルは“０１０１０
１０１”が書き込まれる。かくして、前後左右に隣接す
るメモリセルで互いに異なったデータ、すなわち市松模
様のテストデータの書込みが完了する。これに要する時
間に高々２０ｍ５ｅｃである。しかる後、テスト信号Ｃ
ＴＳをインアクティブにし、読み出し指令信号Ｅを与え
アドレスＡＹＯ−ＡＹ２．ＡＸＯ−ＡＸ ４を１つずつ
インクリメントして第１ワードメモリセル１７−１から
順々にストアデータの読み出し、読み出したデータが市
松模様となっているかどうかをチエツクする。このよう
に、極めて短時間で市松模様のテストデータの書込みが
完了し、その時間は１ワード毎に書き込むのに比して１
／１２８に短縮される。記憶容量が増加しても本ＥＥＰ
ＲＯＭではその書込時間は変化しない。
また、ＥＥＰＲＯＭの他のテストとして全セルに′″１
″又は“０”を書き込むものがあるか、本ＥＥＰＲＯＭ
ではそれらのテストもそれぞれ１０ｍ５ｅｃで済む。
″又は“０”を書き込むものがあるか、本ＥＥＰＲＯＭ
ではそれらのテストもそれぞれ１０ｍ５ｅｃで済む。
第４図に、第２図に示したロウデコーダ１６に対して変
更されたロウデコーダ１６−１を示す。
更されたロウデコーダ１６−１を示す。
本デコーダ１６−１は二段選択方式を用いたものであり
、デコード／ドライバ部がプリデコード部３２０とメイ
ンデコード／ドライバ部３６０とに分割されている。両
部と複数のＮ Ａ Ｎ Ｄゲートおよびインバータで構
成され、図示のように接続されている。その動作は第２
図のものと同一であるので、省略する。なお、第４図で
は６ビツトのロウアドレスＡＸ Ｏ−ＡＸ ５が用いら
れており、したがって、６４本のワード線を選択できる
。
、デコード／ドライバ部がプリデコード部３２０とメイ
ンデコード／ドライバ部３６０とに分割されている。両
部と複数のＮ Ａ Ｎ Ｄゲートおよびインバータで構
成され、図示のように接続されている。その動作は第２
図のものと同一であるので、省略する。なお、第４図で
は６ビツトのロウアドレスＡＸ Ｏ−ＡＸ ５が用いら
れており、したがって、６４本のワード線を選択できる
。
第５図に、本発明の他の実施例によるＥＥＦＲＯＭの特
にロウデコーダ１６−２のみを示す。図示していない残
りの構成は第１図、第３図と同一である。本デコーダで
は、第２図のＮ Ａ Ｎ Ｄゲート２１１がインバータ
４１１に置き換えられている。したがって、テスト信号
ＣＴＳがアクティブロウでロウアドレスＸＡＯ−ＸＡ４
がすべて“０”のとき偶数番目のワード線ＷＯ，Ｗ２．
・・・、Ｗ２Ｏが付勢され、テスト信号ＣＴＳがアクテ
ィブロウであってＸＡＯのみ“ｌ”で残りＸＡ １−Ｘ
Ａ ４が“０”のとき奇数番目のワード線Ｗｌ、Ｗ３゜
・・、ＷＢ２が付勢される。したがって、前実施例と同
じ時間で市松模様のテストデータの書込みは完了する。
にロウデコーダ１６−２のみを示す。図示していない残
りの構成は第１図、第３図と同一である。本デコーダで
は、第２図のＮ Ａ Ｎ Ｄゲート２１１がインバータ
４１１に置き換えられている。したがって、テスト信号
ＣＴＳがアクティブロウでロウアドレスＸＡＯ−ＸＡ４
がすべて“０”のとき偶数番目のワード線ＷＯ，Ｗ２．
・・・、Ｗ２Ｏが付勢され、テスト信号ＣＴＳがアクテ
ィブロウであってＸＡＯのみ“ｌ”で残りＸＡ １−Ｘ
Ａ ４が“０”のとき奇数番目のワード線Ｗｌ、Ｗ３゜
・・、ＷＢ２が付勢される。したがって、前実施例と同
じ時間で市松模様のテストデータの書込みは完了する。
なお、オール“１”又は“０″のテストデータの書込み
については前実施例の方が有利である。
については前実施例の方が有利である。
第１図の実施例においては奇数番目のワード線につなが
るメモリセルの書込みデータを書き換えたが、偶数番目
のものを書き換えてもよい。
るメモリセルの書込みデータを書き換えたが、偶数番目
のものを書き換えてもよい。
以上のとおり、本発明によれば、少なくともロウデコー
ダに、テスト時であってロウアドレスが第１の状態のと
きに少なくとも１本おきのワード線を同時に付勢し、テ
スト時であってロウアドレスが第２の状態のときに残り
のワード線を同時に付勢する手段を設けているので、市
松模様のテストデータが短時間のうちに完了するＥＥＰ
ＲＯＭが提供される。
ダに、テスト時であってロウアドレスが第１の状態のと
きに少なくとも１本おきのワード線を同時に付勢し、テ
スト時であってロウアドレスが第２の状態のときに残り
のワード線を同時に付勢する手段を設けているので、市
松模様のテストデータが短時間のうちに完了するＥＥＰ
ＲＯＭが提供される。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図のロウデコーダの回路図、第３図は第１図のカラ
ムデコーダの回路図、第４図は第１図のロウデコーダの
変形例を示す回路図、第５図は本発明の他の実施例によ
るＥＥＰＲＯＭのロウデコーダの回路図である。
第１図のロウデコーダの回路図、第３図は第１図のカラ
ムデコーダの回路図、第４図は第１図のロウデコーダの
変形例を示す回路図、第５図は本発明の他の実施例によ
るＥＥＰＲＯＭのロウデコーダの回路図である。
Claims (2)
- （１）複数のワード線、複数のビット線およびこれらワ
ード線およびビット線の交点に配置された電気的消去お
よび書込み可能な不揮発メモリセルを有するメモリセル
アレイと、ロウアドレスに応答して一つのワード線を付
勢するロウデコーダと、カラムアドレスに応答して少な
くとも一つのビット線を付勢するカラムデコーダと、付
勢されたワードおよびビット線に配置されたメモリセル
に対しデータの消去、書込み、読出しを行なう手段とを
備えた不揮発性メモリにおいて、前記ロウデコーダに、
テスト信号があって前記ロウアドレスが第１の状態のと
きに少なくとも１本おきのワード線を同時に付勢し、前
記テスト信号があって前記ロウアドレスが第２の状態の
ときに残りのワード線を同時に付勢する手段を設けたこ
とを特徴とする不揮発性半導体メモリ。 - （２）前記カラムデコーダに、前記テスト信号があって
前記カラムアドレスが所定の状態のときすべてのビット
線を同時に付勢する手段が設けられていることを特徴と
する請求項（１）の不揮発性半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19479289 | 1989-07-27 | ||
| JP1-194792 | 1989-07-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03137900A true JPH03137900A (ja) | 1991-06-12 |
Family
ID=16330337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2183002A Pending JPH03137900A (ja) | 1989-07-27 | 1990-07-11 | 不揮発性半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5086413A (ja) |
| EP (1) | EP0410492A3 (ja) |
| JP (1) | JPH03137900A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7505318B2 (en) | 2005-12-14 | 2009-03-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2673395B2 (ja) * | 1990-08-29 | 1997-11-05 | 三菱電機株式会社 | 半導体記憶装置およびそのテスト方法 |
| US5136544A (en) * | 1990-09-26 | 1992-08-04 | Intel Corporation | Computer memory with status cell |
| JP2647546B2 (ja) * | 1990-10-11 | 1997-08-27 | シャープ株式会社 | 半導体記憶装置のテスト方法 |
| JPH0770620B2 (ja) * | 1990-12-26 | 1995-07-31 | 株式会社東芝 | 半導体記憶装置 |
| CA2067466C (en) * | 1991-05-03 | 1997-07-15 | Arno Muller | Method and apparatus for testing an nvm |
| KR960009033B1 (en) * | 1991-07-17 | 1996-07-10 | Toshiba Kk | Semiconductor memory |
| US5361227A (en) * | 1991-12-19 | 1994-11-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| US6781895B1 (en) | 1991-12-19 | 2004-08-24 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| US5424988A (en) * | 1992-09-30 | 1995-06-13 | Sgs-Thomson Microelectronics, Inc. | Stress test for memory arrays in integrated circuits |
| JP2643896B2 (ja) * | 1995-02-23 | 1997-08-20 | 日本電気株式会社 | 半導体メモリ |
| JPH0997500A (ja) * | 1995-09-29 | 1997-04-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH10275500A (ja) * | 1997-04-01 | 1998-10-13 | Nec Corp | 半導体メモリのテスト方法及びテスト回路 |
| US6564307B1 (en) * | 1999-08-18 | 2003-05-13 | International Business Machines Corporation | Method, system, and program for logically erasing data |
| DE10101234A1 (de) * | 2001-01-11 | 2002-07-18 | Giesecke & Devrient Gmbh | Verfahren zum Text eines nichtflüchtigen Speichers und Verwendung eines solchen Verfahrens |
| KR100387529B1 (ko) * | 2001-06-11 | 2003-06-18 | 삼성전자주식회사 | 랜덤 억세스 가능한 메모리 셀 어레이를 갖는 불휘발성반도체 메모리 장치 |
| JP2003263421A (ja) * | 2002-03-07 | 2003-09-19 | Mitsubishi Electric Corp | マイクロコンピュータ |
| KR100673694B1 (ko) * | 2005-10-10 | 2007-01-24 | 주식회사 하이닉스반도체 | 저전력 소비형 칼럼 디코더를 가지는 반도체 메모리 장치및 그 리드 동작 방법 |
| KR100851996B1 (ko) * | 2007-02-12 | 2008-08-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 컬럼 어드레스 디코딩 회로 및 방법 |
| KR101095736B1 (ko) * | 2010-06-24 | 2011-12-21 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치 |
| EP3021326B1 (en) * | 2014-11-17 | 2020-01-01 | EM Microelectronic-Marin SA | Apparatus and method to accelerate the testing of a memory array by applying a selective inhibition of address input lines. |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6476600A (en) * | 1987-09-18 | 1989-03-22 | Texas Instruments Japan | Semiconductor memory device |
| JPH01151100A (ja) * | 1987-12-08 | 1989-06-13 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120700A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 半導体記憶装置 |
| JPH01178193A (ja) * | 1988-01-07 | 1989-07-14 | Toshiba Corp | 半導体記憶装置 |
-
1990
- 1990-07-11 JP JP2183002A patent/JPH03137900A/ja active Pending
- 1990-07-27 US US07/558,358 patent/US5086413A/en not_active Expired - Lifetime
- 1990-07-27 EP EP19900114519 patent/EP0410492A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6476600A (en) * | 1987-09-18 | 1989-03-22 | Texas Instruments Japan | Semiconductor memory device |
| JPH01151100A (ja) * | 1987-12-08 | 1989-06-13 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7505318B2 (en) | 2005-12-14 | 2009-03-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5086413A (en) | 1992-02-04 |
| EP0410492A2 (en) | 1991-01-30 |
| EP0410492A3 (en) | 1991-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03137900A (ja) | 不揮発性半導体メモリ | |
| US6963501B2 (en) | Nonvolatile memory | |
| US6320800B1 (en) | Semiconductor memory and nonvolatile semiconductor memory having redundant circuitry for replacing defective memory cell | |
| JP4655245B2 (ja) | フラッシュメモリ装置におけるメモリブロック消去 | |
| JP2006252624A (ja) | 半導体記憶装置 | |
| US6222773B1 (en) | Nonvolatile semiconductor memory in which the number of programming or erasing bits increases with the progress of programming or erasing | |
| CN101176163A (zh) | 编程存储器装置 | |
| US20050028053A1 (en) | Memory with element redundancy | |
| JPH05128878A (ja) | 不揮発性半導体記憶装置 | |
| KR950020748A (ko) | 반도체 기억장치 | |
| KR950020745A (ko) | 반도체 메모리장치 | |
| JPH07262793A (ja) | 冗長メモリ要素選択回路および該回路を備えたフラッシュｅｅｐｒｏｍメモリ | |
| JPH07201191A (ja) | 不揮発性半導体メモリ装置 | |
| JP2003077290A (ja) | フラッシュメモリ装置における欠陥メモリセルを置換させる冗長回路及び方法 | |
| JPS63106998A (ja) | テスト回路を有する半導体メモリ | |
| US20050028052A1 (en) | Memory with element redundancy | |
| KR100491912B1 (ko) | 불휘발성 반도체 메모리 | |
| US6950337B2 (en) | Nonvolatile memory device with simultaneous read/write | |
| US5287318A (en) | Semiconductor memory | |
| EP0231041B1 (en) | Non-volatile, programmable semiconductor memory | |
| JP2003187591A (ja) | 半導体記憶装置 | |
| JP3039400B2 (ja) | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置におけるブロック消去のテスト方法 | |
| US6052806A (en) | Method and apparatus for testing an integrated circuit device | |
| JP2001084777A (ja) | 半導体記憶装置 | |
| JP4309796B2 (ja) | 半導体記憶装置 |