JP4655245B2 - フラッシュメモリ装置におけるメモリブロック消去 - Google Patents
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Description
本発明はフラッシュメモリ装置内のメモリブロックを消去するための方法を含む。メモリブロックは列と行に配列された複数のメモリセルを持つ。本方法は消去されるメモリブロック上の消去動作を実行することを含む。それから、非消去のセルの存在を決定するために消去検証読み出し動作が実行される。1つまたはそれ以上のメモリセルがまだプログラムされていれば、プログラムされているメモリセルを決定するために通常のメモリ読み出し動作が実行される。選択的な消去動作が実行され、このように非消去のメモリセルを含む行のみが更なる消去動作を実行する。
そしてメモリブロックのメモリセルがプログラムされたままであるかを決定するために消去検証読み出し動作(501)が実行される。消去検証動作は、その少なくとも一部に、各メモリアレイ列の消去電流と、30μAのセンスアンプ参照電流レベル(ISref)とを比較することを含む。代わりの実施例は比較のために他の電流閾値を使用してもよい。消去検証動作(501)に合格すれば、そのブロックの各セルの消去に成功し、そして本発明の消去と検証動作が完了される(509)。
図解の目的のため、2つのメモリセル701、702が消去されていないと仮定する。この場合において、非消去のセル701、720が接続される2つのワード線のみが第2の消去動作を要求する。故に、メモリブロックの全消去ではなく、これらの行内のセル701−706のみがさらなる消去動作を実行する。ビット線及び選択ゲート線と同様に、残りのワード線がフローティングのままにされる。
本方法は消去動作が実施される時に開始する(901)。セルまたは複数のセルがまだプログラムされているかを決定するために消去検証動作(903)が実行される。全てのセルが消去検証ステップ(903)に合格すれば、本方法は成功裏に完了する(915)。
図10は本発明の特定ページ消去検証読み出し動作中のフラッシュメモリアレイの簡単化された図式的な図を図解する。本動作は接地電位にバイアスされる各非選択のワード線を含む。各非選択のビット線が接地電位にバイアスされながら、選択されたビット線がVccでバイアスされる。選択ゲートドレイン線と選択ゲートソース線がVpassでバイアスされる(たとえば、4.5V)。
メモリブロックを消去するために消去動作が実行される(1100)。メモリブロック内のメモリセルがまだプログラムされているかを決定するために消去検証読み出し動作が実行される(1101)。本消去検証読み出し動作は通常より短い読み出し動作を含む。通常読み出し動作はおよそ10μsである。一つの実施例において、本発明の短い消去検証読み出し動作は5μsであり、しかし通常読み出し動作時間よりどんな短い時間でも動作する。短い時間はより小さいマージンを検出することが可能のため短い読み出し時間は長い読み出し時間より消去失敗の検出をしやすい。
結論において、本発明の改善された消去プロセスはフラッシュメモリセルのオーバー消去ストレスを減らす。これはメモリ装置の信頼性及び寿命を増加する。
Claims (16)
- 複数のメモリブロックを含むフラッシュメモリ装置を消去するための方法であって、各メモリブロックは行と列に組織化された複数のメモリセルを含み、前記方法は、
メモリブロックに対して消去動作を実行することと、
前記メモリブロックに対し、前記メモリブロックの全ての行を消去検証電位にバイアスする消去検証読み出し動作を実行して、前記メモリブロックに含まれる前記複数のメモリセルの一つまたはそれ以上が非消去であるかを決定することと、
前記複数のメモリセルの一つまたはそれ以上が非消去である場合、非選択行をあらかじめ決められたVpass電圧にバイアスしながら前記メモリブロックの各行の個々を順次に読み出し電位にバイアスする選択的なメモリ読み出し動作を実行して、前記複数のメモリセルのいずれが非消去であるかを決定することと、
前記非消去のメモリセルに対して選択的な消去動作を実行することと、
を含む方法。 - 前記選択的な消去動作は、非消去のメモリセルを含む各行に対して消去動作を実行することを含む請求項1記載の方法。
- 前記選択的な消去動作は、非消去のメモリセルを含む行のみを、あらかじめ決められた電位にバイアスすることを含む請求項1記載の方法。
- 前記メモリ読み出し動作は、前記メモリブロックの選択列をプリチャージ電圧にバイアスし、非選択列を接地電位にバイアスし、そして非選択行を前記あらかじめ決められたVpass電圧にバイアスしながら、前記メモリブロックの各行の個々を順次に前記読み出し電位にバイアスする、ことを含む請求項1記載の方法。
- 前記読み出し電位は接地電位であり、前記プリチャージ電圧は0VからVccまでの範囲内である請求項4記載の方法。
- 前記メモリブロックの残りの全ての行及び全ての列をフローティングにすること許可することを更に含む請求項3記載の方法。
- 前記消去動作が前記メモリブロックの列をフローティングにすることを更に含む請求項1記載の方法。
- 前記消去検証読み出し動作の最大回数が実行されたら消去失敗を示すことを更に含む請求項1記載の方法。
- 複数のメモリブロックを含むフラッシュメモリ装置を消去するための方法であって、各メモリブロックは行と列に組織化された複数のメモリセルを含み、前記方法は、
メモリブロックに対して消去動作を実行することと、
前記メモリブロックに対し、第一読み出し時間を有する第一の消去検証読み出し動作を実行して、前記メモリブロックに含まれる前記複数のメモリセルの一つまたはそれ以上が非消去であるかを決定することと、
前記第一の消去検証読み出し動作に失敗した場合、前記メモリブロックに対して消去動作を実行することと、
前記メモリブロックに対し、前記第一読み出し時間より大きい第二読み出し時間を有する第二の消去検証読み出し動作を実行することと、
を含む方法。 - 前記第二読み出し時間は10μsであり、前記第一読み出し時間はあらかじめ設定された時間で10μsより少ない請求項9記載の方法。
- 前記第二消去検証読み出し動作に合格するまで前記消去動作及び前記第二の消去検証読み出し動作を繰り返すことを更に含む請求項9記載の方法。
- 複数のメモリブロックを有するメモリアレイであって、各メモリブロックは行と列に配置された複数のメモリセルを含む、メモリアレイと、
メモリの消去及び検証方法を実行するように適応された制御回路であって、前記メモリの消去及び検証方法は、メモリブロックに対して消去動作を実行することと、前記メモリブロックに対し、前記メモリブロックの全ての行を消去検証電位にバイアスする消去検証読み出し動作を実行して、前記メモリブロックに含まれる前記複数のメモリセルの一つまたはそれ以上が非消去であるかを決定することと、前記複数のメモリセルの一つまたはそれ以上が非消去である場合、非選択行をあらかじめ決められたVpass電圧にバイアスしながら前記メモリブロックの各行の個々を順次に読み出し電位にバイアスする選択的なメモリ読み出し動作を実行して、前記複数のメモリセルのいずれが非消去であるかを決定することと、前記非消去のメモリセルに対して選択的な消去動作を実行することとを含む、制御回路と、
を備えるフラッシュメモリ装置。 - 複数のメモリブロックを有するメモリアレイであって、各メモリブロックは行と列に配置された複数のメモリセルを含む、メモリアレイと、
メモリの消去及び検証方法を実行するように適応された制御回路であって、前記メモリの消去及び検証方法は、メモリブロックに対して消去動作を実行することと、前記メモリブロックに対し、第一読み出し時間を有する第一の消去検証読み出し動作を実行して、前記メモリブロックに含まれる前記複数のメモリセルの一つまたはそれ以上が非消去であるかを決定することと、前記第一の消去検証読み出し動作に失敗した場合、前記メモリブロックに対して消去動作を実行することと、前記メモリブロックに対し、前記第一読み出し時間より大きい第二読み出し時間を有する第二の消去検証読み出し動作を実行することとを含む、制御回路と、
を備えるフラッシュメモリ装置。 - 前記メモリアレイはNANDまたはNORアーキテクチャの1つに配置されている請求項12又は13記載のフラッシュメモリ装置。
- 制御信号を生成するプロセッサと、
前記プロセッサに結合され前記制御信号を受けるフラッシュメモリ装置と、
を含む電子システムであって、
前記フラッシュメモリ装置は、
複数のメモリブロックを配置するメモリセルのアレイであって、各メモリブロックは行と列に配置された複数のメモリセルを含み、前記行はワード線に結合され、前記列はビット線に結合された、メモリセルのアレイと、
メモリブロックに対して消去動作を実行することと、前記メモリブロックに対し、前記メモリブロックの全ての行を消去検証電位にバイアスする消去検証読み出し動作を実行して、前記メモリブロックに含まれる前記複数のメモリセルの一つまたはそれ以上が非消去であるかを決定することと、前記複数のメモリセルの一つまたはそれ以上が非消去である場合、非選択行をあらかじめ決められたVpass電圧にバイアスしながら前記メモリブロックの各行の個々を順次に読み出し電位にバイアスする選択的なメモリ読み出し動作を実行して、前記複数のメモリセルのいずれが非消去であるかを決定することと、非消去メモリセルを含むワード線のみが消去されるように前記非消去メモリセルに対して選択的な消去動作を実行することと、を含む方法を実行するように適応された制御回路と、
を含む、電子システム。 - 制御信号を生成するプロセッサと、
前記プロセッサに結合され前記制御信号を受けるフラッシュメモリ装置と、
を含む電子システムであって、
前記フラッシュメモリ装置は、
複数のメモリブロックを配置するメモリセルのアレイであって、各メモリブロックは行と列に配置された複数のメモリセルを含み、前記行はワード線に結合され、前記列はビット線に結合された、メモリセルのアレイと、
メモリブロックに対して消去動作を実行することと、前記メモリブロックに対し、第一読み出し時間を有する第一の消去検証読み出し動作を実行して、前記メモリブロックに含まれる前記複数のメモリセルの一つまたはそれ以上が非消去であるかを決定することと、前記第一の消去検証読み出し動作に失敗した場合、前記メモリブロックに対して消去動作を実行することと、前記メモリブロックに対し、前記第一読み出し時間より大きい第二読み出し時間を有する第二の消去検証読み出し動作を実行することと、を含む方法を実行するように適応された制御回路と、
を含む、電子システム。
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