JP4655245B2 - フラッシュメモリ装置におけるメモリブロック消去 - Google Patents

Description

本発明は一般的にメモリ装置に関しそして特にフラッシュメモリ装置の消去に関する。

メモリ装置は典型的に内部回路、半導体回路、集積回路としてコンピュータまたは他の電子装置内に提供される。ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックスランダムアクセスメモリ（ＤＲＡＭ）、同期式ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、及びフラッシュメモリを含む複数の異なるタイプのメモリがある。

フラッシュメモリは一度に１バイトの代わりにブロック単位の消去と再プログラムができるタイプのメモリである。典型的なフラッシュメモリは多数のメモリセルを含むメモリアレイを含む。各メモリセルは電荷を保持することが可能なフローティングゲート電界効果トランジスタを含む。セルは通常ブロックにグループ化される。ブロック内の各セルはフローティングゲートを充電することによってランダムで電気的にプログラムされることが可能である。セル内のデータはフローティングゲート内の電荷の有無によって決定される。電荷はブロック消去動作によってフローティングゲートから除去されることが可能である。

図１はフラッシュメモリのブロックのための一般的な従来の消去動作を図解する。消去動作の実行前にまずメモリブロックが事前プログラムされる（１０１）。そしてメモリブロックが消去される（１０３）。そして消去検証（ｖｅｒｉｆｙ）読み出しが実行される（１０５）。検証動作に失敗すれば、上記消去動作が実行される（１０３）。消去検証に合格（パス）すれば、消去動作が成功裏に完了される（１０７）。

消去されるメモリアレイが事前プログラムされるのはセルがデプレッションモードへ進行する機会を減らすためである。フラッシュメモリ装置内のセルが消去される時に、それらのセルのゲート電圧が０Ｖにもかかわらずデプレッションモードへ進行しそして電流を伝導するポイントで消去されるであろう。これはそれらのセルのそれぞれの列内の他のセルの全ての読み出しに影響する。メモリの事前プログラミングによって、セルは知られたプログラムされた状態から始まり、そしてオーバー消去デプレッション状態へ進行する見込みが少ない。

消去動作はセルを消去する少なくとも最小電圧レベルで行なわれる。図２は典型的な従来技術の消去動作を受けるフラッシュメモリブロックの簡単化された図式的な図を図解する。ビット線のドレインとソース接続点は、選択ゲートドレイントランジスタと選択ゲートソーストランジスタと同様に全てフローティング（Ｆ）のままにされる。消去されるブロックのワード線は接地電位にある。点線はこの動作中に選択されるメモリセルを指す。

メモリブロックの各セルの消去動作の成功を決定するために消去検証動作が実行される。図３は典型的な従来技術の消去検証動作を受けるフラッシュメモリブロックの簡単化された図式的な図を図解する。消去検証動作は、少なくとも一部に、各セルの消去電流とセンスアンプ参照電流レベルとを比較することを含む。この動作中に、選択されたビット線３０１、３０２がＶｃｃにバイアスされるときブロックの全てのワード線が０Ｖに保たれる。０Ｖパルスは非選択のビット線３０３に加えられる。選択ゲートドレイントランジスタと選択ゲートソーストランジスタは典型的に４．５Ｖにあり、これはこの技術分野において一般的にＶｐａｓｓとして参照される。図３の点線はこの動作中に選択されるメモリセルを指す。

図１６は他の消去検証動作を示す。この動作はビット線が０Ｖにバイアスされながらブロックのワード線を０Ｖにバイアスする。選択ゲートドレイントランジスタと選択ゲートソーストランジスタは一般的に４．５ＶのＶｐａｓｓにある。ソース線はＶｃｃにある。

消去検証後にセルの列は１つだけの非消去のセルがあれば、従来技術の消去動作は列全体に付加消去パルスを加える。これは付加消去パルスを要求しない既に消去された列内のメモリセルに過剰ストレスを加える可能性がある。セルの過剰ストレスはそれらの失敗率（または破損率）を増加する可能性がある。

上述の理由のために、そして本発明の明細書を読んで理解する当業者に自明である下記の他の理由のために、フラッシュメモリ装置内のメモリセルの過剰ストレスを減らす消去アルゴリズムのための技術が要求される。

非揮発性メモリ装置を消去する上記問題と他の問題は本発明によって扱われそして下記記述を読んで学習することによって理解される。
本発明はフラッシュメモリ装置内のメモリブロックを消去するための方法を含む。メモリブロックは列と行に配列された複数のメモリセルを持つ。本方法は消去されるメモリブロック上の消去動作を実行することを含む。それから、非消去のセルの存在を決定するために消去検証読み出し動作が実行される。１つまたはそれ以上のメモリセルがまだプログラムされていれば、プログラムされているメモリセルを決定するために通常のメモリ読み出し動作が実行される。選択的な消去動作が実行され、このように非消去のメモリセルを含む行のみが更なる消去動作を実行する。

本発明のさらなる実施例は各種の範囲の方法と装置を含む。

下記の本発明の詳細な記述において、記述の一部を形成し、この発明が実施される特定の実施例が例示として示される添付図面への参照がなされる。図において、複数の図面を通して同様の番号は実質上同様の構成要素を記述する。これらの実施例は当業者が本発明を実施可能に十分に詳細に記述される。他の実施例は利用されてもよくそして構造的、論理的及び電気的の変更は本発明の範囲から外れることなくなされてもよい。したがって、下記の詳細な記述は、限定的に考えるべきでなく、そして本発明の範囲は添付の請求項とそれの均等物のみによって規定される。

図４は本発明のＮＡＮＤフラッシュメモリアレイの１つの実施例のための簡単化された図式的な図を図解する。明瞭さのために、図４のメモリアレイはメモリアレイに典型的に要求される全ての構成要素を示していない。例えば、要求されるビット線の数は実際にメモリ密度に依存するが、３本のビット線のみが示される（ＢＬ１、ＢＬ２とＢＬ３）。ビット線はこの後（ＢＬ１−ＢＬＮ）として参照される。

アレイは列４０３、４０４、４０５に直列（または連続）に配置されるフローティングゲートセル４０１のアレイから構成される。各フローティングゲートセル４０１は各直列のチェイン４０３、４０４、４０５においてドレインからソースに結合される。複数の直列のストリング４０３、４０４、４０５を横切って延びるワード線（ＷＬ０−ＷＬ３１）は行内の全てのフローティングゲートセルの制御ゲートに結合され、それらの動作を制御する。ビット線（ＢＬ１−ＢＬＮ）は各セルの状態を検出するセンスアンプ（図示されない）へ最終的に結合される。

動作において、ワード線（ＷＬ０−ＷＬ３１）は書き込まれるまたは読み出される直列チェイン４０３、４０４、４０５内の個々のフローティングゲートメモリセルを選択し、そして各直列チェイン４０３、４０４、４０５内の残りのフローティングゲートメモリセルを通過（ｐａｓｓ ｔｈｒｏｕｇｈ）モードで動作する。フローティングゲートメモリセルの各直列の列４０３、４０４、４０５はソース選択ゲート４１５、４１６，４１７によってソース線４０６に結合され、そしてドレイン選択ゲート４１１、４１２，４１３によって個々のビット線（ＢＬ１−ＢＬＮ）に結合される。ソース選択ゲート４１５、４１６，４１７はそれらの制御ゲートに結合されるソース選択ゲート制御線ＳＧ（Ｓ）４１８によって制御される。ドレイン選択ゲート４１１、４１２，４１３はドレイン選択ゲート制御線ＳＧ（Ｄ）４１４によって制御される。

各セルはセルごとに単一ビット（つまり、単一レベルセル−ＳＬＣ）またはセルごとに複数ビット（つまり、複数レベルセル−ＭＬＣ）としてプログラムされることができる。各セルの閾値電圧（Ｖｔ）はセル内に格納されるデータを決定する。例えば、各セルが単一ビットである場合は、０．５ＶのＶｔはプログラムされたセルを指し、−０．５ＶのＶｔは消去されたセルを指すかもしれない。複数レベルセルは複数Ｖｔ窓を持ち、各々は別の状態を指す。複数レベルセルはセル上に格納される特定電圧範囲へビットパターンを割り当てることによって従来からのフラッシュセルのアナログ的性質を利用する。この技術はセルへ割り当てられた電圧範囲の量に依存してセルごとに２またはそれ以上のビットの格納を許可する。

典型的な従来技術のプログラム動作中に、プログラムされるフラッシュメモリセルのための選択されたワード線は、あらかじめ決められた電圧（例えば、おおよそ１６Ｖ）から始まりそしてセルがプログラムされるまでまたは最大プログラム電圧に到達されるまでに増加する一連のプログラミングパルスでバイアスされる。

フローティングゲートが適切な電圧（例えば、０．５Ｖ）にあるか否かを決定するために０Ｖのワード線電圧を持つ典型的な従来技術の検証動作が実行される。残されているセルのための非選択のワード線がプログラム動作中のプログラミング電圧より少ない電圧で典型的にはバイアスされる（例えば、１０Ｖ）。１つの実施例において、非選択のワード線電圧は接地電位より高いいかなる電圧であってもよい。各メモリセルは実質上同様手法でプログラムされる。

本発明のメモリアレイはメモリブロックに分解される。メモリブロックの量は典型的にメモリ装置のサイズによって決定される（つまり、５１２ＭＢ、１ＧＢ）。１つの実施例において、各メモリブロックが６４ページで構成される。

図５は本発明の消去と検証動作の１つの実施例のフローチャートを図解する。上述のようにメモリブロック上に消去動作が最初に実行される（５００）。
そしてメモリブロックのメモリセルがプログラムされたままであるかを決定するために消去検証読み出し動作（５０１）が実行される。消去検証動作は、その少なくとも一部に、各メモリアレイ列の消去電流と、３０μＡのセンスアンプ参照電流レベル（ＩＳｒｅｆ）とを比較することを含む。代わりの実施例は比較のために他の電流閾値を使用してもよい。消去検証動作（５０１）に合格すれば、そのブロックの各セルの消去に成功し、そして本発明の消去と検証動作が完了される（５０９）。

消去検証読み出し（５０１）に失敗すれば、そのブロックの少なくとも１つのメモリセルの消去が成功していない。どのメモリセルまたは複数のセルがまだ消去されていないかが決定されるべきである。これは、検証読み出しの代わりに、そのメモリブロックの全てのページの通常メモリ読み出し動作（５０５）を実行することによって成し遂げられる。一つの実施例において、通常読み出し動作は１０μｓの通常時間間隔で実行される。

図３に図解されているように、典型的な従来技術の検証読み出し動作はメモリブロックの全てのワード線を０Ｖにバイアスする。選択されたビット線はＶｃｃでそして非選択のビット線は０Ｖでバイアスされる。これは、不可能とは言えないまでも全体のストリング（または列）のセルがイネーブルされているためどのセルがまだ消去されていないかを決定することを困難にする。

本発明の通常読み出し動作（５０５）は、０Ｖなどの読み出し電位で選択ワード線のみをバイアスする。一つの実施例において、本方法はアレイの底Ｗ０で始まりそしてメモリブロックをＷ３１まで上方に増加する。各ワード線は２回読み出されるが、これは各読み出し毎に交互のビット線のみがイネーブルされるからである。この動作が図６に図解される。

図６は本発明の通常読み出し動作中のフラッシュメモリアレイの簡単化された図式的な図を図解する。この図はＷ０が選択されることを示しそして、故に、接地電位にバイアスされる。ビット線２が接地電位にバイアスされながら、ビット線１と３が選択されそして、故に、プリチャージ電圧（例えば、０ＶからＶｃｃ）にバイアスされる。これは丸つけられたメモリセル６０１、６０３を選択する結果となる。これはブロックの全てのワード線が２回読み出されるまで繰り返される。したがって、センスアンプは各行のどのセルの消去が成功していなかを決定することができる。

図６の実施例において、非選択のワード線、選択ゲートドレイン、そして選択ゲートソースがＶｐａｓｓでバイアスされる。一つの実施例において、この電圧は４．５Ｖである。代わりの実施例は他の電圧を使用できる。

図５を再度参照して、選択的な消去動作（５０７）が非消去のセルが存在するワード線上に実行される。この動作は図７内により詳細に図解される。
図解の目的のため、２つのメモリセル７０１、７０２が消去されていないと仮定する。この場合において、非消去のセル７０１、７２０が接続される２つのワード線のみが第２の消去動作を要求する。故に、メモリブロックの全消去ではなく、これらの行内のセル７０１−７０６のみがさらなる消去動作を実行する。ビット線及び選択ゲート線と同様に、残りのワード線がフローティングのままにされる。

選択的な消去動作（５０７）の後、まだプログラムされているセルがあるかを決定するために消去検証動作（５０１）が再度実行される。全てのセルが消去されればこの方法が完了する（５０９）。さもなければ、必要に応じて、ブロック内の全てのセルの消去が完了するよう、この方法が繰り返される。

図８は本発明の消去と検証方法の他の実施例のフローチャートを図解する。消去失敗が宣言される前に制限された回数のみの消去検証が実行されること以外本実施例は図５の実施例に同様である。

本実施例は前述のように消去動作（８００）から始まる。そして消去検証動作（８０１）が実行される。全てのセルの消去が成功したと検証が判断すれば、本方法は成功して完了する（８１１）。一つまたはそれ以上のセルが消去されなければ、消去検証（８０１）に失敗する。

この場合、あらかじめ決められた回数でメモリブロックが検証されたか否かが決定される（８０３）。一つの実施例では、このあらかじめ決められた回数は５である。しかしながら、本発明はこの検証回数を限定しない。

あらかじめ決められた回数より少なく検証が実行されていれば（８０３）、全てのページの通常読み出しが行われる（８０７）。前実施例のように、これはどの行が選択的な消去動作を行なう必要があるかを決定する（８０９）。選択的な消去動作による非消去のセルの消去が成功せず、そして消去検証回数が許された検証の最大閾値より多ければ、消去動作に失敗としてフラグされる（８０５）。これは消去検証動作を開始したアルゴリズムに、セルに欠陥があることを指示することを含むようにしてもよく、その結果、欠陥のあるセルに結合された特定の列が将来の動作において回避される。

図９は本発明の消去と検証方法のさらに他の実施例のフローチャートを図解する。本実施例は上述のステップに加えて特定のページの消去検証読み出し動作を使用する。
本方法は消去動作が実施される時に開始する（９０１）。セルまたは複数のセルがまだプログラムされているかを決定するために消去検証動作（９０３）が実行される。全てのセルが消去検証ステップ（９０３）に合格すれば、本方法は成功裏に完了する（９１５）。

消去検証ステップ（９０３）によって一つまたは複数のセルが消去されていないと判定されれば、実行されてきた消去検証回数が最大検証動作閾値と比較される。検証動作閾値に達していれば、消去失敗が発生する（９０７）。一つの実施例において、閾値は５回である。しかしながら、本発明はどの消去検証の回数にも限定しない。

実行された消去検証回数が最大閾値よりまだ少なければ、特定の消去検証読み出し動作が実行される（９０９）。この動作はより詳細に図１０にて示される。
図１０は本発明の特定ページ消去検証読み出し動作中のフラッシュメモリアレイの簡単化された図式的な図を図解する。本動作は接地電位にバイアスされる各非選択のワード線を含む。各非選択のビット線が接地電位にバイアスされながら、選択されたビット線がＶｃｃでバイアスされる。選択ゲートドレイン線と選択ゲートソース線がＶｐａｓｓでバイアスされる（たとえば、４．５Ｖ）。

本実施例の選択されたワード線がＶｐａｓｓより小さくそして０Ｖより大きいある電圧Ｖ１にバイアスされる。一つの実施例において、この電圧は１Ｖである。しかしながら、本発明はどの電圧レベルのＶ１にも限定されない。

再度図９を参照し、プログラムされたセルの消去の試みのために選択的な消去動作（９１１）が実行される。前実施例のように、選択的な消去ステップはプログラムされたセルが接続されるワード線のみを選択する。特定の消去検証読み出し動作（９０９）そして選択的な消去動作（９１１）がメモリブロックのセルのいずれもが消去されるかまたは消去失敗（９０７）が発生するまで繰り返される。

図１１は本発明の消去と検証方法のさらに他の実施例のフローチャートを図解する。本実施例は消去検証読み出し動作の異なる回数を使用する。
メモリブロックを消去するために消去動作が実行される（１１００）。メモリブロック内のメモリセルがまだプログラムされているかを決定するために消去検証読み出し動作が実行される（１１０１）。本消去検証読み出し動作は通常より短い読み出し動作を含む。通常読み出し動作はおよそ１０μｓである。一つの実施例において、本発明の短い消去検証読み出し動作は５μｓであり、しかし通常読み出し動作時間よりどんな短い時間でも動作する。短い時間はより小さいマージンを検出することが可能のため短い読み出し時間は長い読み出し時間より消去失敗の検出をしやすい。

全てのメモリセルが消去されれば、消去と検証動作が成功して完了される（１１０９）。短い消去検証読み出し動作（１１０１）によってプログラムされているセルが検出されれば、更なる消去動作が実行される（１１０５）。それから通常読み出し時間を持つ消去検証読み出し動作が実行される（１１０７）。そして消去と検証動作が完了する（１１０９）。

本発明の本実施例そして他の実施例に述べる通常と短い消去検証読み出し時間は例示のためだけである。本発明は通常読み出し時間を１０μｓそして短い読み出し時間を５μｓに限定しない。短い読み出し時間が通常読み出し時間より少ない時間で実行されることだけは限定である。

図１２は本発明の消去と検証方法の他の実施例のフローチャートを図解する。メモリブロックのメモリセルを消去するために消去動作が実行される（１２０１）。そして短い読み出し時間で消去検証が実行される（１２０３）。この動作に合格すれば、メモリブロック内の全てのメモリセルの消去が成功し、そして動作が完了する（１２０９）。

短い読み出し時間での消去検証に失敗すれば、ブロック内にプログラムされたセルが残りそして消去動作が実行される（１２０５）。そして消去動作（１２０５）が成功か否かを決定するために通常の読み出し時間で消去検証が実行される（１２０７）。成功でなければ、プログラムされたセルが消去されそして検証（１２０７）に合格するまで消去動作（１２０５）及び通常の検証読み出し動作（１２０７）が繰り返される。

図１３は本発明の消去と検証動作の方法のさらに他の実施例のフローチャートを図解する。そのメモリブロックを消去するために消去動作が実行される（１３０１）。そしてもしあるとすればいずれかのメモリセルがプログラムされているかを決定するために短い読み出し時間で消去検証が実行される（１３０３）。まだプログラムされているものがなければ、動作が完了する（１３１１）。

一つまたはそれ以上のメモリセルがまだプログラムされていれば（１３０３）、消去検証動作の回数が実行する最大消去検証動作の閾値と比較される（１３０５）。一つの実施例において、この閾値は５回である。しかしながら、本発明は消去検証動作のいかなる回数にも限定されない。

消去検証の閾値に達するか、または超えれば、消去検証に失敗する（１３１３）。消去検証の閾値に達していなければ（１３０５）、そのメモリブロックのすべてのページに対して通常のメモリ読み出し動作が実行される（１３０７）。前述のように、検証読み出し動作と違って、通常のメモリ読み出し動作においては、検証読み出しにおけるように全てのワード線が接地電位にバイアスされる代わりに、選択されたワード線のみが接地電位にバイアスされる。

そしてまだプログラムされているメモリセルを含むことがみつかった各行上に選択的な消去動作（１３０９）が実行される。そしてこの方法はいずれものメモリセルまたは複数のセルが消去されるかあるいは実行される検証の最大回数の閾値に達しまたは超えるまで、短い読み出し時間の消去検証（１３０３）を行うことが繰り返される。

図１４は本発明の消去と検証方法のさらに他の実施例のフローチャートを図解する。ブロックのメモリセルを消去するために消去動作が実行される（１４０１）。そしてまだいずれかのメモリセルがまだプログラムされているかをみつけるために短い読み出し時間で消去検証が実行される（１４０３）。全てのセルがプログラムされていれば、動作が成功して完了する（１４１５）。

まだプログラムされている一つまたはそれ以上のセルが発見されれば、実行された検証動作の回数が検証動作の最大回数の閾値と比較される（１４０５）。一つの実施例において、この閾値は５回であるが他の実施例では他の閾値を使用することが可能である。

実行された検証動作の回数がこの閾値に達しまたは超えれば（１４０５）、消去失敗（１４０７）が発生する。検証動作の回数が達していなければ、まだプログラムされている特定セルを発見するためにメモリブロックのその全てのページ上に通常の読み出し動作が実行される（１４０９）。

そしてまだプログラムされているセルに結合されているワード線上に選択的な消去動作が実行される（１４１１）。そして通常の読み出し動作の消去検証動作が実行される（１４１３）。この消去検証に合格すれば、この方法は成功裏に完了する（１４１５）。この消去検証（１４１３）がまだ消去されていない一つまたはそれ以上のセルを発見すれば、本方法は、セルが消去されるか、あるいは、消去失敗が発生するまで（１４０７）、全てのページ上に通常の読み出し動作の実行（１４０９）を繰り返す。

図１５はプロセッサ１５１０に結合されている本発明の一つの実施例のメモリ装置１５００の機能的ブロック図を図解する。プロセッサ１５１０はマイクロプロセッサ、プロセッサ、またはいくつかの他類の制御回路である可能性がある。メモリ装置１５００とプロセッサ１５１０は電子システム１５２０の一部を構成する。メモリ装置１５００は本発明の理解の助けになるようなメモリの特徴に注目するように簡易化されている。

メモリ装置はメモリセルのアレイ１５３０を含む。一つの実施例において、メモリセルは非揮発性フローティングゲートメモリセルでそしてメモリアレイ１５３０は行と列のバンク内に配置される。

アドレス入力接続Ａ０−ＡＸ１５４２上に提供されたアドレス信号をラッチするためにアドレスバッファー回路１５４０が用意される。メモリアレイ１５３０をアクセスするためにアドレス信号が受信されそして行デコーダ１５４４と列デコーダ１５４６によってデコードされる。アドレス入力接続の数はメモリアレイ１５３０の密度とアーキテクチャに依存することは、本発明の明細書の助けにより共に、当業者によって理解されるべきである。つまり、メモリセルの数の増加とバンク及びブロックの数の増加の両方に伴ってアドレスの数が増加する。

上述の実施例はＮＡＮＤアーキテクチャのメモリアレイに注目している。しかし、本発明はこのアーキテクチャに限定しない。本発明のメモリブロック消去方法の実施例はどのメモリ装置のアーキテクチャでも使用可能である（例えば、ＮＡＮＤ、ＮＯＲ、ＡＮＤ）。

センス／ラッチ回路１５５０を用いてメモリアレイ行内の電圧または電流変化をセンシングすることでメモリ装置１５００はメモリアレイ１５３０内のデータを読み出す。センス／ラッチ回路は、１つの実施例において、メモリアレイ１５３０からの一行のデータを読み出しそしてラッチするために結合される。コントローラ１５１０と複数のデータ接続１５６２上で双方向データ通信を行うためにデータ入力そして出力バッファ回路１５６０が含まれる。メモリアレイへのデータの書き込みのために書き込み回路１５５５が用意される。

制御回路１５７０は制御接続１５７２上に用意されプロセッサ１５１０からの信号をデコードする。これらの信号はメモリアレイ１５３０上の動作を制御するために使用され、この動作はデータ読み出し、データ書き込みそして消去動作を含む。一つの実施例において、制御回路１５７０は本発明の消去方法を実行する。制御回路１５７０は状態マシン、シーケンサ、また他の種類のコントローラでもよい。

メモリの特徴の基礎理解を促進するために図１５に図解されるフラッシュメモリ装置が簡易化されている。フラッシュメモリの内部回路や機能より詳細な理解は当業者に知られている。

[結論]
結論において、本発明の改善された消去プロセスはフラッシュメモリセルのオーバー消去ストレスを減らす。これはメモリ装置の信頼性及び寿命を増加する。

特定の実施例が図解及び説明されているが、同等の目的の達成のために目論まれたいかなる構成も示された特定の実施例の代わりになれることが当業者であればわかる。本発明の応用は当業者であれば自明である。従って、本発明は本発明の応用や変形を含む。本発明は下記の請求項及びその均等物のみによって限定されていることは明白である。

図１は典型的な従来技術の消去と検証動作のフローチャートを示す。 図２は消去動作中の典型的な従来技術のフラッシュメモリアレイの簡単化された図式的な図を示す。 図３は消去検証読み出し動作中の典型的な従来技術のフラッシュメモリアレイの簡単化された図式的な図を示す。 図４は本発明のフラッシュメモリアレイの簡単化された図式的な図を示す。 図５は消去と検証動作のための本発明の方法の一実施例のフローチャートを示す。 図６は本発明の通常読み出し動作中のフラッシュメモリアレイの簡単化された図式的な図を示す。 図７は本発明の選択的な消去動作中のフラッシュメモリアレイの簡単化された図式的な図を示す。 図８は消去と検証動作のための本発明の方法の他の実施例のフローチャートを示す。 図９は消去と検証動作のための本発明の方法の他の実施例のフローチャートを示す。 図１０は本発明の特定ページ消去検証読み出し動作中のフラッシュメモリアレイの簡単化された図式的な図を示す。 図１１は消去と検証動作のための本発明の方法の他の実施例のフローチャートを示す。 図１２は消去と検証動作のための本発明の方法の他の実施例のフローチャートを示す。 図１３は消去と検証動作のための本発明の方法の他の実施例のフローチャートを示す。 図１４は消去と検証動作のための本発明の方法の他の実施例のフローチャートを示す。 図１５は本発明の電子システムの一実施例のブロック図を示す。 図１６は消去検証読み出し動作中の典型的な従来技術フラッシュメモリアレイの簡単化された図式的な図を示す。

Claims (16)

1. 複数のメモリブロックを含むフラッシュメモリ装置を消去するための方法であって、各メモリブロックは行と列に組織化された複数のメモリセルを含み、前記方法は、
   メモリブロックに対して消去動作を実行することと、
   前記メモリブロックに対し、前記メモリブロックの全ての行を消去検証電位にバイアスする消去検証読み出し動作を実行して、前記メモリブロックに含まれる前記複数のメモリセルの一つまたはそれ以上が非消去であるかを決定することと、
   前記複数のメモリセルの一つまたはそれ以上が非消去である場合、非選択行をあらかじめ決められたＶｐａｓｓ電圧にバイアスしながら前記メモリブロックの各行の個々を順次に読み出し電位にバイアスする選択的なメモリ読み出し動作を実行して、前記複数のメモリセルのいずれが非消去であるかを決定することと、
   前記非消去のメモリセルに対して選択的な消去動作を実行することと、
   を含む方法。
2. 前記選択的な消去動作は、非消去のメモリセルを含む各行に対して消去動作を実行することを含む請求項１記載の方法。
3. 前記選択的な消去動作は、非消去のメモリセルを含む行のみを、あらかじめ決められた電位にバイアスすることを含む請求項１記載の方法。
4. 前記メモリ読み出し動作は、前記メモリブロックの選択列をプリチャージ電圧にバイアスし、非選択列を接地電位にバイアスし、そして非選択行を前記あらかじめ決められたＶｐａｓｓ電圧にバイアスしながら、前記メモリブロックの各行の個々を順次に前記読み出し電位にバイアスする、ことを含む請求項１記載の方法。
5. 前記読み出し電位は接地電位であり、前記プリチャージ電圧は０ＶからＶｃｃまでの範囲内である請求項４記載の方法。
6. 前記メモリブロックの残りの全ての行及び全ての列をフローティングにすること許可することを更に含む請求項３記載の方法。
7. 前記消去動作が前記メモリブロックの列をフローティングにすることを更に含む請求項１記載の方法。
8. 前記消去検証読み出し動作の最大回数が実行されたら消去失敗を示すことを更に含む請求項１記載の方法。
9. 複数のメモリブロックを含むフラッシュメモリ装置を消去するための方法であって、各メモリブロックは行と列に組織化された複数のメモリセルを含み、前記方法は、
   メモリブロックに対して消去動作を実行することと、
   前記メモリブロックに対し、第一読み出し時間を有する第一の消去検証読み出し動作を実行して、前記メモリブロックに含まれる前記複数のメモリセルの一つまたはそれ以上が非消去であるかを決定することと、
   前記第一の消去検証読み出し動作に失敗した場合、前記メモリブロックに対して消去動作を実行することと、
   前記メモリブロックに対し、前記第一読み出し時間より大きい第二読み出し時間を有する第二の消去検証読み出し動作を実行することと、
   を含む方法。
10. 前記第二読み出し時間は１０μｓであり、前記第一読み出し時間はあらかじめ設定された時間で１０μｓより少ない請求項９記載の方法。
11. 前記第二消去検証読み出し動作に合格するまで前記消去動作及び前記第二の消去検証読み出し動作を繰り返すことを更に含む請求項９記載の方法。
12. 複数のメモリブロックを有するメモリアレイであって、各メモリブロックは行と列に配置された複数のメモリセルを含む、メモリアレイと、
    メモリの消去及び検証方法を実行するように適応された制御回路であって、前記メモリの消去及び検証方法は、メモリブロックに対して消去動作を実行することと、前記メモリブロックに対し、前記メモリブロックの全ての行を消去検証電位にバイアスする消去検証読み出し動作を実行して、前記メモリブロックに含まれる前記複数のメモリセルの一つまたはそれ以上が非消去であるかを決定することと、前記複数のメモリセルの一つまたはそれ以上が非消去である場合、非選択行をあらかじめ決められたＶｐａｓｓ電圧にバイアスしながら前記メモリブロックの各行の個々を順次に読み出し電位にバイアスする選択的なメモリ読み出し動作を実行して、前記複数のメモリセルのいずれが非消去であるかを決定することと、前記非消去のメモリセルに対して選択的な消去動作を実行することとを含む、制御回路と、
    を備えるフラッシュメモリ装置。
13. 複数のメモリブロックを有するメモリアレイであって、各メモリブロックは行と列に配置された複数のメモリセルを含む、メモリアレイと、
    メモリの消去及び検証方法を実行するように適応された制御回路であって、前記メモリの消去及び検証方法は、メモリブロックに対して消去動作を実行することと、前記メモリブロックに対し、第一読み出し時間を有する第一の消去検証読み出し動作を実行して、前記メモリブロックに含まれる前記複数のメモリセルの一つまたはそれ以上が非消去であるかを決定することと、前記第一の消去検証読み出し動作に失敗した場合、前記メモリブロックに対して消去動作を実行することと、前記メモリブロックに対し、前記第一読み出し時間より大きい第二読み出し時間を有する第二の消去検証読み出し動作を実行することとを含む、制御回路と、
    を備えるフラッシュメモリ装置。
14. 前記メモリアレイはＮＡＮＤまたはＮＯＲアーキテクチャの１つに配置されている請求項１２又は１３記載のフラッシュメモリ装置。
15. 制御信号を生成するプロセッサと、
    前記プロセッサに結合され前記制御信号を受けるフラッシュメモリ装置と、
    を含む電子システムであって、
    前記フラッシュメモリ装置は、
    複数のメモリブロックを配置するメモリセルのアレイであって、各メモリブロックは行と列に配置された複数のメモリセルを含み、前記行はワード線に結合され、前記列はビット線に結合された、メモリセルのアレイと、
    メモリブロックに対して消去動作を実行することと、前記メモリブロックに対し、前記メモリブロックの全ての行を消去検証電位にバイアスする消去検証読み出し動作を実行して、前記メモリブロックに含まれる前記複数のメモリセルの一つまたはそれ以上が非消去であるかを決定することと、前記複数のメモリセルの一つまたはそれ以上が非消去である場合、非選択行をあらかじめ決められたＶｐａｓｓ電圧にバイアスしながら前記メモリブロックの各行の個々を順次に読み出し電位にバイアスする選択的なメモリ読み出し動作を実行して、前記複数のメモリセルのいずれが非消去であるかを決定することと、非消去メモリセルを含むワード線のみが消去されるように前記非消去メモリセルに対して選択的な消去動作を実行することと、を含む方法を実行するように適応された制御回路と、
    を含む、電子システム。
16. 制御信号を生成するプロセッサと、
    前記プロセッサに結合され前記制御信号を受けるフラッシュメモリ装置と、
    を含む電子システムであって、
    前記フラッシュメモリ装置は、
    複数のメモリブロックを配置するメモリセルのアレイであって、各メモリブロックは行と列に配置された複数のメモリセルを含み、前記行はワード線に結合され、前記列はビット線に結合された、メモリセルのアレイと、
    メモリブロックに対して消去動作を実行することと、前記メモリブロックに対し、第一読み出し時間を有する第一の消去検証読み出し動作を実行して、前記メモリブロックに含まれる前記複数のメモリセルの一つまたはそれ以上が非消去であるかを決定することと、前記第一の消去検証読み出し動作に失敗した場合、前記メモリブロックに対して消去動作を実行することと、前記メモリブロックに対し、前記第一読み出し時間より大きい第二読み出し時間を有する第二の消去検証読み出し動作を実行することと、を含む方法を実行するように適応された制御回路と、
    を含む、電子システム。