JP2725565B2 - 仮想接地型フラッシュメモリの消去ベリファイ方法と仮想接地型フラッシュメモリ - Google Patents
仮想接地型フラッシュメモリの消去ベリファイ方法と仮想接地型フラッシュメモリInfo
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、制御ゲートとドレイン
とソースとを有し、電気的に情報の書込みおよび消去可
能な浮遊ゲート電界効果トランジスタがアレイを形成す
るように行と列に配置され、各行中の浮遊ゲート電界効
果トランジスタの制御ゲートに接続される複数の行線
と、各列中の浮遊ゲート電界効果トランジスタのドレイ
ンまたはソースに接続される複数の列線と、メモリセル
のデータを読み出すための読み出し回路を有する仮想接
地型フラッシュメモリの消去ベリファイ方法および仮想
接地型フラッシュメモリに関する。
とソースとを有し、電気的に情報の書込みおよび消去可
能な浮遊ゲート電界効果トランジスタがアレイを形成す
るように行と列に配置され、各行中の浮遊ゲート電界効
果トランジスタの制御ゲートに接続される複数の行線
と、各列中の浮遊ゲート電界効果トランジスタのドレイ
ンまたはソースに接続される複数の列線と、メモリセル
のデータを読み出すための読み出し回路を有する仮想接
地型フラッシュメモリの消去ベリファイ方法および仮想
接地型フラッシュメモリに関する。
【０００２】
【従来の技術】電気的に情報の書込みおよび消去可能な
浮遊ゲート電界効果トランジスタ（以下メモリ素子と言
う）は、図７に示すように、Ｐ型基板１上にヒ素等のイ
オン注入によりドレイン拡散層領域２とソース拡散層領
域３を形成し、さらにリン等のイオン注入によりソース
拡散層領域３を覆い、ソース拡散層領域３よりも不純物
濃度の低いソース拡散層領域４を形成し、さらにＰ型基
板１上に１０ｎｍ程度の酸化ケイ素膜を介して設けられ
た浮遊ゲート５と、浮遊ゲート５上に２０ｎｍ程度の酸
化ケイ素膜または酸化ケイ素膜と窒素ケイ素膜の積層膜
を介して設けられた制御ゲート６を有し、さらにこのメ
モリ素子を覆うように絶縁膜７を成長する。
浮遊ゲート電界効果トランジスタ（以下メモリ素子と言
う）は、図７に示すように、Ｐ型基板１上にヒ素等のイ
オン注入によりドレイン拡散層領域２とソース拡散層領
域３を形成し、さらにリン等のイオン注入によりソース
拡散層領域３を覆い、ソース拡散層領域３よりも不純物
濃度の低いソース拡散層領域４を形成し、さらにＰ型基
板１上に１０ｎｍ程度の酸化ケイ素膜を介して設けられ
た浮遊ゲート５と、浮遊ゲート５上に２０ｎｍ程度の酸
化ケイ素膜または酸化ケイ素膜と窒素ケイ素膜の積層膜
を介して設けられた制御ゲート６を有し、さらにこのメ
モリ素子を覆うように絶縁膜７を成長する。
【０００３】このメモリ素子に情報を書込む場合は、メ
モリ素子の制御ゲート６に１２Ｖ程度の高電圧を、ドレ
イン２に９Ｖ程度の高電圧をそれぞれ印加し、ソースを
接地電位とし、ホットキャリア注入によって浮遊ゲート
５に電子を注入し、制御ゲート６から見たしきい値電圧
を高電圧とすることで行う。情報を消去する場合は、制
御ゲート６を接地電位に、ドレイン２を浮遊状態とし、
ソースに１０Ｖ程度の高電圧を印加し、浮遊ゲート５に
注入されたエレクトロンを排除することで制御ゲート６
から見たしきい値電圧を低電圧とすることで行う。な
お、消去時にはソースに高電圧を印加するので図７に示
したようにソース拡散層領域３を覆うように比較的不純
物濃度の薄いソース拡散層領域４を設けてソース部分の
耐圧を向上させている。
モリ素子の制御ゲート６に１２Ｖ程度の高電圧を、ドレ
イン２に９Ｖ程度の高電圧をそれぞれ印加し、ソースを
接地電位とし、ホットキャリア注入によって浮遊ゲート
５に電子を注入し、制御ゲート６から見たしきい値電圧
を高電圧とすることで行う。情報を消去する場合は、制
御ゲート６を接地電位に、ドレイン２を浮遊状態とし、
ソースに１０Ｖ程度の高電圧を印加し、浮遊ゲート５に
注入されたエレクトロンを排除することで制御ゲート６
から見たしきい値電圧を低電圧とすることで行う。な
お、消去時にはソースに高電圧を印加するので図７に示
したようにソース拡散層領域３を覆うように比較的不純
物濃度の薄いソース拡散層領域４を設けてソース部分の
耐圧を向上させている。
【０００４】図８は書込み、消去状態それぞれのメモリ
素子の特性を示す図である。書込み状態のメモリ素子は
実線Ｉ２に示すように６Ｖ以上の制御ゲート電圧で導通
状態になり、消去状態のメモリ素子は実線Ｉ１示すよう
に２Ｖ程度の制御ゲート電圧で導通状態になる。ただ
し、消去時ソースに長時間電圧を印加すると、実線Ｉ３
に示すように、ディプレッショントランジスタのように
制御ゲートが接地電位でも導通状態となるので、消去時
にソースに電圧を印加する時間を制御する必要がある。
素子の特性を示す図である。書込み状態のメモリ素子は
実線Ｉ２に示すように６Ｖ以上の制御ゲート電圧で導通
状態になり、消去状態のメモリ素子は実線Ｉ１示すよう
に２Ｖ程度の制御ゲート電圧で導通状態になる。ただ
し、消去時ソースに長時間電圧を印加すると、実線Ｉ３
に示すように、ディプレッショントランジスタのように
制御ゲートが接地電位でも導通状態となるので、消去時
にソースに電圧を印加する時間を制御する必要がある。
【０００５】実際のフラッシュメモリではメモリ素子を
アレイ状に複数配置し、複数のメモリ素子を同時に消去
する。図９は、フラッシュメモリの実際の消去動作を示
すフローチャート、図１０はメモリ素子のしきい値電圧
の分布を示す図である。以下、これらの図を用いて消去
の一連の動作を説明する。複数のメモリ素子を同時に消
去するため消去前の各メモリ素子のしきい値電圧が異な
ると消去後のしきい値電圧の分布が大きくなり不都合な
ので、まず消去前のメモリ素子の状態を揃えるため、消
去前書込ＳＴ１と称して、消去する全てのメモリ素子に
書込を行い、しきい値電圧を高電圧側に揃える（図１０
のＤ１）。次に、図８で説明したように各メモリ素子の
ソースに高電圧を印加して消去ＳＴ２を行う。その後各
メモリ素子のしきい値電圧を消去ベリファイＳＴ３によ
り検査する。この消去ベリファイＳＴ３では、通常の読
み出し電圧が５Ｖであればメモリ素子の消去後のしきい
値電圧としては３Ｖ以下程度が適当である。この消去ベ
リファイした結果図１０のＤ２に示すようにしきい値電
圧３Ｖ以上のメモリ素子（図１０、Ｄ２の斜線部分）が
存在した場合は再度消去ＳＴ２を行い、その後消去ベリ
ファイＳＴ３を行う。そして全メモリ素子のしきい値電
圧が３Ｖ以下になるまで消去ＳＴ２と消去ベリファイＳ
Ｔ３を繰り返す。
アレイ状に複数配置し、複数のメモリ素子を同時に消去
する。図９は、フラッシュメモリの実際の消去動作を示
すフローチャート、図１０はメモリ素子のしきい値電圧
の分布を示す図である。以下、これらの図を用いて消去
の一連の動作を説明する。複数のメモリ素子を同時に消
去するため消去前の各メモリ素子のしきい値電圧が異な
ると消去後のしきい値電圧の分布が大きくなり不都合な
ので、まず消去前のメモリ素子の状態を揃えるため、消
去前書込ＳＴ１と称して、消去する全てのメモリ素子に
書込を行い、しきい値電圧を高電圧側に揃える（図１０
のＤ１）。次に、図８で説明したように各メモリ素子の
ソースに高電圧を印加して消去ＳＴ２を行う。その後各
メモリ素子のしきい値電圧を消去ベリファイＳＴ３によ
り検査する。この消去ベリファイＳＴ３では、通常の読
み出し電圧が５Ｖであればメモリ素子の消去後のしきい
値電圧としては３Ｖ以下程度が適当である。この消去ベ
リファイした結果図１０のＤ２に示すようにしきい値電
圧３Ｖ以上のメモリ素子（図１０、Ｄ２の斜線部分）が
存在した場合は再度消去ＳＴ２を行い、その後消去ベリ
ファイＳＴ３を行う。そして全メモリ素子のしきい値電
圧が３Ｖ以下になるまで消去ＳＴ２と消去ベリファイＳ
Ｔ３を繰り返す。
【０００６】次に、実際の回路構成を示しフラッシュメ
モリの動作を説明する。
モリの動作を説明する。
【０００７】図５は従来の仮想接地型フラッシュメモリ
の回路図、図６は回路動作を示すタイミングチャートで
ある。
の回路図、図６は回路動作を示すタイミングチャートで
ある。
【０００８】図５の回路図において、メモリ素子Ｍ１１
〜Ｍ２４はメモリアレイＭＣを構成し、メモリ素子Ｍ１
１〜Ｍ１４の制御ゲートは行線Ｗ１に、メモリ素子Ｍ２
１〜Ｍ２４の制御ゲートは行線Ｗ２にそれぞれ接続さ
れ、行線Ｗ１、Ｗ２はそれぞれ行選択信号Ｘ１、Ｘ２に
より制御される。各メモリ素子Ｍ１１〜Ｍ２４のソー
ス、ドレイン端子は対応する列線Ｂ１〜Ｂ５に接続され
る。列選択回路ＹＢはＮ型ＭＯＳＦＥＴ ＭＢ１、ＭＢ
２により構成され、列選択信号ＹＢ１、ＹＢ２により列
線Ｂ２、Ｂ４の一方を選択的にセンス回路ＡＭＰに接続
する。ソース選択回路ＹＳはＮ型ＭＯＳＦＥＴ ＭＳ１
〜ＭＳ３およびＰ型ＭＯＳＦＥＴ ＭＰ１とＮ型ＭＯＳ
ＦＥＴ ＭＳ４により構成され、ソース選択信号ＹＳ１
〜ＹＳ３および制御信号ＥＲＢにより列線Ｂ１、Ｂ３、
Ｂ５を選択的に接地電位または高電圧にする。センス回
路ＡＭＰはＰ型ＭＯＳＦＥＴ ＭＡ２とＮ型ＭＯＳＦＥ
Ｔ ＭＡ１とインバ−タ回路ＩＮＶ１、ＩＮＶ２により
構成される。
〜Ｍ２４はメモリアレイＭＣを構成し、メモリ素子Ｍ１
１〜Ｍ１４の制御ゲートは行線Ｗ１に、メモリ素子Ｍ２
１〜Ｍ２４の制御ゲートは行線Ｗ２にそれぞれ接続さ
れ、行線Ｗ１、Ｗ２はそれぞれ行選択信号Ｘ１、Ｘ２に
より制御される。各メモリ素子Ｍ１１〜Ｍ２４のソー
ス、ドレイン端子は対応する列線Ｂ１〜Ｂ５に接続され
る。列選択回路ＹＢはＮ型ＭＯＳＦＥＴ ＭＢ１、ＭＢ
２により構成され、列選択信号ＹＢ１、ＹＢ２により列
線Ｂ２、Ｂ４の一方を選択的にセンス回路ＡＭＰに接続
する。ソース選択回路ＹＳはＮ型ＭＯＳＦＥＴ ＭＳ１
〜ＭＳ３およびＰ型ＭＯＳＦＥＴ ＭＰ１とＮ型ＭＯＳ
ＦＥＴ ＭＳ４により構成され、ソース選択信号ＹＳ１
〜ＹＳ３および制御信号ＥＲＢにより列線Ｂ１、Ｂ３、
Ｂ５を選択的に接地電位または高電圧にする。センス回
路ＡＭＰはＰ型ＭＯＳＦＥＴ ＭＡ２とＮ型ＭＯＳＦＥ
Ｔ ＭＡ１とインバ−タ回路ＩＮＶ１、ＩＮＶ２により
構成される。
【０００９】次に、各動作モードにおける回路動作を説
明する。データ読み出し時に例えばメモリ素子Ｍ１１を
選択する場合は図６のｔ１に示すように列選択信号ＹＢ
１をハイレベル（例えば５Ｖ）としＮ型ＭＯＳＦＥＴ
ＭＢ１を導通状態にして列線Ｂ２をセンス回路ＡＭＰに
接続し、行選択信号Ｘ１をハイレベル（例えば５Ｖ）と
し行線Ｗ１を選択し、ソース選択信号ＹＳ１をハイレベ
ル（例えば５Ｖ）としＮ型ＭＯＳＦＥＴ ＭＳ１を導通
状態にし、制御信号ＥＲＢをハイレベル（例えば５Ｖ）
としＮ型ＭＯＳＦＥＴ ＭＳ４を導通状態、Ｐ型ＭＯＳ
ＦＥＴ ＭＰ１を非導通状態として列線Ｂ１をＮ型ＭＯ
ＳＦＥＴ ＭＳ１、ＭＳ４を介して接地電位とする。な
お、この時ソース選択回路ＹＳ内の電源Ｖｐｐは通常の
ハイレベル（例えば５Ｖ）であり、また他の列線Ｂ３、
Ｂ４、Ｂ５は浮動状態である。この状態でメモリ素子Ｍ
１１が書込み状態であればメモリ素子Ｍ１１を介して列
線Ｂ２から列線Ｂ１には電流は流れず、また他の列線Ｂ
３〜Ｂ５も浮動状態であるので列線Ｂ２はセンス回路Ａ
ＭＰのＰ型ＭＯＳＦＥＴ ＭＡ２とＮ型ＭＯＳＦＥＴ
ＭＡ２と列選択回路のＮ型ＭＯＳＦＥＴ ＭＢ１を介し
て充電される。その結果センス回路ＡＭＰの入力ＳＩは
高電位に、インバータ回路ＩＮＶ１の出力は低電位とな
り、このインバータ回路ＩＮＶ１の出力がゲートに接続
されるＮ型ＭＯＳＦＥＴ ＭＡ１は非導通状態になる。
するとインバータ回路ＩＮＶ２の入力はＰ型ＭＯＳＦＥ
Ｔ ＭＡ２により高電位に充電され、センス回路ＡＭＰ
の出力ＳＯはロウレベル（例えば０Ｖ）を出力する。ま
た、メモリ素子Ｍ１１が非書込み状態（または消去状
態）であればメモリ素子Ｍ１１を介して列線Ｂ２から列
線Ｂ１に電流が流れ列線Ｂ２は放電されてセンス回路Ａ
ＭＰの入力ＳＩは低電位に、インバータ回路ＩＮＶ１の
出力は高電位となり、このインバータ回路ＩＮＶ１の出
力がゲートに接続されるＮ型ＭＯＳＦＥＴ ＭＡ１は導
状態になる。するとインバータ回路ＩＮＶ２の入力は放
電され低電位になり、センス回路ＡＭＰの出力ＳＯはハ
イレベル（例えば５Ｖ）を出力する。また、データ読み
出し時に例えばメモリ素子Ｍ２４を選択する場合は図２
のｔ２に示すように列選択信号ＹＢ２をハイレベル（例
えば５Ｖ）としＮ型ＭＯＳＦＥＴ ＭＢ２を導通状態に
して列線Ｂ４をセンス回路ＡＭＰに接続し、行選択信号
Ｘ２をハイレベル（例えば５Ｖ）とし行線Ｗ２を選択
し、ソース選択信号ＹＳ３をハイレベル（例えば５Ｖ）
としＮ型ＭＯＳＦＥＴ ＭＳ３を導通状態にし、制御信
号ＥＲＢをハイレベル（例えば５Ｖ）としＮ型ＭＯＳＦ
ＥＴ ＭＳ４を導通状態、Ｐ型ＭＯＳＦＥＴ ＭＰ１を
非導通状態として列線Ｂ５をＮ型ＭＯＳＦＥＴ ＭＳ
３、ＭＳ４を介して接地電位とする。なお、この時ソー
ス選択回路ＹＳ内の電源Ｖｐｐは通常のハイレベル（例
えば５Ｖ）であり、また他の列線Ｂ１、Ｂ２、Ｂ３は浮
動状態である。さらに、回路動作はメモリ素子Ｍ１１を
選択した場合と同様にセンス回路ＡＭＰの出力ＳＯはメ
モリ素子Ｍ２４が書込み状態であればロウレベル（例え
ば０Ｖ）を、非書込み状態（または消去状態）であれば
ハイレベル（例えば５Ｖ）を出力する。次に、消去前書
込については、周知の紫外線消去型プログラマブルＲＯ
Ｍ（ＵＶＰＲＯＭ）と同様の手法で複数のメモリ素子に
対し各々の行線と列線を高電圧にし書込みを行う。
明する。データ読み出し時に例えばメモリ素子Ｍ１１を
選択する場合は図６のｔ１に示すように列選択信号ＹＢ
１をハイレベル（例えば５Ｖ）としＮ型ＭＯＳＦＥＴ
ＭＢ１を導通状態にして列線Ｂ２をセンス回路ＡＭＰに
接続し、行選択信号Ｘ１をハイレベル（例えば５Ｖ）と
し行線Ｗ１を選択し、ソース選択信号ＹＳ１をハイレベ
ル（例えば５Ｖ）としＮ型ＭＯＳＦＥＴ ＭＳ１を導通
状態にし、制御信号ＥＲＢをハイレベル（例えば５Ｖ）
としＮ型ＭＯＳＦＥＴ ＭＳ４を導通状態、Ｐ型ＭＯＳ
ＦＥＴ ＭＰ１を非導通状態として列線Ｂ１をＮ型ＭＯ
ＳＦＥＴ ＭＳ１、ＭＳ４を介して接地電位とする。な
お、この時ソース選択回路ＹＳ内の電源Ｖｐｐは通常の
ハイレベル（例えば５Ｖ）であり、また他の列線Ｂ３、
Ｂ４、Ｂ５は浮動状態である。この状態でメモリ素子Ｍ
１１が書込み状態であればメモリ素子Ｍ１１を介して列
線Ｂ２から列線Ｂ１には電流は流れず、また他の列線Ｂ
３〜Ｂ５も浮動状態であるので列線Ｂ２はセンス回路Ａ
ＭＰのＰ型ＭＯＳＦＥＴ ＭＡ２とＮ型ＭＯＳＦＥＴ
ＭＡ２と列選択回路のＮ型ＭＯＳＦＥＴ ＭＢ１を介し
て充電される。その結果センス回路ＡＭＰの入力ＳＩは
高電位に、インバータ回路ＩＮＶ１の出力は低電位とな
り、このインバータ回路ＩＮＶ１の出力がゲートに接続
されるＮ型ＭＯＳＦＥＴ ＭＡ１は非導通状態になる。
するとインバータ回路ＩＮＶ２の入力はＰ型ＭＯＳＦＥ
Ｔ ＭＡ２により高電位に充電され、センス回路ＡＭＰ
の出力ＳＯはロウレベル（例えば０Ｖ）を出力する。ま
た、メモリ素子Ｍ１１が非書込み状態（または消去状
態）であればメモリ素子Ｍ１１を介して列線Ｂ２から列
線Ｂ１に電流が流れ列線Ｂ２は放電されてセンス回路Ａ
ＭＰの入力ＳＩは低電位に、インバータ回路ＩＮＶ１の
出力は高電位となり、このインバータ回路ＩＮＶ１の出
力がゲートに接続されるＮ型ＭＯＳＦＥＴ ＭＡ１は導
状態になる。するとインバータ回路ＩＮＶ２の入力は放
電され低電位になり、センス回路ＡＭＰの出力ＳＯはハ
イレベル（例えば５Ｖ）を出力する。また、データ読み
出し時に例えばメモリ素子Ｍ２４を選択する場合は図２
のｔ２に示すように列選択信号ＹＢ２をハイレベル（例
えば５Ｖ）としＮ型ＭＯＳＦＥＴ ＭＢ２を導通状態に
して列線Ｂ４をセンス回路ＡＭＰに接続し、行選択信号
Ｘ２をハイレベル（例えば５Ｖ）とし行線Ｗ２を選択
し、ソース選択信号ＹＳ３をハイレベル（例えば５Ｖ）
としＮ型ＭＯＳＦＥＴ ＭＳ３を導通状態にし、制御信
号ＥＲＢをハイレベル（例えば５Ｖ）としＮ型ＭＯＳＦ
ＥＴ ＭＳ４を導通状態、Ｐ型ＭＯＳＦＥＴ ＭＰ１を
非導通状態として列線Ｂ５をＮ型ＭＯＳＦＥＴ ＭＳ
３、ＭＳ４を介して接地電位とする。なお、この時ソー
ス選択回路ＹＳ内の電源Ｖｐｐは通常のハイレベル（例
えば５Ｖ）であり、また他の列線Ｂ１、Ｂ２、Ｂ３は浮
動状態である。さらに、回路動作はメモリ素子Ｍ１１を
選択した場合と同様にセンス回路ＡＭＰの出力ＳＯはメ
モリ素子Ｍ２４が書込み状態であればロウレベル（例え
ば０Ｖ）を、非書込み状態（または消去状態）であれば
ハイレベル（例えば５Ｖ）を出力する。次に、消去前書
込については、周知の紫外線消去型プログラマブルＲＯ
Ｍ（ＵＶＰＲＯＭ）と同様の手法で複数のメモリ素子に
対し各々の行線と列線を高電圧にし書込みを行う。
【００１０】次に、消去は図６のｔ３に示すように、列
選択信号ＹＢ１、ＹＢ２をロウレベル（例えば０Ｖ）と
し、列線Ｂ２、Ｂ４を浮動状態とし、行選択信号Ｘ１、
Ｘ２をロウレベル（例えば０Ｖ）とし各メモリ素子の制
御ゲートをロウレベル（例えば０Ｖ）とし、ソース選択
信号ＹＳ１、ＹＳ２、ＹＳ３および電源Ｖｐｐを消去高
電圧（例えば１２Ｖ）とし、制御信号ＥＲＢをロウレベ
ル（例えば０Ｖ）とすることで、Ｐ型ＭＯＳＦＥＴ Ｍ
Ｐ１とＮ型ＭＯＳＦＥＴ ＭＳ１〜ＭＳ３を介して列線
Ｂ１、Ｂ３、Ｂ５のそれぞれに高電圧を印加して消去を
行う。なお、この場合に列線Ｂ１、Ｂ３、Ｂ５からリー
ク電流が無いとし、Ｎ型ＭＯＳＦＥＴＭＳ１〜ＭＳ３の
バックバイアス特性を考慮したしきい値電圧を２Ｖと仮
定すれば、列線Ｂ１、Ｂ３、Ｂ５に印加される電圧は１
０Ｖ（１２Ｖ−２Ｖ）となる。次に、消去ベリファイは
図６のｔ４やｔ５に示すように通常の読み出し動作と同
様の方法でメモリ素子１ビットづつ読み出しを行うが、
メモリ素子のしきい値電圧が充分に低くなっているか検
査するため、行選択信号のハイレベルを３．５Ｖ程度に
設定するのが一般的である。消去ベリファイによる読み
出し動作も通常の読み出し動作と同様にメモリ素子が消
去され、しきい値電圧が充分に低いならばセンス回路Ａ
ＭＰの出力ＳＯはハイレベル（例えば５Ｖ）を出力す
る。この消去ベリファイを各メモリ素子に対し行い（こ
の例では８ビットのメモリ素子に対して）全メモリ素子
の消去が確認されるまで図９に示したフローチャートの
消去ＳＴ２と消去ベリファイＳＴ３を繰り返す。
選択信号ＹＢ１、ＹＢ２をロウレベル（例えば０Ｖ）と
し、列線Ｂ２、Ｂ４を浮動状態とし、行選択信号Ｘ１、
Ｘ２をロウレベル（例えば０Ｖ）とし各メモリ素子の制
御ゲートをロウレベル（例えば０Ｖ）とし、ソース選択
信号ＹＳ１、ＹＳ２、ＹＳ３および電源Ｖｐｐを消去高
電圧（例えば１２Ｖ）とし、制御信号ＥＲＢをロウレベ
ル（例えば０Ｖ）とすることで、Ｐ型ＭＯＳＦＥＴ Ｍ
Ｐ１とＮ型ＭＯＳＦＥＴ ＭＳ１〜ＭＳ３を介して列線
Ｂ１、Ｂ３、Ｂ５のそれぞれに高電圧を印加して消去を
行う。なお、この場合に列線Ｂ１、Ｂ３、Ｂ５からリー
ク電流が無いとし、Ｎ型ＭＯＳＦＥＴＭＳ１〜ＭＳ３の
バックバイアス特性を考慮したしきい値電圧を２Ｖと仮
定すれば、列線Ｂ１、Ｂ３、Ｂ５に印加される電圧は１
０Ｖ（１２Ｖ−２Ｖ）となる。次に、消去ベリファイは
図６のｔ４やｔ５に示すように通常の読み出し動作と同
様の方法でメモリ素子１ビットづつ読み出しを行うが、
メモリ素子のしきい値電圧が充分に低くなっているか検
査するため、行選択信号のハイレベルを３．５Ｖ程度に
設定するのが一般的である。消去ベリファイによる読み
出し動作も通常の読み出し動作と同様にメモリ素子が消
去され、しきい値電圧が充分に低いならばセンス回路Ａ
ＭＰの出力ＳＯはハイレベル（例えば５Ｖ）を出力す
る。この消去ベリファイを各メモリ素子に対し行い（こ
の例では８ビットのメモリ素子に対して）全メモリ素子
の消去が確認されるまで図９に示したフローチャートの
消去ＳＴ２と消去ベリファイＳＴ３を繰り返す。
【００１１】
【発明が解決しようとする課題】この従来の仮想接地型
フラッシュメモリでは、一連の消去動作において消去ベ
リファイの占める時間が大きく、結果として消去時間を
長くする欠点がある。すなわち、現在のフラッシュメモ
リの消去そのものは１００ｍ秒程度の時間が必要である
が、過剰消去によりメモリ素子がディプレッション状態
になるのを防止するため、図９に示す消去ＳＴ２は１回
当たり１ｍ秒程度に設定されるので、最高で１００回の
消去ベリファイを行うことになる。また、同時に消去す
るメモリ素子を１６Ｋビット（１６３８４ビット）と
し、毎回１６Ｋビットのメモリ素子を１ビットあたり２
００ｎ秒で消去ベリファイしたとすると消去ベリファイ
に０．３秒（１６３８４ビット×１００回×２００ｎ
秒）必要になる。
フラッシュメモリでは、一連の消去動作において消去ベ
リファイの占める時間が大きく、結果として消去時間を
長くする欠点がある。すなわち、現在のフラッシュメモ
リの消去そのものは１００ｍ秒程度の時間が必要である
が、過剰消去によりメモリ素子がディプレッション状態
になるのを防止するため、図９に示す消去ＳＴ２は１回
当たり１ｍ秒程度に設定されるので、最高で１００回の
消去ベリファイを行うことになる。また、同時に消去す
るメモリ素子を１６Ｋビット（１６３８４ビット）と
し、毎回１６Ｋビットのメモリ素子を１ビットあたり２
００ｎ秒で消去ベリファイしたとすると消去ベリファイ
に０．３秒（１６３８４ビット×１００回×２００ｎ
秒）必要になる。
【００１２】この問題点を解決するために複数のセンス
回路を設けて同時に複数のメモリ素子の消去ベリファイ
を行う手段が ＩＥＥＥ ＪＯＵＮＡＬ ＯＦ ＳＯＬ
ＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴ ＶＯＬＵＭＥ ２
７ ＮＵＭＢＥＲ １１ １９９２ ＰＰ１５４７〜１
５５４ ”Ａ ５−Ｖ−Ｏｎｌｙ １６−Ｍｂ Ｆｌａ
ｓｈ Ｍｅｍｏｒｙ Ｗｉｔｈ Ｓｅｃｔｏｒ Ｅｒａ
ｓｅ Ｍｏｄｅ”に提案されているが、センス回路を複
数設けることで半導体装置の面積が大きくなり、生産性
を低下させたり、センス回路全体の消費電流が増加する
欠点があった。本発明の目的は、消去ベリファイに必要
な時間を短縮する、仮想接地型フラッシュメモリの消去
ベリファイ方法および仮想接地型フラッシュメモリを提
供することにある。
回路を設けて同時に複数のメモリ素子の消去ベリファイ
を行う手段が ＩＥＥＥ ＪＯＵＮＡＬ ＯＦ ＳＯＬ
ＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴ ＶＯＬＵＭＥ ２
７ ＮＵＭＢＥＲ １１ １９９２ ＰＰ１５４７〜１
５５４ ”Ａ ５−Ｖ−Ｏｎｌｙ １６−Ｍｂ Ｆｌａ
ｓｈ Ｍｅｍｏｒｙ Ｗｉｔｈ Ｓｅｃｔｏｒ Ｅｒａ
ｓｅ Ｍｏｄｅ”に提案されているが、センス回路を複
数設けることで半導体装置の面積が大きくなり、生産性
を低下させたり、センス回路全体の消費電流が増加する
欠点があった。本発明の目的は、消去ベリファイに必要
な時間を短縮する、仮想接地型フラッシュメモリの消去
ベリファイ方法および仮想接地型フラッシュメモリを提
供することにある。
【００１３】
【課題を解決するための手段】本発明の仮想接地型フラ
ッシュメモリの消去ベリファイ方法は、情報の消去を確
認する消去ベリファイ時にアレイ内の複数の列線内の一
端に位置するに列線を読み出し回路に接続し、他端の列
線を接地電位に接続し、前記一端と他端にはさまれた列
線は浮動状態とし、複数の行線内の１本の行線を選択
し、選択された行線に接続されソースドレイン電流路が
直列接続された複数のメモリ素子に流れる電流を検出す
ることにより、複数のメモリ素子に対し同時に消去ベリ
ファイを行うものである。本発明の仮想接地型フラッシ
ュメモリは、情報の消去を確認する消去ベリファイ時
に、消去ベリファイモードであることを指定する制御信
号により制御されて、アレイ内の複数の列線内の一端に
位置する列線を読み出し回路に接続する電界効果トラン
ジスタと、アレイ内の複数の列線内の他端を接地電位に
接続し、前記一端と他端にはさまれた列線を浮動状態に
する手段を有している。
ッシュメモリの消去ベリファイ方法は、情報の消去を確
認する消去ベリファイ時にアレイ内の複数の列線内の一
端に位置するに列線を読み出し回路に接続し、他端の列
線を接地電位に接続し、前記一端と他端にはさまれた列
線は浮動状態とし、複数の行線内の１本の行線を選択
し、選択された行線に接続されソースドレイン電流路が
直列接続された複数のメモリ素子に流れる電流を検出す
ることにより、複数のメモリ素子に対し同時に消去ベリ
ファイを行うものである。本発明の仮想接地型フラッシ
ュメモリは、情報の消去を確認する消去ベリファイ時
に、消去ベリファイモードであることを指定する制御信
号により制御されて、アレイ内の複数の列線内の一端に
位置する列線を読み出し回路に接続する電界効果トラン
ジスタと、アレイ内の複数の列線内の他端を接地電位に
接続し、前記一端と他端にはさまれた列線を浮動状態に
する手段を有している。
【００１４】
【作用】複数のメモリ素子が充分に消去されていれば、
これらメモリ素子を介して一端の列線から他端の列線に
電流が流れ、複数のメモリ素子のうち１ビットでも消去
不十分なメモリ素子が存在する場合は、該電流が流れな
いので、複数のメモリ素子に対して同時に消去ベリファ
イが行われる。
これらメモリ素子を介して一端の列線から他端の列線に
電流が流れ、複数のメモリ素子のうち１ビットでも消去
不十分なメモリ素子が存在する場合は、該電流が流れな
いので、複数のメモリ素子に対して同時に消去ベリファ
イが行われる。
【００１５】選択する行線を変えることで、他の行線の
複数のメモリ素子も同時に消去ベリファイすることがで
きる。
複数のメモリ素子も同時に消去ベリファイすることがで
きる。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１７】図１は本発明の一実施例の仮想接地型フラ
ッシュメモリの回路図、図２は回路動作を示すタイミン
グチャートである。
ッシュメモリの回路図、図２は回路動作を示すタイミン
グチャートである。
【００１８】メモリ素子Ｍ１１〜Ｍ２４はメモリアレイ
ＭＣを構成し、メモリ素子Ｍ１１〜Ｍ１４の制御ゲート
は行線Ｗ１に、メモリ素子Ｍ２１〜Ｍ２４の制御ゲート
は行線Ｗ２にそれぞれ接続され、行線Ｗ１、Ｗ２はそれ
ぞれ行選択信号Ｘ１，Ｘ２により制御される。各メモリ
素子Ｍ１１〜Ｍ２４のソース、ドレイン端子は対応する
列線Ｂ１〜Ｂ５に接続される。列選択回路ＹＢはＮ型Ｍ
ＯＳＦＥＴ ＭＢ１、ＭＢ２、ＭＶ１により構成され、
列選択信号ＹＢ１、ＹＢ２によりＮ型ＭＯＳＦＥＴ Ｍ
Ｂ１、ＭＢ２を制御して列線Ｂ２、Ｂ４の一方を選択的
にセンス回路ＡＭＰに接続し、Ｎ型ＭＯＳＦＥＴ ＭＶ
１は制御信号ＶＥＲにより制御され、消去ベリファイ時
に機能する。ソース選択回路ＹＳはＮ型ＭＯＳＦＥＴ
ＭＳ１〜ＭＳ３およびＰ型ＭＯＳＦＥＴ ＭＰ１とＮ型
ＭＯＳＦＥＴ ＭＳ４により構成され、ソース選択信号
ＹＳ１〜ＹＳ３および制御信号ＥＲＢにより列線Ｂ１、
Ｂ３、Ｂ５を選択的に接地電位または高電圧にする。セ
ンス回路ＡＭＰはＰ型ＭＯＳＦＥＴ ＭＡ２とＮ型ＭＯ
ＳＦＥＴ ＭＡ１とインバータ回路ＩＮＶＩ、ＩＮＶ２
により構成される。
ＭＣを構成し、メモリ素子Ｍ１１〜Ｍ１４の制御ゲート
は行線Ｗ１に、メモリ素子Ｍ２１〜Ｍ２４の制御ゲート
は行線Ｗ２にそれぞれ接続され、行線Ｗ１、Ｗ２はそれ
ぞれ行選択信号Ｘ１，Ｘ２により制御される。各メモリ
素子Ｍ１１〜Ｍ２４のソース、ドレイン端子は対応する
列線Ｂ１〜Ｂ５に接続される。列選択回路ＹＢはＮ型Ｍ
ＯＳＦＥＴ ＭＢ１、ＭＢ２、ＭＶ１により構成され、
列選択信号ＹＢ１、ＹＢ２によりＮ型ＭＯＳＦＥＴ Ｍ
Ｂ１、ＭＢ２を制御して列線Ｂ２、Ｂ４の一方を選択的
にセンス回路ＡＭＰに接続し、Ｎ型ＭＯＳＦＥＴ ＭＶ
１は制御信号ＶＥＲにより制御され、消去ベリファイ時
に機能する。ソース選択回路ＹＳはＮ型ＭＯＳＦＥＴ
ＭＳ１〜ＭＳ３およびＰ型ＭＯＳＦＥＴ ＭＰ１とＮ型
ＭＯＳＦＥＴ ＭＳ４により構成され、ソース選択信号
ＹＳ１〜ＹＳ３および制御信号ＥＲＢにより列線Ｂ１、
Ｂ３、Ｂ５を選択的に接地電位または高電圧にする。セ
ンス回路ＡＭＰはＰ型ＭＯＳＦＥＴ ＭＡ２とＮ型ＭＯ
ＳＦＥＴ ＭＡ１とインバータ回路ＩＮＶＩ、ＩＮＶ２
により構成される。
【００１９】この実施例において、通常のデータ読み出
し動作時や消去動作時は図２のｔ１〜ｔ３に示すように
制御信号ＶＥＲはロウレベル（例えば０Ｖ）であり、Ｎ
型ＭＯＳＦＥＴ ＭＶ１は非導通状態であり、図５で説
明した従来例と同様の動作を示す。
し動作時や消去動作時は図２のｔ１〜ｔ３に示すように
制御信号ＶＥＲはロウレベル（例えば０Ｖ）であり、Ｎ
型ＭＯＳＦＥＴ ＭＶ１は非導通状態であり、図５で説
明した従来例と同様の動作を示す。
【００２０】次に、本実施例の消去ベリファイ動作につ
いて説明する。
いて説明する。
【００２１】消去ベリファイ時には制御信号ＶＥＲとＥ
ＲＢとソース選択信号ＹＳ１をハイレベル（例えば５
Ｖ）とし、列選択信号ＹＢ１、ＹＢ２とソース選択信号
ＹＳ２、ＹＳ３はロウレベルとする。なお、ソース選択
回路ＹＳ内の電源Ｖｐｐは通常のハイレベル（例えば５
Ｖ）である。この状態で行選択信号Ｘ１をハイレベル
（従来例と同様に扱えば３．５Ｖ）とすると、メモリ素
子Ｍ１１〜Ｍ１４が選択されて同時に消去ベリファイが
行われる。すなわち列線Ｂ１はソース選択回路ＹＳ内の
Ｎ型ＭＯＳＦＥＴ ＭＳ１、ＭＳ４により接地電位であ
り、列線Ｂ２、Ｂ３、Ｂ４は浮動状態、列線Ｂ５は列選
択回路ＹＢ内のＮ型ＭＯＳＦＥＴ ＭＶ１を介してセン
ス回路ＡＭＰに接続されている。ここで、列線Ｂ５から
列線Ｂ１への電流路はソースドレイン電流路が直列接続
されたメモリ素子Ｍ１１〜Ｍ１４により構成され、これ
ら全てのメモリ素子Ｍ１１〜Ｍ１４が充分に消去されて
いればメモリ素子Ｍ１１〜Ｍ１４を介して列線Ｂ５から
列線Ｂ１に電流が流れ列線Ｂ５が放電されてセンス回路
ＡＭＰの入力ＳＩは低電位に、インバータ回路ＩＮＶ１
の出力は高電位となり、このインバータ回路ＩＮＶ１の
出力がゲートに接続されるＮ型ＭＯＳＦＥＴ ＭＡ１は
導通状態になる。するとインバータ回路ＩＮＶ２の入力
は放電され低電位になり、センス回路ＡＭＰの出力ＳＯ
はハイレベル（例えば５Ｖ）を出力する。一方、メモリ
素子Ｍ１１〜Ｍ１４のうち１ビットでも消去不充分のメ
モリ素子が存在する場合は直列接続されたメモリ素子Ｍ
１１〜Ｍ１４を介して列線Ｂ５から列線Ｂ１に電流は流
れず、列線Ｂ５はセンス回路ＡＭＰのＰ型ＭＯＳＦＥＴ
ＭＡ２とＮ型ＭＯＳＦＥＴ ＭＡ１と列選択回路ＹＢ
内のＮ型ＭＯＳＦＥＴ ＭＶ１を介して充電され、その
結果センス回路ＡＭＰの入力ＳＩは高電位に、インバー
タ回路ＩＮＶ１の出力は低電位となり、このインバータ
回路ＩＮＶ１の出力がゲートに接続されるＮ型ＭＯＳＦ
ＥＴ ＭＡ１は非導通状態になる。するとインバータ回
路ＩＮＶ２の入力はＰ型ＭＯＳＦＥＴ ＭＡ２により充
電され高電位になり、センス回路ＡＭＰの出力ＳＯはロ
ウレベル（例えば０Ｖ）を出力する（図２のｔ４）。
ＲＢとソース選択信号ＹＳ１をハイレベル（例えば５
Ｖ）とし、列選択信号ＹＢ１、ＹＢ２とソース選択信号
ＹＳ２、ＹＳ３はロウレベルとする。なお、ソース選択
回路ＹＳ内の電源Ｖｐｐは通常のハイレベル（例えば５
Ｖ）である。この状態で行選択信号Ｘ１をハイレベル
（従来例と同様に扱えば３．５Ｖ）とすると、メモリ素
子Ｍ１１〜Ｍ１４が選択されて同時に消去ベリファイが
行われる。すなわち列線Ｂ１はソース選択回路ＹＳ内の
Ｎ型ＭＯＳＦＥＴ ＭＳ１、ＭＳ４により接地電位であ
り、列線Ｂ２、Ｂ３、Ｂ４は浮動状態、列線Ｂ５は列選
択回路ＹＢ内のＮ型ＭＯＳＦＥＴ ＭＶ１を介してセン
ス回路ＡＭＰに接続されている。ここで、列線Ｂ５から
列線Ｂ１への電流路はソースドレイン電流路が直列接続
されたメモリ素子Ｍ１１〜Ｍ１４により構成され、これ
ら全てのメモリ素子Ｍ１１〜Ｍ１４が充分に消去されて
いればメモリ素子Ｍ１１〜Ｍ１４を介して列線Ｂ５から
列線Ｂ１に電流が流れ列線Ｂ５が放電されてセンス回路
ＡＭＰの入力ＳＩは低電位に、インバータ回路ＩＮＶ１
の出力は高電位となり、このインバータ回路ＩＮＶ１の
出力がゲートに接続されるＮ型ＭＯＳＦＥＴ ＭＡ１は
導通状態になる。するとインバータ回路ＩＮＶ２の入力
は放電され低電位になり、センス回路ＡＭＰの出力ＳＯ
はハイレベル（例えば５Ｖ）を出力する。一方、メモリ
素子Ｍ１１〜Ｍ１４のうち１ビットでも消去不充分のメ
モリ素子が存在する場合は直列接続されたメモリ素子Ｍ
１１〜Ｍ１４を介して列線Ｂ５から列線Ｂ１に電流は流
れず、列線Ｂ５はセンス回路ＡＭＰのＰ型ＭＯＳＦＥＴ
ＭＡ２とＮ型ＭＯＳＦＥＴ ＭＡ１と列選択回路ＹＢ
内のＮ型ＭＯＳＦＥＴ ＭＶ１を介して充電され、その
結果センス回路ＡＭＰの入力ＳＩは高電位に、インバー
タ回路ＩＮＶ１の出力は低電位となり、このインバータ
回路ＩＮＶ１の出力がゲートに接続されるＮ型ＭＯＳＦ
ＥＴ ＭＡ１は非導通状態になる。するとインバータ回
路ＩＮＶ２の入力はＰ型ＭＯＳＦＥＴ ＭＡ２により充
電され高電位になり、センス回路ＡＭＰの出力ＳＯはロ
ウレベル（例えば０Ｖ）を出力する（図２のｔ４）。
【００２２】次に、行選択信号のみを変化させ、行選択
信号Ｘ１をロウレベル（例えば０Ｖ）、行選択信号Ｘ２
をハイレベル（従来例と同様に例えば３．５Ｖ）とする
ことでメモリ素子Ｍ２１〜Ｍ２４を同時に消去ベリファ
イすることが可能である（図２のｔ５）。
信号Ｘ１をロウレベル（例えば０Ｖ）、行選択信号Ｘ２
をハイレベル（従来例と同様に例えば３．５Ｖ）とする
ことでメモリ素子Ｍ２１〜Ｍ２４を同時に消去ベリファ
イすることが可能である（図２のｔ５）。
【００２３】このように、本実施例によれば、行線単位
に複数のメモリ素子を同時に消去ベリファイすることで
消去ベリファイの時間短縮が可能である。さらに、この
機能を実現するために従来例と比較して付加された回路
等はＮ型ＭＯＳＦＥＴ ＭＶ１と制御信号ＶＥＲだけで
あり、半導体装置の面積の増加は無視できるほど小さ
く、またセンス回路ＡＭＰの消費電流が増加することも
無い。
に複数のメモリ素子を同時に消去ベリファイすることで
消去ベリファイの時間短縮が可能である。さらに、この
機能を実現するために従来例と比較して付加された回路
等はＮ型ＭＯＳＦＥＴ ＭＶ１と制御信号ＶＥＲだけで
あり、半導体装置の面積の増加は無視できるほど小さ
く、またセンス回路ＡＭＰの消費電流が増加することも
無い。
【００２４】なお、本実施例では同一線上に配置された
４ビットのメモリ素子を同時に消去ベリファイしている
が、同一行線上のメモリ素子の数を増やし、さらに多く
のメモリ素子（例えば８ビットや１６ビット）を同時に
消去ベリファイすることも可能である。
４ビットのメモリ素子を同時に消去ベリファイしている
が、同一行線上のメモリ素子の数を増やし、さらに多く
のメモリ素子（例えば８ビットや１６ビット）を同時に
消去ベリファイすることも可能である。
【００２５】図１に示した実施例では、通常の読み出し
動作、すなわち１ビットを読み出す場合と、消去ベリフ
ァイ時の読み出し動作時とで同一のセンス回路を用いて
いたが、消去ベリファイ時の読み出し動作時は複数ビッ
トのメモリ素子が直列接続されている状態なので、メモ
リ素子に流れる電流が減少しセンス回路ＡＭＰがこの電
流を検知するのが困難になる場合がある。この消去ベリ
ファイ時のセンス回路ＡＭＰの読み出しを改善した他の
実施例の回路図を図３に示し、図４にこの実施例の動作
を示すタイミングチャートを示す。
動作、すなわち１ビットを読み出す場合と、消去ベリフ
ァイ時の読み出し動作時とで同一のセンス回路を用いて
いたが、消去ベリファイ時の読み出し動作時は複数ビッ
トのメモリ素子が直列接続されている状態なので、メモ
リ素子に流れる電流が減少しセンス回路ＡＭＰがこの電
流を検知するのが困難になる場合がある。この消去ベリ
ファイ時のセンス回路ＡＭＰの読み出しを改善した他の
実施例の回路図を図３に示し、図４にこの実施例の動作
を示すタイミングチャートを示す。
【００２６】この実施例は図１の実施例と比較してセン
ス回路ＡＭＰの構成のみ異なっている。センス回路ＡＭ
Ｐは直列接続されたＰ型ＭＯＳＦＥＴ ＭＡ２１、ＭＡ
２２と、同じく直列接続されたＰ型ＭＯＳＦＥＴ ＭＡ
３１、３２と、Ｎ型ＭＯＳＦＥＴ ＭＡ１とインバータ
回路ＩＮＶ１、ＩＮＶ２により構成され、Ｐ型ＭＯＳＦ
ＥＴ ＭＡ２２、ＭＡ３２のゲートは制御信号ＶＥＲと
インバータ回路ＩＮＶ３により制御されている。
ス回路ＡＭＰの構成のみ異なっている。センス回路ＡＭ
Ｐは直列接続されたＰ型ＭＯＳＦＥＴ ＭＡ２１、ＭＡ
２２と、同じく直列接続されたＰ型ＭＯＳＦＥＴ ＭＡ
３１、３２と、Ｎ型ＭＯＳＦＥＴ ＭＡ１とインバータ
回路ＩＮＶ１、ＩＮＶ２により構成され、Ｐ型ＭＯＳＦ
ＥＴ ＭＡ２２、ＭＡ３２のゲートは制御信号ＶＥＲと
インバータ回路ＩＮＶ３により制御されている。
【００２７】この実施例では、通常の読み出し動作時は
制御信号ＶＥＲはロウレベル（例えば０Ｖ）であり、Ｐ
型ＭＯＳＦＥＴ ＭＡ２２は導通状態、Ｐ型ＭＯＳＦＥ
ＴＭＡ３２は非導通状態なので、図１のＰ型ＭＯＳＦＥ
Ｔ ＭＡ２に相当する機能を直列接続されたＰ型ＭＯＳ
ＦＥＴ ＭＡ２１とＭＡ２２により実現している。消去
ベリファイ時は図４のｔ４、ｔ５に示すように制御信号
ＶＥＲはハイレベル（例えば５Ｖ）となるので、センス
回路ＡＭＰ内のＰ型ＭＯＳＦＥＴ ＭＡ２２は非導通状
態、Ｐ型ＭＯＳＦＥＴ ＭＡ３２は導通状態になり、図
１のＰ型ＭＯＳＦＥＴ ＭＡ２に相当する機能を直列接
続されたＰ型ＭＯＳＦＥＴ ＭＡ３１とＭＡ３２により
実現している。
制御信号ＶＥＲはロウレベル（例えば０Ｖ）であり、Ｐ
型ＭＯＳＦＥＴ ＭＡ２２は導通状態、Ｐ型ＭＯＳＦＥ
ＴＭＡ３２は非導通状態なので、図１のＰ型ＭＯＳＦＥ
Ｔ ＭＡ２に相当する機能を直列接続されたＰ型ＭＯＳ
ＦＥＴ ＭＡ２１とＭＡ２２により実現している。消去
ベリファイ時は図４のｔ４、ｔ５に示すように制御信号
ＶＥＲはハイレベル（例えば５Ｖ）となるので、センス
回路ＡＭＰ内のＰ型ＭＯＳＦＥＴ ＭＡ２２は非導通状
態、Ｐ型ＭＯＳＦＥＴ ＭＡ３２は導通状態になり、図
１のＰ型ＭＯＳＦＥＴ ＭＡ２に相当する機能を直列接
続されたＰ型ＭＯＳＦＥＴ ＭＡ３１とＭＡ３２により
実現している。
【００２８】従って、通常の読み出し動作、すなわち１
ビットを読み出す場合に最適な負荷トランジスタの設定
をＰ型ＭＯＳＦＥＴ ＭＡ２１とＭＡ２２により実現
し、消去ベリファイ時の読み出し動作、すなわち複数ビ
ットを直列に読み出す場合に最適な負荷トランジスタの
設定をＰ型ＭＯＳＦＥＴ ＭＡ３１とＭＡ３２により実
現することで、消去ベリファイ時の読み出し動作をより
安定にできる効果がある。
ビットを読み出す場合に最適な負荷トランジスタの設定
をＰ型ＭＯＳＦＥＴ ＭＡ２１とＭＡ２２により実現
し、消去ベリファイ時の読み出し動作、すなわち複数ビ
ットを直列に読み出す場合に最適な負荷トランジスタの
設定をＰ型ＭＯＳＦＥＴ ＭＡ３１とＭＡ３２により実
現することで、消去ベリファイ時の読み出し動作をより
安定にできる効果がある。
【００２９】
【発明の効果】以上説明したように本発明は、仮想接地
型フラッシュメモリにおいて、情報の消去を確認する消
去ベリファイ時にアレイ内の複数の列線内の一端に位置
するに列線を読み出し回路に接続し、他端の列線を接地
電位に接続し、複数の行線内の１本の行線を選択し、選
択された行線に接続されソースドレイン電流路が直列接
続された複数のメモリ素子に流れる電流を検出すること
により、複数のメモリ素子を同時に消去ベリファイを行
うことを可能にしたので、消去ベリファイに必要な時間
を短縮できる効果がある。例えば、消去と消去ベリファ
イのサイクルを１００回繰り返した場合で、同時に消去
するメモリ素子を１６Ｋビット（１６３８４ビット）と
し、毎回１６Ｋビットのメモリ素子を１ビットあたり２
００ｎ秒で消去ベリファイした従来方法では消去ベリフ
ァイに０．３秒（１６３８４ビット×１００回×２００
ｎ秒）必要だが、本発明で例えば４ビット同時消去ベリ
ファイを行えば０．０８秒（１６３８４ビット÷４ビッ
ト×１００回×２００ｎ秒）と７５％の時間短縮が可能
である。
型フラッシュメモリにおいて、情報の消去を確認する消
去ベリファイ時にアレイ内の複数の列線内の一端に位置
するに列線を読み出し回路に接続し、他端の列線を接地
電位に接続し、複数の行線内の１本の行線を選択し、選
択された行線に接続されソースドレイン電流路が直列接
続された複数のメモリ素子に流れる電流を検出すること
により、複数のメモリ素子を同時に消去ベリファイを行
うことを可能にしたので、消去ベリファイに必要な時間
を短縮できる効果がある。例えば、消去と消去ベリファ
イのサイクルを１００回繰り返した場合で、同時に消去
するメモリ素子を１６Ｋビット（１６３８４ビット）と
し、毎回１６Ｋビットのメモリ素子を１ビットあたり２
００ｎ秒で消去ベリファイした従来方法では消去ベリフ
ァイに０．３秒（１６３８４ビット×１００回×２００
ｎ秒）必要だが、本発明で例えば４ビット同時消去ベリ
ファイを行えば０．０８秒（１６３８４ビット÷４ビッ
ト×１００回×２００ｎ秒）と７５％の時間短縮が可能
である。
【図１】本発明の一実施例の仮想接地型フラッシュメモ
リの回路図である。
リの回路図である。
【図２】図１の実施例の動作を示すタイミングチャート
である。
である。
【図３】本発明の他の実施例の仮想接地型フラッシュメ
モリの回路図である。
モリの回路図である。
【図４】図３の実施例の動作を示すタイミングチャート
である。
である。
【図５】仮想接地型フラッシュメモリの従来例を示す回
路図である。
路図である。
【図６】図５の従来例の動作を示すタイミングチャート
である。
である。
【図７】メモリ素子の断面図である。
【図８】メモリ素子の特性図である。
【図９】フラッシュメモリの消去動作を示すフローチャ
ートである。
ートである。
【図１０】消去動作時のメモリ素子のしきい値電圧の分
布を示す図である。
布を示す図である。
ＡＭＰ センス回路 ＹＢ 列選択回路 ＭＣ メモリセルアレイ ＹＳ ソース選択回路 Ｍ１１〜Ｍ２４ メモリ素子 Ｗ１、Ｗ２ 行線 Ｂ１〜Ｂ５ 列線 ＭＢ１、ＭＢ２、ＭＳ１〜ＭＳ４、ＭＡ１ Ｎ型ＭＯ
ＳＦＥＴ ＭＰ１，ＭＡ２，ＭＡ２１，ＭＡ２２，ＭＡ３１，ＭＡ
３２ Ｐ型ＭＯＳＦＥＴ ＩＮＶ１，ＩＮＶ２ インバータ回路 ＳＩ センス回路ＡＭＰの入力 ＳＯ センス回路ＡＭＰの出力 Ｘ１，Ｘ２ 行選択信号 ＹＢ１，ＹＢ２ 列選択信号 ＹＳ１〜ＹＳ３ ソース選択信号 ＥＲＢ，ＶＥＲ 制御信号
ＳＦＥＴ ＭＰ１，ＭＡ２，ＭＡ２１，ＭＡ２２，ＭＡ３１，ＭＡ
３２ Ｐ型ＭＯＳＦＥＴ ＩＮＶ１，ＩＮＶ２ インバータ回路 ＳＩ センス回路ＡＭＰの入力 ＳＯ センス回路ＡＭＰの出力 Ｘ１，Ｘ２ 行選択信号 ＹＢ１，ＹＢ２ 列選択信号 ＹＳ１〜ＹＳ３ ソース選択信号 ＥＲＢ，ＶＥＲ 制御信号
Claims (3)
- 【請求項１】 制御ゲートとドレインとソースとを有
し、電気的に情報の書込みおよび消去可能な浮遊ゲート
電界効果トランジスタがアレイを形成するように行と列
に配置され、各行中の浮遊ゲート電界効果トランジスタ
の制御ゲートに接続される複数の行線と、各列中の浮遊
ゲート電界効果トランジスタのドレインまたはソースに
接続される複数の列線と、メモリセルのデータを読み出
すための読み出し回路とを有する仮想接地型フラッシュ
メモリの消去ベリファイ方法であって、 情報の消去を確認する消去ベリファイ時にアレイ内の複
数の列線内の一端に位置する列線を前記読み出し回路に
接続し、他端の列線を接地電位に接続し、前記一端と他
端にはさまれた列線は浮動状態とし、複数の行線内の１
本の行線を選択し、前記選択された行線に接続されソー
スドレイン電流路が直列接続された複数の浮遊ゲート電
界効果トランジスタに流れる電流を検出することによ
り、複数の浮遊ゲート電界効果トランジスタに対し同時
に消去ベリファイを行う、仮想接地型フラッシュメモリ
の消去ベリファイ方法。 - 【請求項２】 制御ゲートとドレインとソースとを有
し、電気的に情報の書込みおよび消去可能な浮遊ゲート
電界効果トランジスタがアレイを形成するように行と列
に配置され、各行中の浮遊ゲート電界効果トランジスタ
の制御ゲートに接続される複数の行線と、各列中の浮遊
ゲート電界効果トランジスタのドレインまたはソースに
接続される複数の列線と、メモリセルのデータを読み出
すための読み出し回路とを有する仮想接地型フラッシュ
メモリにおいて、 情報の消去を確認する消去ベリファイ時に、消去ベリフ
ァイモードであることを指定する制御信号により制御さ
れて、アレイ内の複数の列線内の一端に位置する列線を
前記読み出し回路に接続する電界効果トランジスタと、
アレイ内の複数の列線内の他端を接地電位に接続し、前
記一端と他端にはさまれた列線を浮動状態にする手段を
有することを特徴とする仮想接地型フラッシュメモリ。 - 【請求項３】 前記読み出し回路は通常の読み出し時に
のみ動作する読み出し回路とからなる、請求項２記載の
仮想接地型フラッシュメモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25301393A JP2725565B2 (ja) | 1993-10-08 | 1993-10-08 | 仮想接地型フラッシュメモリの消去ベリファイ方法と仮想接地型フラッシュメモリ |
| KR1019940025763A KR0142511B1 (ko) | 1993-10-08 | 1994-10-08 | 가상 접지형 플래시 메모리의 소거 검증 방법 |
| US08/320,984 US5526309A (en) | 1993-10-08 | 1994-10-11 | Flash memory device having high speed erase mode and method for performing the erase mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25301393A JP2725565B2 (ja) | 1993-10-08 | 1993-10-08 | 仮想接地型フラッシュメモリの消去ベリファイ方法と仮想接地型フラッシュメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07111091A JPH07111091A (ja) | 1995-04-25 |
| JP2725565B2 true JP2725565B2 (ja) | 1998-03-11 |
Family
ID=17245276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25301393A Expired - Fee Related JP2725565B2 (ja) | 1993-10-08 | 1993-10-08 | 仮想接地型フラッシュメモリの消去ベリファイ方法と仮想接地型フラッシュメモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5526309A (ja) |
| JP (1) | JP2725565B2 (ja) |
| KR (1) | KR0142511B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153294A (ja) * | 1995-11-29 | 1997-06-10 | Nec Kyushu Ltd | 半導体記憶装置 |
| JPH09320282A (ja) * | 1996-05-27 | 1997-12-12 | Sharp Corp | 不揮発性半導体記憶装置の消去制御方法 |
| US5963479A (en) * | 1996-12-28 | 1999-10-05 | Hyundai Electronics Industries, Co., Ltd. | Method of erasing a flash memory cell and device for erasing the same |
| JP3501916B2 (ja) * | 1997-02-28 | 2004-03-02 | シャープ株式会社 | 半導体記憶装置およびその一括消去ベリファイ方法 |
| US5787039A (en) * | 1997-03-06 | 1998-07-28 | Macronix International Co., Ltd. | Low current floating gate programming with bit-by-bit verification |
| JPH10320989A (ja) * | 1997-05-16 | 1998-12-04 | Toshiba Microelectron Corp | 不揮発性半導体メモリ |
| US7391654B2 (en) * | 2005-05-11 | 2008-06-24 | Micron Technology, Inc. | Memory block erasing in a flash memory device |
| US7187586B1 (en) | 2005-08-11 | 2007-03-06 | Lattice Semiconductor Corporation | Flash memory erase verification systems and methods |
| FR2890468A1 (fr) * | 2005-09-08 | 2007-03-09 | St Microelectronics Sa | Procede de verification de l'effacement par bloc d'une memoire |
| US7263006B2 (en) * | 2006-01-26 | 2007-08-28 | Micron Technology, Inc. | Memory block erasing in a flash memory device |
| KR102654308B1 (ko) * | 2018-11-26 | 2024-04-04 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 그것의 동작방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03259499A (ja) * | 1990-03-08 | 1991-11-19 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH043395A (ja) * | 1990-04-20 | 1992-01-08 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US5400286A (en) * | 1993-08-17 | 1995-03-21 | Catalyst Semiconductor Corp. | Self-recovering erase scheme to enhance flash memory endurance |
-
1993
- 1993-10-08 JP JP25301393A patent/JP2725565B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-08 KR KR1019940025763A patent/KR0142511B1/ko not_active IP Right Cessation
- 1994-10-11 US US08/320,984 patent/US5526309A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR0142511B1 (ko) | 1998-08-17 |
| JPH07111091A (ja) | 1995-04-25 |
| KR950012473A (ko) | 1995-05-16 |
| US5526309A (en) | 1996-06-11 |
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|---|---|---|---|
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