KR100258574B1 - 반도체 메모리 장치 및 그 장치의 프로그램/소거 검증 방법 - Google Patents

반도체 메모리 장치 및 그 장치의 프로그램/소거 검증 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 검증 방법에 관한 것으로서, 더 구체적으로는 프로그램 검증 및 소거 검증 방법에 관한 것으로서, 적어도 하나 이상의 메모리 블록을 구비하여 데이터를 저장하는 메모리 셀 어레이, 외부로부터 데이터를 인가받아 상기 메모리 셀 어레이로 전달하는 I/O 버퍼, 상기 메모리 셀 어레이의 데이터를 감지 및 증폭하는 감지 증폭부, 상기 I/O 버퍼로부터의 데이터를 상기 메모리 셀 어레이 내이 입력 데이터로 기입하는 기입 증폭부, 프로그램 또는 소거 동작후 검증되는 데이터들을 전달을 제어하기 위한 신호들을 출력하는 컨트롤 로직, 그리고 프로그램 내지 소거 동작 후 선택된 메모리 셀들의 상태를 검증하는 검증부를 포함하는 전기적으로 소거 검증 및 프로그램 검증이 가능한 반도체 메모리 장치의 검증 방법에 있어서, 상기 I/O 버퍼를 통해 데이터를 전달받아 메모리 셀 어레이내로 데이터를 기입하는 프로그램 단계와; 상기 프로그램된 데이터들을 I/O버퍼로 전달하여 이들의 패스/에러 여부를 판독하는 단계를 포함하되, 상기 프로그램 판독 단계는 상기 감지 증폭부를 통해 셀의 데이터를 읽어 내는 단계 및, 상기 독출된 데이터와 셀에 프로그램되는 데이터를 비교하는 단계를 포함하며, 상기 판독된 데이터들을 상기 검증부로 전달하여 선택된 모든 셀들이 제대로 프로그램 되었는지 검증하는 단계와; 메모리 셀 어레이내에 프로그램된 데이터를 소거하는 단계와; 또, 상기 소거된 셀에 대응하는 데이터를 판독하는 단계를 포함하되, 상기 소거 판독 단계는 상기 감지 증폭부를 통해 소거된 셀의 데이터를 읽는 단계 및, 상기 제어부로부터 인가되는 소거 검증 제어 신호에 응답하여 상기 소거된 셀의 데이터와 이상적인 소거 셀의 데이터를 비교하는 단계를 포함하며, 상기 소거 동작시 비교되어 출력되는 데이터를 검증부로 전달하여 데이터 패스/페일여부를 검증하는 단계를 포함한다. 이와 같은 방법에 의해서 하나의 회로로서 프로그램/소거 검증을 수행할 수 있다.

Description

반도체 메모리 장치 및 그 장치의 프로그램/소거 검증 방법(semiconductor memory device and program/erase verifying method thereof)
본 발명은 플래쉬 메모리 장치에 관한 것으로서, 더 구체적으로는 노어형 플래쉬 메모리 장치의 프로그램 검증/소거 검증 방법에 관한 것이다.
전기적으로 프로그램 및 소거, 독출 동작이 가능한 불 휘발성 반도체 메모리 장치들 중에 특히, 노어형 플래시 메모리 장치(NOR flash memory device)는 프로그램 및 독출 동작시 속도가 월등히 빠르기 때문에 고속 동작을 요하는 사용자들로부터 많은 호응을 얻고 있다.
도 1은 플래쉬 메모리 셀의 단면도이다.
플래쉬 메모리 셀은 P 형 반도체 기판(2)위에 채널 영역을 사이에 두고 N+불순물로 형성된 소오스 및 드레인과, 상기 채널 영역위에 100Å이하의 얇은 절연막(7)을 사이에 두고 형성되는 플로팅 게이트(floating gate)(6)와 상기 절연막(예를 들어, ONO막)을 사이에 두고 상기 플로팅 게이트(6)와 절연된 콘트롤 게이트(control gate)(8)가 형성되어 있다. 상기 소오스(3), 드레인(4), 플로팅 게이트(6), 콘트롤 게이트(8) 그리고 반도체 기판(2)위에는 프로그램 및 소거, 독출 동작시 요구되는 전압들을 인가하기 위한 전원 단자들(Vs, Vg, Vd, Vb)이 접속되어 있다.
통상적인 플래쉬 메모리 장치의 프로그램 방법에 의하면, 드레인 영역(4)과 인접한 채널영역에서 플로팅 게이트로의 핫 일렉트론 인젝션(hot electron injection)이 발생함으로써, 플래쉬 메모리 셀은 프로그램된다. 상기 전자 주입은 소오스 영역(3)과 상기 P형 반도체 기판(2)을 접지 시키고, 콘트롤 게이트 전극(Vg)에 높은 고전압(10V)을 인가하고, 그리고 상기 드레인 영역에 핫 일렉트론을 발생시키기 위해 적당한 양의 전압(5V∼6V)을 인가함으로써 이루어진다. 상기와 같은 전압 인가로 인해 플래쉬 메모리 셀이 프로그램되면, 음의 전하(negative charge)가 플로팅 게이트(6)에 충분히 축적되고 상기 플로팅 게이트에 축적된 음의 전하는 일련의 독출 동작이 수행되는 동안 상기 프로그램된 플래쉬 메모리 셀의 문턱 전압(threshold voltage)을 높이는 역할을 한다.
일반적으로 독출 동작의 전압인가 조건은 플래쉬 메모리 셀의 드레인 영역(4)에 양의 전압(+1V)을 인가하고, 콘트롤 게이트 전극(Vg)에는 소정 전압(약 4.5V)을 인가하고, 소오스 영역(3)에 0V를 인가하는 것이다. 상기와 같은 전압 조건하에서 독출 동작이 수행되면, 상기 핫 일렉트론 인젝션 방법에 의해서 문턱 전압이 높아진 프로그램된 플래쉬 메모리 셀은 그것의 드레인 영역(4)으로부터 소오스 영역(3)으로 전류가 주입되는 것이 방지된다. 이때, 프로그램된 상기 플래쉬 메모리 셀은 오프되었다고 하며, 그것의 문턱 전압은 6V에서 7V 사이의 분포를 갖는다.
계속해서, 플래쉬 메모리 셀의 소거 동작에 의하면, 상기 반도체 기판(2), 즉 벌크 영역에서 콘트롤 게이트로의 F-N 터널링(Fowler-Nordheim tunneling)을 발생시킴으로써 플래쉬 메모리 셀이 소거된다. 상기 F-N 터널링은 음의 고전압(-10V)을 상기 콘트롤 게이트(8)에 인가하고, 상기 벌크 영역과 콘트롤 게이트(8) 사이에 F-N 터널링을 발생시키기 위하여 적당한 양의 전압(5V)을 인가함으로써 이루어진다. 이때, 드레인 영역은 소거의 효과를 극대화시키기 위하여 고임피던스 상태(high impedance state)(예를 들면, 플로팅 상태 ; floating state)로 유지된다. 상기와 같은 소거 조건에 따른 전압들을 이에 대응되는 전원 단자들(Vg),(Vd),(Vs)그리고 (Vb)에 인가하면, 상기 콘트롤 게이트(8)와 벌크 영역사이에 강한 전계가 형성된다. 이로 인하여 F-N 터널링이 발생하며, 그 결과 프로그램된 셀의 플로팅 게이트 내의 음의 전하는 소오스 영역(3)으로 방출시킨다.
일반적으로, F-N 터널링은 6∼7㎹/㎝의 전계가 절연막 사이에 인가되었을 때 발생하게 되며, 이는 플로팅 게이트의 벌크 영역간에 100Å이하의 얇은 절연막이 형성되어 있기 때문에 가능한 것이다. 상기의 F-N 터널링에 따른 소거 방법에 의해서 음의 전하가 플로팅 게이트(6)에서 벌크 영역으로 방출되면, 일련의 독출 동작이 수행되는 동안 메모리 셀의 문턱 전압이 낮아지게 된다.
일반적인 플래쉬 메모리 구성에 있어서, 각각의 벌크 영역은 메모리 장치의 고집적화를 위해 복수개의 셀들이 함께 연결되고, 이로 인해 상기와 같은 소거 방법에 의해 소거 동작이 수행될 경우 복수개의 셀들이 동시에 소거된다. 소거 단위는 각각의 벌크 영역이 분리된 영역에 따라 결정된다.{예를 들어, 64K byte: 이하 섹터(sector)가 칭한다.} 일련의 독출 동작이 수행되는 동안 상기 소거 동작에 의해 문턱 전압이 낮아진 플래쉬 메모리 셀은 콘트롤 게이트(8)에 일정 전압이 인가되면, 드레인 영역(4)으로부터 소오스 영역(3)으로 전류 통로(current path)가 형성된다. 이때 플래쉬 메모리 셀은 ″온″(on)되었다고 한다. 그것의 문턱 전압은 약 1V∼3V사이의 분포를 갖는다. 표 1은 플래쉬 메모리 셀에 대한 프로그램, 소거 및 독출 동작시 각 전원 단자들(Vg), (Vd), (Vs), 및 (Vb)에 인가되는 전압 레벨을 보여준다.
[표 1]
동작 모드 Vg Vd Vs Vb
프로그램 +5V +5∼+6 0V 0V
소 거 -10V Floating Floating +5V
독 출 +4.5V +1V 0V 0V
표 1과 같은 전압 인가로 인해 프로그램, 소거, 독출 동작이 수행되고 나면, 이들의 동작이 잘 수행되었는지 여부를 판독해야 하며, 이를 위해서는 프로그램 검증, 소거 검증 동작이 필요하다.
도 2는 프로그램 및 소거 동작에 의한 셀의 문턱 전압 변화를 보여주는 도면이다.
일반적으로 NOR 형의 플래쉬 메모리 장치는 프로그램시에는 셀이 6V∼7V의 문턱 전압을 갖도록 하고, 소거 시에는 1V∼3V의 문턱 전압을 갖도록 조절한다. 상기에서 말한 소거란 프로그램 셀의 문턱 전압을 낮추는 것으로서 3V까지 최대 문턱 전압을 갖도록 시간을 조절해 가며 이를 수행한다. 만일에 소거된 셀이 4V의 문턱 전압을 갖는다면 일정 시간을 두어 3V까지의 문턱 전압을 낮추도록 한다. 만일 3V까지의 소거 동작이 이루어지고 나면, 소거된 모든셀이 동일한 3V의 문턱 전압을 유지하고 있지 않으므로 최저 1V이하로 낮은 문턱 전압을 갖는 셀들에 대해서 다시 이를 높여 주어야 한다. 이때 상기 1V이하로 소거되는 것을 과소거(over erase)라 하며 이는 소거 복구(erase repair)를 통해 문턱 전압을 1V이상으로 상승시킨다.
그러므로 검증은 상기와 같이 프로그램 동작 및 소거 동작으로 인해 셀들이 제대로 온오프상태를 유지하는지를 판단함으로써 미처 프로그램 되지 못한 셀들에 대해서는 프로그램을 진행시키고, 소거가 덜 되거나 과소거된 셀들에 대해서는 일정 시간을 두어 플로팅 게이트에서 전하를 줄이거나 축적시켜 문턱 전압의 범위를 조절한다.
그러나, 상술한 바와 같은 검증은 프로그램 검증과 소거 검증을 위한 회로가 따로 분리되어 레이 아웃 면적이 증가하는 문제점이 발생하게 된다.
따라서, 본 발명의 목적은 프로그램 검증과 소거 검증이 하나의 회로를 통해 이루어지는 반도체 메모리 장치를 제공하기 위함이다.
도 1은 플래쉬 메모리 셀의 단면도:
도 2는 반도체 메모리 장치의 프로그램 및 소거 동작에 의한 셀의 문턱 전압 변화를 보여주는 도면:
도 3은 본 발명의 실시예예 따른 반도체 메모리 장치의 구성을 보여주는 블록도:
도 4는 본 발명의 실시예에 따른 컨트롤 로직의 구성을 상세하게 보여주는 도면:
도 5는 본 발명의 실시예에 따른 입출력 버퍼의 구성을 상세하게 보여주는 도면 :
도 6은 본 발명의 실시예에 따른 프로그램 검증 및 소거 검증부의 구성을 보여주는 도면:
도 7은 본 발명의 실시예에 따른 프로그램 검증시의 동작 타이밍도:
도 8은 본 발명의 실시예에 따른 소거 검증시의 동작 타이밍도:
*도면의 주요부분에 대한 부호 설명
10 : 메모리 셀 어레이 30 : 입출력 버퍼
50 : 기입 드라이버 70 : 열 선택부
90 : 감지 증폭부 110 : 컨트롤 로직
130 : 프로그램 검증 및 소거 검증부
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 적어도 하나 이상의 메모리 블록을 구비하여 데이터를 저장하는 메모리 셀 어레이, 외부로부터 데이터를 인가받아 상기 메모리 셀 어레이로 전달하는 I/O 버퍼, 상기 메모리 셀 어레이의 데이터를 감지 및 증폭하는 감지 증폭부, 상기 I/O 버퍼로부터의 데이터를 상기 메모리 셀 어레이 내이 입력 데이터로 기입하는 기입 증폭부, 프로그램 또는 소거 동작후 검증되는 데이터들을 전달을 제어하기 위한 신호들을 출력하는 컨트롤 로직, 그리고 프로그램 내지 소거 동작 후 선택된 메모리 셀들의 상태를 검증하는 검증부를 포함하는 전기적으로 소거 검증 및 프로그램 검증이 가능한 반도체 메모리 장치의 검증 방법에 있어서, 상기 I/O 버퍼를 통해 데이터를 전달받아 메모리 셀 어레이내로 데이터를 기입하는 프로그램 단계와; 상기 프로그램된 데이터들을 I/O버퍼로 전달하여 이들의 패스/에러 여부를 판독하는 단계를 포함하되, 상기 프로그램 판독 단계는 상기 감지 증폭부를 통해 셀의 데이터를 읽어 내는 단계 및, 상기 독출된 데이터와 셀에 프로그램되는 데이터를 비교하는 단계를 포함하며, 상기 판독된 데이터들을 상기 검증부로 전달하여 선택된 모든 셀들이 제대로 프로그램 되었는지 검증하는 단계와; 메모리 셀 어레이내에 프로그램된 데이터를 소거하는 단계와; 또, 상기 소거된 셀에 대응하는 데이터를 판독하는 단계를 포함하되, 상기 소거 판독 단계는 상기 감지 증폭부를 통해 소거된 셀의 데이터를 읽는 단계 및, 상기 제어부로부터 인가되는 소거 검증 제어 신호에 응답하여 상기 소거된 셀의 데이터와 이상적인 소거 셀의 데이터를 비교하는 단계를 포함하며, 상기 소거 동작시 비교되어 출력되는 데이터를 검증부로 전달하여 데이터 패스/페일여부를 검증하는 단계를 포함한다.
이 실시예에 있어서, 상기 I/O버퍼는 프로그램 동작과 소거 동작시 데이터를 저장하는 래치 수단을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 래치부는 프로그램 동작시 외부로부터 인가되는 데이터를 저장하며, 프로그램 및 소거 동작후 선택된 셀의 데이터에 대응되는 패스 및 페일 데이터를 출력하는 것을 특징으로 한다.
이 실시예에 있어서, 프로그램 검증시 상기 래치부는 선택된 셀이 바로 프로그램되었을 때, 제 1 레벨의 패스 데이터를 출력하는 것을 특징으로 한다.
이 실시예에 있어서, 소거 검증시 상기 래치부는 선택된 셀이 바로 소거되었을 때, 제 1 레벨의 패스 데이터를 출력하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 의하면, 전기적으로 프로그램 및 소거 동작 후 검증이 가능한 불 휘발성 반도체 메모리 장치에 있어서, 데이터를 저장하기 위한 메모리 셀 어레이와; 외부로부터 데이터를 인가받아 이를 셀로 전달하는 I/O 버퍼와; 프로그램 동작시 외부로부터 데이터를 인가받아 이를 저장한 뒤, 이를 전달하는 입출력 버퍼와; 상기 입출력 버퍼를 통해 전달된 데이터를 증폭하고, 이를 상기 메모리 셀 어레이 내로 기입하는 기입 드라이버와; 상기 메모리 셀의 데이터를 감지 및 증폭하는 감지 증폭부와; 외부로부터 인가되는 검증 제어 신호들에 응답하여 소거 검증 제어 신호 및 데이터 전달신호를 발생함으로써 데이터 패스/페일 검출을 제어하는 컨트롤 로직과; 상기 I/O 버퍼에 저장된 데이터를 전달받아 프로그램 내지 소거 셀들의 온/오프 상태를 파악함으로써 패스/페일 여부를 검증하는 검증부를 포함하되, 상기 I/O 버퍼는 프로그램 검증 동작시 데이터를 저장하고 소거 동작시 소거 셀의 데이터에 따라 저장되는 데이터가 변화하는 래치부를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 래치부는 검증 초기에 제 1 레벨로로 초기화되고, 선택된 셀들이 제대로 프로그램 내지 소거된 셀이라면 초기 상태가 제 2 레벨로 변환되어 제 2 레벨의 패스 데이터를 출력하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 래치부는 상기 초기신호에 의해 제 1 레벨로 초기화되고, 선택된 셀이 제대로 프로그램 및 소거되지 않은 셀 이라면 상기 초기 상태가 제 1 레벨을 그대로 유지되어 제 1 레벨의 페일 데이터를 출력하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 레벨은 전원전압레벨이고, 제 2 레벨은 접지전압레벨인 것을 특징으로 한다.
이 실시예에 있어서, 상기 검증부는 상기 래치부로부터 모두 동일한 논리 0인 n개의 데이터들을 인가받아 패스 신호를 출력하고, 상기 n개의 데이터 중 하나라도 상기와는 다른 논리를 갖는 데이터가 전달될 경우 페일 신호를 출력하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 I/O 버퍼는 프로그램 검증시 셀에 기대되는 데이터를 저장하고, 상기 감지 증폭부로부터 인가된 데이터를 비교하여 패스/페일 데이터를 출력하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 I/O버퍼는 소거 검증시 셀에 기대되는 데이터를 저장하고, 상기 감지 증폭부로부터 인가된 데이터를 비교하여 패스/페일 데이터를 출력하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 I/O 버퍼는 활성화되는 소거 검증 신호가 인가될 경우, 외부로부터 인가되는 데이터가 래치부로의 전달이 차단되고, 소거 셀의 데이터가 래치부로 전달되는 것을 특징으로 한다.
(실시예)
이하 본 발명의 바람직한 실시예를 참조 도면들 도 3 내지 도 8에 의거하여 상세히 설명한다.
도 5를 참조하면, 프로그램 검증과 소거 검증이 동일한 래치부를 통해 이루어지므로 회로의 구성이 간단해질 뿐만 아니라 검증 동작도 간단하게 수행할 수 있다.
도 3은 본 발명의 바람직한 실시예에 따른 노어형 플래쉬 메모리 장치의 구성을 보여주는 블록도이다.
일반적으로, 반도체 메모리 장치는 메모리 셀들의 어레이 영역과 상기 어레이 영역의 행 및 열을 선택하기 위한 주변 회로들을 구비하게 된다. 만일, 상기 어레이 영역이 복수 개의 어레이 블록들로 분리되는 경우, 그에 따라 해당되는 주변 회로들 역시 그것에 각각 대응되도록 분리됨은 이 분야의 통상적인 지식을 가진 자들에게 자명하다. 이하 설명될 어레이 영역은 복수 개의 어레이 블록들 중 하나의 어레이 블록 및 이에 관련된 주변 회로들만을 도시하였다.
도 3에 도시된 바와 같이, 노어형 플래시 메모리 장치는 메모리 셀 어레이(10), 입출력 버퍼(Input/Output buffer)(30), 기입 드라이버(write driver)(50), 열 선택부(70), 감지 증폭부(sense amplifier)(90), 컨트롤 로직(control logic block)(110), 그리고 프로그램 검증 및 소거 검증부(130)를 검증한다.
상기 메모리 셀 어레이(10)는 도 1과 같은 단면 구조를 갖는 셀들을 구비하며, I/O 버퍼(30)는 외부로부터 데이터를 전달받아 이를 셀 어레이(10)로 전달한다. 그리고 기입 드라이버(50)는 입력 데이터를 어레이 블록내(10)로 기입하며, 열 선택부(70)는 미도시된 비트 라인을 선택한다. 감지 증폭부(90)는 상기 기입 드라이버(50)를 통해서 셀에 저장된 데이터를 감지 및 증폭하여 데이터를 출력하며, 이는 I/O 버퍼(30)를 통해 외부로 전달된다. 이어서 컨트롤 로직(110)은 검증 제어 신호들(nOsap, nPGMvf, nERAvf, nOERAvf, ERAfg)을 인가받아 프로그램 및 소거 동작후 셀들을 검증하기 위한 신호들(nPGMall, nDATAset, Opf)을 출력하며, 이들은 I/O버퍼(30)와 프로그램/소거 검증부(130)로 입력된다. 마지막으로 검증부(130)는 I/O 버퍼(30)로부터 데이터를 인가받고 상기 검증 신호들(nPGMall, nDATAset, Opf)에 응답하여 선택된 셀들의 데이터 패스/페일(Opass/fail)여부를 알려준다.
먼저, 프로그램은 외부에서 I/O버퍼(30)로 데이터가 입력되면 이는 래치부(37)에 저장되고, 저장된 데이터를 기입 드라이버(50)를 통해 메모리 셀 어레이(10)에 내로 기입함으로써 선택된 메모리 셀을 프로그램 한다. 이때 프로그램은 선택된 셀을 플로팅 게이트에 전하를 축적시킨 오프 셀로 만드는 것으로서, 이때의 오프 상태를 논리 ″0″이라 하자. 더불어 소거 동작은 프로그램된 셀의 문턱 전압을 낮추어 온 셀로 만드는 것으로서, 이때 소거 셀의 상태를 논리 ″1″이라 하자.
이하 본 발명의 바람직한 실시예에 따른 프로그램 검증 및 소거 검증 방법을 도 3 내지 도 8에 의거하여 상세하게 설명한다.
도 4는 컨트롤 로직의 구성을 상세하게 보여주는 회로도이다.
도 3 및 도 4를 참조하면, 컨트롤 로직(110)은 감지 신호(nOsap)를 반전시키는 인버터(111), 오토 펄스 발생부(112), 상기 오토 펄스 레벨을 증폭시키기 위한 인버터(113), 그리고 상기 오토 펄스와 외부로부터 인가된 소거 제어 신호(ERAfg)를 조합하는 낸드 게이트(114)및 이의 출력을 구동시키기 위한 인버터(115)를 포함한다. 그리고 검증 신호들(nPGMvf,nERAvf, nOERAvf)을 조합하는 낸드 게이트(116), 오토 펄스 발생부들(112, 118, 121) 그리고 이들의 출력을 구동시키기 위한 인버터들(119, 120, 122)도 구비하고 있다.
상기 컨트롤 로직 블록(110)은 구체적으로 프로그램 및 소거에 의한 셀들의 상태를 검증하기 위한 신호들(nPGMall, nDATAset, Opf)을 출력한다. 먼저 감지 증폭부(90)에 ″H″에서 ″L″로 활성화되는 감지 신호(nOsap)가 인가되면 선택된 셀의 데이터(DOUTi)를 출력하게 된다. 그리고 상기 감지 신호(nOsap)가 활성화되면 이는 다단의 게이트들(111, 112, 113, 114, 115)을 통해 일정 시간 동안 활성화되는 I/O버퍼 초기화 신호(nPGMall)가 출력된다. 이어서 상기 감지 신호(nOsap)가 ″L″에서 ″H″로 천이하게 되면 출력된 셀의 데이터들을 판독하는 검증 구간으로 접어들게 된다. 먼저, 감지 신호(nOsap)가 활성화됨으로써 감지 증폭부(90)로부터 선택된 셀이 오프 셀이면 논리 ″0″, 이와 반대로 선택된 셀이 온셀이면 논리 ″1″의 데이터가 출력된다고 하자.
그리고 컨트롤 로직(110)은 감지 신호(nOsap)가 비활성화될 때, 즉 검증 구간으로 접어들 때 프로그램 검증(program verify), 소거 검증(erase verify), 그리고 과소거 검증(over erase verify)에 따른 검증 신호들(nPGMvf, nERAvf, nOERAvf)을 인가받는다. 이들 중 선택적으로 활성화되는 하나의 검증 신호는 나머지 비활성화되는 검증 신호들이 입력되는 낸드 게이트(116)로 전달되어 ″H″레벨의 신호가 출력된다. 이는 또 인버터(111)를 통해 반전된 감지 신호(nOsap)를 입력으로 하는 낸드 게이트(117)에 전달되고, 그의 출력은 오토 펄스 발생부(118)로 전달되어, 낸드 게이트(117) 출력이 ″H″로 상승할 때 30ns동안 활성화되는 펄스 신호를 만들어 낸다. 그리고 상기 펄스 신호는 인버터(119,128)를 거쳐 로우 레벨로 활성화되는 제 1 데이터 전달 신호(nDATAset)를 출력시킨다. 상기 오토 펄스 발생부(118)로 부터의 펄스 신호는 또 다른 오토 펄스 발생부(121)에 전달됨으로써 상기 오토 펄스 발생부(118)와 동일하게 30ns동안 활성화되는 펄스 신호를 발생함에 따라 ″H″레벨로 활성화되는 제 2 데이터 전달 신호(Opf)가 출력된다.
도 5는 본 발명의 바람직한 실시예에 따른 I/O 버퍼의 구성을 상세하게 보여주는 회로도이다.
도 5를 참조하면, I/0 버퍼(30)는 외부로부터 인가되는 데이터(IOi)를 전달하는 인버터(31)와 전송게이트(32, 33, 34)를 포함하며, 프로그램 및 소거 동작후 감지 증폭부(90)로부터 출력되는 데이터(DOUTi)를 전달하는 익스클루시브 NOR 게이트(35)및 NOR 게이트(36)를 포함한다. 더불어 외부로부터 전달된 데이터(IOi) 및 셀의 데이터(DOUTi)를 저장하는 래치부(37)와 이를 초기화시키는 NMOS 및 PMOS 트랜지스터들(38, 39)을 구비한다. 상기 래치부(37)는 프로그램시 데이터를 저장함과 동시에 검증 동작 구간에서 선택된 셀의 데이터를 저장한다. 이에 대해 상세히 설명하면, 상기 I/O 버퍼(30)는 프로그램 동작시에 외부로부터 데이터(DINi)를 전달받아 이를 래치부(37)에 저장한다. 그리고 상기 래치부(37)에 저장된 데이터는 도 3의 기입 드라이버(50)와열 선택부(70)를 비트 라인의 전압 레벨을 개선시켜 프로그램 시킨다.
계속해서, 프로그램 검증 구간으로 접어들게 되면 도 4의 컨트롤 로직(110)으로부터 50㎱동안 활성화되는 초기화 신호(nPGMall)로 인해 제 1 노드(N1)에 접속된 래치부(37)를 논리 1로 초기화시킨다. 이후 감지 증폭부(90)는 프로그램 된 셀의 데이터를 감지하여 익스클루시브 NOR 게이트(35)로 전달하고, 이는 상기 제 1 데이터 전송 신호(nDATAset)로 인해 제 1 노드(N1)로 전달된다. 만일에 감지 증폭부(90)의 데이터(DOUTi)가 논리 0의 오프셀이라면 NMOS 트랜지스터 (39)는 턴온되어 논리 1로 초기화된 래치부(37)의 제 1 노드(N1)를 접지 전압 레벨로 디스챠지시킴으로서 최종적으로 논리 0의 패스 데이터가 출력된다. 이때, I/O 버퍼(30)는 16개의 IO라인들을 가지므로 IO라인 별로 래치부(37)의 입력단은 각가 셋팅된다. 만일에 프로그램된 셀의 데이터(DOUTi)가 논리 1이라면 제 1 노드(N1)는 변화하지 않고, 논리 1의 페일 데이터를 그대로 출력한다. 상기 초기화 신호(nPGMall)는 감지 증폭부(90)로부터 데이터(DOUTi)가 출력될 때마다 매번 활성화되어 PMOS 트랜지스터(38)를 턴온시키는 것을 특징으로 한다.
그리고 소거 검증 구간으로 접어들게 되면, 도 4에 비활성화되는 감지 신호(nOsap)와 활성화되는 소거 검증 신호(nERAvf)로 인해 초기화 신호(nPGMall)와 제 1 데이터 전달 신호(nDATAset)를 컨트롤 로직(110)으로부터 전달받는다. 그러므로 I/O버퍼(30)는 소거된 셀의 데이터를 감지 증폭부(90)로부터 전달받는다. 이때 소거 동작은 프로그램 동작과는 반대로 소거가 수행된 셀은 논리 1, 그렇지 않은 셀은 논리 0의 데이터를 갖는다. 그리고 소거 동작 후에 선택된 메모리 셀의 데이터는 감지 증폭부(90)를 통해 소거 검증 신호(nERAvf)가 인가되는 XNOR(35)로 입력된다. 만일 상기 XNOR 게이트(35)가 논리 0의 소거 검증 신호(nERAvf)와 1의 데이터(DOUTi)를 인가 받으면 그 특성상 0이 출력되고, 이는 제 1 데이터 전달 신호 (nDATAset)가 인가되는 NOR 게이트(36)를 통해서 NMOS 트랜지스터(39)를 턴온시킨다. 그 결과 래치부(37)의 제 1 노드(N1)는 논리 0을 저장한 뒤, 드라이버인 인버터(40)를 거쳐 논리 0의 패스 데이터를 출력한다. 이는 소거 동작이 제대로 수행된 셀을 검증할 경우에 한한 것으로서, 이와 반대로 소거가 수행되지 않은 셀의 데이터 논리 0이 입력되면, 제 1 노드(N1)는 변화하지 않아 페일 데이터 논리 1을 그대로 출력한다. 이때, 초기화 신호(nPGMall)는 프로그램 검증 때와 마찬가지로 선택된 셀의 데이터가 출력될 때마다 활성화되어 제 1 노드(N1)를 H로 새로이 초기화시킨다. 그러므로 16개의 데이터 각각을 비교할 수 있다.
이로써, 프로그램 검증과 소거 검증이 동일한 I/O 버퍼(30)의 래치부(37)를 통해 이루어지며, 특히, I/O버퍼(30)의 래치부(37)는 프로그램 검증과 소거 검증시 제 1 노드(N1)의 초기 신호와 감지 증폭부(90)를 통해 출력되는 데이터를 비교하여 패스/페일 데이터를 체크할 수 있다.
도 6은 프로그램 검증/소거 검증부의 구성을 상세하게 보여주는 회로도이다.
도 6을 참조하면, 검증부(130)는 I/O버퍼(30)로부터 프로그램 검증 및 소거 검증시 선택된 셀의 상태를 체크한 데이터들(DINi)을 인가받아 턴오프되는 NMOS 트랜지스터들(132∼161)을 포함한다. 그리고 검증부(130)는 검증 구간 동안에 I/O 버퍼의 래치부(37)를 통해 데이터를 전달받아 프로그램 검증과 소거 검증이 수행된 셀들의 데이터가 패스/페일인지(Opass/fail)를 외부로 알려준다.
도 7은 본 발명의 실시예에 따른 프로그램 검증시 동작 타이밍도이다.
본 발명의 실시예에 따른 프로그램 검증 동작은 도 4, 도 5 그리고 도 7을 참조하여 이하 설명된다.
도 7을 참조하면, 프로그램 동작 후 활성화되는 감지 신호(nOsap)를 인가하여 프로그램된 셀의 데이터를 감지 증폭부(90)를 통해 출력하고, 감지된 데이터(DOUTi)는 I/O 버퍼(30)를 통해 각 상태가 프로그램 셀의 기대되는 상태와 동일한 데이터인지를 판단한다. 그리고 한 블록 내의 체크된 데이터가 모두 패스인지 페일인지를 검증하므로서 블록 내의 셀들에 대해 다시 프로그램을 수행할지를 결정한다. 좀 더 상세히 본 발명에 따른 프로그램 검증을 설명하면 다음과 같다.
먼저, 프로그램이 수행되고 난 후, 도 7과 같이 감지 신호(nOsap)가 활성화됨으로써 프로그램된 셀들의 데이터(DOUTi)가 출력되며, 이때 메모리 셀이 오프상태이면 논리 0으로, 셀이 온 상태이면 논리 1의 데이터로 출력된다. 그리고 도 4의 컨트롤 로직(110)은 활성화되는 상기 감지 신호(nOsap)를 인가받아 일정 시간(본 발명의 바람직한 실시예의 경우 50㎱) 활성화되는 초기화 신호를 출력함으로서 도 5의 래치부(37)를 논리 1로 초기화시킨다. 그런 다음 감지 신호가 비활성화되면 프로그램 검증 구간으로 접어들고, 상기 컨트롤 로직(110)으로부터 일정 시간(본 발명의 바람직한 실시예의 경우 30㎱) 활성화되는 데이터 전달 신호들(DATAset, Opf)이 출력된다. 이때 외부로부터 데이터가 입력되지 않도록 데이터 전달 트랜지스터(33, 34)들을 턴오프시키고, 대신 감지 증폭부(90)로부터 선택된 셀의 데이터들을 XOR 게이트(35)로 전달한다.
상기 검증은 프로그램 검증에 관한 것이므로 XOR(35)의 일입력단에는 논리 1의 소거 검증 신호(nERAvf)가 인가되고, 타입력단으로는 프로그램이 수행된 셀에 대응되는 논리 0의 데이터가 입력된다고 하자. 그러므로 XOR 게이트(35)의 출력단으로는 논리 0이 전달되고 이는 데이터 전달 신호(nDATAset)가 인가되는 OR 게이트(36)에 인가됨에 따라 NMOS 트랜지스터(39)를 턴온시켜 논리 1로 초기화된 래치부(37)를 논리 0으로 변화시킨다. 그 결과 바로 프로그램이 수행된 셀의 데이터에 대해서는 상기 래치부(37)를 통해 논리 0의 데이터(DINi)가 출력됨을 알 수 있다. 그러나 프로그램이 수행되지 않은 셀에 대응되는 논리 1이 데이터가 입력되면 NMOS 트랜지스터(39)를 턴온시키지 못해 래치부(37)의 초기화된 제 1 노드(N1)를 변화시키지 못함으로써 논리 1의 데이터 그대로 출력된다.
도 8은 본 발명의 실시예에 따른 소거 검증시 동작 타이밍도이다.
본 발명의 실시예에 따른 소거 검증 동작은 도 4, 도 5, 그리고 도 8을 참조하여 이하 설명된다.
도 8을 참조하면, 소거 동작후 활성화되는 감지 신호(nOsap)를 인가함에 따라 소거된 셀의 상태에 대응하는 데이터를 감지 증폭부(90)를 통해 출력하고, 감지된 데이터는 I/O 버퍼(30)를 통해 소거 셀의 기대되는 상태와 동일한 데이터인지를 체크함으로서 소거 검증을 수행한다. 좀 더 상세히 본 발명에 따른 소거 검증 동작을 설명하면 다음과 같다.
먼저, 소거 동작이 수행되고 나면 활성화되는 감지 신호(nOsap)를 감지 증폭부(90)에 인가하여 소거된 셀 상태에 대응되는 데이터를 출력한다. 이때 바로 소거된 셀로부터는 논리 1이 출력되고, 미처 소거되지 못한 셀이나 과소거된 셀로부터는 논리 0이 출력된다고 하자. 그리고 상기 감지 신호(nOsap)가 활성화되는 동안 출력되는 초기화 신호(nPGMall)에 응답하여 도 5의 I/O버퍼의 래치부(37)는 논리 1로 초기화된다. 그런 후 감지 신호(nOsap)가 비활성화되면 감지 증폭부(90)로부터 입력되는 데이터들에 따라 래치부(37)의 초기화가 달라진다. 만일 소거 셀이 온상태라서 논리 1의 데이터가 I/O버퍼의 XOR(35)에 인가된다면, 소거 검증 구간이므로 XOR 게이트(35)의 특성상 논리 0의 소거 검증 신호(nERAvf)로 인해 입력되는 데이터와 반대인 논리 0이 출력된다. 이는 제 1 데이터 전달 신호(nDATAset)를 입력으로 하는 NOR 게이트(36)에 전달되어 NMOS 트랜지스터(39)를 턴온시킨다. 그러므로 논리 1로 초기화된 제 1 노드(N1)는 접지전압레벨로 디스챠지되어 논리 0으로 래치부(37)가 셋팅된다. 그 결과 선택된 소거셀이 제대로 소거 동작이 수행되었음을 알리는 논리 0의 데이터가 출력된다. 이와 반대로 소거동작이 덜 수행되거나 과 소거된 셀에 대해서는 논리 1의 데이터가 입력되지만, 이는 NMOS 트랜지스터(39)를 턴온 시키지 못해 제 1 노드(N1)는 그대로 논리 1을 유지함으로써 페일임을 알리는 논리 1의 데이터가 출력된다.
계속해서, 프로그램 및 소거 셀들에 대한 데이터의 패스/페일을 I/O 버퍼(30)를 통해 체크한 데이터들(DINi)은 검증부(130)에 인가되며, 상기 데이터들은 IO 라인수에 대응된다. 프로그램 및 소거 동작이 제대로 수행되어 논리 0의 모든 데이터들이 검증부(130)로 전달되면 NMOS 트랜지스터들(132, 146)은 모두 턴오프되어 제 2 노드(N2)는 논리 1이 됨으로써 논리 1의 패스신호(Opass)가 출력된다. 이는 선택된 모든 셀들이 프로그램 및 소거 동작이 바로 수행되었음을 뜻하는 것이다. 그러나 I/O버퍼(30)로부터 16개의 데이터중 어느 하나라도 페일이 발생되면 도 6의 검증부(130)에서 상기 페일 데이터를 인가받은 NMOS 트랜지스터(39)는 턴온되어 제 2 노드(N2)는 논리 0이 되고 게이트들(162∼167)을 통해 논리 0의 페일 신호(Ofail)가 출력된다.
따라서, I/O 버퍼에서 프로그램 검증과 소거 검증이 동일한 래치부를 통해 이루어짐에 따라 검증 동작을 보다 간단히 수행할 수 있다.

Claims (13)

  1. 적어도 하나 이상의 메모리 블록을 구비하여 데이터를 저장하는 메모리 셀 어레이, 외부로부터 데이터를 인가받아 상기 메모리 셀 어레이로 전달하는 I/O 버퍼, 상기 메모리 셀 어레이의 데이터를 감지 및 증폭하는 감지 증폭부, 상기 I/O 버퍼로부터의 데이터를 상기 메모리 셀 어레이 내이 입력 데이터로 기입하는 기입 증폭부, 프로그램 또는 소거 동작후 검증되는 데이터들을 전달을 제어하기 위한 신호들을 출력하는 컨트롤 로직, 그리고 프로그램 내지 소거 동작 후 선택된 메모리 셀들의 상태를 검증하는 검증부를 포함하는 전기적으로 소거 검증 및 프로그램 검증이 가능한 반도체 메모리 장치의 검증 방법에 있어서,
    상기 I/O 버퍼를 통해 데이터를 전달받아 메모리 셀 어레이내로 데이터를 기입하는 프로그램 단계와;
    상기 프로그램된 데이터들을 I/O버퍼로 전달하여 이들의 패스/에러 여부를 판독하는 단계를 포함하되,
    상기 프로그램 판독 단계는
    상기 감지 증폭부를 통해 셀의 데이터를 읽어 내는 단계 및,
    상기 독출된 데이터와 셀에 프로그램되는 데이터를 비교하는 단계를 포함하며,
    상기 판독된 데이터들을 상기 검증부로 전달하여 선택된 모든 셀들이 제대로 프로그램 되었는지 검증하는 단계와;
    메모리 셀 어레이내에 프로그램된 데이터를 소거하는 단계와;
    또, 상기 소거된 셀에 대응하는 데이터를 판독하는 단계를 포함하되,
    상기 소거 판독 단계는
    상기 감지 증폭부를 통해 소거된 셀의 데이터를 읽는 단계 및,
    상기 제어부로부터 인가되는 소거 검증 제어 신호에 응답하여 상기 소거된 셀의 데이터와 이상적인 소거 셀의 데이터를 비교하는 단계를 포함하며,
    상기 소거 동작시 비교되어 출력되는 데이터를 검증부로 전달하여 데이터 패스/페일여부를 검증하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 검증 방법.
  2. 제 1 항에 있어서,
    상기 I/O버퍼는 프로그램 동작과 소거 동작시 데이터를 저장하는 래치 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 검증 방법.
  3. 제 2 항에 있어서,
    상기 래치부는 프로그램 동작시 외부로부터 인가되는 데이터를 저장하며, 프로그램 및 소거 동작후 선택된 셀의 데이터에 대응되는 패스 및 페일 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 검증 방법.
  4. 제 1 항에 있어서,
    프로그램 검증시 상기 래치부는 선택된 셀이 바로 프로그램되었을 때, 제 1 레벨의 패스 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 검증 방법.
  5. 제 1 항에 있어서,
    소거 검증시 상기 래치부는 선택된 셀이 바로 소거되었을 때, 제 1 레벨의 패스 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 검증 방법.
  6. 전기적으로 프로그램 및 소거 동작 후 검증이 가능한 불 휘발성 반도체 메모리 장치에 있어서,
    데이터를 저장하기 위한 메모리 셀 어레이와;
    외부로부터 데이터를 인가받아 이를 셀로 전달하는 I/O 버퍼와;
    프로그램 동작시 외부로부터 데이터를 인가받아 이를 저장한 뒤, 이를 전달하는 입출력 버퍼와;
    상기 입출력 버퍼를 통해 전달된 데이터를 증폭하고, 이를 상기 메모리 셀 어레이 내로 기입하는 기입 드라이버와;
    상기 메모리 셀의 데이터를 감지 및 증폭하는 감지 증폭부와;
    외부로부터 인가되는 검증 제어 신호들에 응답하여 소거 검증 제어 신호 및 데이터 전달신호를 발생함으로써 데이터 패스/페일 검출을 제어하는 컨트롤 로직과;
    상기 I/O 버퍼에 저장된 데이터를 전달받아 프로그램 내지 소거 셀들의 온/오프 상태를 파악함으로써 패스/페일 여부를 검증하는 검증부를 포함하되,
    상기 I/O 버퍼는 프로그램 검증 동작시 데이터를 저장하고 소거 동작시 소거 셀의 데이터에 따라 저장되는 데이터가 변화하는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 래치부는 검증 초기에 제 1 레벨로로 초기화되고, 선택된 셀들이 제대로 프로그램 내지 소거된 셀이라면 초기상태가 제 2 레벨로 변환되어 제 2 레벨의 패스 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 래치부는 상기 초기신호에 의해 제 1 레벨로 초기화되고, 선택된 셀이 제대로 프로그램 및 소거되지 않은 셀 이라면 상기 초기상태가 제 1 레벨을 그대로 유지되어 제 1 레벨의 페일 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 제 1 레벨은 전원전압레벨이고, 제 2 레벨은 접지전압레벨인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 검증부는 상기 래치부로부터 모두 동일한 논리 0인 n개의 데이터들을 인가받아 패스 신호를 출력하고,
    상기 n개의 데이터 중 하나라도 상기와는 다른 논리를 갖는 데이터가 전달될 경우 페일 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 6 항에 있어서,
    상기 I/O 버퍼는 프로그램 검증시 셀에 기대되는 데이터를 저장하고, 상기 감지 증폭부로부터 인가된 데이터를 비교하여 패스/페일 데이터를 출력하는 것을 특징으로 하는 반도체 장치.
  12. 제 6 항에 있어서,
    상기 I/O버퍼는 소거 검증시 셀에 기대되는 데이터를 저장하고, 상기 감지 증폭부로부터 인가된 데이터를 비교하여 패스/페일 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 I/O 버퍼는 활성화되는 소거 검증 신호가 인가될 경우, 외부로부터 인가되는 데이터가 래치부로의 전달이 차단되고, 소거 셀의 데이터가 래치부로 전달되는 것을 특징으로 하는 반도체 메모리 장치.
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