JP3152720B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JP3152720B2
JP3152720B2 JP5373292A JP5373292A JP3152720B2 JP 3152720 B2 JP3152720 B2 JP 3152720B2 JP 5373292 A JP5373292 A JP 5373292A JP 5373292 A JP5373292 A JP 5373292A JP 3152720 B2 JP3152720 B2 JP 3152720B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電気的書替え可能な不
揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にＮ
ＡＮＤセル構成およびＮＯＲセル構成のメモリセルアレ
イを有するＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース，ドレインを
隣接するもの同士で共用する形で直列接続して一単位と
してビット線に接続するものである。メモリセルは通常
電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ構造
を有する。メモリセルアレイは、ｐ型基板またはｎ型基
板に形成されたｐ型ウェル内に集積形成される。ＮＡＮ
Ｄセルのドレイン側は選択ゲートを介してビット線に接
続され、ソース側はやはり選択ゲートを介してソース線
（基準電位配線）に接続される。メモリセルの制御ゲー
トは、行方向に連続的に配設されてワード線となる。
【０００３】このＮＡＮＤセル型ＥＥＰＲＯＭの動作は
次の通りである。データ書込みの動作は、ビット線から
最も離れた位置のメモリセルから順に行う。選択された
メモリセルの制御ゲートには、高電圧Ｖpp（＝２０Ｖ程
度）を印加し、それよりビット線側にあるメモリセルの
制御ゲートおよび選択ゲートには中間電位ＶppM （＝１
０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ
または中間電位を与える。ビット線に０Ｖが与えられた
時、その電位は選択メモリセルのドレインまで伝達され
て、基板側から浮遊ゲートに電子注入が生じる。これに
よりその選択されたメモリセルのしきい値は正方向にシ
フトする。この状態をたとえば“１”とする。ビット線
に中間電位が与えられたときは電子注入が起こらず、従
ってしきい値は変化せず、負に止まる。この状態は
“０”である。
【０００４】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対して同時に行われる。すなわち全ての制御
ゲートを０Ｖとし、選択ゲート，ビット線，ソース線，
メモリセルアレイが形成されたｐ型ウェル，およびｎ型
基板に高電圧２０Ｖを印加する。これにより、全てのメ
モリセルで浮遊ゲートの電子が基板側に放出され、しき
い値は負方向にシフトする。
【０００５】データ読出し動作は、選択されたメモリセ
ルの制御ゲートを０Ｖとし、それ以外のメモリセルの制
御ゲートおよび選択ゲートを電源電位Ｖcc（＝５Ｖ）と
して、選択メモリセルで電流が流れるか否かを検出する
ことにより行われる。
【０００６】以上の動作説明から明らかなように、ＮＡ
ＮＤセル型ＥＥＰＲＯＭでは、書込みおよび読出し動作
時には非選択メモリセルは転送ゲートとして作用する。
この観点から、書込みがなされたメモリセルのしきい値
電圧には制限が加わる。たとえば、“１”書込みされた
メモリセルのしきい値の好ましい範囲は、０．５〜３．
５Ｖ程度となる。データ書込み後の経時変化，メモリセ
ルの製造パラメータのばらつきや電源電位のばらつきを
考慮すると、データ書込み後のしきい値分布はこれより
小さい範囲であることが要求される。
【０００７】しかしながら、従来のような、書込み電位
および書込み時間を固定して全メモリセルを同一条件で
データ書込みする方式では、“１”書込み後のしきい値
範囲を許容範囲に収めることが難しい。たとえばメモリ
セルは製造プロセスのばらつきからその特性にもばらつ
きが生じる。従って書込み特性を見ると、書込まれやす
いメモリセルと書込まれにくいメモリセルがある。従来
はこれに対して、書込まれにくいメモリセルに十分に書
込まれるように、書込み時間に余裕を持たせて全メモリ
セルを同一条件で書込むという事が一般に行われてい
る。これでは、書込まれ易いメモリセルには必要以上に
書込まれ、しきい値電圧が許容範囲を越えて高くなって
しまう。
【０００８】一方、“０”書込みしたメモリセル或いは
データ消去したＮＡＮＤセルのメモリセルのしきい値電
圧が負方向にある値以上大きくなっていないと、これも
問題になる。“０”書込みしたメモリセルのしきい値
は、これによってデータ読出し時のセル電流（読出し電
流）が変化し、その結果アクセスタイムが変化するか
ら、ＥＥＰＲＯＭの仕様を左右する。またデータ消去に
よって十分に消去がなされていないと、その後のデータ
書込みで“１”状態のしきい値が必要以上に高くなって
しまい、しきい値の許容範囲を越えることになる。
【０００９】また電源電圧変動に伴う問題もある。例え
ば電源電圧Ｖcc＝５Ｖが、４．５Ｖから５．５Ｖ程度の
範囲でばらつく場合を考える。ベリファイ動作時にＶcc
＝５．５Ｖであり、その後読出し動作を行う時にＶcc＝
４．５Ｖになるとすると、ベリファイ動作時にはデータ
はパスするが、読出し動作ではフェイルしてしまう。
【００１０】また、同様にＮＯＲセル構成にした場合に
も、消去時にセルのしきい値を０．５〜７．５Ｖ程度に
することが望ましい。したがって、ＮＡＮＤ型セルと同
様に、アクセスタイムの変化および電源電位変動に伴う
問題が発生する。
【００１１】
【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤセル型およびＮＯＲセル型のＥＥＰＲＯＭでは、
データ消去や書込みの際、メモリセルのしきい値を許容
範囲に収めることが難しい、という問題があった。
【００１２】本発明は、データ書込み状態のメモリセル
のしきい値を所定範囲に収めることを可能としたＮＡＮ
Ｄセル型のＥＥＰＲＯＭを提供すること、およびデータ
消去状態のメモリセルのしきい値を所定の範囲に収める
ことを可能としたＮＯＲセル型のＥＥＰＲＯＭを提供す
ることを目的とする。
【００１３】本発明はまた、データ消去状態およびデー
タ書込み状態のメモリセルのそれぞれのしきい値を所定
範囲に収めることを可能としたＮＡＮＤセル型およびＮ
ＯＲセル型のＥＥＰＲＯＭを提供することを目的とす
る。
【００１４】
【課題を解決するための手段】本発明は、第１に、半導
体基板上に電荷蓄積層と制御ゲートが積層形成され、電
荷蓄積層と基板の間の電荷の授受により電気的書替えを
可能としたメモリセルが複数個ずつ直列接続されてＮＡ
ＮＤセルを構成してマトリクス配列されたメモリセルア
レイを有するＥＥＰＲＯＭにおいて、データ書込み時選
択されたＮＡＮＤセル内の選択メモリセルの制御ゲート
に第１の書込みベリファイ電位を印加したデータ読出し
動作と、選択メモリセルの制御ゲートに第２の書込みベ
リファイ電位を印加したデータ読出し動作とによってデ
ータ書込み状態を確認する書込みベリファイ制御回路を
有することを特徴とする。
【００１５】本発明は、第２に、半導体基板上に電荷蓄
積層と制御ゲートが積層形成され、電荷蓄積層と基板の
間の電荷の授受により電気的書替えを可能としたメモリ
セルが複数個ずつ直列接続されてＮＡＮＤセルを構成し
てマトリクス配列されたメモリセルアレイを有するＥＥ
ＰＲＯＭにおいて、データ書込み時選択されたＮＡＮＤ
セル内の選択メモリセルの制御ゲートに第１の書込みベ
リファイ電位を印加し、非選択メモリセルの制御ゲート
に第２の書込みベリファイ電位を印加したデータ読出し
動作によってデータ書込み状態を確認する書込みベリフ
ァイ制御回路を有することを特徴とする。
【００１６】本発明はさらに、その様なＥＥＰＲＯＭに
おいて、書込みベリファイ制御回路と共に、選択された
ＮＡＮＤセル内の全てのメモリセルの制御ゲートに所定
の消去ベリファイ電位を印加してデータ消去状態を確認
する消去ベリファイ制御回路を有することを特徴とす
る。
【００１７】
【作用】第１の発明においては、選択されたメモリセル
アレイ・ブロック内のメモリセルにデータ書込みが行わ
れた後、書込みベリファイ制御回路によってデータ書込
み状態の確認がなされる。この書込みベリファイ動作に
は、第１の書込みベリファイ電位を用いて書込み不足状
態になっていないかどうかを確認する動作と、第２の書
込みベリファイ電位を用いて書込み過剰状態になってい
ないかどうかを確認する動作との二種がある。そしてデ
ータ書込み動作と第１，第２の書込みベリファイ動作と
の具体的な組合わせには、二つの方法がある。
【００１８】第１の方法では、選択されたメモリセルア
レイ・ブロック内の各メモリセルへのデータ書込み毎に
まず、そのメモリセルの制御ゲートに順次第１のデータ
書込みベリファイ電位を印加してビット線電流によって
書込みが不足状態であるか十分であるかが確認される。
もし、書込み不足状態のメモリセルがあれば、書込み動
作が追加され、再度第１のデータ書込みベリファイ電位
の印加による書込み状態の確認がなされる。この動作を
繰り返して、そのメモリセルについて第１の書込みベリ
ファイとデータ再書込みが終わった後、そのメモリセル
に対して第２の書込みベリファイ電位を用いた書込み過
剰状態の確認動作が行われる。以上のようにして第１，
第２の書込みベリファイ動作が終了した後、選択メモリ
セルアレイ・ブロック内の次のメモリセルに対して同様
に第１，第２の書込みベリファイ動作が行われる。
【００１９】第２の方法は、選択されたメモリセルアレ
イ・ブロック内の少なくとも１つ以上のＮＡＮＤセルに
対してデータ書込みと第１の書込みベリファイ動作が行
われた後に、まとめて第２の書込みベリファイ電位を用
いたベリファイ動作を行うものである。
【００２０】第２の発明においては、書込みベリファイ
動作は、選択メモリセルに第１の書込みベリファイ電位
を与えて書込み不足状態になっていないかどうかを確認
する動作と、非選択メモリセルに第２の書込みベリファ
イ電位を与えて書込み過剰状態になっていないかどうか
を確認する動作とが同時に行われる。データ書込み動作
と第１，第２の書込みベリファイ動作との具体的な組合
わせには、二つの方法がある。
【００２１】第１の方法では、選択されたメモリセルア
レイ・ブロック内の各メモリセルへのデータ書込み毎に
まず、その選択メモリセルの制御ゲートに第１のデータ
書込みベリファイ電位を印加し、かつ非選択メモリセル
の制御ゲートに第２の書込みベリファイ電位を印加し
て、書込みが不足状態または過剰状態であるか十分であ
るかが確認される。もし、書込み不足状態のメモリセル
があれば、書込み動作が追加され、再度第１，第２のの
データ書込みベリファイ電位の印加による書込み状態の
確認がなされる。この動作をデータが正常に書込まれる
まで、または所定回数繰り返し行う。以上のようにして
第１，第２の書込みベリファイ電位を用いたベリファイ
データ書込み動作が終了した後、選択メモリセルアレイ
・ブロック内の次のメモリセルに対して同様にデータ書
込みと書込みベリファイ動作が行われる。
【００２２】第２の方法は、選択されたメモリセルアレ
イ・ブロック内の少なくとも１つ以上のＮＡＮＤセルに
対してデータ書込みと書込みベリファイ動作が行われた
後に、次のメモリセルへのデータ書込みに対して、前回
のメモリセルへのデータ書込み終了時の条件でデータ書
込みを行った後、第１および第２の書込みベリファイ電
位を用いたベリファイ動作を行うものである。
【００２３】以上の書込みベリファイ動作により、選択
されたメモリセルアレイ・ブロック内の全てのメモリセ
ルのしきい値が所定の許容範囲に入っていることが確認
されると、データ書込み動作が終了する。そして以上の
書込みベリファイ動作の結果、書込み不足が解消されな
いメモリセルがある場合、または書込み過剰のメモリセ
ルがある場合には、以後そのメモリセルアレイ・ブロッ
クは不良として使用しないようにプロテクトをかけれ
ば、ＥＥＰＲＯＭの動作に支障はない。
【００２４】また、第１１の発明においては、選択され
たメモリセルアレイ・ブロック内のメモリセルにデータ
消去が行われた後、消去ベリファイ制御回路によって、
データ消去状態の確認がなされる。この消去ベリファイ
動作には、第１の消去ベリファイ電位を用いて、消去不
足状態になっていないかどうかを確認する動作と、第２
の消去ベリファイ電位を用いて、消去過剰状態になって
いなかどうか確認する動作との２種がある。以上の消去
ベリファイ動作により、選択メモリセルアレイ・ブロッ
ク内の全てのメモリセルのしきい値が所定の許容範囲に
入っていることが確認されると、データ消去動作が終了
する。そして、以上の消去ベリファイ動作の結果、消去
不足および過剰のメモリセルがある場合には、以後その
メモリセルアレイ・ブロックは不良として使用しないよ
うにプロテクトをかければ、ＥＥＰＲＯＭの動作に支障
はない。
【００２５】
【実施例】図１は一実施例におけるＮＡＮＤセル型ＥＥ
ＰＲＯＭの構成を示している。図では、番地選択を行う
ためのアドレスバッファおよび行，列のアドレスデコー
ダ等は省略して、書込みおよび消去のベリファイ動作に
関係する部分の構成を示している。メモリセルアレイ２
１に対して、データ読出しを行うためのセンスアンプ回
路２２およびＩ／Ｏバッファ２７が設けられ、またデー
タの消去，書込みおよび読出しの制御を行うために制御
ゲート制御回路２８およびビット線制御回路３１が設け
られている。制御ゲート制御回路２８とビット線制御回
路３１は、メモリセルアレイ２１の制御ゲート線および
ビット線にデータの書込み，消去および読出しの各動作
に対応して所定の制御信号を出力するもので、消去およ
び書込みベリファイタイミング制御回路３４，消去およ
び書込みベリファイ電位発生回路３３、および内部アド
レス発生回路３２からの信号によって制御される。また
データ書込みおよび消去に対応して制御ゲート線，ビッ
ト線等にそれぞれ必要な高電位Ｖppや中間電位ＶppM を
与える高電位発生回路２９および中間電位発生回路３０
が設けられている。
【００２６】データ入力バッファ２５は、メモリセルア
レイ２１のビット線に与える書込みデータやワード線，
基板に与える消去データを取り込む回路であり、このデ
ータ入力バッファ２５で取り込まれたデータはデータラ
ッチ回路２６にラッチされる。データラッチ回路２６と
センスアンプ回路２１は、書込みベリファイ動作時に
は、内部アドレス発生回路３２から出力される列アドレ
スに従ってそれぞれセンス動作と再書込みすべきデータ
のラッチを行う。センスアンプ回路２２とデータラッチ
回路２６の出力はデータ比較回路２３に入力されてい
る。
【００２７】データ比較回路２３は、ベリファイ動作時
にデータラッチ回路２６にラッチされたデータとセンス
アンプ回路２２より読み出されたデータの一致を、列ア
ドレスごとに比較検出し、その結果をラッチする機能を
有する。このデータ比較回路２３の出力は、データ入出
力バッファ２４を介して、ベリファイ終了検知回路３６
に導かれる。データラッチ回路２６にラッチされたデー
タに従って書込みベリファイ動作を行って、書込みデー
タがすべて所望のしきい値範囲に入っていると、ベリフ
ァイ終了検知回路３６によりデータ書込み終了信号が得
られる。データ書込み終了信号が出ない場合には、再度
データの書込みが行われ、ベリファイ動作が繰り返され
る。データ書込み終了信号が得られると、これによりメ
モリセルアレイ・ブロック管理回路３５は次のブロック
を選択し、その選択信号はベリファイタイミング制御回
路３４に入力される。メモリセルアレイ・ブロック管理
回路３５は、最終的にベリファイ動作が失敗した場合に
そのブロックをプロテクトする指示をも行う。
【００２８】図２(a) (b) は、メモリセルアレイの一つ
のＮＡＮＤセル部分の平面図と等価回路図であり、図３
図(a) (b) はそれぞれれ図２(a) のＡ―Ａ′およびＢ−
Ｂ′断面図である。素子分離酸化膜１２で囲まれたｐ型
シリコン基板（またはｐ型ウェル）１１に複数のＮＡＮ
Ｄセルからなるメモリセルアレイが形成されている。一
つのＮＡＮＤセルに着目して説明するとこの実施例で
は、８個のメモリセルＭ1 〜Ｍ8 が直列接続されて一つ
のＮＡＮＤセルを構成している。メモリセルはそれぞ
れ、基板１１にゲート絶縁膜１３を介して浮遊ゲート１
４（１４1 ，１４2，…，１４8 ）が形成され、この上
に層間絶縁膜１５を介して制御ゲート１６（１６1 ，１
６2 ，…，１６8 ）が形成されて、構成されている。こ
れらのメモリセルのソース，ドレインであるｎ型拡散層
１９は隣接するもの同志共用する形で、メモリセルが直
列接続されている。
【００２９】ＮＡＮＤセルのドレイン側，ソース側には
夫々、メモリセルの浮遊ゲート，制御ゲートと同時に形
成された選択ゲート１４9 ，１６9 および１４10，１６
10が設けられており、選択ゲート１４9 と１６9 の間、
１４10と１６10の間は短絡されている。これら選択ゲー
トは二層構造であることは必ずしも必要ではなく、たと
えば上部の選択ゲート１６9 ，１６10のみで構成しても
よい。素子形成された基板上はＣＶＤ酸化膜１７により
覆われ、この上にビット線１８が配設されている。ビッ
ト線１８はＮＡＮＤセルの一端のドレイン側拡散層１９
にコンタクトさせている。行方向に並ぶＮＡＮＤセルの
制御ゲート１４は共通に制御ゲート線ＣＧ1 ，ＣＧ2 ，
…，ＣＧ8 として配設されている。これら制御ゲート線
はワード線となる。選択ゲート１４9 ，１６9 および１
４10，１６10もそれぞれ行方向に連続的に選択ゲート線
ＳＧ1 ，ＳＧ2 として配設されている。図４は、この様
なＮＡＮＤセルがマトリクス配列されたメモリセルアレ
イの等価回路を示している。
【００３０】図５図は、図１の中のセンスアンプ回路２
２，データラッチ回路２６，データ比較回路２３，デー
タ入出力バッファ２４の部分の具体的な構成を示してい
る。データラッチ回路２６は、ラッチ信号LATCH とアド
レスａi の論理によって選ばれたアドレスのデータがラ
ッチ回路本体LAにラッチされる。センスアンプ回路２２
は、センス制御信号SENSE とアドレスａi の論理によっ
て選ばれたアドレスのビット線データをセンスして出力
する。このセンスアンプ回路２２の出力は、データラッ
チ回路２６の対応するデータと比較回路２３によって比
較され、その結果がラッチ信号LATCHV，／LATCHVによっ
てラッチされることになる。次にその結果に応じてラッ
チ回路本体LAに出力する。そしてラッチ信号LATCHV，／
LATCHVを解除して次のアドレスの論理で選ばれるものに
備える。
【００３１】各データ消去およびデータ書込みベリファ
イの結果は、ベリファイ終了検知回路３６に送られ、ベ
リファイ終了信号はセルアレイ・ブロック管理回路３５
に送られる。もし、消去ベリファイ，書込みベリファイ
のいずれかが失敗した場合には、管理回路３５によりそ
の後そのブロックの使用を使用しないようにプロテクト
をかける指示が出される。
【００３２】図６および図７は、図１における制御ゲー
ト制御回路２８の部分の具体的構成を一本の制御ゲート
線ＣＧi について示している。この制御回路は、高電位
発生回路２９から得られる高電位Ｖppを書込み時に選択
ゲートに与える高電位供給回路２８1 、同じく中間電位
発生回路３０から得られる中間電位ＶppM を書込み時に
非選択の制御ゲートに与える中間電位供給回路２８2 、
書込みベリファイ制御信号W-VERIFY(1) により選択的に
第１の書込みべリファイ電位ＶVER(1)を与える第１の書
込みベリファイ電位供給回路２８3 、書込みベリファイ
制御信号W-VERIFY(2) により選択的に第２の書込みべリ
ファイ電位ＶVER(2)を与える第２の書込みベリファイ電
位供給回路２８4 、および読出し信号READ，消去信号ER
ASE および消去ベリファイ制御信号E-VERIFYにより制御
ゲート電位を設定する消去／読出し制御回路２８5 によ
り構成されている。
【００３３】第１の書込みベリファイ電位ＶVER(1)は、
メモリセルの書込み状態が不足しているか否かを確認す
るためのものであり、第２の書込みベリファイ電位Ｖ
VER(2)はメモリセルの書込み状態が過剰になっているか
否か確認するためのものである。この様な回路が各制御
ゲート線毎に設けられる。高電位供給回路２８1 は、書
込み信号WRITE とアドレスａi の論理をとるＮＡＮＤゲ
ートＧ1 により制御されるＥタイプ，ｎチャネルのスイ
ッチングＭＯＳトランジスタＱE1とＥタイプ，ｐチャネ
ルのスイッチングＭＯＳトランジスタＱP1、および出力
バッファとなるＥタイプ，ｐチャネルＭＯＳトランジス
タＱP2を主体として構成されている。ＭＯＳトランジス
タＱE1とＱP1の間、ＭＯＳトランジスタＱP1と高電位Ｖ
pp端子の間には、それぞれスイッチングＭＯＳトランジ
スタを高電位から保護するためのｎチャネルＭＯＳトラ
ンジスタＱD1，ＱD2が設けられている。これらのＭＯＳ
トランジスタＱD1，ＱD2はＤタイプである。バッファ段
ＭＯＳトランジスタＱP1の上下にも同様に、Ｄタイプ，
ｎチャネルＭＯＳトランジスタＱD3，ＱD4が設けられて
いる。出力段にこの様にｐチャネルＭＯＳトランジスタ
とＤタイプ，ｎチャネルＭＯＳトランジスタを用いてい
るのは、高電位Ｖppをしきい値降下なく制御ゲート線に
供給するためである。とくにＭＯＳトランジスタＱD4
は、他の回路から制御ゲート線に正電位が供給された時
にｐチャネルＭＯＳトランジスタＱP2のドレイン接合が
順バイアスになるのを防止する働きをする。中間電位供
給回路２８2 も、高電位供給回路２８1 と同様に、ＮＡ
ＮＤゲートＧ2 、これにより制御されるＥタイプ，ｎチ
ャネルのスイッチングＭＯＳトランジスタＱE2とＥタイ
プ，ｐチャネルのスイッチングＭＯＳトランジスタＱP
3、出力バッファとなるＥタイプ，ｐチャネルＭＯＳト
ランジスタＱP4、およびＤタイプ，ｎチャネルＭＯＳト
ランジスタＱD5〜ＱD8により構成されている。ＮＡＮＤ
ゲートＧ2 は、非選択の制御ゲート線に中間電位を与え
るために、書込み信号WRITE とアドレス／ａi の論理を
とる。
【００３４】消去／読出し制御回路２８5 は、読出し信
号READとアドレスａi ，／ａi の論理を取るＮＡＮＤゲ
ートＧ3 ，Ｇ5 、消去信号ERASE と消去ベリファイ制御
信号E-VERIFYの和をとるＮＯＲゲートＧ6 、ＮＡＮＤゲ
ートＧ5 とＧ6 の出力を選択するのＮＡＮＤゲートＧ7
、これらＮＡＮＤゲートＧ7 とＧ3 によりそれぞれ制
御されるスイッチング用のＥタイプ，ｎチャネルＭＯＳ
トランジスタＱE3とＥタイプ，ｐチャネルＭＯＳトラン
ジスタＱP5、これらのスイッチング用ＭＯＳトランジス
タと制御ゲート線の間に設けられた保護用のＤタイプ，
ｎチャネルＭＯＳトランジスタＱD10 ，ＱD9により構成
されている。
【００３５】第１の書込みベリファイ電位供給回路２８
3 は、書込みベリファイ信号W-VERIFY(1) とアドレスａ
i の論理を取るＮＡＮＤゲートＧ4 とその出力を反転す
るインバータゲートＩ1 、このインバータゲートＩ1 に
より制御されて第１のベリファイ電位ＶVER(1)を選択制
御ゲート線に供給するためのスイッチング用のＥタイ
プ，ｎチャネルＭＯＳトランジスタＱE4、およびこのＭ
ＯＳトランジスタＱE4と制御ゲート線の間に設けられた
保護用のＤタイプ，ｎチャネルＭＯＳトランジスタＱD1
1 により構成されている。
【００３６】第２の書込みベリファイ電位供給回路２８
4 も同様に、書込みベリファイ信号W-VERIFY(2) とアド
レスａi の論理を取るＮＡＮＤゲートＧ5 とその出力を
反転するインバータゲートＩ2 、このインバータゲート
Ｉ1 により制御されて第２のベリファイ電位ＶVER(2)を
非選択制御ゲート線に供給するためのスイッチング用の
Ｅタイプ，ｎチャネルＭＯＳトランジスタＱE5、および
このＭＯＳトランジスタＱE5と制御ゲート線の間に設け
られた保護用のＤタイプ，ｎチャネルＭＯＳトランジス
タＱD12 により構成されている。
【００３７】図８は、書込みベリファイ電位供給回路２
８3 ，２８4 に与えられる第１，第２のベリファイ電位
ＶVER(1)，ＶVER(2)の発生回路の構成例である。書込み
ベリファイ電位ＶVER(1)，ＶVER(2)は、それぞれ書込み
ベリファイ信号Ｗ−ＶＥＲＩＦＹ（１）またはＷ−ＶＥ
ＲＩＦＹ（２） が入ったときに電源電位Ｖccと接地電
位Ｖssの間の所定値に設定された中間電位を出力して、
図６の第１，第２のベリファイ電位供給回路２８3 ，２
８4 によって選択された制御ゲート線に供給されるもの
である。この実施例では、Ｖccと接地電位間に直列接続
されたＥタイプ，ｎチャネルのＭＯＳトランジスタＱE6
とＱE7、およびＩタイプ，ｎチャネルのＭＯＳトランジ
スタＱIを主体として構成されている。これらのＭＯＳ
トランジスタのゲートに所定のバイアスを与えるため
に、抵抗Ｒ1 〜Ｒ4 の分圧回路が設けられている。これ
により、 Ｖss＜ＶVER(1)＜ＶVER(2)＜Ｖcc なるベリファイ電位が発生される。
【００３８】原理的にはこれらの分圧回路の端子Ａに電
源電位Ｖccを与えればよいが、それでは貫通電流が流れ
ることになる。これを防止するためこの実施例では、Ｅ
タイプｎチャネルＭＯＳトランジスタＱE6，ＱE9と、Ｅ
タイプ，ｐチャネルＭＯＳトランジスタＱP6，ＱP7、お
よびインバータＩ3 による切替え回路を設けている。す
なわち書込みベリファイ信号W-VERIFY(1) またはW-VERI
FY(2) が“Ｈ”レベルになると、ＭＯＳトランジスタＱ
E8がオン，ＱP7がオン、ＱE9がオフとなり、分圧回路の
端子Ａには電源電位Ｖccが供給される。
【００３９】これにより、分圧回路の分圧比で設定され
るＭＯＳトランジスタＱE6，ＱE7およびＥI の導通状態
に対応した中間電位の第１および第２の書込みベリファ
イ電位ＶVER(1)およびＶVER(2)が得られる。書込みベリ
ファイ信号W-VERIFY(1) およびW-VERIFY(2) が“Ｌ”レ
ベルのときは、ＭＯＳトランジスタＱE9がオンとなり、
分圧回路の端子Ａは接地電位となり、ベリファイ電位Ｖ
VER(1)，ＶVER(2)の端子はフローティングとなる。この
時、切替え回路では、ＭＯＳトランジスタＱP7がオフで
あるから、電流は流れない。
【００４０】図９は、ＮＡＮＤセルの二つの選択ゲート
ＳＧ1 ，ＳＧ2 の制御回路である。ロウ・デコーダの出
力によって選択ゲートを選択するＮＡＮＤゲートＧ11，
Ｇ１２およびそれらの出力端子に設けられたインバータ
Ｉ１１およびＩ12を基本とする。書込み信号WRITE が
“Ｈ”レベルのときに２入力ＮＯＲゲートＧ13およびイ
ンバータＩ13によってＮＡＮＤゲートＧ11に“Ｈ”レベ
ルが入り、このとき、ドレイン側の選択ゲートＳＧ1 が
選択され、ソース側の選択ゲートＳＧ2 は選択されな
い。ＮＯＲゲートＧ13の他方の入力端子には、消去信号
ERASE ，読出し信号READ，書込みベリファイ信号W-VERI
FY(1) ，W-VERIFY(2) および消去ベリファイ信号E-VERI
FYが入るＮＯＲゲートＧ14とインバータＩ14が設けられ
ている。即ち消去信号ERASE ，読出し信号READ，書込み
ベリファイ信号W-VERIFY(1) ，W-VERIFY(2) ，消去ベリ
ファイ信号E-VERIFYのいずれかが“Ｈ”レベルになる
と、ＮＯＲゲートＧ13に“Ｈ”レベルが入り、二つ選択
ゲートＳＧ1 ，ＳＧ2 が同時に選択されるようになって
いる。
【００４１】ただし消去ベリファイ信号E-VERIFYは、タ
イマ回路２８6 を介してＮＯＲゲートＧ14に供給され
る。タイマ回路２８6 はこの実施例では、一方の入力に
消去ベリファイ信号E-VERIFYが直接入る２入力ＮＡＮＤ
ゲートＧ15，その出力端子に設けられたインバータＩ1
5、消去ベリファイ信号E-VERIFYを一定時間だけＮＯＲ
ゲートＧ14に供給するための遅延回路ＤＬおよびインバ
ータＩ16により構成されている。即ち消去ベリファイ信
号E-VERIFY信号が“Ｈ”レベルになるとＮＯＲゲートＧ
14に“Ｈ”レベルが入り、選択ゲートＳＧ1 ，ＳＧ2 が
同時に選択される。そして、遅延回路ＤＬで決まる時間
の後にＮＡＮＤゲートＧ15の二つの入力が共に“Ｈ”レ
ベルとなり、ＮＯＲゲートＧ14に供給されていた“Ｈ”
レベルは“Ｌ”レベルに復帰する。遅延回路ＤＬは、例
えば抵抗と容量により構成されるものでも、或いはリン
グオシレータの出力をカウンタで数えてあるカウント数
になったら出力を出す回路でもよい。図１０は、ベリフ
ァイ終了検知回路３６の構成例であり、図示のようにフ
リップフロップとＮＡＮＤゲートおよびインバータによ
り構成される。次にこのように構成されたＥＥＰＲＯＭ
の動作を説明する。
【００４２】まずデータ書込みを行うメモリセルアレイ
・ブロックの選択がブロック管理回路３５によってなさ
れる。そして選択されたブロックに対して、データ書込
みに先立ってそのブロック内の全てのＮＡＮＤセルのメ
モリセルのデータ消去を行う。データ消去時は全ての制
御ゲート線（ワード線）ＣＧに０Ｖが与えられる。すな
わち図７に示す制御回路において、消去／読出し制御回
路２８5 に消去信号ERASE が入り、これによりＭＯＳト
ランジスタＱE3がオンになって全ての制御ゲート線ＣＧ
i が０Ｖとされる。この時選択ゲート線ＳＧ1 ，ＳＧ2
、ビット線、ソース線、およびメモリセルアレイが形
成されたｐ型基板（またはｐ型ウェルおよびｎ型基板）
に高電位Ｖppが印加される。非選択ブロックの制御ゲー
ト線にも高電位Ｖppが印加される。このバイアス状態を
例えば、１０m sec の間保つことにより、選択ブロック
内の全てのメモリセルで浮遊ゲートから電子が放出さ
れ、しきい値が負の“０”状態になる。
【００４３】消去されたメモリセルのしきい値が十分負
になっているか否かをチェックする消去ベリファイ動作
は次のように行われる。図７の制御回路において、消去
／読出し制御回路２８5 に消去信号E-ERASE と消去ベリ
ファイ信号E-VERIFYが入り、スイッチングＭＯＳトラン
ジスタＱE3がオンになって、アドレスとは無関係に選択
されたＮＡＮＤセル内の全てのメモリセルの制御ゲート
が０Ｖに設定される。選択ゲートＳＧ1 ，ＳＧ2 も同時
に、図９の制御回路に消去ベリファイ信号E-VERIFYが入
ることにより選択され、例えば５Ｖに設定される。ビッ
ト線には例えば、１．５Ｖが与えられ、ソース線は０Ｖ
とされる。
【００４４】このとき、選択ゲートＳＧ1 ，ＳＧ2 が５
Ｖになっている時間は、消去したメモリセルのしきい値
がある程度負になっていたらデータ“０”が読み出せる
時間に設定される。これは図９の遅延回路ＤＬを持つタ
イマ回路２８6 によって設定される。例えば、制御ゲー
トが全て０Ｖでビット線が１．５Ｖのときメモリセルが
１０μＡ流せる時の読みだし時間が２００ｎsec であっ
た時のしきい値より低くしようとすると、この読出し時
間を１５０ｎsec に設定する。そして、この設定された
時間にデータ“０”が読み出されない場合には、再度デ
ータ消去を行い、条件を満たすまで同様のベリファイ動
作を繰り返す。
【００４５】データ書込みは、ＮＡＮＤセルの段数分の
ワードのデータ、例えば８ＮＡＮＤであれば８ワード分
のデータがデータラッチ回路２６にラッチされ、そのデ
ータによってビット線電位が制御されて“０”または
“１”が書き込まれる。この時選択された制御ゲート線
に高電位Ｖpp、それよりビット線側にある非選択制御ゲ
ート線に中間電位ＶppM が印加される。図６および図７
の制御回路では書込み信号WRITE が入力される。即ち書
込み信号WRITE とアドレスａi ，／ａi の論理によっ
て、高電位供給回路２８1 または中間電位供給回路２８
2 がオンとなって選択された制御ゲート線にＶpp、非選
択の制御ゲート線にＶppM が印加される。ビット線ＢＬ
には、データ“１”書込みの時は０Ｖ、“０”書込みの
時は中間電位ＶppM が与えられる。
【００４６】このデータ書込みのバイアス条件を保持す
る時間は、従来の書込み法に比べて十分に短いもの、例
えば従来の１／１００程度、具体的には１０μsec 程度
とする。“１”が書かれたメモリセルではしきい値が正
方向にシフトし、“０”が書かれたメモリセルではしき
い値は負に止まる。
【００４７】次に書込みベリファイ動作に入る。この実
施例においては、データ“１”が書かれたメモリセルの
しきい値が所望の範囲に入っているか否かが第１，第２
の書込みベリファイ電位ＶVER(1)，ＶVER(2)によってチ
ェックされる。具体的には第１の書込みベリファイ電位
ＶVER(1)によって許容しきい値範囲の下限がチェックさ
れ、第２の書込みベリファイ電位ＶVER(2)によって許容
しきい値範囲の上限がチェックされる。この許容しきい
値範囲はメモリセルのデータ保持特性を考慮して決めら
れるもので、例えば１．５Ｖ以上，３．５Ｖ以下に定め
られる。具体的にはまず、第１の書込みベリファイ電位
ＶVER(1)によるベリファイ動作が、データ書込みが行わ
れた８ワード線のメモリセルについて行われる。
【００４８】図１１はその書込みベリファイ動作のタイ
ミング図である。まずセンス信号SENSE が“Ｈ”レベル
になり、センスアンプ回路２２がイネーブルとなる。こ
の時、列アドレス発生回路３２により列アドレスａi が
入力され、データ出力線にデータが出力されて、データ
ラッチ回路２６のデータがラッチ出力線に出力される。
この書込みベリファイ動作のサイクルでは、図６の制御
回路に書込みベリファイ信号W-VERIFY(1) と読出し信号
READが同時に入る。これらとアドレスａi ，／ａi との
論理によって、選択された制御ゲート線には、第１の書
込みベリファイ制御回路２８3 によって、Ｖccと接地電
位の中間に設定された第１の書込みベリファイ電位Ｖ
VER(1)＝１．５Ｖが供給される。
【００４９】それ以外の制御ゲート線には、消去／読出
し制御回路２８5 のＮＡＮＤゲートＧ3 の出力が“Ｌ”
レベルとなって制御ゲート線にＶccが供給される。この
時図９の制御回路により同時に選択される選択ゲート線
ＳＧ1 ，ＳＧ2 は共にＶccに設定され、ビット線ＢＬに
は１．５Ｖが与えられ、ソース線は０Ｖとされる。
【００５０】これにより、選択されたメモリセルが
“１”書込みがなされたものであって、そのしきい値が
１．５Ｖを越えていれば選択されたメモリセルは非導通
となり、データ“１”が読み出される。“１”書込みが
なされたがしきい値が１．５Ｖに達していない場合に
は、選択されたメモリセルは導通するから、データ
“０”として読み出される。そして、書込みデータとベ
リファイ動作により読み出されたデータとはデータ比較
回路２３によって比較されて、ラッチ信号LATCHVが
“Ｌ”レベルから“Ｈ”レベルになることにより、比較
結果がラッチされる。
【００５１】すなわち読み出されたデータが“１”であ
れば、これは比較回路２３内のインバータ２３１で反転
して、データラッチ回路２６からの書込みデータ“１”
と共にＮＡＮＤゲート２３２に入り、インバータ２３３
によって書込みデータが“１”であれば、“０”となっ
て、ラッチ回路２３４にラッチされる。書込みデータが
“１”であるが、書込みが不十分であって“０”と読み
出された場合には、ラッチ回路２３４には“１”として
ラッチされる。書込みデータが“０”の場合には、読み
出されたデータの如何に拘らず、“０”として比較回路
２３内のラッチ回路２３４にラッチされる。以上のデー
タ比較回路２３でのラッチデータの様子を表１にまとめ
て示す。
【００５２】
【表１】
【００５３】データ比較回路２３の出力に“１”が現れ
た場合には、ベリファイ終了検知回路３６はベリファイ
終了信号を出さないようにする。即ち図１０において、
書込みベリファイ信号W-VERIFY(1) によりフリップフロ
ップが初期化された後、データ比較回路２３の出力に
“１”が現れると、フリップフロップの出力は“０”に
セットされる。データ比較が終了するまではデータ比較
信号が“０”、したがってベリファイ終了信号は“０”
出力であり、ベリファイが終了していない事を示す。全
ビット線のデータ比較が終了すると、データ比較終了信
号が“１”になるが、ベリファイが終了しないと信号Ｄ
OUT Ｖが“Ｈ”レベルになる事によって、データ比較回
路２３のデータが再度データバッファ２４を介し、デー
タ入力線を介して新しいデータとしてデータラッチ回路
２６にラッチされる。
【００５４】上の表から明らかなように、データ書込み
が不十分であったアドレスについてのみ“１”データが
再度ラッチされ、これよって再度“１”データ書込み動
作が繰り返される。そして再度ベリファイ動作を行い、
“１”書込み不十分のメモリセルがなくなると、データ
比較回路２３に１個も“１”が現れなくなり、フリップ
フロップは“０”にセットされたままになって、データ
比較終了信号が“１”になったときに、同じＮＡＮＤセ
ルについて次の第２の書込みベリファイ動作に入る。
【００５５】第２の書込みベリファイ動作は、書込みベ
リファイ信号としてW-VERIFY(1) に代わってW-VERIFY
(2) が用いられ、第１の書込みベリファイ電位ＶVER(1)
に代って第２の書込みベリファイ電位ＶVER(2)＝３．５
Ｖが用いられる。ただし、第１の書込みベリファイ動作
では、選択されたメモリセルに第１の書込みベリファイ
電位ＶVER(1)が印加され、非選択のメモリセルには例え
ば５Ｖが印加された状態で読出しが行われるのに対し
て、第２の書込みベリファイ動作は選択されたメモリセ
ルの制御ゲートには第２の書込みベリファイ電位Ｖ
VER(2)が印加されて、非選択メモリセルには、通常の読
出し動作と同様の例えば５Ｖが印加されることになる。
【００５６】この場合のデータ比較の方法は、次の通り
である。一つのＮＡＮＤセルの８ビットのうち選択され
たセルのしきい値が３．５Ｖ以上の書込み過剰状態にな
っていれば、ビット線電流が流れないから、“１”デー
タに読まれる。したがって、ＮＡＮＤセルの８ビットの
データ読出しを順次行い、“０”データが“１”データ
に変っているものがなければ、書込み過剰はないと判断
する。この判断結果に基づいて、ベリファイ終了検知回
路３６は終了信号“１”を出力して、データ書込み動作
を終了する。
【００５７】以上のようにして一つのＮＡＮＤセルにつ
いて第１，第２の書込みベリファイ動作を含む書込み動
作が終了すると、次のＮＡＮＤセルについて同様にデー
タ書込みと第１，第２の書込みベリファイ動作が繰り返
される。なおデータ書込みとベリファイ動作のタイミン
グは、選択されたメモリセルアレイ・ブロック内のすべ
てのＮＡＮＤセルについてデータ書込みと第１の書込み
ベリファイ動作が終了した後に、まとめて第２の書込み
ベリファイが行われるようにしてもよい。以上の各動作
モードでの各部の電位関係をまとめて表２に示す。
【００５８】
【表２】
【００５９】表２では、書込みおよび書込みベリファイ
時、制御ゲートＣＧ2 が選ばれた場合について示してい
る。またまとめて第２の書込みベリファイを行う場合
を、表２では第２の書込みベリファイ（２）として示し
ている。
【００６０】これまで説明した消去ベリファイ，第１，
第２の書込みベリファイが成功しなかった場合、すなわ
ち消去ベリファイを所定回数繰り返しても消去できなか
った場合、第１の書込みベリファイを所定回数繰り返し
ても書込み不足状態が解消できなかった場合、および第
２の書込みベリファイにより書込み過剰状態があった場
合には、その選択されたメモリセルアレイ・ブロックは
その後使用しないように、ブロック管理回路３５によっ
てプロテクトをかけるようにする。データ読出し動作
は、従来と同様である。次に本発明での書込みベリファ
イのシーケンスの例を４つ、図１２以下を用いて説明す
る。
【００６１】図１２および図１３は第１の例である。図
に示すように、選択されたワード線に繋がる全てのメモ
リセル（これを１ページという）にデータを書き込んだ
後、その選択されたワード線に第１の書込みベリファイ
電位ＶVER(1)を印加し、そのＮＡＮＤセル内の非選択ワ
ード線にＶcc（例えば５Ｖ）を印加して読出すことによ
り、書込み不足状態をチェックする。その後同様に、そ
の選択ワード線に第２の書込みベリファイ電位ＶVER(2)
を印加し、そのＮＡＮＤセル内の非選択ワード線にＶcc
を印加して読出すことにより、書込み過剰状態をチェッ
クする。
【００６２】次にもし書込み不足状態のセルがあり、書
込み過剰状態のセルがなければ、再びその選択ページに
データを書込み、上記と同様に書込み不足状態および書
込み過剰状態をチェックする。書込み不足状態のセルも
書込み過剰状態のセルもなければ、次のページへの次の
データ書込みを行う。書込み過剰状態のセルがあれば、
そのＮＡＮＤセルもしくはＮＡＮＤセルブロックの今後
の使用を禁止するプロテクトをかける。そして次のＮＡ
ＮＤセルもしくはＮＡＮＤセルブロックを選択して、そ
の中のＮＡＮＤセルに対して、書込み途中のデータを初
めから書込み直すことになる。ただし、図１２では書込
み不足状態をチェックしてから書込み過剰状態をチェッ
クしたが、これは逆でもよい。
【００６３】図１４および図１５は第２の例である。選
択ページにデータを書き込んだ後、その選択ワード線に
第１の書込みベリファイ電位ＶVER(1)を印加し、そのＮ
ＡＮＤセル内の非選択ワード線にＶccを印加して読出す
ことにより、書込み不足状態をチェックする。書込み不
足状態のセルがあれば、再度その選択ページに書込みを
行う。書込み不足状態のセルがなくなれば次のページを
書込み、同様の書込み不足状態をチェックする。
【００６４】そして少なくとも１つ以上のＮＡＮＤセル
へのデータ書込みが終った状態で、そのＮＡＮＤセルの
全てのワード線に第２の書込みベリファイ電位ＶVER(2)
を印加して読出しを行い、セル電流が流れか否かにより
書込み過剰状態をチェックする。書込み過剰のセルがあ
れば、そのＮＡＮＤセルもしくはＮＡＮＤセルブロック
の今後の使用を禁止するプロテクトをかける。そして次
のＮＡＮＤセルもしくはＮＡＮＤセルブロックを選択し
て、その中のＮＡＮＤセルに対して、書込み途中のデー
タを初めから書込み直す。
【００６５】図１６および図１７は第３の例である。あ
る選択ページにデータを書き込んだ後、その選択ワード
線に第１の書込みベリファイ電位ＶVER(1)を印加し、そ
のＮＡＮＤセル内の非選択ワード線にＶccを印加して読
出すことにより、書込み不足状態をチェックする。書込
み不足状態のセルがあれば、再度その選択ページに書込
みを行う。
【００６６】書込み不足状態のセルがなくなれば、次に
選択ワード線に第２の書込みベリファイ電位ＶVER(2)を
印加し、そのＮＡＮＤセル内の非選択ワード線にＶccを
印加して読出すことにより、書込み過剰状態をチェック
する。書込み過剰状態のセルがなければ、次のページへ
の次のデータ書込みを行い、また書込み過剰状態のセル
があれば、そのＮＡＮＤセルもしくはＮＡＮＤセルブロ
ックの今後の使用を禁止するプロテクトをかける。そし
て次のＮＡＮＤセルもしくはＮＡＮＤセルブロックを選
択して、その中のＮＡＮＤセルに対して、書込み途中の
データを初めから書込み直す。
【００６７】図１８および図１９は第４の例である。選
択セルブロック中のあるＮＡＮＤセルに対してデータを
書き込んだ後、そのＮＡＮＤセルのワード線を順次選択
して第１の書込みベリファイ電位ＶVER(1)を印加し、そ
のＮＡＮＤセル内の非選択ワード線にＶccを印加して読
出すことにより、書込み不足状態をチェックする。さら
にその選択ワード線に第２の書込みベリファイ電位Ｖ
VER(2)を印加し、その他の非選択ワード線にＶccを印加
して読出すことにより書込み過剰状態をチェックする。
【００６８】次に、もし書込み過剰状態のセルがなく、
書込み不足状態のセルがあれば、そのＮＡＮＤセルに対
して順次データを再書込みし、同様に書込み過剰状態と
書込み不足状態をチェックする。書込み不足状態のセル
も書込み過剰状態のセルもなければ、次のＮＡＮＤセル
に次のデータ書込みを行う。書込み過剰状態のセルがあ
れば、そのＮＡＮＤセルもしくはＮＡＮＤセルブロック
の今後の使用を禁止するプロテクトをかける。そして次
のＮＡＮＤセルもしくはＮＡＮＤセルブロックを選択し
て、その中のＮＡＮＤセルに対して、書込み途中のデー
タを初めから書込み直す。
【００６９】図２０および図２１は、第４の例を若干変
形した例である。この例に示すように、ＮＡＮＤセル全
てに対して書込み不足状態をチェックしてから、もう一
度ＮＡＮＤセル全てに対して全ワード線に第２の書込み
ベリファイ電位ＶVER(2)を印加することにより、書込み
過剰状態をチェックするようにしてもよい。また先に書
込み過剰状態をチェックしてから、書込み不足状態をチ
ェックしても良い。またＮＡＮＤセルの中の全てのセル
に対して書込み不足または過剰状態のチェックを行って
からプロテクトをかけなくても、書込み不足または過剰
状態のセルを発見した時に直ぐにプロテクトをかけるこ
とにしてもよい。
【００７０】以上のようにこの実施例によれば、データ
消去のベリファイ動作を実行することより、消去状態の
メモリセルのしきい値電圧をある値より小さく設定する
ことができる。これにより、“０”読出し時の速度が遅
くならないようにすることができ、また“１”書込み後
のしきい値が大きくなり過ぎるのが防止される。
【００７１】またこの実施例ではデータ書込み時、１回
の書込み時間を短くして書込みが不十分なメモリセルに
対しては再度書込みを行うという操作を繰り返す。これ
によって、従来のように１回の書込み動作で確実に
“１”データを書き込む場合の製造プロセス等のばらつ
きに起因する過剰な書込み、すなわち１”データのしき
い値が不必要に高くなることが防止され、“１”データ
が書き込まれた全メモリセルのしきい値のばらつきを小
さいものとすることができる。さらにメモリセルのしき
い値が許容範囲の上限を越えているか否かも判断され
る。そして不良ビットが存在した場合には、ブロック単
位でプロテクトをかけることによって、効率よくチップ
を使用することができる。この結果、非選択のメモリセ
ルが転送ゲートとして働くＮＡＮＤセル型のＥＥＰＲＯ
Ｍの信頼性が高くなる。
【００７２】なお実施例では、第１，第２の書込みベリ
ファイ動作でのしきい値評価基準をそれぞれ１．５Ｖ，
３．５Ｖとしたが、これは許容しきい値分布との関係
で、他の適当な値に設定することが可能である。たとえ
ば、第１の書込みベリファイ電位ＶVER(1)はＶssの上限
値以上に設定し、第２の書込みベリファイ電位ＶVER(2)
はＶccの下限値以下に設定すると望ましい。１回の書込
み時間についても同様であり、例えば最終的なしきい値
分布をより小さいものとするためには、１回の書込み時
間をより短くして、小刻みに書込み／ベリファイ動作を
繰り返すようにすればよい。消去ベリファイ動作時のチ
ェック時間についても同様に必要に応じて適当な値に設
定することができる。
【００７３】以上の実施例は、選択メモリセルの制御ゲ
ートに書込み不足状態を確認する第１の書込みベリファ
イ電位を印加したベリファイ動作と、同じく選択メモリ
セルの制御ゲートに書込み過剰状態を確認する第２の書
込みベリファイ電位を印加したベリファイ動作とを、順
に行った。したがって以上の実施例では、非選択メモリ
セルは単に転送ゲートとしてのみ用いていることにな
る。
【００７４】次に、データ書込み時の書込み不足状態を
確認するベリファイ動作と書込み過剰状態を確認するベ
リファイ動作を同時に行うようにした実施例を説明す
る。このとき、選択メモリセルの制御ゲートには書込み
不足状態を確認するための第１の書込みベリファイ電位
を印加し、同時に非選択メモリセルの制御ゲートには書
込み過剰状態を確認するための第２の書込みベリファイ
電位を印加する。具体的なＥＥＰＲＯＭ構成は、図１〜
図４は先の実施例と同じである。
【００７５】先の実施例の図５に対応する部分の構成
は、図２２となる。すなわち比較回路２３のインバータ
２３１，ＮＡＮＤゲート２３２，インバータ２３３の部
分は、一つのＮＯＲゲート２３０に置き換えられる。
【００７６】先の実施例の図６に対応する部分は、図２
３のようになる。図６では、第１のベリファイ電位供給
回路２８3 が書込みベリファイ制御信号W-VERIFY(1) と
アドレス信号ａi の論理を取り、第２のベリファイ電位
供給回路２８4 が書込みベリファイ制御信号W-VERIFY
(2) とアドレス信号ａi の論理を取ったのに対して、こ
の実施例では、第１のベリファイ電位供給回路２８3 が
書込みベリファイ制御信号W-VERIFYとアドレス信号ａi
の論理を取り、第２のベリファイ電位供給回路２８4 が
同じ書込みベリファイ制御信号W-VERIFYとアドレス信号
／ａi の論理を取る。
【００７７】先の実施例の図７はそのままでよいが、こ
の実施例では、図２４のように構成する。すなわち、消
去信号ERASE および消去ベリファイ制御信号E-VERIFYの
論理により制御ゲートに消去ベリファイ電位ＶVER(E)を
与えるようにし、読出し信号READとアドレス信号ａi の
論理により制御ゲートを接地電位にするように、消去／
読出し制御回路２８5 を構成する。
【００７８】またこのとき、消去ベリファイ電位Ｖ
VER(E)として動作電源に対して逆極性の電位を用いる場
合には、図に示すように、トランジスタＱD8，ＱD9，Ｑ
D10 ，ＱE3，ＱD10'，ＱE3′に貫通電流が流れないよう
に、これらのウェルまたは基板にも消去ベリファイ電位
ＶVER(E)を与える。先の実施例の図８に対応する部分
は、図２５に示すように、制御信号が一つの書込みベリ
ファイ制御信号W-VERIFYになる。
【００７９】同様に先の実施例の図９に対応する部分
は、図２６に示すように、二つの書込みベリファイ制御
信号W-VERIFY(1) ，W-VERIFY(2) の論理積を取る部分が
なくなり、一つの書込みベリファイ制御信号W-VERIFYが
ゲートＧ14に入る。
【００８０】先の実施例の図１０のベリファイ終了検知
回路はこの実施例でも変わらないが、図２７は、このベ
リファイ終了検知回路の出力とデータ入力との論理をと
る部分を示している。
【００８１】この実施例のＥＥＰＲＯＭでのデータ消去
および消去ベリファイの動作は、基本的に先の実施例と
変わらない。図２４の制御回路において、消去／読出し
制御回路２８5 に消去信号ERASE と消去ベリファイ信号
E-VERIFYが入り、スイッチングＭＯＳトランジスタＱE3
がオンになって、アドレスとは無関係に選択されたＮＡ
ＮＤセル内の全てのメモリセルの制御ゲートが０Ｖに設
定される。またその制御ゲートに繋るトランジスタＱD
8，ＱD9，ＱD10 ，ＱE3，ＱD10'，ＱE3′のウェル電位
が、ＶVER(E)（例えば−１Ｖ）に設定される。
【００８２】選択ゲートＳＧ1 ，ＳＧ2 も同時に、図２
６の制御回路に消去ベリファイ信号E-VERIFYが入ること
により選択され、例えば５Ｖに設定される。ビット線に
は例えば、１．５Ｖが与えられ、ソース線は０Ｖとされ
る。
【００８３】このとき、選択ゲートＳＧ1 ，ＳＧ2 が５
Ｖになっている時間は、消去したメモリセルのしきい値
がある程度負になっていたらデータ“０”が読み出せる
時間に設定される。これは図２６の遅延回路ＤＬを持つ
タイマ回路２８6 によって設定される。設定された時間
にデータ“０”が読み出されない場合には、再度データ
消去を行い、条件を満たすまで同様のベリファイ動作を
繰り返す。データ書込みも先の実施例と同じであり、デ
ータ書込み後書込みベリファイ動作が行われる。
【００８４】この実施例においても、データ“１”が書
かれたメモリセルのしきい値が所望の範囲に入っている
か否かが第１，第２の書込みベリファイ電位ＶVER(1)，
ＶVER(2)によってチェックされる。第１の書込みベリフ
ァイ電位ＶVER(1)によって許容しきい値範囲の下限がチ
ェックされ、第２の書込みベリファイ電位ＶVER(2)によ
って許容しきい値範囲の上限がチェックされるが、この
動作がこの実施例では同時に行われる。具体的には、第
１の書込みベリファイ電位ＶVER(1)を選択ワード線に、
第２の書込みベリファイ電位ＶVER(2)を非選択ワード線
に印加するベリファイ動作が、データ書込みが行われた
８ワード線のメモリセルについて行われる。
【００８５】その書込みベリファイ動作のタイミングを
説明すると、まず先の実施例と同様に、センス信号SENS
E が“Ｈ”レベルになり、センスアンプ回路２２がイネ
ーブルとなる。この時、列アドレス発生回路３２により
列アドレスａi が入力され、データ出力線にデータが出
力されて、データラッチ回路２６のデータがラッチ出力
線に出力される。この書込みベリファイ動作のサイクル
では、図２３の制御回路に書込みベリファイ信号W-VERI
FYが入る。これとアドレスａi との論理によって、選択
された制御ゲート線には、第１の書込みベリファイ制御
回路２８3 によって、第１の書込みベリファイ電位Ｖ
VER(1)＝１．５Ｖが供給される。同時に非選択制御ゲー
トには、第２の書込みベリファイ制御回路２８4 によっ
てアドレス／ａi との論理によって、第２の書込みベリ
ファイ電位ＶVER(2)＝３．５Ｖが供給される。
【００８６】この時図２６の制御回路により同時に選択
される選択ゲート線ＳＧ1 ，ＳＧ2は共にＶccに設定さ
れ、ビット線ＢＬには１．５Ｖが与えられ、ソース線は
０Ｖとされる。
【００８７】これにより、選択されたメモリセルが
“１”書込みがなされたものであって、そのしきい値が
１．５Ｖを越えていれば選択されたメモリセルは非導通
となり、データ“１”が読み出される。“１”書込みが
なされたがしきい値が１．５Ｖに達していない場合に
は、選択されたメモリセルは導通するから、データ
“０”として読み出される。ただし、選択されたメモリ
セルが“０”書込みがなされたものであって、たとえそ
のしきい値が１．５Ｖを越えなかったとしても、その選
択メモリセルを含むＮＡＮＤセル内の非選択メモリセル
に、以前に“１”書込みがなされたものでしきい値が
３．５Ｖを越えているものがあると、選択されたＮＡＮ
Ｄセルは非導通となり、データ“１”が読み出されてし
まう。
【００８８】そして、書込みデータとベリファイ動作に
より読み出されたデータとはデータ比較回路２３によっ
て比較されて、ラッチ信号LATCHVが“Ｌ”レベルから
“Ｈ”レベルになることにより、比較結果がラッチされ
る。
【００８９】すなわちラッチされたデータが“１”の
時、読み出されたデータが“１”であれば、図２２に示
す比較回路２３内の排他的ＮＯＲゲート２３０で“０”
となって、ラッチ回路２３４にラッチされる。ラッチさ
れたデータが“１”であって、読み出されたデータが
“０”であれば、ラッチ回路２３４には“１”がラッチ
され、またラッチされたデータが“０”のとき、読み出
されたデータが“０”または“１”であれば、ラッチ回
路２３４はそれぞれ“０”，“１”をラッチする。以上
のデータ比較回路２３でのラッチデータの様子を表３に
まとめて示す。
【００９０】
【表３】
【００９１】データ比較回路２３の出力に“１”が現れ
た場合には、ベリファイ終了検知回路３６はベリファイ
終了信号を出さないようにする。即ち図２７において、
書込みベリファイ信号W-VERIFYによりフリップフロップ
が初期化された後、データ比較回路２３の出力に“１”
が現れると、フリップフロップの出力は“０”にセット
される。データ比較が終了するまではデータ比較信号が
“０”、したがってベリファイ終了信号は“０”出力で
あり、ベリファイが終了していない事を示す。全ビット
線のデータ比較が終了すると、データ比較終了信号が
“１”になるが、ベリファイが終了しないと信号ＤOUT
Ｖが“Ｈ”レベルになる事によって、データ比較回路２
３のデータが再度データバッファ２４を介し、データ入
力線を介して新しいデータとしてデータラッチ回路２６
にラッチされる。
【００９２】上の表から明らかなように、データ書込み
が不十分であったアドレスについてのみ“１”データが
再度ラッチされ、これよって再度“１”データ書込み動
作が繰り返される。そして再度ベリファイ動作を行い、
“１”書込み不十分のメモリセルがなくなると、データ
比較回路２３に１個も“１”が現れなくなり、フリップ
フロップは“０”にセットされたままになって、データ
比較終了信号が“１”になったときに、書込みベリファ
イ動作か終了する。一方、データラッチ回路のデータが
“０”のときに、データ比較回路出力が“１”である場
合には、セルアレイブロック管理回路によってそのＮＡ
ＮＤセルにプロテクトがかけられる。
【００９３】以上のようにして書込みベリファイ動作を
含む一つの書込みが終了すると、次のＮＡＮＤセルにつ
いて同様にデータ書込みと書込みベリファイ動作が繰り
返される。以上の実施例の各動作モードでの各部の電位
関係をまとめて表４に示す。
【００９４】
【表４】 表４では、書込みおよび書込みベリファイ時、制御ゲー
トＣＧ2 が選ばれた場合を示している。
【００９５】次に、この実施例のＥＥＰＲＯＭにおける
別のベリファイ書込みのシーケンスの例を、図１２，図
１３に対応させて図２８，図２９に示す。選択されたワ
ード線に繋がる全てのメモリセルにデータを書き込んだ
後、その選択されたワード線に第１の書込みベリファイ
電位ＶVER(1)を印加し、そのＮＡＮＤセル内の非選択ワ
ード線に第２の書込みベリファイ電位ＶVER(2)を印加し
て読出しを行うことにより、書込み不足状態と書込み過
剰状態を同時にチェックする。
【００９６】もし書込み不足状態のセルがあり、書込み
過剰状態のセルがなければ、再びその選択ページにデー
タを書込み、上記と同様に書込み不足状態および書込み
過剰状態をチェックする。書込み不足状態のセルも書込
み過剰状態のセルもなければ、次のページへの次のデー
タ書込みを行う。書込み過剰状態のセルがあれば、その
ＮＡＮＤセルもしくはＮＡＮＤセルブロックの今後の使
用を禁止するプロテクトをかける。そして次のＮＡＮＤ
セルもしくはＮＡＮＤセルブロックを選択して、その中
のＮＡＮＤセルに対して、書込み途中のデータを初めか
ら書込み直すことになる。図３０，図３１は、先に実施
例の図１８，図１９に対応するシーケンスの例である。
【００９７】選択セルブロック中のあるＮＡＮＤセルに
対してデータを書き込んだ後、そのＮＡＮＤセルのワー
ド線を順次選択して第１の書込みベリファイ電位Ｖ
VER(1)を印加し、そのＮＡＮＤセル内の非選択ワード線
に第２の書込みベリファイ電位ＶVER(2)を印加して読出
すことにより、書込み不足状態と書込み過剰状態を同時
にをチェックする。
【００９８】次に、もし書込み過剰状態のセルがなく、
書込み不足状態のセルがあれば、そのＮＡＮＤセルに対
して順次データを再書込みし、同様に書込み過剰状態と
書込み不足状態をチェックする。書込み不足状態のセル
も書込み過剰状態のセルもなければ、次のＮＡＮＤセル
に次のデータ書込みを行う。書込み過剰状態のセルがあ
れば、そのＮＡＮＤセルもしくはＮＡＮＤセルブロック
の今後の使用を禁止するプロテクトをかける。そして次
のＮＡＮＤセルもしくはＮＡＮＤセルブロックを選択し
て、その中のＮＡＮＤセルに対して、書込み途中のデー
タを初めから書込み直す。
【００９９】以上のようにしてこの実施例によっても、
先の実施例と同様にＮＡＮＤセル型ＥＥＰＲＯＭの信頼
性向上が図られる。また電源変動に対してもデータ読出
しの信頼性が高いものとなる。この実施例での第１，第
２の書込みベリファイ電位ＶVER(1),ＶVER(2)について
も、先の実施例と同様に、 Ｖss＜ＶVER(1)＜ＶVER(2)＜Ｖcc の範囲で他の適当な値に設定することが可能である。た
とえばＶVER(2)はＶccの下限値以下にし、ＶVER(1)はＶ
ssの上限値以上にすると望ましい。
【０１００】なお、以上の実施例ではＮＡＮＤセル型の
ＥＥＰＲＯＭについて説明したが、本発明はＮＯＲセル
型のＥＥＰＲＯＭに適用することもできる。前述したＮ
ＡＮＤセル型ＥＥＰＲＯＭにおいては、図３２（ａ）に
示すように、データ消去時のしきい値分布は０Ｖより低
い所定値以下であればよいが、書込み時のしきい値分布
はＶssの上限値以上でＶccの下限値以下の範囲になるこ
とが必要である。従って、特に書込み時のしきい値分布
が重要であり、書込み時に第１のベリファイ電位（０．
５Ｖ）と第２のベリファイ電位（４．５Ｖ）を用いて、
チェックを行う。先に説明した実施例でもこのチェック
を行っている。
【０１０１】一方、ＮＯＲセル型のＥＥＰＲＯＭにおい
ては、図３２（ｂ）に示すように、書込み時のしきい値
分布はＶccの上限値以上であればよいが、データ消去時
のしきい値分布はＶssの上限値以上でＶccの下限値以下
の範囲になることが必要である。従って、特にデータ消
去時のしきい値分布が重要であり、データ消去時に第１
のベリファイ電位（４．５Ｖ）と第２のベリファイ電位
（０．５Ｖ）を用いて、チェックを行う。第２のベリフ
ァイ電位を用いて、消去過剰状態をチェックする時に
は、選択したセルブロック内の全ワード線に０Ｖを印加
して、過剰でなければビット線には電流が流れず、過剰
であればビット線に電流が流れることを持って判断す
る。また、書込み時にもベリファイ書込みを用いるなら
ば、第３のベリファイ電位（５．５Ｖ）を用いて、チェ
ックを行う。
【０１０２】図３３には、ＮＯＲセルがマトリクス配置
されたメモリセルアレイの等価回路を示している。ＮＡ
ＮＤセルとは異なり、１つのメモリセルで１個のＮＯＲ
セルが構成されている。
【０１０３】ＮＯＲセル型のＥＥＰＲＯＭにおけるデー
タ消去ベリファイのシーケンスの例を、図３４〜図３６
に示す。図３４は第１の例である。図に示すように、Ｍ
番目のセルブロックを一括消去したのち、第１のベリフ
ァイ電位を印加して読出すことにより、消去状態をチェ
ックする。消去不足状態のセルがなければ、次のページ
のデータ消去状態をチェックする。消去不足状態のセル
があれば、そのブロックに対して再度データ消去を行
う。
【０１０４】次に、セルブロック内の全てのセルに対し
て、第２のベリファイ電位を印加して読出すことによ
り、消去過剰状態を一括してチェックする。消去過剰の
セルがなければ次のブロックのチェックに移る。消去過
剰のセルがあれば、このブロックの今後の使用を禁止す
るプロテクトをかける。そして、次のブロックのチェッ
クに移る。
【０１０５】図３５および図３６は第２の例である。図
に示すように、Ｍ番目のセルブロックを一括消去したの
ち、第１のベリファイ電位を印加して読出すことによ
り、消去状態をチェックする。ここで、消去不足状態の
セルがなければ、次の頁のデータ消去状態をチェックす
る。消去不足状態のセルがあれば、そのブロックに対し
て再度データ消去を行う。そして、このブロックの全て
を消去したら、次のブロックに移り、上記と同様にして
全てのブロックの消去及び消去不足状態のチェックを行
う。
【０１０６】次に、Ｍ番目のブロック内の全てのセルに
対して、第２のベリファイ電位を印加して読出すことに
より、消去過剰状態をチェックする。消去過剰のセルが
なければ次のブロックのチェックに移る。消去過剰のセ
ルがあれば、このブロックの今後の使用を禁止するプロ
テクトをかける。そして、次のブロックのチェックに移
る。
【０１０７】このようにして、ＮＯＲセル型のＥＥＰＲ
ＯＭの場合でも、ＮＡＮＤセル型ＥＥＰＲＯＭと同様
に、書込みか消去かの違いはあるものの、２つのベリフ
ァイ電位で消去状態および消去過剰状態をチェックする
ことにより、データ消去状態のメモリセルのしきい値を
許容範囲内に収めることが可能となる。
【０１０８】以上実施例では、トンネル注入を利用した
ＮＡＮＤセル型ＥＥＰＲＯＭおよびホットエレクトロン
注入を利用したＮＯＲセル型ＥＥＰＲＯＭについて説明
したが、セルのしきい値をある上限と加減の範囲に収め
なければならない構成および動作原理のＥＥＰＲＯＭで
あれば本発明は有効である。
【０１０９】また本発明のベリファイ動作を行う制御回
路は、ＥＥＰＲＯＭチップ内に場合に限らず、チップ外
部にある場合も有効である。すなわち、図１において、
メモリセルアレイ２１、センスアンプ２２、制御ゲート
制御回路２８、ビット線制御回路３１、内部アドレス発
生回路３２は少なくとも１チップ内にあるものとし、そ
れ以外の部分はチップ外にあってもよい。
【０１１０】
【発明の効果】以上述べたように本発明によれば、許容
しきい値範囲の下限および上限をチェックする書込みベ
リファイ制御を行うことにより、メモリセルのしきい値
を最適状態に設定して信頼性向上を図ったＮＡＮＤセル
型のＥＥＰＲＯＭを提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例のＮＡＮＤセル型ＥＥＰＲＯ
Ｍの構成を示す図。
【図２】メモリセルアレイの一つのＮＡＮＤセルの平面
図と等価回路図。
【図３】図２(a) のＡ―Ａ′およびＢ−Ｂ′断面図。
【図４】メモリセルアレイの等価回路図、
【図５】図１の要部の具体的構成を示す図。
【図６】図１の制御ゲート制御回路の書込みベリファイ
制御部の構成を示す図。
【図７】図１の制御ゲート制御回路の消去ベリファイ制
御部の構成を示す図。
【図８】書込みベリファイ電位発生回路を示す図。
【図９】選択ゲート制御回路部の構成を示す図。
【図１０】ベリファイ終了検知回路の構成例を示す図。
【図１１】書込みベリファイ動作を説明するためのタイ
ミング図。
【図１２】本実施例での書込みベリファイシーケンスの
第１の例を示す図。
【図１３】同シーケンスの後半を示す図。
【図１４】書込みベリファイシーケンスの第２の例を示
す図。
【図１５】同シーケンスの後半を示す図。
【図１６】書込みベリファイシーケンスの第３の例を示
す図。
【図１７】同シーケンスの後半を示す図。
【図１８】書込みベリファイシーケンスの第４の例を示
す図。
【図１９】同シーケンスの後半を示す図。
【図２０】第４の例を変形した書込みベリファイシーケ
ンスを示す図。
【図２１】同シーケンスの後半を示す図。
【図２２】第２の実施例の図５に対応する部分の構成を
示す図。
【図２３】同実施例の図６に対応する部分の構成を示す
図。
【図２４】同実施例の図７に対応する部分の構成を示す
図。
【図２５】同実施例の図８に対応する部分の構成を示す
図。
【図２６】同実施例の図９に対応する部分の構成を示す
図。
【図２７】同実施例の図１０に対応する部分の構成を示
す図。
【図２８】同実施例での図１２に対応する書込みベリフ
ァイシーケンスの例を示す図。
【図２９】同シーケンスの後半を示す図。
【図３０】同じく図１８に対応する書込みベリファイシ
ーケンスの例を示す図。
【図３１】同シーケンス後半を示す図。
【図３２】書込み時および消去時のしきい値分布を示す
図。
【図３３】ＮＯＲ型のメモリセルの等価回路図。
【図３４】ＮＯＲ型における消去ベリファイシーケンス
の第１の例を示す図。
【図３５】ＮＯＲ型における消去ベリファイシーケンス
の第２の例を示す図。
【図３６】同シーケンスの後半を示す図。
【符号の説明】
２１…メモリセルアレイ、 ２２…センスアンプ回路、 ２３…データ比較回路、 ２４…データ入出力バッファ、 ２５…データ入力バッファ、 ２６…データラッチ回路、 ２７…Ｉ／Ｏバッファ、 ２８…制御ゲート制御回路、 ２９…高電位発生回路、 ３０…中間電位発生回路、 ３１…ビット線制御回路、 ３２…内部アドレス発生回路、 ３３…ベリファイ電位発生回路、 ３４…ベリファイタイミング制御回路、 ３５…メモリセルアレイ・ブロック管理回路、 ３６…ベリファイ終了検知回路、 ２８1 …高電位供給回路、 ２８2 …中間電位供給回路、 ２８3 …第１の書込みベリファイ制御回路、 ２８4 …第２の書込みベリファイ制御回路、 ２８5 …読出し／消去制御回路。
フロントページの続き (72)発明者 田中 義幸 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 桐澤 亮平 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 有留 誠一 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 田中 智晴 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 百冨 正樹 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 平２−232900（ＪＰ，Ａ) 特開 昭63−268200（ＪＰ，Ａ) 特開 平２−15497（ＪＰ，Ａ) 特開 平２−137196（ＪＰ，Ａ) 特開 平２−289997（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34 G11C 29/00

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板上に電荷蓄積層と制御ゲートが
    積層形成され、電荷蓄積層と基板の間の電荷の授受によ
    り電気的書替えを可能としたメモリセルが複数個ずつ直
    列接続されてＮＡＮＤセルを構成してマトリクス配列さ
    れたメモリセルアレイを有する不揮発性半導体記憶装置
    において、 データ書込みがなされたＮＡＮＤセル内の選択メモリセ
    ルもしくは選択ワード線に繋がる１ページの全てのメモ
    リセルまたは少なくとも１つ以上の選択ＮＡＮＤセルの
    制御ゲートに対し、第１の書込みベリファイ電位を印加
    してデータを読出し、書込み不足状態になっていないか
    を判定する第１のベリファイ動作と、第１の書込みベリ
    ファイ電位とは異なる第２の書込みベリファイ電位を印
    加してデータを読出し、書込み過剰状態になっていない
    かを判定する第２のベリファイ動作とを行って、データ
    書込み状態を確認する書込みベリファイ制御回路を有す
    る、ことを特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】半導体基板上に電荷蓄積層と制御ゲートが
    積層形成され、電荷蓄積層と基板の間の電荷の授受によ
    り電気的書替えを可能としたメモリセルが複数個ずつ直
    列接続されてＮＡＮＤセルを構成してマトリクス配列さ
    れたメモリセルアレイを有する不揮発性半導体記憶装置
    において、 選択されたメモリセルまたはＮＡＮＤセルもしくはＮＡ
    ＮＤセルブロック内のすべてのメモリセルの制御ゲート
    に所定の消去ベリファイ電位を印加したデータ読出し動
    作によりデータ消去状態を確認する消去ベリファイ制御
    回路と、 データ書込みがなされたＮＡＮＤセル内の選択メモリセ
    ルもしくは選択ワード線に繋がる１ページの全てのメモ
    リセルまたは少なくとも１つ以上の選択ＮＡＮＤセルの
    制御ゲートに対し、第１の書込みベリファイ電位を印加
    してデータを読出し、書込み不足状態になっていないか
    を判定する第１のベリファイ動作と、第１の書込みベリ
    ファイ電位とは異なる第２の書込みベリファイ電位を印
    加してデータを読出し、書込み過剰状態になっていない
    かを判定する第２のベリファイ動作とを行って、データ
    書込み状態を確認する書込みベリファイ制御回路と、 を有することを特徴とする不揮発性半導体記憶装置。
  3. 【請求項３】半導体基板上に電荷蓄積層と制御ゲートが
    積層形成され、電荷蓄積層と基板の間の電荷の授受によ
    り電気的書替えを可能としたメモリセルが複数個ずつ直
    列接続されてＮＡＮＤセルを構成してマトリクス配列さ
    れたメモリセルアレイを有する不揮発性半導体記憶装置
    において、 データ書込みがなされたＮＡＮＤセル内の選択メモリセ
    ルもしくは選択ワード線に繋がる１ページの全てのメモ
    リセルまたは少なくとも１つ以上の選択ＮＡＮＤセルの
    制御ゲートに対し、第１の書込みベリファイ電位を印加
    してデータを読出し、書込み不足状態になっていないか
    を判定する第１のベリファイ動作と、ＮＡＮＤセル内の
    非選択メモリセルもしくは非選択ワード線に繋がる１ペ
    ージの全てのメモリセルまたは少なくとも１つ以上の非
    選択ＮＡＮＤセルの制御ゲートに対し、第２の書込みベ
    リファイ電位を印加してデータを読出し、書込み過剰状
    態になっていないかを判定する第２のベリファイ動作と
    を行って、データ書込み状態を確認する書込みベリファ
    イ制御回路を有する、ことを特徴とする不揮発性半導体
    記憶装置。
  4. 【請求項４】半導体基板上に電荷蓄積層と制御ゲートが
    積層形成され、電荷蓄積層と基板の間の電荷の授受によ
    り電気的書替えを可能としたメモリセルが複数個ずつ直
    列接続されてＮＡＮＤセルを構成してマトリクス配列さ
    れたメモリセルアレイを有する不揮発性半導体記憶装置
    において、 選択されたメモリセルまたはＮＡＮＤセルもしくはＮＡ
    ＮＤセルブロック内のすべてのメモリセルの制御ゲート
    に所定の消去ベリファイ電位を印加してたデータ読出し
    動作によりデータ消去状態を確認する消去ベリファイ制
    御回路と、 データ書込みがなされたＮＡＮＤセル内の選択メモリセ
    ルもしくは選択ワード線に繋がる１ページの全てのメモ
    リセルまたは少なくとも１つ以上の選択ＮＡＮＤセルの
    制御ゲートに対し、第１の書込みベリファイ電位を印加
    してデータを読出し、書込み不足状態になっていないか
    を判定する第１のベリファイ動作と、ＮＡＮＤセル内の
    非選択メモリセルもしくは非選択ワード線に繋がる１ペ
    ージの全てのメモリセルまたは少なくとも１つ以上の非
    選択ＮＡＮＤセルの制御ゲートに対し、第２の書込みベ
    リファイ電位を印加してデータを読出し、書込み過剰状
    態になっていないかを判定する第２のベリファイ動作と
    を行って、データ書込み状態を確認する書込みベリファ
    イ制御回路と、を有することを特徴とする不揮発性半導
    体記憶装置。
  5. 【請求項５】前記書込みベリファイ制御回路は、第１の
    ベリファイ動作で書込み不足と判定されたセルについて
    は再度のデータ書込みを行い、所定回数のデータ書込み
    でも第１のベリファイ動作で書込み不足と判定されたセ
    ル，若しくは第２のベリファイ動作で書込み過剰と判定
    されたセル、又はそのセルを含んだＮＡＮＤセル列，若
    しくはそのセルを含んだブロックについては、不良とし
    て使用しないようにする機能を有することを特徴とする
    請求項１または２に記載の不揮発性半導体記憶装置。
  6. 【請求項６】前記書込みベリファイ制御回路は、所定の
    動作時間を設定してデータ読出しを行うためのタイマ
    と、第１，第２の書込みベリファイ電位を順次出力する
    ためのデコーダ回路を内蔵することを特徴とする請求項
    １〜４いずれかに記載の不揮発性半導体記憶装置。
  7. 【請求項７】前記消去ベリファイ制御回路および書込み
    ベリファイ制御回路は、所定の動作時間を設定して読出
    しを行うためのタイマを内蔵することを特徴とする請求
    項２または４記載の不揮発性半導体記憶装置。
  8. 【請求項８】前記書込みベリファイ制御回路は、選択さ
    れたメモリセルアレイ・ブロック内の選択されたメモリ
    セルまたは選択されたワード線方向の全てのＮＡＮＤセ
    ルへのデータ書込みが行われる毎に、前記第１の書込み
    ベリファイ電位によるデータ書込み不足状態と、前記第
    ２の書込みベリファイ電位によるデータ書込み過剰状態
    とを確認する機能を有し、書込み不足状態のメモリセル
    があれば再度そのＮＡＮＤセルに対してデータ書込みが
    行われ、書込み不足状態も書込み過剰状態もなければ、
    選択されたメモリセルアレイ・ブロック内の次のメモリ
    セルまたは選択されたワード線方向の全てのＮＡＮＤセ
    ルに対して同様にデータ書込みと書込みベリファイ動作
    を行うことを特徴とする請求項１〜４のいずれかに記載
    の不揮発性半導体記憶装置。
  9. 【請求項９】半導体基板上に電荷蓄積層と制御ゲートが
    積層形成され、電荷蓄積層と基板の間の電荷の授受によ
    り電気的書替えを可能としたメモリセルが複数個ずつ直
    列接続されてＮＡＮＤセルを構成してマトリクス配列さ
    れたメモリセルアレイと、 前記メモリセルアレイのデータ書込みおよび消去を行う
    ブロックを選択する手段と、 前記メモリセルアレイのビット線に書込みデータを与え
    るデータ入力バッファおよびデータラッチ回路と、 前記メモリセルアレイのビット線データを読出すセンス
    アンプ回路およびデータ出力バッファと、 前記メモリセルアレイのデータ消去が行われた後に、デ
    ータ消去状態を確認するためにデータ消去ベリファイ電
    位を選択されたＮＡＮＤセル内の全ての制御ゲートもし
    くは選択メモリセルの制御ゲートに印加してデータ読出
    しを行うデータ消去ベリファイ制御回路と、 データ書込みがなされたＮＡＮＤセル内の選択メモリセ
    ルの制御ゲートに対し、第１の書込みベリファイ電位を
    印加してデータを読出し、書込み不足状態になっていな
    いかを判定する第１のベリファイ動作と、第１の書込み
    ベリファイ電位とは異なる第２の書込みベリファイ電位
    を印加してデータを読出し、書込み過剰状態になってい
    ないかを判定する第２のベリファイ動作とを行って、デ
    ータ書込み状態を確認する書込みベリファイ制御回路
    と、 前記データラッチ回路とセンスアンプ回路の出力を比較
    してその結果を一時ラッチする機能を持つデータ比較回
    路と、 前記第１の書込みベリファイ電位を与えたときの前記デ
    ータ比較回路の出力により書込み状態を確認して、書込
    み不足状態のメモリセルに対してデータ再書込みを行う
    手段と、 前記消去ベリファイ電位，第１の書込みベリファイ電位
    および第２の書込みベリファイ電位を与えたときの前記
    データ比較回路の出力によりベリファイ動作の終了を検
    知するベリファイ終了検知手段と、 前記ベリファイ終了検知手段の出力により、次のデータ
    書込み或いは再書込みを行うメモリセルアレイ・ブロッ
    クの指定、または今後の不使用のプロテクトをかけるた
    めのメモリセルアレイ・ブロックの指定を行うメモリセ
    ルアレイ・ブロック管理手段と、 を備えたことを特徴とする不揮発性半導体記憶装置。
  10. 【請求項１０】半導体基板上に電荷蓄積層と制御ゲート
    が積層形成され、電荷蓄積層と基板の間の電荷の授受に
    より電気的書替えを可能としたメモリセルが複数個ずつ
    直列接続されてＮＡＮＤセルを構成してマトリクス配列
    されたメモリセルアレイと、 前記メモリセルアレイのデータ書込みおよび消去を行う
    ブロックを選択する手段と、 前記メモリセルアレイのビット線に書込みデータを与え
    るデータ入力バッファおよびデータラッチ回路と、 前記メモリセルアレイのビット線データを読出すセンス
    アンプ回路およびデータ出力バッファと、 前記メモリセルアレイのデータ消去が行われた後に、デ
    ータ消去状態を確認するためにデータ消去ベリファイ電
    位を選択されたＮＡＮＤセル内の全ての制御ゲートもし
    くは選択メモリセルの制御ゲートに印加してデータ読出
    しを行うデータ消去ベリファイ制御回路と、 データ書込みがなされたＮＡＮＤセル内の選択メモリセ
    ルの制御ゲートに対し、第１の書込みベリファイ電位を
    印加してデータを読出し、書込み不足状態になっていな
    いかを判定する第１のベリファイ動作と、ＮＡＮＤセル
    内の非選択メモリセルの制御ゲートに対し、第２の書込
    みベリファイ電位を印加してデータを読出し、書込み過
    剰状態になっていないかを判定する第２のベリファイ動
    作とを行って、データ書込み状態を確認する書込みベリ
    ファイ制御回路と、 前記データラッチ回路とセンスアンプ回路の出力を比較
    してその結果を一時ラッチする機能を持つデータ比較回
    路と、 前記第１および第２の書込みベリファイ電位を与えたと
    きの前記データ比較回路の出力により書込み状態を確認
    して、書込み不足状態のメモリセルに対してデータ再書
    込みを行う手段と、 前記消去ベリファイ電位，第１および第２の書込みベリ
    ファイ電位を与えたときの前記データ比較回路の出力に
    よりベリファイ動作の終了を検知するベリファイ終了検
    知手段と、 前記ベリファイ終了検知手段の出力により、次のデータ
    書込み或いは再書込みを行うメモリセルアレイ・ブロッ
    クの指定、または今後の不使用のプロテクトをかけるた
    めのメモリセルアレイ・ブロックの指定を行うメモリセ
    ルアレイ・ブロック管理手段と、 を備えたことを特徴とする不揮発性半導体記憶装置。
  11. 【請求項１１】半導体基板上に電荷蓄積層と制御ゲート
    が積層形成され、電荷蓄積層への電荷の授受により電気
    的書替えを可能としたメモリセルがマトリクス配列され
    たメモリセルアレイを有する不揮発性半導体記憶装置に
    おいて、 データ消去がなされたセルブロック内の選択メモリセル
    もしくは選択ワード線に繋がる少なくとも１ページの全
    てのメモリセルまたは選択ブロック内の全てのメモリセ
    ルの制御ゲートに対し、第１の消去ベリファイ電位を印
    加してデータを読出し、消去不足となっていないかを判
    定する第１の消去ベリファイ動作と、第１の消去ベリフ
    ァイ電位とは異なる第２の消去ベリファイ電位を印加し
    てデータを読出し、消去過剰状態になっていないかを判
    定する第２の消去ベリファイ動作とを行って、データ消
    去状態を確認する消去ベリファイ制御回路を有する、こ
    とを特徴とする不揮発性半導体記憶装置。
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