JP3062730B2 - 不揮発性半導体記憶装置および書込み方法 - Google Patents
不揮発性半導体記憶装置および書込み方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 46
- 238000000034 method Methods 0.000 title claims description 34
- 238000006243 chemical reaction Methods 0.000 claims description 43
- 230000004044 response Effects 0.000 claims 2
- 230000007704 transition Effects 0.000 claims 2
- 230000003247 decreasing effect Effects 0.000 claims 1
- 238000003860 storage Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 9
- 238000012546 transfer Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 2
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 101150110971 CIN7 gene Proteins 0.000 description 1
- 101150110298 INV1 gene Proteins 0.000 description 1
- 101100108191 Vibrio parahaemolyticus serotype O3:K6 (strain RIMD 2210633) add gene Proteins 0.000 description 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 1
- 101150060298 add2 gene Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
さらには不揮発性半導体記憶装置における多値情報の記
憶方式に適用して特に有効な技術に関し、例えば複数の
記憶情報を電気的に一括消去可能な不揮発性記憶装置
（以下、単にフラッシュメモリという）に利用して有効
な技術に関するものである。
さらには不揮発性半導体記憶装置における多値情報の記
憶方式に適用して特に有効な技術に関し、例えば複数の
記憶情報を電気的に一括消去可能な不揮発性記憶装置
（以下、単にフラッシュメモリという）に利用して有効
な技術に関するものである。
【０００２】
【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有する不揮発性記憶素
子をメモリセルに使用しており、１個のトランジスタで
メモリセルを構成することができる。かかるフラッシュ
メモリにおいては、書き込み動作では、図１０に示すよ
うに不揮発性記憶素子のドレイン領域を例えば５Ｖ（ボ
ルト）程度にし、コントローゲートＣＧが接続されたワ
ード線を−１１Ｖ程度にすることにより、トンネル電流
によりフローティングゲートＦＧから電荷を引き抜い
て、しきい値電圧が低い状態（論理“０”）にする。消
去動作では、図１１に示すように、ウェル領域，ドレイ
ン領域，ソース領域を−４Ｖ程度にし、コントローゲー
トＣＧを１２Ｖのような高電圧にしてトンネル電流を発
生させてフローティングゲートＦＧに負電荷を注入して
しきい値を高い状態（論理“１”）にする。これにより
１つのメモリセルに１ビットのデータを記憶させるよう
にしている。
トおよびフローティングゲートを有する不揮発性記憶素
子をメモリセルに使用しており、１個のトランジスタで
メモリセルを構成することができる。かかるフラッシュ
メモリにおいては、書き込み動作では、図１０に示すよ
うに不揮発性記憶素子のドレイン領域を例えば５Ｖ（ボ
ルト）程度にし、コントローゲートＣＧが接続されたワ
ード線を−１１Ｖ程度にすることにより、トンネル電流
によりフローティングゲートＦＧから電荷を引き抜い
て、しきい値電圧が低い状態（論理“０”）にする。消
去動作では、図１１に示すように、ウェル領域，ドレイ
ン領域，ソース領域を−４Ｖ程度にし、コントローゲー
トＣＧを１２Ｖのような高電圧にしてトンネル電流を発
生させてフローティングゲートＦＧに負電荷を注入して
しきい値を高い状態（論理“１”）にする。これにより
１つのメモリセルに１ビットのデータを記憶させるよう
にしている。
【０００３】ところで、記憶容量を増大させるために１
メモリセル中に２ビット以上のデータを記憶させる、い
わゆる「多値」メモリの概念が提案されている。この多
値メモリに関する発明としては、特願平７ー１４０３１
号などがある。
メモリセル中に２ビット以上のデータを記憶させる、い
わゆる「多値」メモリの概念が提案されている。この多
値メモリに関する発明としては、特願平７ー１４０３１
号などがある。
【０００４】
【発明が解決しようとする課題】上記先願の多値メモリ
においては、３段階の書込みを図１２に示すように、消
去レベル（しきい値約５Ｖ）を起点として、消去レベル
に近いしきい値のメモリセルへの書込みから開始して順
次しきい値が遠いメモリセルへの書込みを行なうように
していた。これは、多値データの書込み時間を短くする
ためである。しかし、フラッシュメモリでは、ワード線
を共通にするビットへの書込み動作に伴い非選択のメモ
リセルにも高い電圧が印加されて弱い書込み（ディスタ
ーブ）状態が生じ、しきい値電圧が変動して記憶データ
が変化してしまうおそれがあることが知られている。
においては、３段階の書込みを図１２に示すように、消
去レベル（しきい値約５Ｖ）を起点として、消去レベル
に近いしきい値のメモリセルへの書込みから開始して順
次しきい値が遠いメモリセルへの書込みを行なうように
していた。これは、多値データの書込み時間を短くする
ためである。しかし、フラッシュメモリでは、ワード線
を共通にするビットへの書込み動作に伴い非選択のメモ
リセルにも高い電圧が印加されて弱い書込み（ディスタ
ーブ）状態が生じ、しきい値電圧が変動して記憶データ
が変化してしまうおそれがあることが知られている。
【０００５】しかも、本発明者等は、上記ワード線ディ
スターブによるしきい値の変動は、消去レベルに近いし
きい値のメモリセルよりもしきい値が遠いメモリセルの
方が影響を受け易いという特徴があることを見い出し
た。これは、メモリチップを製造したときの初期しきい
値が消去レベルよりずっと低く、メモリセルはディスタ
ーブがかかると上記初期しきい値に戻ろうとする性質が
あるためと考えられる。
スターブによるしきい値の変動は、消去レベルに近いし
きい値のメモリセルよりもしきい値が遠いメモリセルの
方が影響を受け易いという特徴があることを見い出し
た。これは、メモリチップを製造したときの初期しきい
値が消去レベルよりずっと低く、メモリセルはディスタ
ーブがかかると上記初期しきい値に戻ろうとする性質が
あるためと考えられる。
【０００６】ところが、上記先願の書込み方式では、消
去レベルに近いしきい値のメモリセルから、しきい値が
遠いメモリセルへ順次書込みを行なうようにしていたた
め、ワード線ディスターブによるしきい値の変動が大き
いという問題点があることが明らかになった。すなわ
ち、従来の書込み方式では、図１２に示すように、消去
レベルに最も遠いしきい値（約２．４Ｖ）のメモリセル
（データ“０１”）に着目するとこのメモリセルには１
度もワード線ディスターブがかからないのに、ディスタ
ーブの影響を最も受け易い消去レベルに最も近いしきい
値（約３．２Ｖ）のメモリセル（データ“１０”）には
平均して２回のワード線ディスターブがかかってしまう
という不都合がある。
去レベルに近いしきい値のメモリセルから、しきい値が
遠いメモリセルへ順次書込みを行なうようにしていたた
め、ワード線ディスターブによるしきい値の変動が大き
いという問題点があることが明らかになった。すなわ
ち、従来の書込み方式では、図１２に示すように、消去
レベルに最も遠いしきい値（約２．４Ｖ）のメモリセル
（データ“０１”）に着目するとこのメモリセルには１
度もワード線ディスターブがかからないのに、ディスタ
ーブの影響を最も受け易い消去レベルに最も近いしきい
値（約３．２Ｖ）のメモリセル（データ“１０”）には
平均して２回のワード線ディスターブがかかってしまう
という不都合がある。
【０００７】また、上記先願の書込み方式では、第１段
階の書込みの際にしきい値をずらしたいすべてのメモリ
セルに対して書込みパルスを印加するため、書込み時の
ピーク電流が増大するともに平均消費電力も多くなると
いう不都合があることが明らかになった。
階の書込みの際にしきい値をずらしたいすべてのメモリ
セルに対して書込みパルスを印加するため、書込み時の
ピーク電流が増大するともに平均消費電力も多くなると
いう不都合があることが明らかになった。
【０００８】この発明の目的は、ワード線ディスターブ
によるメモリセルのしきい値の変動を最小に抑えること
が可能な多値記憶型不揮発性半導体記憶装置を提供する
ことにある。
によるメモリセルのしきい値の変動を最小に抑えること
が可能な多値記憶型不揮発性半導体記憶装置を提供する
ことにある。
【０００９】この発明の他の目的は、書込み時のピーク
電流と平均消費電力を低減可能な不揮発性半導体記憶装
置を提供することにある。
電流と平均消費電力を低減可能な不揮発性半導体記憶装
置を提供することにある。
【００１０】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。
【００１２】すなわち、複数のしきい値を設定して１つ
のメモリセルに多値の情報を記憶させるようにした不揮
発性半導体記憶装置において、消去レベルから遠いしき
い値のメモリセルへの書込みから開始して順次しきい値
が近いメモリセルへの書込みを行なうようにしたもので
ある。
のメモリセルに多値の情報を記憶させるようにした不揮
発性半導体記憶装置において、消去レベルから遠いしき
い値のメモリセルへの書込みから開始して順次しきい値
が近いメモリセルへの書込みを行なうようにしたもので
ある。
【００１３】これによって、ワード線ディスターブの影
響を最も受け易い消去レベルに近いしきい値のメモリセ
ルに対してかかるワード線ディスターブの回数を減らす
ことができ、ワード線ディスターブによるしきい値の変
動を最小に抑えることができる。
響を最も受け易い消去レベルに近いしきい値のメモリセ
ルに対してかかるワード線ディスターブの回数を減らす
ことができ、ワード線ディスターブによるしきい値の変
動を最小に抑えることができる。
【００１４】また、上記手段により、１回の書込みでプ
リチャージしなければならないデータ線数と書込み開始
から終了するまでにプリチャージしなければならないデ
ータ線の総数を従来方式に比べて少なくして、書込み時
のピーク電流と平均消費電力を低減することができる。
リチャージしなければならないデータ線数と書込み開始
から終了するまでにプリチャージしなければならないデ
ータ線の総数を従来方式に比べて少なくして、書込み時
のピーク電流と平均消費電力を低減することができる。
【００１５】
【発明の実施の形態】以下、本発明を１つのメモリセル
に４値を記憶可能なフラッシュメモリに適用した場合に
ついてその実施例を図面を用いて説明する。
に４値を記憶可能なフラッシュメモリに適用した場合に
ついてその実施例を図面を用いて説明する。
【００１６】図１は本実施例のフラッシュメモリのデー
タ書込み順序を示したものである。この実施例では、書
込みに先立ってすべてのメモリセルを消去レベル（しき
い値約５Ｖ、記憶データ“１１”）にする。次に図１に
示すように、消去レベルから最も遠いしきい値（約１．
４Ｖ）のメモリセル（記憶データ“０１”）への書込み
を行なう。その後、消去レベルから２番目に遠いしきい
値（約２．４Ｖ）のメモリセル（記憶データ“００”）
への書込みを行ない、最後に消去レベルに最も近いしき
い値（約３．２Ｖ）のメモリセル（記憶データ“１
０”）への書込みを行なう。
タ書込み順序を示したものである。この実施例では、書
込みに先立ってすべてのメモリセルを消去レベル（しき
い値約５Ｖ、記憶データ“１１”）にする。次に図１に
示すように、消去レベルから最も遠いしきい値（約１．
４Ｖ）のメモリセル（記憶データ“０１”）への書込み
を行なう。その後、消去レベルから２番目に遠いしきい
値（約２．４Ｖ）のメモリセル（記憶データ“００”）
への書込みを行ない、最後に消去レベルに最も近いしき
い値（約３．２Ｖ）のメモリセル（記憶データ“１
０”）への書込みを行なう。
【００１７】これによって、最もワード線ディスターブ
の影響を受けにくい消去レベルから最も遠いしきい値
（約１．４Ｖ）のメモリセル（記憶データ“０１”）に
対してかかるワード線ディスターブの回数は２回になる
が、最もワード線ディスターブの影響を受け易い消去レ
ベルに最も近いしきい値（約３．２Ｖ）のメモリセル
（記憶データ“１０”）に対してかかるワード線ディス
ターブの回数は０回に減らすことができ、図１１に示す
消去レベルに近い側から書込みを行なう方法に比べてワ
ード線ディスターブによるしきい値の変動を小さく抑え
ることができる。
の影響を受けにくい消去レベルから最も遠いしきい値
（約１．４Ｖ）のメモリセル（記憶データ“０１”）に
対してかかるワード線ディスターブの回数は２回になる
が、最もワード線ディスターブの影響を受け易い消去レ
ベルに最も近いしきい値（約３．２Ｖ）のメモリセル
（記憶データ“１０”）に対してかかるワード線ディス
ターブの回数は０回に減らすことができ、図１１に示す
消去レベルに近い側から書込みを行なう方法に比べてワ
ード線ディスターブによるしきい値の変動を小さく抑え
ることができる。
【００１８】図２にはメモリアレイ１０の具体例を示
す。この実施例のメモリアレイ１０は２つのマットで構
成されており、図２にはそのうち片方（上側）のメモリ
マットの具体例が示されている。同図に示すように、各
メモリマットは、列方向に配列され各々ソースおよびド
レインが共通接続された並列形態のｎ個のメモリセル
（フローティングゲートを有するＭＯＳＦＥＴ）ＭＣ１
〜ＭＣｎからなるメモリ列ＭＣＣが行方向（ワード線Ｗ
Ｌ方向）および列方向（データ線ＤＬ方向）にそれぞれ
複数個配設されている。各メモリ列ＭＣＣは、ｎ個のメ
モリセルＭＣ１〜Ｍｎのドレインおよびソースがそれぞ
れ共通のローカルドレイン線ＬＤＬおよび共通のローカ
ルソース線ＬＳＬに接続され、ローカルドレイン線ＬＤ
ＬはスイッチＭＯＳＦＥＴ Ｑs1を介してデータ線ＤＬ
に、またローカルソース線ＬＳＬはスイッチＭＯＳＦＥ
Ｔ Ｑs2を介して接地点または負電圧に接続可能にされ
た構成にされている。
す。この実施例のメモリアレイ１０は２つのマットで構
成されており、図２にはそのうち片方（上側）のメモリ
マットの具体例が示されている。同図に示すように、各
メモリマットは、列方向に配列され各々ソースおよびド
レインが共通接続された並列形態のｎ個のメモリセル
（フローティングゲートを有するＭＯＳＦＥＴ）ＭＣ１
〜ＭＣｎからなるメモリ列ＭＣＣが行方向（ワード線Ｗ
Ｌ方向）および列方向（データ線ＤＬ方向）にそれぞれ
複数個配設されている。各メモリ列ＭＣＣは、ｎ個のメ
モリセルＭＣ１〜Ｍｎのドレインおよびソースがそれぞ
れ共通のローカルドレイン線ＬＤＬおよび共通のローカ
ルソース線ＬＳＬに接続され、ローカルドレイン線ＬＤ
ＬはスイッチＭＯＳＦＥＴ Ｑs1を介してデータ線ＤＬ
に、またローカルソース線ＬＳＬはスイッチＭＯＳＦＥ
Ｔ Ｑs2を介して接地点または負電圧に接続可能にされ
た構成にされている。
【００１９】上記複数のメモリ列ＭＣＣのうちワード線
方向に配設されているものは半導体基板上の同一のウェ
ル領域ＷＥＬＬ内に形成され、データ消去時にはそのウ
ェル領域ＷＥＬＬに−４Ｖのような負電圧を与え、ウェ
ル領域を共通にするワード線に１２Ｖのような電圧を印
加することで、一括消去が可能にされている。なお、デ
ータ消去時にはウェル領域を共通にするすべてのスイッ
チＭＯＳＦＥＴ Ｑs1，Ｑs2がオン状態にされて、各メ
モリセルのソースおよびドレインに−４Ｖの負電圧が印
加されるように構成されている。
方向に配設されているものは半導体基板上の同一のウェ
ル領域ＷＥＬＬ内に形成され、データ消去時にはそのウ
ェル領域ＷＥＬＬに−４Ｖのような負電圧を与え、ウェ
ル領域を共通にするワード線に１２Ｖのような電圧を印
加することで、一括消去が可能にされている。なお、デ
ータ消去時にはウェル領域を共通にするすべてのスイッ
チＭＯＳＦＥＴ Ｑs1，Ｑs2がオン状態にされて、各メ
モリセルのソースおよびドレインに−４Ｖの負電圧が印
加されるように構成されている。
【００２０】一方、データ書込み時には、選択されるメ
モリセルが接続されたワード線に−１１Ｖのような負電
圧が印加されるとともに、選択されるメモリセルに対応
したデータ線ＤＬが５Ｖのような電位にされかつ選択メ
モリセルが接続されたローカルドレイン線ＬＤＬ上のス
イッチＭＯＳＦＥＴ Ｑs1がオン状態され、ドレインに
５Ｖが印加される。ただし、このときローカルソース線
ＬＳＬ上のスイッチＭＯＳＦＥＴ Ｑs2はオフ状態とさ
れている。また、データ読出し時には、選択されるメモ
リセルが接続されたワード線に１．５Ｖ，２．５Ｖ，
３．３Ｖのような電圧が印加されるとともに、選択され
るメモリセルに対応したデータ線ＤＬが１Ｖのような電
位にプリチャージされかつ選択メモリセルが接続された
ローカルドレイン線ＬＤＬ上のスイッチＭＯＳＦＥＴ
Ｑs1がオン状態される。そして、このときローカルソー
ス線ＬＳＬ上のスイッチＭＯＳＦＥＴ Ｑs2はオン状態
とされ、接地電位が印加される。
モリセルが接続されたワード線に−１１Ｖのような負電
圧が印加されるとともに、選択されるメモリセルに対応
したデータ線ＤＬが５Ｖのような電位にされかつ選択メ
モリセルが接続されたローカルドレイン線ＬＤＬ上のス
イッチＭＯＳＦＥＴ Ｑs1がオン状態され、ドレインに
５Ｖが印加される。ただし、このときローカルソース線
ＬＳＬ上のスイッチＭＯＳＦＥＴ Ｑs2はオフ状態とさ
れている。また、データ読出し時には、選択されるメモ
リセルが接続されたワード線に１．５Ｖ，２．５Ｖ，
３．３Ｖのような電圧が印加されるとともに、選択され
るメモリセルに対応したデータ線ＤＬが１Ｖのような電
位にプリチャージされかつ選択メモリセルが接続された
ローカルドレイン線ＬＤＬ上のスイッチＭＯＳＦＥＴ
Ｑs1がオン状態される。そして、このときローカルソー
ス線ＬＳＬ上のスイッチＭＯＳＦＥＴ Ｑs2はオン状態
とされ、接地電位が印加される。
【００２１】上記データ線ＤＬの一端（メモリアレイの
中央側）には読出し時にデータ線のレベルを検出すると
ともに書込み時に書込みデータに応じた電位を与えるセ
ンスラッチ回路ＳＬＴがそれぞれ接続され、データ線Ｄ
Ｌの他端には書込みデータおよびリードデータを保持可
能なデータラッチ回路ＤＬＴがそれぞれ接続されてい
る。この実施例のメモリアレイは２つのマットで構成さ
れているため、センスラッチ回路ＳＬＴの反対側すなわ
ち図の下側にも上記と同様のメモリマットが配置されて
おり、そのメモリアレイ内の各データ線ＤＬが対応する
センスラッチ回路ＳＬＴの他方の入出力端子に接続され
ている。
中央側）には読出し時にデータ線のレベルを検出すると
ともに書込み時に書込みデータに応じた電位を与えるセ
ンスラッチ回路ＳＬＴがそれぞれ接続され、データ線Ｄ
Ｌの他端には書込みデータおよびリードデータを保持可
能なデータラッチ回路ＤＬＴがそれぞれ接続されてい
る。この実施例のメモリアレイは２つのマットで構成さ
れているため、センスラッチ回路ＳＬＴの反対側すなわ
ち図の下側にも上記と同様のメモリマットが配置されて
おり、そのメモリアレイ内の各データ線ＤＬが対応する
センスラッチ回路ＳＬＴの他方の入出力端子に接続され
ている。
【００２２】図３には、上記センスラッチ回路ＳＬＴお
よびデータラッチ回路ＤＬＴの具体的回路例を示す。回
路はセンスラッチ回路を挟んで対称であるため、一方の
メモリマット内の１本のデータ線に関してのみ図示する
とともに、便宜上、データ線に接続されているメモリ列
のうち１つのメモリ列ＭＣＣのみ示したが、実際には複
数のメモリ列ＭＣＣが接続されるものである。図示のご
とく、センスラッチ回路ＳＬＴはＰチャネルＭＯＳＦＥ
ＴとＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳイ
ンバータの入出力端子が交差結合されたフリップフロッ
プ回路ＦＦ１を備えている。そして、上記センスラッチ
回路ＳＬＴの一方の入出力端子Ｎａに一方のメモリマッ
ト内のデータ線ＤＬａがデータ転送ＭＯＳＦＥＴ Ｑt1
を介して接続されている。また、センスラッチ回路ＳＬ
Ｔの他方の入出力端子Ｎｂには他方のメモリマット内の
データ線ＤＬｂがデータ転送ＭＯＳＦＥＴ Ｑt1’を介
して接続されている。
よびデータラッチ回路ＤＬＴの具体的回路例を示す。回
路はセンスラッチ回路を挟んで対称であるため、一方の
メモリマット内の１本のデータ線に関してのみ図示する
とともに、便宜上、データ線に接続されているメモリ列
のうち１つのメモリ列ＭＣＣのみ示したが、実際には複
数のメモリ列ＭＣＣが接続されるものである。図示のご
とく、センスラッチ回路ＳＬＴはＰチャネルＭＯＳＦＥ
ＴとＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳイ
ンバータの入出力端子が交差結合されたフリップフロッ
プ回路ＦＦ１を備えている。そして、上記センスラッチ
回路ＳＬＴの一方の入出力端子Ｎａに一方のメモリマッ
ト内のデータ線ＤＬａがデータ転送ＭＯＳＦＥＴ Ｑt1
を介して接続されている。また、センスラッチ回路ＳＬ
Ｔの他方の入出力端子Ｎｂには他方のメモリマット内の
データ線ＤＬｂがデータ転送ＭＯＳＦＥＴ Ｑt1’を介
して接続されている。
【００２３】さらに、上記センスラッチ回路ＳＬＴの入
出力端子Ｎａ，Ｎｂにはそれぞれディスチャージ用のＭ
ＯＳＦＥＴＱd1，Ｑd1’が接続され、データ線ＤＬａの
他端にもディスチャージ用ＭＯＳＦＥＴ Ｑd2が接続さ
れている。また、各データ線ＤＬにはプリチャージ用の
ＭＯＳＦＥＴ Ｑp1，Ｑp2が接続され、このうちＱp1は
ＭＯＳＦＥＴ Ｑc1を介して電源電圧ＶccまたはＶssが
供給される端子に接続されている。なお、このセンスラ
ッチ回路ＳＬＴの入出力端子Ｎａ，Ｎｂには図示しない
コモン入出力線を介して後述のデータ変換回路から書込
みデータが入力可能にされている。
出力端子Ｎａ，Ｎｂにはそれぞれディスチャージ用のＭ
ＯＳＦＥＴＱd1，Ｑd1’が接続され、データ線ＤＬａの
他端にもディスチャージ用ＭＯＳＦＥＴ Ｑd2が接続さ
れている。また、各データ線ＤＬにはプリチャージ用の
ＭＯＳＦＥＴ Ｑp1，Ｑp2が接続され、このうちＱp1は
ＭＯＳＦＥＴ Ｑc1を介して電源電圧ＶccまたはＶssが
供給される端子に接続されている。なお、このセンスラ
ッチ回路ＳＬＴの入出力端子Ｎａ，Ｎｂには図示しない
コモン入出力線を介して後述のデータ変換回路から書込
みデータが入力可能にされている。
【００２４】一方、上記データラッチ回路ＤＬＴはセン
スラッチ回路ＳＬＴと同様にＰチャネルＭＯＳＦＥＴと
ＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳインバ
ータの入出力端子が交差結合されたフリップフロップ回
路ＦＦ２を備えている。そして、上記データラッチ回路
ＤＬＴの一方の入出力端子Ｎｃにメモリマット内のデー
タ線ＤＬａがデータ転送ＭＯＳＦＥＴ Ｑt2を介して接
続されている。また、データラッチ回路ＤＬＴの入出力
端子Ｎｃにはディスチャージ用のＭＯＳＦＥＴＱd3が接
続され、データ線ＤＬａと電源電圧Ｖccとの間にはプリ
チャージ信号PC_Uおよび上記入出力端子Ｎｃの電位によ
ってオン、オフされるＭＯＳＦＥＴＱp3およびＱc2が直
列形態に接続されている。
スラッチ回路ＳＬＴと同様にＰチャネルＭＯＳＦＥＴと
ＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳインバ
ータの入出力端子が交差結合されたフリップフロップ回
路ＦＦ２を備えている。そして、上記データラッチ回路
ＤＬＴの一方の入出力端子Ｎｃにメモリマット内のデー
タ線ＤＬａがデータ転送ＭＯＳＦＥＴ Ｑt2を介して接
続されている。また、データラッチ回路ＤＬＴの入出力
端子Ｎｃにはディスチャージ用のＭＯＳＦＥＴＱd3が接
続され、データ線ＤＬａと電源電圧Ｖccとの間にはプリ
チャージ信号PC_Uおよび上記入出力端子Ｎｃの電位によ
ってオン、オフされるＭＯＳＦＥＴＱp3およびＱc2が直
列形態に接続されている。
【００２５】さらに、データラッチ回路ＤＬＴの入出力
端子Ｎｃには図示しないコモン入出力線を介して後述の
データ変換回路から書込みデータが入力可能にされてい
る。また、図３には示されていないが、上記センスラッ
チ回路ＳＬＴの入出力端子Ｎｂに接続されたデータ線Ｄ
Ｌｂの他端にもデータ変換回路からの書込みデータを保
持するフリップフロップ回路からなるデータラッチ回路
ＤＬＴが配置されている。
端子Ｎｃには図示しないコモン入出力線を介して後述の
データ変換回路から書込みデータが入力可能にされてい
る。また、図３には示されていないが、上記センスラッ
チ回路ＳＬＴの入出力端子Ｎｂに接続されたデータ線Ｄ
Ｌｂの他端にもデータ変換回路からの書込みデータを保
持するフリップフロップ回路からなるデータラッチ回路
ＤＬＴが配置されている。
【００２６】図４は、外部から入力される記憶すべきデ
ータからメモリセルに記憶される多値データへの変換回
路２０および変換回路２０とメモリアレイ１０内のセン
スラッチ列１１およびデータラッチ列１２ａ，１２ｂと
の関係を示す。データ変換回路２０は、入力バッファ部
２１とデータ変換部２２とからなり、８ビットのデータ
が２ビットずつペアにして並列に入力可能にされてい
る。図４には、そのうち１組の入力バッファ部とデータ
変換部の詳細が示されている。以下、そのうち１組のデ
ータ変換回路について説明する。
ータからメモリセルに記憶される多値データへの変換回
路２０および変換回路２０とメモリアレイ１０内のセン
スラッチ列１１およびデータラッチ列１２ａ，１２ｂと
の関係を示す。データ変換回路２０は、入力バッファ部
２１とデータ変換部２２とからなり、８ビットのデータ
が２ビットずつペアにして並列に入力可能にされてい
る。図４には、そのうち１組の入力バッファ部とデータ
変換部の詳細が示されている。以下、そのうち１組のデ
ータ変換回路について説明する。
【００２７】１組のデータ変換回路内の入力バッファ部
２１は２つのクロックドインバータＩＮＶ１，ＩＮＶ２
およびラッチ回路ＬＴ１，ＬＴ２から構成され、データ
変換部２２は上記各組のラッチ回路ＬＴ１，ＬＴ２に接
続されたインバータＩＮＶ１１，ＩＮＶ１２と、この２
つのインバータＩＮＶ１１，ＩＮＶ１２の出力と上記各
組のラッチ回路ＬＴ１，ＬＴ２の出力とを入力信号とす
る３個のＮＡＮＤゲート回路Ｇ１，Ｇ２，Ｇ３と、これ
らのゲート回路の出力を反転するインバータＩＮＶ２
１，ＩＮＶ２２，ＩＮＶ２３と、これらのインバータに
接続されたＭＯＳＦＥＴからなる伝送ゲートＴＧ１，Ｔ
Ｇ２，ＴＧ３とによって構成され、入力された２ビット
のデータを３ビットのデータに変換し、全体として３ビ
ット×４のデータを出力する。
２１は２つのクロックドインバータＩＮＶ１，ＩＮＶ２
およびラッチ回路ＬＴ１，ＬＴ２から構成され、データ
変換部２２は上記各組のラッチ回路ＬＴ１，ＬＴ２に接
続されたインバータＩＮＶ１１，ＩＮＶ１２と、この２
つのインバータＩＮＶ１１，ＩＮＶ１２の出力と上記各
組のラッチ回路ＬＴ１，ＬＴ２の出力とを入力信号とす
る３個のＮＡＮＤゲート回路Ｇ１，Ｇ２，Ｇ３と、これ
らのゲート回路の出力を反転するインバータＩＮＶ２
１，ＩＮＶ２２，ＩＮＶ２３と、これらのインバータに
接続されたＭＯＳＦＥＴからなる伝送ゲートＴＧ１，Ｔ
Ｇ２，ＴＧ３とによって構成され、入力された２ビット
のデータを３ビットのデータに変換し、全体として３ビ
ット×４のデータを出力する。
【００２８】表１には、上記データ変換回路２０におけ
るデータ変換例を示す。
るデータ変換例を示す。
【００２９】
【表１】 表１に示されているように、書込みデータ“０１”は３
ビットのデータ“０１０”に変換され、書込みデータ
“００”は３ビットのデータ“１００”に変換され、書
込みデータ“１０”は３ビットのデータ“００１”に変
換され、書込みデータ“１１”は３ビットのデータ“０
００”に変換される。そして、変換後“１”に相当する
ビットに対応するメモリセルにのみ書込みがなされ、変
換後“０”に相当するビットに対応するメモリセルには
書込みがなされないこととなる。
ビットのデータ“０１０”に変換され、書込みデータ
“００”は３ビットのデータ“１００”に変換され、書
込みデータ“１０”は３ビットのデータ“００１”に変
換され、書込みデータ“１１”は３ビットのデータ“０
００”に変換される。そして、変換後“１”に相当する
ビットに対応するメモリセルにのみ書込みがなされ、変
換後“０”に相当するビットに対応するメモリセルには
書込みがなされないこととなる。
【００３０】上記データ変換回路２０に最初に入力され
た８ビットの書込みデータのビットＩ／Ｏ０，Ｉ／Ｏ１
を変換して得られた３ビットのデータはメモリアレイ１
０の両端（図では上と下）に配置されているデータラッ
チ列１２ａ，１２ｂとメモリアレイの中央に配置されて
いるセンスラッチ列１１の１番目のラッチ回路にそれぞ
れ転送され、保持される。また、書込みデータのビット
Ｉ／Ｏ２，Ｉ／Ｏ３を変換して得られた３ビットのデー
タはメモリアレイ１０の両端（図では上と下）に配置さ
れているデータラッチ列１２ａ，１２ｂとメモリアレイ
の中央に配置されているセンスラッチ回路１１の２番目
のラッチ回路にそれぞれ転送され、保持される。
た８ビットの書込みデータのビットＩ／Ｏ０，Ｉ／Ｏ１
を変換して得られた３ビットのデータはメモリアレイ１
０の両端（図では上と下）に配置されているデータラッ
チ列１２ａ，１２ｂとメモリアレイの中央に配置されて
いるセンスラッチ列１１の１番目のラッチ回路にそれぞ
れ転送され、保持される。また、書込みデータのビット
Ｉ／Ｏ２，Ｉ／Ｏ３を変換して得られた３ビットのデー
タはメモリアレイ１０の両端（図では上と下）に配置さ
れているデータラッチ列１２ａ，１２ｂとメモリアレイ
の中央に配置されているセンスラッチ回路１１の２番目
のラッチ回路にそれぞれ転送され、保持される。
【００３１】以下同様に、書込みデータのビットＩ／Ｏ
４，Ｉ／Ｏ５を変換して得られた３ビットのデータはデ
ータラッチ列１２ａ，１２ｂセンスラッチ列１１の３番
目のラッチ回路にそれぞれ転送され、保持される。書込
みデータのビットＩ／Ｏ６，Ｉ／Ｏ７を変換して得られ
た３ビットのデータはデータラッチ列１２ａ，１２ｂと
センスラッチ列１１の４番目のラッチ回路にそれぞれ転
送され、保持される。次に入力された８ビットの書込み
データは、データ変換回路２０で変換されてデータラッ
チ回路１２ａ，１２ｂとセンスラッチ回路１１の５〜８
番目のビットにそれぞれ転送され、保持される。
４，Ｉ／Ｏ５を変換して得られた３ビットのデータはデ
ータラッチ列１２ａ，１２ｂセンスラッチ列１１の３番
目のラッチ回路にそれぞれ転送され、保持される。書込
みデータのビットＩ／Ｏ６，Ｉ／Ｏ７を変換して得られ
た３ビットのデータはデータラッチ列１２ａ，１２ｂと
センスラッチ列１１の４番目のラッチ回路にそれぞれ転
送され、保持される。次に入力された８ビットの書込み
データは、データ変換回路２０で変換されてデータラッ
チ回路１２ａ，１２ｂとセンスラッチ回路１１の５〜８
番目のビットにそれぞれ転送され、保持される。
【００３２】上記動作を繰り返してデータラッチ列１２
ａ，１２ｂとセンスラッチ列１１の全てのラッチ回路に
データが格納された時点で、メモリ内部に設けられてい
る後述の制御回路が書込みシーケンスを起動して、最初
にセンスラッチ列１１に保持されているデータ、次にセ
ンスラッチ列１２ａのデータ、その後に１２ｂのデータ
の順で書込みを実行する。なお、制御回路は外部のＣＰ
Ｕ等から入力されるコマンドに従って制御を行なうよう
に構成されている。
ａ，１２ｂとセンスラッチ列１１の全てのラッチ回路に
データが格納された時点で、メモリ内部に設けられてい
る後述の制御回路が書込みシーケンスを起動して、最初
にセンスラッチ列１１に保持されているデータ、次にセ
ンスラッチ列１２ａのデータ、その後に１２ｂのデータ
の順で書込みを実行する。なお、制御回路は外部のＣＰ
Ｕ等から入力されるコマンドに従って制御を行なうよう
に構成されている。
【００３３】図５には、データ書込み時のタイミングが
示されている。同図から分かるように、書込み時には、
先ず書込みコマンドが入力され、続いて、書込み先のセ
クタアドレスadd1，add2が入力されてそれぞれライトイ
ネーブル信号／ＷＥの立下がりに同期して取り込まれ
る。このとき、コマンドとアドレスの識別は同時に入力
される制御信号（コマンド・データ・イネーブル信号）
／ＣＤＥによって区別される。すなわち、／ＣＤＥがロ
ウレベルのときはコマンドまたはデータが入力されてい
ると判別し、／ＣＤＥがハイレベルのときはアドレスが
入力されていると判別する。
示されている。同図から分かるように、書込み時には、
先ず書込みコマンドが入力され、続いて、書込み先のセ
クタアドレスadd1，add2が入力されてそれぞれライトイ
ネーブル信号／ＷＥの立下がりに同期して取り込まれ
る。このとき、コマンドとアドレスの識別は同時に入力
される制御信号（コマンド・データ・イネーブル信号）
／ＣＤＥによって区別される。すなわち、／ＣＤＥがロ
ウレベルのときはコマンドまたはデータが入力されてい
ると判別し、／ＣＤＥがハイレベルのときはアドレスが
入力されていると判別する。
【００３４】アドレスの次に、１セクタ（１つのワード
線に接続されているメモリセル）に記憶すべき最初の８
ビットの書込みデータＤ１が入力され、クロックＳＣに
同期して上記入力バッファ部２１に取り込まれる。そし
て、データ変換回路２０におけるデータ変換後にゲート
制御信号ＹＧによって上記伝送ゲートＴＧ１〜ＴＧ３が
開かれて、３ビット×４の書込みデータがデータラッチ
列１２ａ，１２ｂとセンスラッチ列１１に順次転送さ
れ、保持される。その後、８ビット単位で入力される書
込みデータＤ２，Ｄ３，・・・Ｄ５２８が逐次データ変
換されてセンスラッチ列１１とデータラッチ列１２ａ，
１２ｂに格納されて行く。１セクタ分の書込みデータの
転送が終了すると、外部から書込み開始コマンドが入力
されて取り込まれ、このコマンドを解読し前記書込みシ
ーケンスを実行することで１セクタ分のデータの書込み
が同時に行なわれる。
線に接続されているメモリセル）に記憶すべき最初の８
ビットの書込みデータＤ１が入力され、クロックＳＣに
同期して上記入力バッファ部２１に取り込まれる。そし
て、データ変換回路２０におけるデータ変換後にゲート
制御信号ＹＧによって上記伝送ゲートＴＧ１〜ＴＧ３が
開かれて、３ビット×４の書込みデータがデータラッチ
列１２ａ，１２ｂとセンスラッチ列１１に順次転送さ
れ、保持される。その後、８ビット単位で入力される書
込みデータＤ２，Ｄ３，・・・Ｄ５２８が逐次データ変
換されてセンスラッチ列１１とデータラッチ列１２ａ，
１２ｂに格納されて行く。１セクタ分の書込みデータの
転送が終了すると、外部から書込み開始コマンドが入力
されて取り込まれ、このコマンドを解読し前記書込みシ
ーケンスを実行することで１セクタ分のデータの書込み
が同時に行なわれる。
【００３５】メモリアレイ１０では、上記センスラッチ
列１１とデータラッチ列１２ａ，１２ｂに格納されたデ
ータが“１”になっているデータ線に接続されている記
憶素子に対して書込み動作すなわち書込みパルスの印加
が行なわれて、各記憶素子のしきい値が図１に示すよう
にシフトされて４値のデータを１メモリセルに書き込む
ことができる。図６に書込み制御手順を示す。
列１１とデータラッチ列１２ａ，１２ｂに格納されたデ
ータが“１”になっているデータ線に接続されている記
憶素子に対して書込み動作すなわち書込みパルスの印加
が行なわれて、各記憶素子のしきい値が図１に示すよう
にシフトされて４値のデータを１メモリセルに書き込む
ことができる。図６に書込み制御手順を示す。
【００３６】図６における第１ステップＳ１（書込みデ
ータをラッチ１〜３に転送）が上記データ変換回路２０
からセンスラッチ列１１とデータラッチ列１２ａ，１２
ｂへのデータ転送であり、第２ステップＳ２以降が上記
書込み開始コマンドが入力されることで開始される制御
シーケンスである。
ータをラッチ１〜３に転送）が上記データ変換回路２０
からセンスラッチ列１１とデータラッチ列１２ａ，１２
ｂへのデータ転送であり、第２ステップＳ２以降が上記
書込み開始コマンドが入力されることで開始される制御
シーケンスである。
【００３７】この制御シーケンスでは、先ず最初に、既
に取り込まれている書込みアドレスをデコードすること
によって選択されたワード線を−１１Ｖのような電位に
設定する（ステップＳ２）。これとともに、データ線上
の伝送ＭＯＳＦＥＴ Ｑt1をオンさせて、そのときセン
スラッチ列１１に保持されているデータに応じてデータ
が“１”になっているデータ線を５Ｖのような電位に設
定して書込みを行なわせる。次に、データ線を１Ｖのよ
うな電位にプリチャージしてから上記選択ワード線を
１．５Ｖのような電圧に設定して、ベリファイ読出しを
行なう。このとき正常に書込みが終了したメモリセルか
らセンスラッチ列１１に読み出されたデータは“０”に
変化する。そこで、センスラッチ列１１の保持データが
すべて“０”になっているか否か判定する（ステップＳ
３）。そして、１つでも“１”のデータが残っている場
合には、そのときセンスラッチ列１１に保持されている
データを用いて再度書込みを行なう（ステップＳ４）。
に取り込まれている書込みアドレスをデコードすること
によって選択されたワード線を−１１Ｖのような電位に
設定する（ステップＳ２）。これとともに、データ線上
の伝送ＭＯＳＦＥＴ Ｑt1をオンさせて、そのときセン
スラッチ列１１に保持されているデータに応じてデータ
が“１”になっているデータ線を５Ｖのような電位に設
定して書込みを行なわせる。次に、データ線を１Ｖのよ
うな電位にプリチャージしてから上記選択ワード線を
１．５Ｖのような電圧に設定して、ベリファイ読出しを
行なう。このとき正常に書込みが終了したメモリセルか
らセンスラッチ列１１に読み出されたデータは“０”に
変化する。そこで、センスラッチ列１１の保持データが
すべて“０”になっているか否か判定する（ステップＳ
３）。そして、１つでも“１”のデータが残っている場
合には、そのときセンスラッチ列１１に保持されている
データを用いて再度書込みを行なう（ステップＳ４）。
【００３８】ベリファイ判定の結果、センスラッチ列１
１のデータがすべて“０”になった場合にはステップＳ
５へ進んで、データラッチ列１２ａに保持されているデ
ータをセンスラッチ列１１へ転送する。それから、選択
ワード線を前回よりも若干低い−１０．５Ｖのような電
位に設定する（ステップＳ６）。次に、センスラッチ列
１１に保持されたデータに基づいて書込みを行なった
後、選択ワード線を２．５Ｖのような電圧に設定して、
ベリファイ読出しを行なって、センスラッチ列１１の保
持データがすべて“０”になっているか否か判定する
（ステップＳ７）。そして、１つでも“１”のデータが
残っている場合には、そのときセンスラッチ列１１に保
持されているデータを用いて再度書込みを行なう（ステ
ップＳ８）。
１のデータがすべて“０”になった場合にはステップＳ
５へ進んで、データラッチ列１２ａに保持されているデ
ータをセンスラッチ列１１へ転送する。それから、選択
ワード線を前回よりも若干低い−１０．５Ｖのような電
位に設定する（ステップＳ６）。次に、センスラッチ列
１１に保持されたデータに基づいて書込みを行なった
後、選択ワード線を２．５Ｖのような電圧に設定して、
ベリファイ読出しを行なって、センスラッチ列１１の保
持データがすべて“０”になっているか否か判定する
（ステップＳ７）。そして、１つでも“１”のデータが
残っている場合には、そのときセンスラッチ列１１に保
持されているデータを用いて再度書込みを行なう（ステ
ップＳ８）。
【００３９】ベリファイ判定の結果、センスラッチ列１
１のデータがすべて“０”になった場合には、ステップ
Ｓ９へ進んで、今度はデータラッチ列１２ｂに保持され
ているデータをセンスラッチ列１１へ転送する。それか
ら、選択ワード線を前回よりもさらに若干低い−１０Ｖ
のような電位に設定する（ステップＳ１０）。次に、セ
ンスラッチ列１１に保持されたデータに基づいて書込み
を行なった後、選択ワード線を３．３Ｖのような電圧に
設定して、ベリファイ読出しを行なって、センスラッチ
列１１の保持データがすべて“０”になっているか否か
判定する（ステップＳ１１）。そして、１つでも“１”
のデータが残っている場合には、そのときセンスラッチ
列１１に保持されているデータを用いて再度書込みを行
なう（ステップＳ１２）。
１のデータがすべて“０”になった場合には、ステップ
Ｓ９へ進んで、今度はデータラッチ列１２ｂに保持され
ているデータをセンスラッチ列１１へ転送する。それか
ら、選択ワード線を前回よりもさらに若干低い−１０Ｖ
のような電位に設定する（ステップＳ１０）。次に、セ
ンスラッチ列１１に保持されたデータに基づいて書込み
を行なった後、選択ワード線を３．３Ｖのような電圧に
設定して、ベリファイ読出しを行なって、センスラッチ
列１１の保持データがすべて“０”になっているか否か
判定する（ステップＳ１１）。そして、１つでも“１”
のデータが残っている場合には、そのときセンスラッチ
列１１に保持されているデータを用いて再度書込みを行
なう（ステップＳ１２）。
【００４０】以上の手順により、消去レベルから遠いし
きい値のメモリセルへの書込みから順次しきい値が近い
メモリセルへの書込みが実行されて、書込み動作が終了
する。これによって、消去レベルに近いしきい値のメモ
リセルに対してかかるワード線ディスターブの回数を減
らすことができ、ワード線ディスターブによるしきい値
の変動を最小に抑えることができる。しかも、上記実施
例では、書込みワード線電圧を−１１Ｖ，−１０．５
Ｖ，−１０Ｖのように、絶対値を徐々に小さくして行く
ようにしているため、１回に生じるディスターブの量も
次第に小さくなり、しきい値の変動を更に小さくするこ
とができる。ただし、書込み電圧を徐々に下げて行く代
わりに書込みパルス幅を徐々に小さくして行くようにし
てもよい。
きい値のメモリセルへの書込みから順次しきい値が近い
メモリセルへの書込みが実行されて、書込み動作が終了
する。これによって、消去レベルに近いしきい値のメモ
リセルに対してかかるワード線ディスターブの回数を減
らすことができ、ワード線ディスターブによるしきい値
の変動を最小に抑えることができる。しかも、上記実施
例では、書込みワード線電圧を−１１Ｖ，−１０．５
Ｖ，−１０Ｖのように、絶対値を徐々に小さくして行く
ようにしているため、１回に生じるディスターブの量も
次第に小さくなり、しきい値の変動を更に小さくするこ
とができる。ただし、書込み電圧を徐々に下げて行く代
わりに書込みパルス幅を徐々に小さくして行くようにし
てもよい。
【００４１】次に、上記ステップＳ５，Ｓ９におけるデ
ータラッチ列１２ａ，１２ｂからセンスラッチ列１１へ
のデータ転送の具体的方法を、図３の回路図および図７
のタイミングチャートを使用して説明する。 （１）先ず、センスラッチ回路ＳＬＴのＰＭＯＳ側の電
源電圧をＶss（接地電位）に設定してセンスラッチ回路
ＳＬＴを非活性状態にし、ディスチャージＭＯＳＦＥＴ
Ｑd1のゲートにリセットパルスRSA_CUを与えて、ノー
ドＮａの電荷を引き抜く。 （２）次に、データラッチ回路ＤＬＴのプリチャージＭ
ＯＳＦＥＴ Ｑp3のゲート制御信号PC_Uをハイレベルに
してデータラッチ回路ＤＬＴの保持データを使ってデー
タ線ＤＬａをＶcc−Ｖthまでプリチャージさせる。 （３）データラッチ回路ＤＬＴの伝送ＭＯＳＦＥＴ Ｑ
t2のゲート制御信号TR_Uをハイレベルにしてデータラッ
チ回路ＤＬＴの保持データを使ってデータ線ＤＬａをさ
らにＶccまでプリチャージさせる。 （４）センスラッチ回路ＳＬＴ側の伝送ＭＯＳＦＥＴ
Ｑｔ1のゲート制御信号TR_CUをハイレベルにしてデータ
線ＤＬａのレベルをノードＮａに伝える。 （５）センスラッチ回路ＳＬＴのＰＭＯＳ側に電源電圧
Ｖccを供給してセンスラッチ回路ＳＬＴを活性状態にし
てノードＮａの電位すなわち保持データを確定させる。 （６）次に、伝送ＭＯＳＦＥＴ Ｑｔ1のゲート制御信
号TR_CUをロウレベルにしてオフさせてからデータ線Ｄ
Ｌａの他端のディスチャージＭＯＳＦＥＴ Ｑd2のゲー
ト制御信号DDC_Uをハイレベルにしてデータ線ＤＬａの
電位をＶssまでディスチャージさせる。
ータラッチ列１２ａ，１２ｂからセンスラッチ列１１へ
のデータ転送の具体的方法を、図３の回路図および図７
のタイミングチャートを使用して説明する。 （１）先ず、センスラッチ回路ＳＬＴのＰＭＯＳ側の電
源電圧をＶss（接地電位）に設定してセンスラッチ回路
ＳＬＴを非活性状態にし、ディスチャージＭＯＳＦＥＴ
Ｑd1のゲートにリセットパルスRSA_CUを与えて、ノー
ドＮａの電荷を引き抜く。 （２）次に、データラッチ回路ＤＬＴのプリチャージＭ
ＯＳＦＥＴ Ｑp3のゲート制御信号PC_Uをハイレベルに
してデータラッチ回路ＤＬＴの保持データを使ってデー
タ線ＤＬａをＶcc−Ｖthまでプリチャージさせる。 （３）データラッチ回路ＤＬＴの伝送ＭＯＳＦＥＴ Ｑ
t2のゲート制御信号TR_Uをハイレベルにしてデータラッ
チ回路ＤＬＴの保持データを使ってデータ線ＤＬａをさ
らにＶccまでプリチャージさせる。 （４）センスラッチ回路ＳＬＴ側の伝送ＭＯＳＦＥＴ
Ｑｔ1のゲート制御信号TR_CUをハイレベルにしてデータ
線ＤＬａのレベルをノードＮａに伝える。 （５）センスラッチ回路ＳＬＴのＰＭＯＳ側に電源電圧
Ｖccを供給してセンスラッチ回路ＳＬＴを活性状態にし
てノードＮａの電位すなわち保持データを確定させる。 （６）次に、伝送ＭＯＳＦＥＴ Ｑｔ1のゲート制御信
号TR_CUをロウレベルにしてオフさせてからデータ線Ｄ
Ｌａの他端のディスチャージＭＯＳＦＥＴ Ｑd2のゲー
ト制御信号DDC_Uをハイレベルにしてデータ線ＤＬａの
電位をＶssまでディスチャージさせる。
【００４２】以上の動作をすべてのデータ線について同
時に行なうことによって、データラッチ列１２ａ，１２
ｂからセンスラッチ列１１へのデータ転送が行なえる。
時に行なうことによって、データラッチ列１２ａ，１２
ｂからセンスラッチ列１１へのデータ転送が行なえる。
【００４３】さらに、上記構成のメモリアレイにおいて
は、以下に述べる方法によっていわゆるエラティックビ
ットの検出が可能であり、本実施例のフラッシュメモリ
においてはエラティックビットを検出してそれを補修す
るシーケンスが設けられている。ここで、エラティック
ビットとは、その原因は明らかでないが同一の書込みパ
ルスが印加されたメモリセルの中で突然しきい値が下が
り過ぎて誤データの書込みがなされてしまったものを指
す。すなわち、データ“００”に対応するしきい値とな
るように書込みパルスを印加したり、データ“１０”に
対応するしきい値となるように書込みパルスを印加した
にもかかわらず、しきい値が下がり過ぎて、データ“０
１”に対応するしきい値を有するようなメモリセルが発
生することが経験的に知られている。
は、以下に述べる方法によっていわゆるエラティックビ
ットの検出が可能であり、本実施例のフラッシュメモリ
においてはエラティックビットを検出してそれを補修す
るシーケンスが設けられている。ここで、エラティック
ビットとは、その原因は明らかでないが同一の書込みパ
ルスが印加されたメモリセルの中で突然しきい値が下が
り過ぎて誤データの書込みがなされてしまったものを指
す。すなわち、データ“００”に対応するしきい値とな
るように書込みパルスを印加したり、データ“１０”に
対応するしきい値となるように書込みパルスを印加した
にもかかわらず、しきい値が下がり過ぎて、データ“０
１”に対応するしきい値を有するようなメモリセルが発
生することが経験的に知られている。
【００４４】そこで、この実施例では、データ“００”
およびデータ“１０”に対応するメモリセルの書込みを
行なう際にその書込みデータをデータラッチ回路に残し
ておいて書込み終了後にセンスラッチ回路にデータを読
み出してデータ線上で比較を行なうことでエラティック
ビットの検出を行なうようにしている。その具体的手順
を図３および図８を参照しながら説明する。 （１）書込み終了後にデータラッチＤＬＴに保持されて
いる書込みデータを使用して、データ線ＤＬａを選択的
に１．０Ｖのようなレベルにプリチャージする。すなわ
ち、データ“１”を保持しているデータラッチに接続さ
れているデータ線のみをプリチャージする。なお、この
とき反対側のマットのデータ線ＤＬｂは、０．５Ｖにプ
リチャージする。 （２）書込みを行なったメモリセルが接続されているワ
ード線を、目標としたしきい値よりも低い読出しレベル
に設定して読出しを行なう。このとき正常な書込みがな
されたメモリセルはオフであるためデータ線はプリチャ
ージ電位のままであるが、エラティックビットのメモリ
セルはオン状態となるため、データ線はディスチャージ
される。 （３）データ線上の伝送ＭＯＳＦＥＴ Ｑt1をオンして
センスラッチ回路ＤＬＴによりデータ線のレベルを検出
する。 （４）センスラッチ回路ＳＬＴに電源電圧を供給して検
出したデータ線レベルを増幅する。 （５）データ線上のディスチャージ用ＭＯＳＦＥＴ Ｑ
d2をオンしてすべてのデータ線をディスチャージする。 （６）データラッチＤＬＴに保持されている書込みデー
タを使用して、データ線ＤＬａを再度選択的に１．０Ｖ
のようなレベルにプリチャージする。反対側のマットの
データ線ＤＬｂは０．５Ｖにプリチャージする。 （７）センスラッチ回路ＳＬＴに保持されているデータ
線を使ってＭＯＳＦＥＴＱc1を選択的にオンさせるとと
もに、その電源端子をＶssとしてデータ線ＤＬａを選択
的にディスチャージする。このときデータ線上の伝送Ｍ
ＯＳＦＥＴ Ｑt1はオフ状態である。これによって、正
常な書込みがなされたメモリセルが接続されたデータ線
はディスチャージされるが、エラティックビットを生じ
たメモリセルが接続されたデータ線はディスチャージさ
れない。 （８）センスラッチ回路ＳＬＴの電源電圧を遮断し、デ
ィスチャージ用ＭＯＳＦＥＴ Ｑd1をオンしてセンスラ
ッチ回路ＳＬＴをリセットする。 （９）データ線上の伝送ＭＯＳＦＥＴ Ｑt1をオンして
センスラッチ回路ＤＬＴによりデータ線のレベルを検出
する。ディスチャージ用ＭＯＳＦＥＴ Ｑd1はオフす
る。 （１０）センスラッチ回路ＳＬＴに電源電圧を供給して
検出したデータ線レベルを増幅する。
およびデータ“１０”に対応するメモリセルの書込みを
行なう際にその書込みデータをデータラッチ回路に残し
ておいて書込み終了後にセンスラッチ回路にデータを読
み出してデータ線上で比較を行なうことでエラティック
ビットの検出を行なうようにしている。その具体的手順
を図３および図８を参照しながら説明する。 （１）書込み終了後にデータラッチＤＬＴに保持されて
いる書込みデータを使用して、データ線ＤＬａを選択的
に１．０Ｖのようなレベルにプリチャージする。すなわ
ち、データ“１”を保持しているデータラッチに接続さ
れているデータ線のみをプリチャージする。なお、この
とき反対側のマットのデータ線ＤＬｂは、０．５Ｖにプ
リチャージする。 （２）書込みを行なったメモリセルが接続されているワ
ード線を、目標としたしきい値よりも低い読出しレベル
に設定して読出しを行なう。このとき正常な書込みがな
されたメモリセルはオフであるためデータ線はプリチャ
ージ電位のままであるが、エラティックビットのメモリ
セルはオン状態となるため、データ線はディスチャージ
される。 （３）データ線上の伝送ＭＯＳＦＥＴ Ｑt1をオンして
センスラッチ回路ＤＬＴによりデータ線のレベルを検出
する。 （４）センスラッチ回路ＳＬＴに電源電圧を供給して検
出したデータ線レベルを増幅する。 （５）データ線上のディスチャージ用ＭＯＳＦＥＴ Ｑ
d2をオンしてすべてのデータ線をディスチャージする。 （６）データラッチＤＬＴに保持されている書込みデー
タを使用して、データ線ＤＬａを再度選択的に１．０Ｖ
のようなレベルにプリチャージする。反対側のマットの
データ線ＤＬｂは０．５Ｖにプリチャージする。 （７）センスラッチ回路ＳＬＴに保持されているデータ
線を使ってＭＯＳＦＥＴＱc1を選択的にオンさせるとと
もに、その電源端子をＶssとしてデータ線ＤＬａを選択
的にディスチャージする。このときデータ線上の伝送Ｍ
ＯＳＦＥＴ Ｑt1はオフ状態である。これによって、正
常な書込みがなされたメモリセルが接続されたデータ線
はディスチャージされるが、エラティックビットを生じ
たメモリセルが接続されたデータ線はディスチャージさ
れない。 （８）センスラッチ回路ＳＬＴの電源電圧を遮断し、デ
ィスチャージ用ＭＯＳＦＥＴ Ｑd1をオンしてセンスラ
ッチ回路ＳＬＴをリセットする。 （９）データ線上の伝送ＭＯＳＦＥＴ Ｑt1をオンして
センスラッチ回路ＤＬＴによりデータ線のレベルを検出
する。ディスチャージ用ＭＯＳＦＥＴ Ｑd1はオフす
る。 （１０）センスラッチ回路ＳＬＴに電源電圧を供給して
検出したデータ線レベルを増幅する。
【００４５】以上の手順により、エラティックビットを
生じたメモリセルが接続されたセンスラッチ回路ＳＬＴ
にはデータ“１”が保持される。従って、センスラッチ
回路ＳＬＴに“１”が残っているか否かを後述の書込・
消去判定回路３３（図９参照）によって検出することで
エラティックビットが発生したか否か検出し、エラーフ
ラグを立てて外部に知らせたり、センスラッチ回路ＳＬ
Ｔに残ったデータを使用してエラティックビットを消去
状態にし再書込みを行なうことで、データを補修するよ
うなことができる。
生じたメモリセルが接続されたセンスラッチ回路ＳＬＴ
にはデータ“１”が保持される。従って、センスラッチ
回路ＳＬＴに“１”が残っているか否かを後述の書込・
消去判定回路３３（図９参照）によって検出することで
エラティックビットが発生したか否か検出し、エラーフ
ラグを立てて外部に知らせたり、センスラッチ回路ＳＬ
Ｔに残ったデータを使用してエラティックビットを消去
状態にし再書込みを行なうことで、データを補修するよ
うなことができる。
【００４６】なお、エラティックビットはしきい値が下
がり過ぎる現象であるため、しきい値の最も低いメモリ
セルに関しては書込みによりエラティックビットが生じ
ても読出し時に誤データとはならない。ワード線に最も
低い読出しレベル（１．７Ｖ）が印加されたときに、正
常な書込みが行なわれたメモリセルと同様にオン状態と
なるからである。仮にエラティックビットのしきい値が
０Ｖ以下になった場合には、ワード線を０Ｖにしたまま
センスラッチを活性化すればそのメモリセルはオン状態
にされているため、読出しデータが“１”となるので、
書込みデータが残っていなくても検出することができ
る。上記実施例においては、しきい値の最も低いメモリ
セルの書込みを最初に行なうようにしているため、最初
の書込みに使用した書込みデータがセンスラッチ回路か
ら失われてもエラティックビットの検出の上で何ら支障
はない。
がり過ぎる現象であるため、しきい値の最も低いメモリ
セルに関しては書込みによりエラティックビットが生じ
ても読出し時に誤データとはならない。ワード線に最も
低い読出しレベル（１．７Ｖ）が印加されたときに、正
常な書込みが行なわれたメモリセルと同様にオン状態と
なるからである。仮にエラティックビットのしきい値が
０Ｖ以下になった場合には、ワード線を０Ｖにしたまま
センスラッチを活性化すればそのメモリセルはオン状態
にされているため、読出しデータが“１”となるので、
書込みデータが残っていなくても検出することができ
る。上記実施例においては、しきい値の最も低いメモリ
セルの書込みを最初に行なうようにしているため、最初
の書込みに使用した書込みデータがセンスラッチ回路か
ら失われてもエラティックビットの検出の上で何ら支障
はない。
【００４７】次に、メモリセルの通常の読出し動作につ
いて説明する。データの読出しは、ワード線を立ち上げ
て上記ベリファイ動作の時のように、メモリセルのコン
トロールゲートの電位を３段階（各しきい値の中間の
値）に変化させ、またデータ線ＤＬを介して選択メモリ
セルのドレインに１Ｖの電圧を印加し、またローカルソ
ース線ＬＳＬを接地点に接続することにより行なう。し
きい値がワード線のレベルよりも低いメモリセルはオン
状態とされるためこのメモリセルが接続されたデータ線
は接地電位にディスチャージされる。一方、しきい値が
ワード線のレベルよりも高いメモリセルはオフ状態とさ
れるためこのメモリセルが接続されたデータ線は１Ｖの
ままにされる。この電位をセンスラッチ回路ＳＬＴまた
はデータラッチ回路ＤＬＴにより検出することで１次読
出しデータが得られる。
いて説明する。データの読出しは、ワード線を立ち上げ
て上記ベリファイ動作の時のように、メモリセルのコン
トロールゲートの電位を３段階（各しきい値の中間の
値）に変化させ、またデータ線ＤＬを介して選択メモリ
セルのドレインに１Ｖの電圧を印加し、またローカルソ
ース線ＬＳＬを接地点に接続することにより行なう。し
きい値がワード線のレベルよりも低いメモリセルはオン
状態とされるためこのメモリセルが接続されたデータ線
は接地電位にディスチャージされる。一方、しきい値が
ワード線のレベルよりも高いメモリセルはオフ状態とさ
れるためこのメモリセルが接続されたデータ線は１Ｖの
ままにされる。この電位をセンスラッチ回路ＳＬＴまた
はデータラッチ回路ＤＬＴにより検出することで１次読
出しデータが得られる。
【００４８】より具体的には、読み出し動作が開始され
ると、まず選択ワード線のレベルを３．５Ｖにして選択
メモリセルからデータを読み出してデータラッチ列１２
ａに保持させる。次に、選択ワード線のレベルを２．７
Ｖにして選択メモリセルからデータを読み出してデータ
ラッチ列１２ｂに保持させる。最後に、選択ワード線の
レベルを１．７Ｖにして選択メモリセルからデータを読
み出してデータラッチ列１１に保持させる。このように
してワード線レベルを３段階に変化させることにより、
同一メモリセルから３種のデータが順次読み出されてデ
ータラッチ列１２ａ，１２ｂとセンスラッチ列１１に保
持されるので、これらの読み出されたデータに対して論
理演算を実施して逆変換することで書き込まれたデータ
と同じ読出しデータを２ビット単位で復元することがで
きる。
ると、まず選択ワード線のレベルを３．５Ｖにして選択
メモリセルからデータを読み出してデータラッチ列１２
ａに保持させる。次に、選択ワード線のレベルを２．７
Ｖにして選択メモリセルからデータを読み出してデータ
ラッチ列１２ｂに保持させる。最後に、選択ワード線の
レベルを１．７Ｖにして選択メモリセルからデータを読
み出してデータラッチ列１１に保持させる。このように
してワード線レベルを３段階に変化させることにより、
同一メモリセルから３種のデータが順次読み出されてデ
ータラッチ列１２ａ，１２ｂとセンスラッチ列１１に保
持されるので、これらの読み出されたデータに対して論
理演算を実施して逆変換することで書き込まれたデータ
と同じ読出しデータを２ビット単位で復元することがで
きる。
【００４９】表２には、メモリセルの記憶データと各ラ
ッチへの１次読出しデータおよび逆変換後の読出しデー
タを示す。
ッチへの１次読出しデータおよび逆変換後の読出しデー
タを示す。
【００５０】
【表２】 なお、上記逆変換は、データ変換回路２０内にそのよう
な論理演算回路を設けて行なってもよいが、メモリアレ
イ１０内のデータ線を用いてデータラッチ列１２ａ，１
２ｂとセンスラッチ列１１に保持されているデータ同士
のワイヤード論理（論理和あるいは排他的論理和）をと
ることで実行することもできる。また、読出し動作は、
読出しを指令するコマンドが入力されることにより実行
される。図９には、上記メモリアレイ１０、データ変換
回路２０および制御回路並びにメモリ周辺回路を同一半
導体チップ上に備えた多値フラッシュメモリの全体の構
成例が示されている。
な論理演算回路を設けて行なってもよいが、メモリアレ
イ１０内のデータ線を用いてデータラッチ列１２ａ，１
２ｂとセンスラッチ列１１に保持されているデータ同士
のワイヤード論理（論理和あるいは排他的論理和）をと
ることで実行することもできる。また、読出し動作は、
読出しを指令するコマンドが入力されることにより実行
される。図９には、上記メモリアレイ１０、データ変換
回路２０および制御回路並びにメモリ周辺回路を同一半
導体チップ上に備えた多値フラッシュメモリの全体の構
成例が示されている。
【００５１】この実施例のフラッシュメモリは、特に制
限されないが、外部のＣＰＵ等から与えられるコマンド
をデコードするコマンドデコーダ３１と、該コマンドデ
コーダ３１のデコード結果に基づいて当該コマンドに対
応した処理を実行すべくメモリ内部の各回路に対する制
御信号を順次形成して出力する制御回路（シーケンサ）
３２とを備えており、コマンドが与えられるとそれを解
読して自動的に対応する処理を実行するように構成され
ている。上記制御回路３２は、例えばマイクロプログラ
ム方式のＣＰＵの制御部と同様に、コマンド（命令）を
実行するのに必要な一連のマイクロ命令郡が格納された
ＲＯＭ（リードオンリメモリ）からなり、コマンドデコ
ーダ３１がコマンドに対応したマイクロ命令群の先頭ア
ドレスを生成して制御回路３２に与えることにより、マ
イクロプログラムが起動されるように構成されている。
限されないが、外部のＣＰＵ等から与えられるコマンド
をデコードするコマンドデコーダ３１と、該コマンドデ
コーダ３１のデコード結果に基づいて当該コマンドに対
応した処理を実行すべくメモリ内部の各回路に対する制
御信号を順次形成して出力する制御回路（シーケンサ）
３２とを備えており、コマンドが与えられるとそれを解
読して自動的に対応する処理を実行するように構成され
ている。上記制御回路３２は、例えばマイクロプログラ
ム方式のＣＰＵの制御部と同様に、コマンド（命令）を
実行するのに必要な一連のマイクロ命令郡が格納された
ＲＯＭ（リードオンリメモリ）からなり、コマンドデコ
ーダ３１がコマンドに対応したマイクロ命令群の先頭ア
ドレスを生成して制御回路３２に与えることにより、マ
イクロプログラムが起動されるように構成されている。
【００５２】図９において、図４と同一符号が付されて
いる回路部分は同一の機能を有する回路である。すなわ
ち、１０は２つのメモリマットＭＡＴ−Ａ，ＭＡＴ−Ｂ
で構成されたメモリアレイ、２０は外部から入力された
書込みデータを２ビットごとに４値データに変換するデ
ータ変換回路、１１は変換された書込みデータや読出し
データを保持するセンスラッチ列、１２ａ，１２ｂはデ
ータラッチ列である。
いる回路部分は同一の機能を有する回路である。すなわ
ち、１０は２つのメモリマットＭＡＴ−Ａ，ＭＡＴ−Ｂ
で構成されたメモリアレイ、２０は外部から入力された
書込みデータを２ビットごとに４値データに変換するデ
ータ変換回路、１１は変換された書込みデータや読出し
データを保持するセンスラッチ列、１２ａ，１２ｂはデ
ータラッチ列である。
【００５３】メモリアレイ１０には、各メモリマットＭ
ＡＴ−Ａ，ＭＡＴ−Ｂに対応してそれぞれＸ系のアドレ
スデコーダ１３ａ，１３ｂと、該デコーダ１３ａ，１３
ｂのデコード結果に従って各メモリマット内の１本のワ
ード線ＷＬを選択レベルに駆動するワードドライブ回路
１４ａ，１４ｂが設けられている。特に制限されない
が、この実施例のメモリアレイ１０では、上記ワードド
ライブ回路が各メモリマットの両側および中央に配置さ
れている。図２や図３には示されていないが、Ｙ系のア
ドレスデコーダ回路およびこのデコーダによって選択的
にオン、オフされてデータ変換回路２０からのデータを
対応するセンスラッチに転送させるカラムスイッチは、
センスラッチ列１１と一体的に構成されている。図９に
は、このＹ系デコーダ回路とカラムスイッチとセンスラ
ッチ回路とが、１つの機能ブロックＹ−ＤＥＣ＆ＳＬＴ
で示されている。
ＡＴ−Ａ，ＭＡＴ−Ｂに対応してそれぞれＸ系のアドレ
スデコーダ１３ａ，１３ｂと、該デコーダ１３ａ，１３
ｂのデコード結果に従って各メモリマット内の１本のワ
ード線ＷＬを選択レベルに駆動するワードドライブ回路
１４ａ，１４ｂが設けられている。特に制限されない
が、この実施例のメモリアレイ１０では、上記ワードド
ライブ回路が各メモリマットの両側および中央に配置さ
れている。図２や図３には示されていないが、Ｙ系のア
ドレスデコーダ回路およびこのデコーダによって選択的
にオン、オフされてデータ変換回路２０からのデータを
対応するセンスラッチに転送させるカラムスイッチは、
センスラッチ列１１と一体的に構成されている。図９に
は、このＹ系デコーダ回路とカラムスイッチとセンスラ
ッチ回路とが、１つの機能ブロックＹ−ＤＥＣ＆ＳＬＴ
で示されている。
【００５４】この実施例の多値フラッシュメモリには、
上記各回路の他、書込み時や消去時にセンスラッチ列１
１のデータに基づいて書込みまたは消去が終了したか判
定して上記制御回路３２に知らせ書込みシーケンスまた
は消去シーケンスを終了させる書込・消去判定回路３３
や、内部の動作に必要なタイミングクロックを形成して
メモリ内の各回路に供給するクロック発生回路３４、メ
モリ内部の状態を反映するとともに外部に対して外部か
らアクセスが可能か否かを示すレディ／ビジィ信号Ｒ／
Ｂを信号を形成して出力したり内部回路をテストする機
能を備えたステイタス＆テスト系回路３５、メモリアレ
イ１０から読み出された信号を増幅するメインアンプ回
路３６、電源系回路３７、外部から入力されるアドレス
信号や書込みデータ信号およびコマンドを取り込んで内
部の所定の回路に供給するとともに読出しデータ信号を
外部へ出力するための入出力バッファ回路３８、外部か
ら入力される制御信号を取り込んで制御回路３２その他
内部の所定の回路に供給したり上記入出力バッファ回路
３８を制御する制御信号入力バッファ＆入出力制御回路
３９、アドレス制御系回路４０、メモリアレイ内に不良
ビットがあった場合に予備メモリ行と置き換えるための
冗長回路４１等が設けられている。
上記各回路の他、書込み時や消去時にセンスラッチ列１
１のデータに基づいて書込みまたは消去が終了したか判
定して上記制御回路３２に知らせ書込みシーケンスまた
は消去シーケンスを終了させる書込・消去判定回路３３
や、内部の動作に必要なタイミングクロックを形成して
メモリ内の各回路に供給するクロック発生回路３４、メ
モリ内部の状態を反映するとともに外部に対して外部か
らアクセスが可能か否かを示すレディ／ビジィ信号Ｒ／
Ｂを信号を形成して出力したり内部回路をテストする機
能を備えたステイタス＆テスト系回路３５、メモリアレ
イ１０から読み出された信号を増幅するメインアンプ回
路３６、電源系回路３７、外部から入力されるアドレス
信号や書込みデータ信号およびコマンドを取り込んで内
部の所定の回路に供給するとともに読出しデータ信号を
外部へ出力するための入出力バッファ回路３８、外部か
ら入力される制御信号を取り込んで制御回路３２その他
内部の所定の回路に供給したり上記入出力バッファ回路
３８を制御する制御信号入力バッファ＆入出力制御回路
３９、アドレス制御系回路４０、メモリアレイ内に不良
ビットがあった場合に予備メモリ行と置き換えるための
冗長回路４１等が設けられている。
【００５５】この実施例のフラッシュメモリは、アドレ
ス信号と書込みデータ信号およびコマンド入力とで外部
端子（ピン）Ｉ／Ｏを共用している。そのため、入出力
バッファ回路３８は、上記制御信号入力バッファ＆入出
力制御回路３９からの制御信号に従ってこれらの入力信
号を区別して取り込み所定の内部回路に供給する。ま
た、上記電源系回路３７は、基板電位等の基準となる電
圧を発生する基準電源発生回路や外部から供給される電
源電圧Ｖccに基づいて書込み電圧、消去電圧、読出し電
圧、ベリファイ電圧等チップ内部で必要とされる電圧を
発生するチャージポンプ等からなる内部電源発生回路、
メモリの動作状態に応じてこれらの電圧の中から所望の
電圧を選択してメモリアレイ１０に供給する電源切り替
え回路、これらの回路を制御する電源制御回路等からな
る。
ス信号と書込みデータ信号およびコマンド入力とで外部
端子（ピン）Ｉ／Ｏを共用している。そのため、入出力
バッファ回路３８は、上記制御信号入力バッファ＆入出
力制御回路３９からの制御信号に従ってこれらの入力信
号を区別して取り込み所定の内部回路に供給する。ま
た、上記電源系回路３７は、基板電位等の基準となる電
圧を発生する基準電源発生回路や外部から供給される電
源電圧Ｖccに基づいて書込み電圧、消去電圧、読出し電
圧、ベリファイ電圧等チップ内部で必要とされる電圧を
発生するチャージポンプ等からなる内部電源発生回路、
メモリの動作状態に応じてこれらの電圧の中から所望の
電圧を選択してメモリアレイ１０に供給する電源切り替
え回路、これらの回路を制御する電源制御回路等からな
る。
【００５６】上記アドレス制御系回路４０は、外部から
入力されるアドレス信号を取り込んでカウントアップす
るアドレスカウンタＡＣＮＴや、データ転送時にＹアド
レスを自動的に更新したりデータ消去時等に自動的にＸ
アドレスを発生するアドレスジェネレータＡＧＥＮ、入
力アドレスと不良アドレスとを比較してアドレスが一致
したときに選択メモリ行または列を切り換える救済系回
路等からなる。
入力されるアドレス信号を取り込んでカウントアップす
るアドレスカウンタＡＣＮＴや、データ転送時にＹアド
レスを自動的に更新したりデータ消去時等に自動的にＸ
アドレスを発生するアドレスジェネレータＡＧＥＮ、入
力アドレスと不良アドレスとを比較してアドレスが一致
したときに選択メモリ行または列を切り換える救済系回
路等からなる。
【００５７】外部のＣＰＵ等からこの実施例のフラッシ
ュメモリに入力される制御信号としては、例えばリセッ
ト信号ＲＥＳやチップ選択信号ＣＥ、書込み制御信号Ｗ
Ｅ、出力制御信号ＯＥ、コマンドもしくはデータ入力か
アドレス入力かを示すためのコマンドイネーブル信号Ｃ
ＤＥ、システムクロックＳＣ等がある。
ュメモリに入力される制御信号としては、例えばリセッ
ト信号ＲＥＳやチップ選択信号ＣＥ、書込み制御信号Ｗ
Ｅ、出力制御信号ＯＥ、コマンドもしくはデータ入力か
アドレス入力かを示すためのコマンドイネーブル信号Ｃ
ＤＥ、システムクロックＳＣ等がある。
【００５８】なお、上記実施例の多値フラッシュメモリ
を制御する外部の装置としては、アドレス生成機能とコ
マンド生成機能を備えていればよいので、汎用マイクロ
コンピュータＬＳＩを用いることができる。
を制御する外部の装置としては、アドレス生成機能とコ
マンド生成機能を備えていればよいので、汎用マイクロ
コンピュータＬＳＩを用いることができる。
【００５９】以上説明したように、上記実施例において
は、複数のしきい値を設定して１つのメモリセルに多値
の情報を記憶させるようにした不揮発性半導体記憶装置
において、消去レベルから遠いしきい値のメモリセルへ
の書込みから開始して順次しきい値が近いメモリセルへ
の書込みを行なうようにしたので、ワード線ディスター
ブの影響を最も受け易い消去レベルに近いしきい値のメ
モリセルに対してかかるワード線ディスターブの回数を
減らすことができ、ワード線ディスターブによるしきい
値の変動を最小に抑えることができるという効果があ
る。
は、複数のしきい値を設定して１つのメモリセルに多値
の情報を記憶させるようにした不揮発性半導体記憶装置
において、消去レベルから遠いしきい値のメモリセルへ
の書込みから開始して順次しきい値が近いメモリセルへ
の書込みを行なうようにしたので、ワード線ディスター
ブの影響を最も受け易い消去レベルに近いしきい値のメ
モリセルに対してかかるワード線ディスターブの回数を
減らすことができ、ワード線ディスターブによるしきい
値の変動を最小に抑えることができるという効果があ
る。
【００６０】また、従来の書込み方式では、第１段階の
書込みの際にしきい値をずらしたいすべてのメモリセル
に対して書込みパルスを印加するため、書込み時のピー
ク電流が増大するともに平均消費電力も多くなるという
不都合があったが、上記実施例では目標とするしきい値
の異なるメモリセルごとに書込みパルスを印加すれば良
いので、１回の書込みでプリチャージしなければならな
いデータ線数と書込み開始から終了するまでにプリチャ
ージしなければならないデータ線の総数を従来方式に比
べて少なくして、書込み時のピーク電流と平均消費電力
を低減することができるという効果がある。
書込みの際にしきい値をずらしたいすべてのメモリセル
に対して書込みパルスを印加するため、書込み時のピー
ク電流が増大するともに平均消費電力も多くなるという
不都合があったが、上記実施例では目標とするしきい値
の異なるメモリセルごとに書込みパルスを印加すれば良
いので、１回の書込みでプリチャージしなければならな
いデータ線数と書込み開始から終了するまでにプリチャ
ージしなければならないデータ線の総数を従来方式に比
べて少なくして、書込み時のピーク電流と平均消費電力
を低減することができるという効果がある。
【００６１】しかも、上記実施例では、書込みワード線
電圧を目標しきい値に応じてその絶対値が徐々に小さく
なるように制御しているため、１回に生じるディスター
ブの量も次第に小さくなり、しきい値の変動を更に小さ
くすることができる。
電圧を目標しきい値に応じてその絶対値が徐々に小さく
なるように制御しているため、１回に生じるディスター
ブの量も次第に小さくなり、しきい値の変動を更に小さ
くすることができる。
【００６２】さらに、上記実施例では、メモリアレイが
２つのマットで構成され、２つのマット間には各マット
内のデータ線が入出力端子に接続され上記データ変換回
路で変換された３ビットデータのうち１ビットを保持可
能なセンスラッチ回路が配置され、各マットの外側には
それぞれ上記データ変換回路で変換された３ビットデー
タのうち他の１ビットをそれぞれ保持可能なデータラッ
チ回路が配置され、データラッチ回路とセンスラッチ回
路との間でデータ線を介してデータ転送を行なうように
しているため、データ変換回路側に変換後のデータを保
持するレジスタを設ける必要がないとともに、エラティ
ックビットの検出も簡単に行なえるようになるという効
果がある。
２つのマットで構成され、２つのマット間には各マット
内のデータ線が入出力端子に接続され上記データ変換回
路で変換された３ビットデータのうち１ビットを保持可
能なセンスラッチ回路が配置され、各マットの外側には
それぞれ上記データ変換回路で変換された３ビットデー
タのうち他の１ビットをそれぞれ保持可能なデータラッ
チ回路が配置され、データラッチ回路とセンスラッチ回
路との間でデータ線を介してデータ転送を行なうように
しているため、データ変換回路側に変換後のデータを保
持するレジスタを設ける必要がないとともに、エラティ
ックビットの検出も簡単に行なえるようになるという効
果がある。
【００６３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、メモリセルのしきい値を４段階に設定し
て一つのメモリセルに４値のデータを記憶できるように
しているが、メモリセルのしきい値を３段階あるいは５
段階以上に設定するようにした不揮発性メモリに適用す
ることも可能である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、メモリセルのしきい値を４段階に設定し
て一つのメモリセルに４値のデータを記憶できるように
しているが、メモリセルのしきい値を３段階あるいは５
段階以上に設定するようにした不揮発性メモリに適用す
ることも可能である。
【００６４】また、実施例では２ビットデータを４値デ
ータに変換する方式の一例として、表１に示すような変
換を行なっているが、変換方式は表１に示すものに限定
されず、結果として“１”の立っているビットの位置の
異なるデータが得られるものであればよい。また、デー
タ逆変換のための演算も表２のものに限定されず、元の
２ビットデータを復元できるものであればどのような変
換であっても良い。
ータに変換する方式の一例として、表１に示すような変
換を行なっているが、変換方式は表１に示すものに限定
されず、結果として“１”の立っているビットの位置の
異なるデータが得られるものであればよい。また、デー
タ逆変換のための演算も表２のものに限定されず、元の
２ビットデータを復元できるものであればどのような変
換であっても良い。
【００６５】さらに、各メモリセルに対する書込み方式
も、実施例のように、一旦消去を行なってしきい値を高
くした後に書込みパルスでしきい値を下げる方式に限定
されず、書込みパルスでしきい値を高くする方式等であ
っても良い。また、実施例では、データ“１”を保持す
るセンスラッチ回路に対応するメモリセルに書込みを行
なってしきい値を変化させているが、データ“０”を保
持するセンスラッチ回路に対応するメモリセルに書込み
を行なってしきい値を変化させるようにしても良い。
も、実施例のように、一旦消去を行なってしきい値を高
くした後に書込みパルスでしきい値を下げる方式に限定
されず、書込みパルスでしきい値を高くする方式等であ
っても良い。また、実施例では、データ“１”を保持す
るセンスラッチ回路に対応するメモリセルに書込みを行
なってしきい値を変化させているが、データ“０”を保
持するセンスラッチ回路に対応するメモリセルに書込み
を行なってしきい値を変化させるようにしても良い。
【００６６】さらに、上記実施例では、メモリアレイを
２つのマットによって構成した場合について説明した
が、この発明はそれに限定されず、偶数個のマットに分
割した場合はもちろん１つのマットで構成されている場
合にも適用することができる。メモリアレイが１つのマ
ットで構成された場合には、例えばデータ変換回路で変
換後のデータを２回に分けて転送するなどの方式を適用
すれば良い。
２つのマットによって構成した場合について説明した
が、この発明はそれに限定されず、偶数個のマットに分
割した場合はもちろん１つのマットで構成されている場
合にも適用することができる。メモリアレイが１つのマ
ットで構成された場合には、例えばデータ変換回路で変
換後のデータを２回に分けて転送するなどの方式を適用
すれば良い。
【００６７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である一括消
去型フラッシュメモリに適用した場合について説明した
が、この発明はそれに限定されるものでなく、ＦＡＭＯ
Ｓを記憶素子とする不揮発性記憶装置一般さらには複数
のしきい値を有するメモリセルを備えた半導体装置に広
く利用することができる。
なされた発明をその背景となった利用分野である一括消
去型フラッシュメモリに適用した場合について説明した
が、この発明はそれに限定されるものでなく、ＦＡＭＯ
Ｓを記憶素子とする不揮発性記憶装置一般さらには複数
のしきい値を有するメモリセルを備えた半導体装置に広
く利用することができる。
【００６８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００６９】すなわち、この発明は、ワード線ディスタ
ーブによるメモリセルのしきい値の変動を最小に抑える
ことが可能であるとともに、書込み時のピーク電流と平
均消費電力を低減可能な不揮発性半導体記憶装置を実現
することができる。
ーブによるメモリセルのしきい値の変動を最小に抑える
ことが可能であるとともに、書込み時のピーク電流と平
均消費電力を低減可能な不揮発性半導体記憶装置を実現
することができる。
【図１】この発明に係る多値フラッシュメモリのデータ
書込み方法の概略を示す説明図である。
書込み方法の概略を示す説明図である。
【図２】この発明に係る多値フラッシュメモリのメモリ
アレイの構成例を示す回路図である。
アレイの構成例を示す回路図である。
【図３】センスラッチ回路ＳＬＴおよびデータラッチ回
路ＤＬＴの具体例を示す回路図である。
路ＤＬＴの具体例を示す回路図である。
【図４】本発明に係る多値フラッシュメモリにおける２
ビットの書込みデータを４値のデータに変換するデータ
変換回路の一実施例を示す論理回路図である。
ビットの書込みデータを４値のデータに変換するデータ
変換回路の一実施例を示す論理回路図である。
【図５】実施例の多値フラッシュメモリの書込み時のデ
ータ入力タイミングを示すタイミングチャートである。
ータ入力タイミングを示すタイミングチャートである。
【図６】実施例の多値フラッシュメモリの書込み手順を
示すフローチャートである。
示すフローチャートである。
【図７】データラッチ回路ＤＬＴからセンスラッチ回路
ＳＬＴへのデータ転送時の信号タイミングを示すタイミ
ングチャートである。
ＳＬＴへのデータ転送時の信号タイミングを示すタイミ
ングチャートである。
【図８】エラティックビットの検出の具体的手順のタイ
ミングを示すタイミングチャートである。
ミングを示すタイミングチャートである。
【図９】本発明に係る多値フラッシュメモリの一実施例
の概略を示す全体ブロック図である。
の概略を示す全体ブロック図である。
【図１０】実施例のフラッシュメモリに使用されるメモ
リセルの構造およびデータ書込み時の電圧状態を示す模
式図である。
リセルの構造およびデータ書込み時の電圧状態を示す模
式図である。
【図１１】実施例のフラッシュメモリに使用されるメモ
リセルの消去時の電圧状態を示す模式図である。
リセルの消去時の電圧状態を示す模式図である。
【図１２】先願発明に係る多値フラッシュメモリにおけ
るデータ書込み方法の概略を示す説明図である。
るデータ書込み方法の概略を示す説明図である。
１０ メモリアレイ １１ センスラッチ列 １２ａ，１２ｂ データラッチ列 １３ Ｘ系アドレスデコーダ １４ ワードドライブ回路 ２０ データ変換回路 ２１ バッファ部 ２２ データ変換部 ＳＬＴ センスラッチ回路 ＤＬＴ データラッチ回路 ＤＬ データ線 ＷＬ ワード線 ＭＣ メモリセル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 久保埜 昌次 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (56)参考文献 特開 平７−93979（ＪＰ，Ａ) 特開 平３−59886（ＪＰ，Ａ) 特開 昭62−6493（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/02
Claims (34)
- 【請求項１】 メモリセルのしきい値を２段階以上に設
定するとともに、ワード線のレベルを２段階以上に変化
させてメモリセルの読み出しを行なうことで一つのメモ
リセルに２ビット以上のデータを記憶させるように構成
された不揮発性半導体記憶装置において、消去レベルか
ら遠いしきい値のメモリセルへの書込みから開始して順
次しきい値が近いメモリセルへの書込みを行なうように
したことを特徴とする不揮発性半導体記憶装置の書込み
方法。 - 【請求項２】 上記多値データをメモリアレイ内の選択
されたメモリセルに書き込み電圧を減少させつつ順次書
き込みを行なうことを特徴とする請求項１に記載の不揮
発性半導体記憶装置の書込み方法。 - 【請求項３】 上記消去レベルはメモリセルのしきい値
が最も高い状態であり、書込みに先立って全てのメモリ
セルのしきい値を消去レベルに設定しておくようにした
ことを特徴とする請求項１または２に記載の不揮発性半
導体記憶装置の書込み方法。 - 【請求項４】 メモリセルのしきい値を２段階以上に設
定するとともに、ワード線のレベルを２段階以上に変化
させてメモリセルの読み出しを行なうことで一つのメモ
リセルに２ビット以上のデータを記憶させるようにされ
た不揮発性半導体記憶装置において、入力されたデータ
を２ビットごとに所定の演算を実行しそれらの組合わせ
に応じた３ビットのデータに変換するデータ変換回路が
設けられるとともに、メモリアレイは偶数個のマットで
構成され、対応する２つのマット間には各マット内のデ
ータ線が入出力端子に接続され上記データ変換回路で変
換された３ビットデータのうち１ビットを保持可能なセ
ンスラッチ回路が配置され、各マットの外側にはそれぞ
れ上記データ変換回路で変換された３ビットデータのう
ち他の１ビットをそれぞれ保持可能なデータラッチ回路
が配置されてなることを特徴とする不揮発性半導体記憶
装置。 - 【請求項５】 上記データラッチ回路に保持されたデー
タは、データ線を介して上記センスラッチ回路に転送さ
れてから選択メモリセルに書込みがなされるように構成
されてなることを特徴とする請求項４に記載の不揮発性
半導体記憶装置。 - 【請求項６】 コントロールゲート及びフローティング
ゲートを各々が有し、各々が少なくとも２ビットのデー
タをしきい値として格納可能な複数のメモリセル、 上記複数のメモリセルの各々がコントロールゲートを介
して結合される複数のワード線、 外部端子、 上記外部端子を介して供給されたアドレス信号に基づい
て上記複数のワード線から所定ワード線を選択するワー
ド線デコーダ、 選択されたワード線に所定電圧を供給するワード線ドラ
イバ、 上記ワード線ドライバに上記所定電圧を供給する内部電
圧発生回路、 上記外部端子を介して供給されたデータを変換するデー
タ変換回路、上記データ変換回路によって変換されたデータが格納さ
れる第１データラッチ回路、第２データラッチ回路及び
第３データラッチ回路を有し、 書き込み動作において、選択されたメモリセルのしきい
値は、上記第１データラッチ回路に格納されたデータに
よって第１しきい値領域から第２しきい値領域にされ、
上記第２データラッチ回路に格納されたデータによって
第１しきい値領域から第３しきい値領域にされ、上記第
３データラッチ回路に格納されたデータによって第１し
きい値領域から第４しきい値領域にされる 不揮発性半導
体記憶装置。 - 【請求項７】 請求項６において、上記第１データラッ
チ回路に格納されたデータによって選択されたメモリセ
ルのしきい値が上記第１しきい値領域から上記第２しき
い値領域にされ、上記第２データラッチ回路に格納され
ていたデータは上記第１データラッチ回路に転送され、
上記第１データラッチ回路に格納されたデータによって
選択されたメモリセルのしきい値が上記第１しきい値領
域から上記第３しきい値領域にされ、上記第３データラ
ッチ回路に格納されていたデータは上記第１データラッ
チ回路に転送され、上記第１データラッチ回路に格納さ
れたデータによって選択されたメモリセルのしきい値は
上記第１しきい値領域から第４しきい値領域にされる不
揮発性半導体記憶装置。 - 【請求項８】 請求項７において、書き込み動作の指示
をする１つのコマンドが上記外部端子を介して入力され
ることによって、上記複数のメモリセルの中から選択さ
れたメモリセルのしきい値は上記第１しきい値領域から
上記第４しきい値領域まで変化させられる不揮発性半導
体記憶装置。 - 【請求項９】 請求項８において、さらに入力されたコ
マンドをデコードするコマンドデコーダ及び上記コマン
ドデコーダのデコード結果に基づいて制御信号を発生す
る制御回路を有する不揮発性半導体記憶装置。 - 【請求項１０】 請求項７において、書き込み動作を指
示する外部制御信号に基づいて、上記複数のメモリセル
の中から選択されたメモリセルのしきい値は上記第１し
きい値領域から上記第４しきい値領域まで変化させられ
る不揮発性半導体記憶装置。 - 【請求項１１】 それぞれがコントロールゲート及びフ
ローティングゲートを有する１つのトランジスタを含
み、データをしきい値として格納する複数のメモリセル
を有し、 各々のメモリセルのしきい値は、消去状態とされる第１
しきい値領域及び上記第１しきい値領域とは異なる書き
込み状態とされる複数のしきい値領域の中の１つにさ
れ、 消去状態のメモリセルにデータを書き込む時、選択され
たメモリセルは上記消去状態のしきい値領域から書き込
み状態として一番遠い所のしきい値領域にされ、さらに
データを書き込む時上記第１しきい値領域内のメモリセ
ルが書き込み状態として第１しきい値領域から２番目に
遠いところのしきい値領域にされる不揮発性半導体記憶
装置。 - 【請求項１２】 請求項１１において、データを書き込
む時、上記消去状態のしきい値領域から一番遠い所のし
きい値領域に移動させられるメモリセルから順番に上記
消去状態のしきい値領域に近いしきい値領域に移動させ
られるメモリセルへ、データの書き込みを行う不揮発性
半導体記憶装置。 - 【請求項１３】 請求項１２において、メモリセルにデ
ータを書き込むことによってそれぞれのメモリセルを対
応するしきい値領域に移動させる時、選択されたメモリ
セルのコントロールゲートに印加される電圧はしきい値
領域ごとに異なる不揮発性半導体記憶装置。 - 【請求項１４】 請求項１３において、上記複数のメモ
リセルの各々は、２ビットのデータを格納し、各々のメ
モリセルのしきい値は上記第１しきい値領域から第４し
きい値領域の中のいずれか１つのしきい値領域に位置す
る不揮発性半導体記憶装置。 - 【請求項１５】 請求項１４において、外部端子と少な
くとも２つのデータラッチ回路を有し、上記外部端子か
ら入力されたデータは上記少なくとも２つのデータラッ
チ回路の一方に格納される不揮発性半導体記億装置。 - 【請求項１６】 請求項１５において、書き込み動作を
指示する１つのコマンドが入力されることにより、上記
複数のメモリセルの中から選択されたメモリセルのしき
い値は上記第１しきい値領域から上記第４しきい値領域
の中のいずれか１つのしきい値領域にさせられる不揮発
性半導体記憶装置。 - 【請求項１７】 請求項１６において、入力されたコマ
ンドをデコードするコマンドデコーダ及び上記コマンド
デコーダの結果に基づいて制御信号を発生する制御回路
を有する不揮発性半導体記憶装置。 - 【請求項１８】 請求項１７において、上記制御回路が
発生した制御信号に応答して、選択されたメモリセルの
コントロールゲートに所定電圧を供給する電圧発生回路
を有する不揮発性半導体記憶装置。 - 【請求項１９】 請求項１８において、書き込み動作を
指示する外部制御信号に基づいて、上記複数のメモリセ
ルの中から選択されたメモリセルのしきい値は上記第１
しきい値領域から上記第４しきい値領域の中のいずれか
１つのしきい値領域にさせられる不揮発性半導体記憶装
置。 - 【請求項２０】 それぞれがコントロールゲート及びフ
ローティングゲートを有する１つのトランジスタを含
み、多値データをしきい値として格納する複数のメモリ
セルを有し、 消去状態のメモリセルにデータを書き込む時、選択され
たメモリセルは上記消去状態のしきい値領域から書き込
み状態として一番遠い所のしきい値領域にされ、さらに
データを書き込む時上記第１しきい値領域内のメモリセ
ルが書き込み状態として第１しきい値領域から２番目に
遠いところのしきい値領域にされる不揮発性半導体記憶
装置。 - 【請求項２１】 請求項２０において、各々のメモリセ
ルのしきい値は、消去状態とされる第１しきい値領域及
び上記第１しきい値領域とは異なる書き込み状態とされ
る複数のしきい値領域の中の１つにされる不揮発性半導
体記憶装置。 - 【請求項２２】 請求項２１において、データを書き込
む時、上記消去状態のしきい値領域から一番遠い所のし
きい値領域に移動させられるメモリセルから順番に上記
消去状態のしきい値領域に近いしきい値領域に移動させ
られるメモリセルへ、データの書き込みを行う不揮発性
半導体記憶装置。 - 【請求項２３】 請求項２２において、メモリセルにデ
ータを書き込むことによってそれぞれのメモリセルを対
応するしきい値領域に移動させる時、選択されたメモリ
セルのコントロールゲートに印加される電圧はしきい値
領域ごとに異なる不揮発性半導体記憶装置。 - 【請求項２４】 請求項２３において、上記複数のメモ
リセルの各々は、２ビットのデータを格納し、各々のメ
モリセルのしきい値は上記第１しきい値領域から第４し
きい値領域の中のいずれか１つのしきい値領域に位置す
る不揮発性半導体記憶装置。 - 【請求項２５】 請求項２４において、外部端子と少な
くとも２つのデータラツチ回路を有し、上記外部端子か
ら入力されたデータは上記少なくとも２つのデータラツ
チ回路の一方に格納される不揮発性半導体記憶装置。 - 【請求項２６】 請求項２５において、書き込み動作を
指示する１つのコマンドが入力されることにより、上記
複数のメモリセルの中から選択されたメモリセルのしき
い値は上記第１しきい値領域から上記第４しきい値領域
の中のいずれか１つのしきい値領域にさせられる不揮発
性半導体記憶装置。 - 【請求項２７】 請求項２６において、入力されたコマ
ンドをデコードするコマンドデコーダ及び上記コマンド
デコーダの結果に基づいて制御信号を発生する制御回路
を有する不揮発性半導体記憶装置。 - 【請求項２８】 請求項２７において、上記制御回路が
発生した制卸信号に応答して、選択されたメモリセルの
コントロールゲートに所定電圧を供給する電圧発生回路
を有する不揮発性半導体記憶装置。 - 【請求項２９】 請求項２８において、書き込み動作を
指示する外部制卸信号に基づいて、上記複数のメモリセ
ルの中から選択されたメモリセルのしきい値は上記第１
しきい値領域から上記第４しきい値領域の中のいずれか
１つのしきい値領域にさせられる不揮発性半導体記憶装
置。 - 【請求項３０】 複数のメモリセルを含むメモリアレイ
を有し、 上記各メモリセルは消去レベル、第１記録レベル、第２
記録レベルの少なくとも３つの状態に設定することによ
りデータを書き込み可能であり、 上記消去レベルと第２記録レベルの間に上記第１記録レ
ベルが設定され、 上記メモリアレイに対して所定のデータを書き込む際に
は、 まず、第２記録レベルに設定すべきメモリセルを第２記
録レベルに遷移させる第１の書き込み動作を行い、 次に、第１記録レベルに設定すべきメモリセルを第１記
録レベルに遷移させる第２の書き込み動作を行うことを
特徴とする多値メモリ。 - 【請求項３１】 さらに第３記録レベルを設定し、該第
３記録レベルと上記第１記録レベルの間に上記第２記録
レベルが設定され、 上記第１の書き込み動作の前に、第３記録レベルに設定
すべきメモリセルを第３記録レベルに遷移させる書き込
み動作を行うことを特徴とする請求項３０記載の多値メ
モリ。 - 【請求項３２】 上記消去レベルおよび記録レベルは、
上記メモリセルの有するしきい値であることを特徴とす
る請求項３０または３１記載の多値メモリ。 - 【請求項３３】 コントロールゲート及びフローティン
グゲートを有するメモリセル、 上記メモリセルが複数配置されて構成されるメモリアレ
イ、 上記複数のメモリセルのそれぞれが上記コントロールゲ
ートを介して結合される複数のワード線、 アドレス信号に基づいて上記複数のワード線の中から所
定のワード線を選択するワード線デコーダ、 選択されたワード線に書き込み電圧を供給するワード線
ドライバ、 上記メモリセルに格納すべきデータを変換するデータ変
換回路を有し、 上記メモリセルは上記書き込み電圧によりフローティン
グゲート内の電荷量を調整することで、そのしきい値を
弁別可能な複数の領域の中に設定し、２ビットのデータ
を格納可能であり、 書き込み動作に先立って、メモリアレイを構成するメモ
リセルは消去状態とされる第１の領域に設定され、 書き込み動作においては、メモリセルのしきい値は、上
記複数の領域のうち、上記第１の領域から最も離れた位
置にある領域にまず遷移されることを特徴とする不揮発
性半導体記憶装置。 - 【請求項３４】 上記弁別可能な複数の領域は、上記第
１の領域に加え、第２の領域、第３の領域を含み、 書き込み動作においては、メモリのしきい値は、消去状
態とされる第１の領域から、最も離れた位置にある第３
の領域にまず遷移され、 次に、第２の領域に遷移されることを特徴とする請求項
３３記載の不揮発性半導体記憶装置。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18085996A JP3062730B2 (ja) | 1996-07-10 | 1996-07-10 | 不揮発性半導体記憶装置および書込み方法 |
| TW087112838A TW381224B (en) | 1996-07-10 | 1997-06-16 | Non-volatile semiconductor memory device |
| TW086108317A TW350048B (en) | 1996-07-10 | 1997-06-16 | Non-volatile semiconductor memory and the writing method |
| KR1019970030562A KR980011502A (ko) | 1996-07-10 | 1997-07-02 | 불휘발성 반도체 기억장치 및 라이트방법 |
| US08/890,396 US5959882A (en) | 1996-07-10 | 1997-07-09 | Nonvolatile semiconductor memory device and data writing method therefor |
| JP29056298A JP3993323B2 (ja) | 1996-07-10 | 1998-10-13 | 不揮発性半導体記憶装置 |
| US09/342,223 US6525960B2 (en) | 1996-07-10 | 1999-06-29 | Nonvolatile semiconductor memory device including correction of erratic memory cell data |
| US09/679,867 US6320785B1 (en) | 1996-07-10 | 2000-10-05 | Nonvolatile semiconductor memory device and data writing method therefor |
| US09/984,833 US20020054506A1 (en) | 1996-07-10 | 2001-10-31 | Nonvolatile semiconductor memory device and data writing method therefor |
| US10/394,050 US6906952B2 (en) | 1996-07-10 | 2003-03-24 | Nonvolatile semiconductor memory device and data writing method therefor |
| US12/794,905 USRE44350E1 (en) | 1996-07-10 | 2010-06-07 | Nonvolatile semiconductor memory including multi-threshold voltage memory cells including voltage ranges indicating either an erase state or a two or more program state |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18085996A JP3062730B2 (ja) | 1996-07-10 | 1996-07-10 | 不揮発性半導体記憶装置および書込み方法 |
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|---|---|---|---|
| JP29056298A Division JP3993323B2 (ja) | 1996-07-10 | 1998-10-13 | 不揮発性半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH1027486A JPH1027486A (ja) | 1998-01-27 |
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|---|---|
| US (2) | US5959882A (ja) |
| JP (2) | JP3062730B2 (ja) |
| KR (1) | KR980011502A (ja) |
| TW (2) | TW381224B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11195299A (ja) * | 1996-07-10 | 1999-07-21 | Hitachi Ltd | 不揮発性半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4090570B2 (ja) * | 1998-06-02 | 2008-05-28 | 株式会社ルネサステクノロジ | 半導体装置、データ処理システム及び不揮発性メモリセルの閾値変更方法 |
| JP2000021185A (ja) | 1998-06-30 | 2000-01-21 | Sharp Corp | 不揮発性半導体メモリの書込み方法 |
| JP4023953B2 (ja) | 1999-06-22 | 2007-12-19 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| JP2001093288A (ja) | 1999-09-20 | 2001-04-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
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| JPH1027486A (ja) | 1998-01-27 |
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| JP3993323B2 (ja) | 2007-10-17 |
| US20020181279A1 (en) | 2002-12-05 |
| JPH11195299A (ja) | 1999-07-21 |
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| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000404 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 11 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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|
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|
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