JPH0359886A

JPH0359886A - 電気的に消去及び書込み可能な不揮発性メモリ

Info

Publication number: JPH0359886A
Application number: JP1194786A
Authority: JP
Inventors: Osamu Yoshimura; 修吉村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-07-27
Filing date: 1989-07-27
Publication date: 1991-03-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は不揮発性メモリに関し、特に電気的に消去及び
書込み可能な不揮発性メモリの記憶方式［従来の技術］第８図は従来の電気的に消去及び書込み可能な不揮発性
メモリ（以下、単にＥＥＰＲＯＭ：　　Ｅｌｅｃｔｒｉ
ｃａｌｌｙ　Ｅｒａｓｅｂｌｅ　ａｎｄ　Ｐｒｏｇｒａ
ｍｍａｂｌｅ　Ｒｅａｄ　０ｎｌｙ　Ｍｏｍｏｒｙ　　
と略す）の−例であり、フル機能型ＥＥＰＲＯＭである
。バイト単位で消去／Ｗ込みができるＥＥＰＲＯＭはフ
ル機能型と呼ばれる。フル機能彫型でないものに、−括
消去型くフラッシュ型＞ＥＥＰＲＯＭ等がある。通常、
ＥＥＰＲ，０Ｍは、数千番地のアドレスを持ち、メモリ
容量は。

数百〜数十万ヒツトにも及ぶか、本σＩＩは説明を簡単
にする為に、１アドレス４ビットＥＥＦＲＯＭとし、フ
ローティンフケ−Ｆ型のＥＥＰＲＯＭである。一般にＦ
ｌｏｔｏｘ型と称され、他にＭＮＯＳ型のＥＥＦＲＯＭ
がある。

このＥ　Ｅ　Ｆ　ＲＯＭは、記憶データの読み出し機能
、消去機能、書込み機能という基本動作の他にユーザが
書込みを簡単な動作で行えるように高機能の書込み機能
が付加されている。以下、この従来例の高機能の書込み
機能をへ機能と称す。このＡ機能は、書込みを行う前に
必ず行わなければならない消去動作及び書込み後に通常
行う確認読み出しが自動的に行われるものである。消去
動作→書込み動作→確認読み出し動作の３動作が行われ
、一般にこの消去は自動消去機能、確認読み出しはベリ
ファイ機能と呼ばれている。

このへ機能を説明することで本従来例のＥＥＰＲＯＭの
全動作を説明できるので、以下第８図、第９図（Ａ機能
のタイムチャート）に従って説明する。第８図に示すよ
うに、本例のＥＥＰＲＯＭは、データ線電圧設定部８ｏ
ｏ、ゲート線電圧設定部８０Ｌ　メモリセル部８０２、
センスアンプ部８０３、出力データラッチ回路８０４か
ら構成されろ。図から明かなようにビット構成となって
オリ（入力−Ｆ　−夕Ｄ　Ｏ−Ｄ３．出力０Ｏ−０３）
、４ビツトは同様の動作をするので（もちろん、データ
による違いはあるが）、基本的に、第１〜第３ビツトの
説明は省略、第Ｏビットに注目して説明する。

ユーザが、書込みデータＤ　Ｏ−Ｄ　３を供給して、Ａ
Ｄ倍信号高レベルとすると、レベルシフタ８２０はＶＰ
Ｐ電位（通常、２０ｖ　〜３０ｖ）を出力し、選択用ト
ランジスタ８１６．８１９はオン状態となる。

ＥＥＰＲＯＭは、自動消去動作を開始しＥ信号が高レベ
ルとなってＮチャンネル型トランジスタ８０８はオン状
態となり、データ線電圧設定部８００はＧＮＤ電位を出
力し、また、Ｐチャンネル型トランジスタ８１１はオン
状態となって、ゲート線電圧設定部８０」はＶＰＰ電位
を出力する。これらの電位は、それぞれフローティング
ゲート型記憶用トランジスタ８１７に印加され、この印
加電圧により記憶用トランジスタ８１７のゲート・ソー
ス間に強電界が形成される。この強電界により、シリコ
ン表面と酸化膜とのエネルギー障壁以上に誘起された電
子が、トンネル酸化膜（ゲート酸化膜に電子注入のため
の特に膜厚を薄くした所）を通して、フローティングゲ
ートに注入される。

ファウラーノルドハイム電流と称される。以下、単にＦ
Ｎ電流と略す。この電子注入は一般に２ｍＳ〜５ｍｓ程
度必要とされ、Ｅ信号が低レベルになると、フローティ
ングゲートにトラップされて保持状態“消去された状態
”となり消去が完了し、第１〜第３ビツトのメモリが全
て消去されて書込み準備完了となる。Ｅ信号が低レベル
になった後、ＤＳ信号は一定時間高レベルになってゲー
ト線、データ線のディスチャージが行われる（実質的に
は、ゲート線のみである。）次に、ＥＥＰＲＯＭは書込動作を開始し、Ｗ信号が高レ
ベルになり、ゲート線電圧設定部８０１はＧＮＤ電位を
出力し・、データ線電圧設定部８゜Ｏは供給されている
書込データＤ　Ｏ−Ｄ　３のｌｌ　１　！１または“０
″に対応してＶＰＰ電位またはＧＮＤ電位を出力する。

これらの電位は、それぞれ記憶用トランジスタ８１７に
印加される。

仮に、ＤＯ＝“ｌ”であったとすれば、記憶用トランジ
スタ８１７のゲート・ソース間に強電界が形成され（但
し、消去時とは方向が逆である）、フローティングゲー
トに消去時にトラップされた電子の内で、フローティン
グゲートと酸化膜とのエネルギー障壁以上に誘起された
電子が、トンネル酸化膜を通してＧＮＤ電極へ排除され
る（ＦＮ電流）。これは、逆にフローティングゲートへ
の正孔注入とも考えることができる。この正孔注入も一
般に２ｍｓ〜５ｍｓ程度必要とされ、Ｗ信号が低レベル
になると、フローティングゲートにトラップされ保持状
態“書込まれた状態″となる。

また仮に、ＤＯ＝“′Ｏ”であったとすれば、記憶用ト
ランジスタ８１７のゲート・ソース間は無電界となり消
去時にトラップされた電子は可の影響も受けない。こう
して書込みが完了し、第０〜第３ビ・ントのメモリζこ
ＤＯ〜Ｄ３のデータがＳ己憶されたことになる。Ｗ信号
が低レベルとなった後、ＤＳ信号は一定時間高レベルと
なってゲート線、データ線のディスチャージが行われる
（実質的には、ＤＯ＝“１パてあったビットのデータ線
のみである最後に、ＥＥＰＲＯＭはベリファイ動作を開
始し、Ｒ信号が高レベルとなってゲート線電圧設定部８
０１は［抵抗Ｒ１＋Ｐｃｈ）ランジスタ８１３のオン抵
抗］と［抵抗Ｒ２＋Ｎｃｈ）ランジスタ８１４のオン抵
抗］との比によって決まる特性電圧Ｖｓ（通常、Ｏｖ〜
５ｖ）を出力する。

仮に、記憶用トランジスタ８１７が“書込まれた状態”
　（正孔が注入された状態）であると、記憶用トランジ
スタ８１７のしきい値電圧（以下、ＶＴ）はトラップさ
れている正孔の影響により低くなっている（通常、−２
ｖ〜−４ｖ程度である）。

従って、記憶用トランジスタ８１７はオン状態となり、
データ線はＧＮＤ電極と接続される。

逆に、記憶用トランジスタ８１７が“消去された状態″
（電子が注入された状態）であると、記憶用トランジス
タ８１７のＶＴは、トラップされている電子の影響によ
り高くなっている（通常、＋５ｖ〜＋７ｖ程度である）
。

従って、記憶用トランジスタ８１７はオフ状態となり、
データ線はＧＮＤ電極と接続されない。

上記したデータ線の接地状態あるいは非接地状態はセン
スアンプ部８０３がデータ線に印加するＶＤＤ電圧によ
り、抵抗Ｒ３に電流が流れるあるいは流れないという２
状態に対応し、この状態の違いが電圧降下の有無として
検出され、センスアンプ部８０３にそれぞれ出力“Ｏ”
１”として出力される。通常、読み出し時間は数十ｎｓ
〜数μｓ程度である。この出力データはＲ信号低レベル
のタイミングで出力データラッチ回路８０４にラッチさ
れ、読み出しデータ００〜０３（センスアンプ部８０３
の出力とは反転）となる。こうしてベリファイ動作は完
了するが、ユーザはこの読み出しデータ００〜０３の出
力を確認して書込みの正常終了を知ることができる。

第１０図は上記した記憶用トランジスタ８１７のＶＴの
書込み動作、消去動作によるシフトを表した図であり、
゛′書込まれた状態”　　（ＶＴ＝約−３ｖ）から５ｍ
ｓの消去動作を経て“消去された状態″（ＶＴ＝約＋５
ｖ）への遷移と、“消去された状態”　　（ＶＴ＝約＋
５ｖ）から書込み動作を経て“書き込まれた状態”’　
　（ＶＴ＝約−３ｖ）への遷移とを示している。このＶ
Ｔを遷移させるという動作が電気的に記憶を書換えるこ
とであり、ＶＴの遷移状態がそのまま保持されるという
ことが不揮発的に２値のデータ“１”Ｏ”を記憶できる
ということである。

以上、説明したようにへ機能の動作は終了するが、次に
具体的なデータを使ってへ機能動作を説明する。記憶す
るデータが１０進数“５”である場合、“Ｄ３Ｄ２ＤＩ
ＤＯ”を“０１０１”としく２進数表現）、始めにＥＥ
ＰＲＯＭの自動消去機能により、メモリセル部８０２の
記憶用トランジスタ（８１７を代表とする４トランジス
タ）は全て“消去された状態゛となる。もしも、この状
態で読み出し動作を行ったとすると出力ＯＯ〜０３に全
て“０゛が出力されろ。次に、ＥＥＰＲＯＭの書込み動
作により第Ｏピットと第２ビツトの記憶用トランジスタ
は“書き込まれた状態”に変化し、第１ビツトと第３ビ
ツトの記憶用トランジスタは゛′消去された状態″′が
保持される。こうして書込み動作が完了し、次の確認読
み出しにより出力゛３０２０１００”に、期待値“’０
１０１”が出力される。

第１１図は、この具体例の書込みデータ“’０１０１”
　（１０進“５”）が記憶された時の各ビットのＶＴを
示している。

［発明が解決しようとする課題］上述した従来のＥＥＦＲＯＭは電気的に書込みが可能で
ありかつ不揮発性であるという利点を持つ反面、−船釣
な不揮発性メモリのＲＯＭ（書換えはできないが）と比
較すると、メモリセル部が非常に大きい。これは、１ビ
ツトの記憶に選択用トランジスタと記憶用トランジスタ
を必要とするためと、不揮発性の機能を実現するため記
憶用トランジスタ自身が大きくなる（上記した従来例で
は、フローティングゲート、トンネル酸化膜を構成しな
けれは′ならない）ためてあり、ビット当りの単価（ビ
ット・コスト）が高いという欠点となり、大容量のＥＥ
ＰＲＯＭが構成できない欠点となっていた。

［発明の従来技術に対する相違点］上述した従来のＥＥＰＲＯＭに対して、本発明のＥＥＦ
ＲＯＭはメモリセルの構成を変更することなく、高密度
な記憶ができるという相違点を有する。例えば、従来の
ＥＥＦＲＯＭが記憶用トランジスタのＶＴを２レベル“
書込まれた状態”　　″１消去された状態”として記憶
するのに対し、本発明は、３レベルすなわち“書き込ま
れた状態″“書き込まれた状態と消去された状態の中間
状態パ“消去された状態″　あるいはさらに多値により
記憶ができるものである。

［課題を解決するための手段］本発明は、データを記憶するデータ記憶手段と、このデ
ータ記憶手段にデータを書込みまたは消去するための電
圧を発生する第１の電圧発生手段と、データ記憶手段の
記憶データを読み出すための電圧を発生する第２の電圧
発生手段と、第１の電圧発生手段により発生した電圧を
前記データ記憶手段に印加する第１の印加手段と、第２
の電圧発生手段により発生した電圧を前記データ記憶手
段に印加する第２の印加手段と、前記データ記憶手段か
ら読み出されたデータをラッチするデータラッチ手段と
、を有する電気的に消去及び書込み可能な不揮発性メモ
リにおいて、前記データ記憶手段に前記第１の印加手段
によって印加する電圧の印加強度を、記憶させるデータ
に応じて制御する制御手段を有するとともに、前記第２
の電圧発生手段が複数個の電圧を発生し、該複数個の発
生電圧に対応して、前記データラッチ手段を複数個有し
ている。

［実施例］次に、本発明について図面を参照して説明する。

第１図は、本発明のＥＥＦＲＯＭの実施例である、１ア
ドレス、４ビツトのＥＥＦＲＯＭで、従来η１１と同様
フローティングゲート型のＥＥＰＲＯＭである。また、
本実施例は記憶のために３記憶レベルを用い、つまり３
進数により記憶する高密度記憶型ＥＥＰＲＯＭである。

アドレス、ビット数は説明を簡単にするために最小限と
したが、複数アドレスで考えることも当然可能である。

また、記憶レベルはさらに多値（高進数）でも考えるこ
とができる。

本実施例のＥＥＦＲＯＭは、データ線電圧設定部１００
、ゲート線電圧設定部１０１、メモリセル部１０２、セ
ンスアンプ部１０３、出力データラッチ回路１０４から
構成される。本実施例のＥＥＰＲＯＭも読み出し、消去
機能、書込Ｓ！能という単独動作の他に高機能の書込機
能を持っている（以下、この機能を８機能と称す）。こ
の８機能も自動消去動作→書込み動作→ベリファイ動作
の３動作が自動的に行われるもので、このＢｉ能の動作
を説明することで、本実施６１１のＥＥＰＲＯＭの全動
作を説明できるので、以下、第１図、第２図（８機能の
タイムチャート）に従って説明する。

但し、説明は従来例と同様の理由から、基本的に第Ｏビ
ットに注目して説明し、第１〜第３ビツトの説明は省略
する。

ユーザが、書込みデータＤＯ〜Ｄ３（］〜］はＤＯ〜Ｄ
３の反転信号）、各ビットの書込みスイッチ信号ＤＯ５
−Ｄ３Ｓを供給して（本実施例において書込みデータは
、Ｄ　Ｏ−Ｄ　３及びＤＯ５−Ｄ３Ｓのデータ組み合せ
により表現される）、ＡＤ倍信号高レベルとするとレベ
ルシフタ１２０はＶＰＰ電位を出力し、選択用トランジ
スタ１１６．１１９はオン状態となる。ＥＥＰＲＯＭは
、自動消去動作を開始し、Ｅ信号が高レベルとなってＮ
チャンネル型トランジスタ１０８はオン状態となり、デ
ータ線ス電圧設定部１００はＧＮＤ電位を出力し、また
、Ｐチャンネル型トランジスタ１１１はオン状態となっ
て、ゲート線電圧設定部１０１はｖＰＰ電位を出力する
。

従来例と同様にこれらの電位は、それぞれフローティン
グゲート型記憶用トランジスタ１１７に印加され、この
印加電圧により記憶用トランジスタ１１７のゲート・ソ
ース間に強電界が形成され、ＦＮ電流によりフローティ
ングゲートに電子が注入される。この電子注入は５ｍｓ
程度行われ、Ｅ信号が低レベルになると、フローティン
グゲートにトラップされて保持状態“消去された状態パ
となり消去が完了し、第Ｏ〜第３ビットのメモリが全て
消去されて書込み準備完了となる。Ｅ信号が低レベルに
なった後、ＤＳ信号は一定時間高レベルになってゲート
線、データ線のディスチャージが行われる（実質的には
、ゲート線のみである）。

次に、ＥＥＰＲＯＭは書込み動作を開始し、Ｗ信号が高
レベルになり、ゲート線電圧設定部１０１はＧＮＤ電位
を出力し、データ線電圧設定部１００は、書込みスイッ
チ信号ＤＯ５が書込み動作の開始時には常に“０゛であ
るので、書込みデータＤｏの“１′または“０゛の（こ
の“０゛′または′“１°°）に対応してＶＰＰ電位ま
たはＧＮＤ電位を出力する。これらの電位は、それぞれ
記憶用トランジスタ１１７に印加される。

仮に、］＝゛□　Ｉｔであったと想定すると、記憶用ト
ランジスタ１１７のゲート・ソース間に強電界が形成さ
れ（但し、消去時とは方向が逆である）、フローティン
グゲートに正孔が注入される（ＦＮ電流）。この正孔注
入が５０μｓ程度行われたところで書込みスイッチ信号
ＤＯ５の変化タイミングとなる。ここで、ＤＯ５は変化
せずＯｊｔのままであるか、変化して“ｌ”となるか２
通りの場合がある。ＤＯ５が変化せずそのまま０′′で
ある場合は、データ線電圧設定部１００はＶＰＰ電位を
出力し続けるので、正孔注入は継続され、５ｍｓ後にＷ
信号が低レベルとなると、正孔注入による正孔はフロー
ティングゲートにトラップされ保持状態“書き込まれた
状態”となる。

ＤＯ５が変化して“１”となる場合には、データ線電圧
設定部１００の出力はＧＮＤ電位へ変化するので、この
時点て、正孔注入は終了となり、５０μｓ時間だけ行わ
れた正孔注入による正孔が、フローティングゲートにト
ラップされ保持状態となろ（この状態は、消去された状
態と書込まれた状態の中間の状態であり、　“中間の状
態″と呼ぶ）想定をかえて、ｎ＝　”　１　”であった
とすれば、記憶用トランジスタ１１７のゲート・ソース
間は無電界となり消去時にトラップされた電子は何の影
響も受けない。ＤＯ５は全く影響せず、消去時にトラッ
プされた電子はそのまま保持され“消去された状態”が
保たれる。

従って、ＤＯ，ＤＯ５の組み合せにより、３つの記憶状
態を作り出すことが可能である。つまり、′消去された
状態゛とするには、］＝“′１”とし、“中間の状態”
とするには、□＝“Ｏ”　ＤＯ５＝“Ｏ”→“１゛とし
、“書き込まれた状態”とするには、］＝“０”　ＤＯ
５＝“Ｏ”→“Ｏ”とするのである。

こうして書込みが完了し、第Ｏ〜第３ビットのメモリに
Ｄｏ−Ｄ３及びＤＯ５−Ｄ３Ｓて表現されるデータが３
値、つまり３進数により記憶できることになる。

この書込み動作による記憶用トランジスタ１１７のＶＴ
シフトを第３図に示す。上記］＝“１″の場合は、書込
み動作によるＶＴのシフトはないので“′消去された状
態”　　（ＶＴ＝約＋５ｖ）のそのままである。ｎ＝　
”　Ｏ”の場合は、図のシフト曲線に沿ってＶＴが変化
し、ＤＯ５＝“Ｏ”から“１−に変化した場合には、正
孔注入が途中（図中０．０５ｍ５の時点）でストップす
るためその時点での状態、“中間の状態”　（ＶＴ＝約
＋２ｖ）となる。

ＤＯ５が“０”のまま変化しなければＶＴはさらにシフ
ト曲線に沿って変化し、５ｍｓ後には６書き込まれた状
態”　　（ＶＴ＝約−３ｖ）となる。

Ｗ信号が低レベルとなった後、ＤＳ信号は一定時間高レ
ベルとなってゲート線、データ線のディスチャージが行
われる（実質的には、］＝“□　＋？でＤＯ５＝“Ｏ”
のまま変化しなかったビットのデ−夕線のみである。　
“書き込まれた状態゛を記憶したビットのみディスチャ
ージされるとも言える最後に、ＥＥＰＲＯＭはへリファ
イ動作を開始するが、これは、２回の読み出し動作によ
るものいて、まずＲＨ倍信号高レベルとなってグー１電
圧設定部１０１は［抵抗Ｒ１＋Ｐｃｈ）ランジスタ１１
３のオン抵抗］と［抵抗Ｒ２＋Ｎｃｈ）ランジスタ１１
４のオン抵抗ゴとの比によって決まる特性電圧ＶＳＨ（
約＋〇、５ｖ）を出力する。

仮に、記憶用トランジスタ１１７が“書込まれた状態“
　（正孔が注入された状態）であると、記憶用トランジ
スタ１１７のＶＴはトラップされている正孔により低く
なっている（゛書込まれた状態２′＝約−３ｖである）
。従って、記憶用トランジスタ１１７はジオン状態とな
り、データ線はＧＮＤ電極と接続される。

逆に、記憶用トランジスタ１１７が“中間の状態″また
は゛消去された状態゛（いずれも注入された電子が保持
されている状態、保持されている電子の量に差がある）
であると、記憶用トランジスタ１１７のＶＴは、トラッ
プされている電子により高くなっている。“′中間の状
態゛のＶＴ＝約＋２Ｖ、“消去された状態パのＶＴ＝約
＋５Ｖである。

従って、記憶用トランジスタ】１７はオフ状態となり、
データ線はＧＮＤ電極と接続されない。

上記したデータ線の接地状態あるいは非接地状態は線ア
ンプ部１０３がデータ線に印加するＶＤＤ電圧により、
抵抗Ｒ３に電流が流れるあるいは流れないという２状態
に対応し、この状態の違いが電圧降下の有無として検出
され、センスアンプ部１０３にそれぞれ出力“□　ｔｔ
　　　（（１”として出力される。読出し時間は従来例
と同等である。

この出力データはＲＨ信号低レベルのタイミングで出力
ラッチ回路１０４にラッチされ、読み出しデータＯＯＨ
〜０３Ｈ（センスアンプ部１０３の出力の反転）となる
。

次に、ＲＬ倍信号高レベルとなってゲート線電圧設定部
１０１は［抵抗Ｒ４＋Ｐｃｈ）ランジスタ１２５のオン
抵抗］と［抵抗Ｒ５＋Ｎｃｈ）ランジスタ１２６のオン
抵抗］との比によって決まる特性電圧ＶＳＬ（約＋３．
３ｖ）を出力する。

仮に、記憶用トランジスタ１１７が“′中間の状態“ま
たは“書込まれた状態パ（いずれも正孔か注入された状
態、注入量に差がある）であると、記憶用トランジスタ
１１７のＶＴはトラップされている正孔により低くなっ
ている。“中間の状態”のＶＴ＝約＋２■、“書込まれ
た状態″のＶＴ＝約−３ｖである。従って、記憶用トラ
ンジスタ１１７はオン状態となり、データ線はＧＮＤ電
極と接続される。

逆に、記憶用トランジスタ１１７が“消去された状態″
（注入された電子が保持されている状態０であると、記
憶用トランジスタ１１７のＶＴは、トラップされている
電子により高くなっている。

約＋５Ｖである。

従って、記憶用トランジスタ１１７はオフ状態となり、
データ線はＧＮＤ電極と接続されない。

上記したデータ線の接地状態あるいは非接地状態はセン
スアンプ部１０３がデータ線に印加する■０Ｄにより、
抵抗Ｒ３に電流が流れるあるいは流れないという２状態
に対応し、この状態の違いが電圧降下の有無として検出
され、センスアンプ部１０３にそれぞれ出力゛０°゛Ｉ
　ＩＦとして出力される。

この出力データはＲＬ信号低レベルのタイミングで出力
ラッチ回路１０４にラッチされ、読み出しデータＯＯＬ
〜０３Ｌ（センスアンプ部１０３の出力の反転）となる
。

こうしてベリファイ動作は終了するが、ユーザはこれら
の読み出しデータ００）１〜０３Ｈ，ＯＯＬ〜０３Ｌか
ら３進数で記憶されたデータを算出てきる。

つまり、読み出しデータ０ＯＨ−０３Ｈが“１′′であ
るものは、記憶レベル“書き込まれた状態゛の読み出し
てあり、３進数の“２パとなる。読み出しデータ０ＯＬ
−０３１が“Ｏ”であるものは、記憶レベル“消去され
た状態″の読み出してあり、３進数の“Ｏ”となる。読
み出しデータＯＯＨ〜０３Ｈと読み出しデータ０ＯＬ−
０３１の値が、それぞれ“Ｏ”１”と異なるものが、記
憶レベル“中間の状態゛の読み出してあり、３進数の“
Ｉ　Ｉ＋となる。

ユーザはこの算出される記憶データを確認して書込みの
正常終了を知ることができる。

以上説明したようにＢｌ能の動作は終了するが、次に具
体的なデータを使ってＢ機能動作を説明する。

記憶するデータは１０進数゛５”である場合、Ｄ　３Ｄ
　２Ｄ　ＩＤ　Ｏ”を“００１１”としく７優Ｉ訂］百
丁百〇７は“１１００”）、”　Ｄ　３ＳＤ　２ＳＤ　
ＩＳＤ　Ｏ５”を“ｏｏｏｏ”→“００１０”として動
作を開始する。１０進数“６”は３進数“００１２”で
ある。”Ｄ３Ｄ２ＤＩＤＯ”では３進データ“ｏｏｉ２
”（７）３進数“０”は“Ｏ”　３進ｖｊ、１　”　　
”２”は“１”として設定する。　“Ｄ　３ＳＤ　２Ｓ
Ｄ　ＩＳＤ　Ｏ５″は、変化するビットを３進データの
“１″のビットのみとして設定する。

始めにＥＥＰＲＯＭの自動消去機能により、メモリセル
部１０２の記憶用トランジスタ（１１７を代表とする４
トランジスタ）は全て消去された状態となる。次に、Ｅ
ＥＰＲＯＭの書込み動作を行うか書込み動作の開始時は
、“Ｄ　３ＳＤ　２ＳＤ　ｌ５ＤＯＳ”は“０Ｏ００”
であり、”Ｄ３Ｄ２ＤＩＤＯ”＝“１１００”に従い、
第Ｏビットと第１ビツトの記憶用トランジスタのＶＴは
シフトし始める。第２ビツトと第３ビツトはＶＴシフト
しない。この時点から５０μｓ後に“Ｄ　３ＳＤ　２Ｓ
Ｄ　ＩＳＤ　Ｏ５”は００１０′°に変化し、第１ビツ
トは、ＶＴシフトが停止し、第Ｏビットは継続される。

こうして書込み動作が完了し、次の確認読み出しにより
“０３ＨＯ２Ｈ○１）１００Ｈ”に、　“０００１”が
出力され、　０３Ｌ０２Ｌ０１ＬＯＯＬ”に、”００１
１”が出力される。

従ってユーザはこの読み出しデータが３進数“００１２
”であると算出でき、書込みが正しく行われたことを確
認できる。

第４図は、この具体例の記憶データ３進数ｇ（００１２
”（１０進数“５”）が記憶された時の各ビットのＶＴ
を示している。

第５図は、本発明のＥＥＦＲＯＭの第２実施例であり、
前記の第１実施例と同様に１アドレス、４ビツトのＥＥ
ＦＲＯＭで、フローティングゲート型のＥ　Ｅ　Ｐ　Ｒ
ＯＭである。本実施例も記憶のために３記憶レベルを用
い、３進数により記憶する高密度記憶型Ｅ　Ｅ　Ｐ　Ｒ
ＯＭである。

本実施例のＥＥＦＲＯＭは、データ線電圧設定部５００
、ゲート線電圧設定部５０１．メモリセル部５０２、セ
ンスアンプ部５０３、出力データラッチ回路５０４から
構成される。本実施例のＥＥＰＲＯＭも読み出し、消去
機能、書込み機能という単独動作の他に高機能の書込み
機能を持っている（以下、この機能をＣ機能と称す）。

このＣ機能も自動消去動作→書込み動作→ベリファイ動
作の３動作が自動的に行われるもので、このＣ機能の動
作を説明することで、本実施例のＥＥＰＲＯＭの全動作
を説明できるので、以下、第５図、第６図（Ｃ機能のタ
イムチャート）に従って説明する。

ユーザが、書込みデータＤＯ−Ｄ３、各ビットの書込み
スイッチ信号ＤＯ５−Ｄ３５を供給して（本実施例も書
込みデータは、Ｄ　Ｏ−Ｄ　３及びＤＯ５〜Ｄ３Ｓのデ
ータの組み合せにより表現される）、ＡＤ倍信号高レベ
ルとするとレベルシフタ５２０はＶＰＰ電位を出力し、
選択用トランジスタ５１６．５１９はオン状態となり、
Ｅ　Ｅ　Ｆ　ＲＯＭは、自動消去動作を開始する。この
自動消去動作は第１実施例と全く同様であるので説明を
省略する。

次に、ＥＥＰＲＯＭは書込み動作を開始し、Ｗ信号が高
レベルになり、ゲート線電圧設定部５０１はＧＮＤ電位
を出力し、データ線電圧設定部５００は、書込みデータ
ＤＯ＝“１”の場合には、書込みスイッチ信号ＤＯ５の
“１”０”に対応してＶ　ＰＦ３電位またはＶＰＰ電位
を出力する。Ｖ　ＰＦ３電位はＶＰＰ電位より、３ｖ〜
７■程度低い電位である。書込みデータＤＯ＝　’“Ｏ
”の場合には、ＧＮＤ電位を出力する。これらの電位は
、それぞれ記憶用トランジスタ５１７に印加される。

仮に、ＤＯ＝“１゛てあったと想定すると、記憶用トラ
ンジスタ５１７のゲート・ソース間に強電界が形成され
（但し、消去時とは方向が逆である）、フローティング
ゲートに正孔が注入される（ＦＮ電流）。但し、この強
電界はＤＯ５が“１”てあろかパ０゛であるかにより記
憶用トランジスタ５１７のソースにかかる電位かＶＰＰ
２、またはＶＰＰと異なっているために強弱がある。従
って、５　ｍ　ｓ後にＷ信号が低レベルとなる時点の正
孔の注入量は、ＤＯ５＝“Ｏ”の場合には多く、ＤＯ５
＝“１パの場合には少なくなっており、フローティング
ゲートにトラップされ保持状態となった時に、　“書き
込まれた状態”と“中間の状態”になる。

この書込み動作による記憶用トランジスタ５１７のＶＴ
シフトを第７図に示す。上記ＤＯ＝“１”の場合は、図
のＶＰＰ２シフト曲線に沿ってＶＴが変化し、ＤＯ５＝
“Ｏ”の場合は、ＶＰＰシフト曲線に沿ってＶＴが変化
する。従って、５ｍｓ後には、　“中間の状態”　　（
ＶＴ＝約＋ｌｖ）と“書き込まれた状態”　（ＶＴ＝約
−３ｖ）となる。

想定を変えて、ＤＯ＝“Ｏ”であったとすれば、記憶用
トランジスタ５１７のゲート・ソース間は無電界となり
消去時にトラップされた電子は何の影響も受けない。Ｄ
ｏ５は全く影響せず、消去時にトラップされた電子はそ
のまま保持され″消去された状態゛が保たれる。

従って、Ｄｏ、Ｄｏ５の組み合せにより、３つの記憶状
態を作り出すことが可能である。つまり、　“消去され
た状態゛′とするには、ＤＯ＝“Ｏｎとし、“中間の状
態゛とするには、ＤＯ＝“１”　ＤＯ５＝“１１１とし
、“書き込まれた状態”とするには、ＤＯ＝“０”　　
ＤＯ５＝“０”とするのである。

こうして書込みが完了し、第Ｏ〜第３ビットのメモリに
Ｄｏ−Ｄ３及びＤｏ５−Ｄ３Ｓて表現されるデータが３
値、つまり３進数により記憶できることになる。Ｗ信号
が低レベルとなった後、ＤＳ信号は一定時間高レベルと
なってゲート線、データ線のディスチャージが行われる
。

最後に、ＥＥＰＲＯＭはベリファイ動作を開始するが、
これは、２回の読み出し動作によるもので、第１実施例
と全く同様に動作するので説明を省略する。

以上、説明したように０８Ｎ能の動作は終了するが、次
に具体的なデータを使ってＣ機能動作を説明する。記憶
するデータが１０進数“５”である場合、Ｄ３Ｄ２ＤＩ
ＤＯを“００１１”とし、　Ｄ３ＳＤ２５ＤＩＳＤ　Ｏ
５を“”００１０”として動作を開始する。

１０進数“５゛は３進数“００１２”である。

Ｄ３Ｄ２ＤＩＤＯ”では、３進データ“０ＣＮ２”の３
進デーダ″０゛は２進データ“Ｏ”　３進データ“°１
”＠　　４ｄ２１１は２進データ“１”として設定する
。”　Ｄ　３ＳＤ　２ＳＤ　ＩＳＤ　Ｏ５”は、３進デ
ータの１″のビットのみ２進データ“１″として設定す
る。

始めにＥＥＰＲＯＭの自動消去機能により、メモリセル
部５０２の記憶用トランジスタ（５１７を代表とする４
トランジスタ）は全て消去された状態となる。次に、Ｅ
ＥＰＲＯＭの書込み動作を行うが、第０ビツトの記憶用
トランジスタはＶＰＰ電位により、第１ビツトの記憶用
トランジスタはＶ　ＰＰ２電位によりそれぞれＶＴシフ
トが行われる。

第２ビツトと駄３ビットはＶＴシフトしない。こうして
書込み動作が完了し、次の確認読み出しにより“０３Ｈ
Ｏ２Ｈ０１）１００Ｈ”に、“０００１”が出力され、
　”　０３ＬＯ２ＬＯＩＬＯＯＬ”に、　“００１１”
が出力される。従ってユーザはこの読み出しデータが３
進数“００１２’“であると算出てき、書込みが正しく
行われたことを確認できる。

［発明の効果］以上、説明したように本発明のＥＥＰＲＯＭは、記憶用
トランジスタのＶＴを従来の２つの状態だけではなく、
上記した実施例の様に３つの状態、あるいはさらに多く
の状態に設定でき、かつそれら３つの状態、あるいはさ
らに多くの状態として読み出すことができる。これは、
３値記憶（３進数記憶）によるＥＥＰＲＯＭ、あるいは
さらに高進数記憶のＥＥＰＲＯＭを提供できることであ
り、従来のＥＥＦＲＯＭの大きな欠点の１っである高ビ
ット・コストの軽減効果となり、大容量のＥＥＰＲＯＭ
を実現できる効果となる。

例えば、上記した３進数記憶のＥＥＦＲＯＭで考えると
、従来１ワード８ビツト（２”＝２５６）として使用し
ていた場合は、１ワード６ビツト（３’＝７２９）でよ
く、１ワード１６ビツト（２１’＝６５５３６）として
使用していた場合は、１ワ−ト１１ビット（３’ｌ＝　
１７７１４７）でよいことになる。従って、それぞれ１
．　３（ｇ、　　１．　４５倍の高密度記憶ができる効
果となる。また、さらに高進数記憶を使用すれはビット
・コストは劇的に下がることになる（但し、読み出し時
の特性電圧ｖＳと記憶用トランジスタのＶＴとの電位差
マージンの減少、“′中間の状態゛への安定設定の問題
、及び書換え回数の増加による記憶用トランジスタのＶ
Ｔ遷位幅くウィンド幅ともいう〉が減少する「題があり
多値記憶に制限はある）。

本発明のＥ　Ｅ　Ｆ　ＲＯＭは、ＥＥＰＲＯＭを使用す
る環境が２進数であるため（例えば、このＥＥＰＲＯＭ
を制御するＣＰＵ）、本発明のＥＥＰＲＯＭを使用する
ためには、２進数から高進数へのデータ変換が必要であ
り、かつ読み出し動作を複数回行うことによる読み出し
時間の増加という問題はあるが、バイトごとの書込み／
消去が可能であるフル機能型ＥＥＰＲＯＭであり、かつ
高密度書込み、大容量ＥＥＰＲＯＭの実現が可能となる
効果は大きい。

【図面の簡単な説明】

第１図は本発明の第１実施例のＥＥＰＲＯＭを示す回路
図、第２図は第１実施例のＥＥＦＲＯＭの高ａ！能書込
み（３機能）のタイムチャート、第３図は第１実施例の
ＥＥＦＲＯＭの記憶用トランジスタ１１７の書込み動作
におけるＶＴシフトを示すグラフ、第４図は第１実施例
のＥＥＰＲＯＭにデータを書込んだ場合の各ビットの記
憶用トランジスタのＶＴを示すグラフ、第５図は本発明
の第２実施例のＥＥＦＲＯＭを示す回路図、第６図は第
２実施例のＥＥＰＲＯＭの高機能書込み（Ｃ機能）のタ
イムチャート、第７図は第２実施例のＥＥＦＲＯＭの記
憶用トランジスタ５１７の書込み動作におけるＶＴシフ
トを示すグラフ、第８図は従来例のＥＥＦＲＯＭを示す
回路図、第９図は従来例のＥＥＦＲＯＭの高機能書込み
（へ機能）のタイムチャート、第１Ｏ図は従来例のＥＥ
ＰＲＯＭの記憶用トランジスタ８１７の書込み動作、及
び消去動作におけるＶＴシフトを示すグラフ、第１１図
は従来例のＥＥＰＲＯＭにデータを書込んだ場合の各ビ
ットの記憶用トランジスタのＶＴを示すクラブである。１００゜１０１゜１０２゜１０３゜５００゜５１０゜５０２゜５工３゜８００　・８０１　　・８０２　・８０３　・・データ線電圧設定部、・ゲート線電圧設定部、・・・・メモリセル部、・・・センスアンプ部、１０４、　５０４゜８０４・・・・・・・・・出力データラッチ回路、１０
５゜５０５゜５２９゜８１０゜１１０．１２０゜５１０、　５２０゜５３０、　８０５゜８２０◆・・・・・・・・レベルシフタ、１１６、　１
１９．　５１６．　５１９゜８１６．８１９・・・・・
・選択用トランジスタ、１１７．５１７゜８１７・・・・・フローテインクゲート型記憶用トラン
ジスタ１０６、　１１１．　１１３．　１２１．　１２５゜５
０６、　５１１．　５１３．　５２１．　５２５゜５２
７、　５２８，８０６．　８１１．　８１３゜８２１・
・・・・・Ｐチャンネル型トランジスタ、１０７、　１
０８．　１０９．　１１２゜１１４、　１１５．　１１
８．　１２３゜１２４、　１２６．　１２８．　１２９
゜５０７、　５０８．　５０９．　５１２゜５１４、　
５１５．　５１８．　５２３゜６２４、　５２６．　５
３１．　５３２゜８０７、　８０８．　８０９．　８１
２゜８１４、　８１５．　８１８．　８２３゜８２４・
・・・・・Ｎチャンネル型トランジスタ、１１２．５２
２，８２２・・・・・センスアンプ、Ｒ１゜Ｒ２゜Ｒ３゜Ｒ４゜Ｒ５・・抵抗、ＤＯ，ＤＩ。Ｄ２゜ＤＳ・・書込みデータ、ＤＯ５，Ｄｉｓ、　　Ｄ２Ｓ。Ｄ３Ｓ・・・・・・・・・・書込みスイッチデータ、Ａ
Ｄ・・・・・アドレス信号、Ｗ・・・・・・ライト信号、Ｒ，ＲＨ，ＲＬ・・・・リード信号、ＤＳ・・・・・ディスチャージ信号、００）１．　　ＯＩＨ，０２）１．　０３８゜００Ｌ、
　　ＯＩＬ、　　０２Ｌ、　　０３Ｌ・・・・・出力デ
ータ。

Claims

【特許請求の範囲】データを記憶するデータ記憶手段と、このデータ記憶手
段にデータを書込みまたは消去するための電圧を発生す
る第１の電圧発生手段と、データ記憶手段の記憶データ
を読み出すための電圧を発生する第２の電圧発生手段と
、第１の電圧発生手段により発生した電圧を前記データ
記憶手段に印加する第１の印加手段と、第２の電圧発生
手段により発生した電圧を前記データ記憶手段に印加す
る第２の印加手段と、前記データ記憶手段から読み出さ
れたデータをラッチするデータラッチ手段と、を有する
電気的に消去及び書込み可能な不揮発性メモリにおいて
、前記データ記憶手段に前記第１の印加手段によって印加
する電圧の印加強度を、記憶させるデータに応じて制御
する制御手段を有するとともに、前記第２の電圧発生手
段が複数個の電圧を発生し、該複数個の発生電圧に対応
して、前記データラッチ手段を複数個有していることを
特徴とする電気的に消去及び書込み可能な不揮発性メモ
リ。