JP3561639B2 - 1チップマイクロコンピュータ - Google Patents
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Description
【発明の属する技術分野】
本発明は、電気消去が可能な不揮発性メモリ(例えば、フラッシュメモリ)を内蔵した1チップマイクロコンピュータに関する。
【0002】
【従来の技術】
図8は一般的なスプリットゲート型の不揮発性メモリのプログラム状態を示すセル構造図であり、(1)はコントロールゲート、(2)はフローティングゲート、(3)はドレイン、(4)はソースを示している。
【0003】
図8の不揮発性メモリをプログラム状態とする場合、例えば、コントロールゲート(1)、ドレイン(3)、ソース(4)に各々2ボルト、0ボルト、12ボルトの電圧を印加する。すると、コントロールゲート(1)及びフローティングゲート(2)間とフローティングゲート(2)及びソース(4)間とが容量結合されており(コントロールゲート(1)及びフローティングゲート(2)間の容量>フローティングゲート(2)及びソース(4)間の容量)、この容量結合比によりフローティングゲート(2)は、実際は電圧印加を受けないが、結果として例えば11ボルトの高電圧印加を受けたのと等価状態となる。
【0004】
これより、ドレイン(3)及びソース(4)の間に電子が連なるチャネルが形成され、当該チャネルの中のホットエレクトロンが絶縁膜(図示せず)を介してフローティングゲート(2)に注入され、フローティングゲート(2)は負に帯電した状態となる。これが不揮発性メモリセルのプログラム状態である。
図9はプログラム状態の不揮発性メモリの読み出し状態を示すセル構造図、図10はプログラム状態ではない(消去状態)不揮発性メモリの読み出し状態を示すセル構造図である。
【0005】
図9及び図10の何れの不揮発性メモリも読み出し状態とする場合は、例えば、コントロールゲート(1)、ドレイン(3)、ソース(4)に各々5ボルト、2ボルト、0ボルトを印加する。図9の場合、フローティングゲート(2)に電子が注入されているため、ドレイン(3)及びソース(4)の間にチャネルが形成されず、不揮発性メモリセルはオフする。一方、図10の場合、フローティングゲート(2)に電子が存在しないため、ドレイン(3)及びソース(4)の間にチャネルが形成され、不揮発性メモリセルはオンする。
【0006】
図7は不揮発性メモリセルのプログラム状態に応じて論理値「0」又は「1」を出力するためのブロック図であり、(5)は不揮発性メモリセル、(6)はセンスアンプであり、センスアンプ(6)は不揮発性メモリセル(5)の出力電流(後述する読み出し電流Ii)と基準電流Irefとの比較結果に応じて電圧値0ボルト(論理値「0」)又は電圧値5ボルト(論理値「1」)を出力するものである。
【0007】
不揮発性メモリセル(5)が図9のようにプログラム状態の場合、センスアンプ(6)は、不揮発性メモリセル(5)の出力電流(読み出し電流Ii)が基準電流Irefより小さいことを検出して論理値「0」を出力する。一方、不揮発性メモリセル(5)が図10のようにプログラム状態となっていない場合、センスアンプ(6)は、不揮発性メモリセル(5)の出力電流(読み出し電流Ii)が基準電流Irefより大きいことを検出して論理値「1」を出力する。従来では、メモリセル(5)のプログラム状態となっていない(消去状態)場合の基準電流が初期値の100μAの30%となる30μAまで低下した時点でデータ書き換え回数の限界点としてメモリセルの動作寿命としていた。
【0008】
図11は不揮発性メモリの消去状態を示すセル構造図であり、例えば、コントロールゲート(1)に14ボルト、ドレイン(3)及びソース(4)に0ボルトを印加する。すると、フローティングゲート(2)に注入された電子は絶縁膜を介してコントロールゲート(1)側へ移動してしまう。しかし、ドレイン(3)及びソース(4)は同電位のため、チャネルが形成されることはない。これが不揮発性メモリセルの消去状態である。
【0009】
このように、不揮発性メモリのプログラム状態、読み出し状態、消去状態に応じて、コントロールゲート(1)、ドレイン(3)、ソース(4)へ、固定された電圧を固定された時間だけ印加していた。
【0010】
【発明が解決しようとする課題】
ところで、このような不揮発性メモリを内蔵した1チップマイクロコンピュータにおいて、不揮発性メモリをROM的に使用する用途の場合、データ保持特性が重要になる。
【0011】
特に、図12に示すメモリセルアレイ構造では、点線円で示す非選択セルの印加電圧条件が、コントロールゲート(1)(ワードラインWL)に印加する電圧(5V)の高さ以外は、上述した消去状態(このときの印加電圧は、上述したように14Vである。)と同じである。
そのため、読み出し動作が繰り返されることによりフローティングゲート(2)に注入された電子が、徐々にコントロールゲート(1)側へ移動してしまい、読み出し不良を引き起こす要因となっていた。特に、電源電圧が高い用途である場合に顕著であった。
【0012】
従って、本発明は読み出し不良が発生する前に、センスアンプの読み出し動作時の基準電流の大きさを制御できる1チップマイクロコンピュータを提供することを目的とする。
【0013】
【課題を解決するための手段】
そこで、本発明は上記課題を解決するためになされたものであり、データを電気消去でき且つデータを書き込み及び読み出しできる不揮発性メモリをプログラムメモリとして内蔵した1チップマイクロコンピュータにおいて、メモリセルアレイ内の不揮発性メモリ(7)に比して特性の劣る参照用の不揮発性メモリ群(40)を設けて、前記参照用の不揮発性メモリ群(40)の参照結果に基づいて、制御回路(44)により予め前記不揮発性メモリ(7)の特定アドレス領域に格納されているセンスアンプの読み出し動作時の基準電流を上げるように制御することを特徴とするものである。
【0014】
また、前記参照用の不揮発性メモリ群(40)は、内部の不揮発性メモリ(7)に比してゲート長が長いセル構造であるか、ゲート幅が短いセル構造であり、全ての参照用の不揮発性メモリ群(40)に対して、プログラム状態(「0」状態)に設定されていることを特徴とするものである。
【0015】
【発明の実施の形態】
以下、本発明の詳細を図面に従って具体的に説明する。
【0016】
図3は本発明の1チップマイクロコンピュータを示すブロック図である。
【0017】
図3において、(7)は不揮発性メモリ(例えば、不揮発性メモリ)であり、データを電気消去でき且つデータを繰り返し書き込み及び読み出しでき、1チップマイクロコンピュータを動作制御するためのプログラムデータが主として格納されるものである。不揮発性メモリ(7)を構成するメモリセル(5)は、通常、図8乃至図11の状態でデータの書き込み、読み出し、消去が実行される。不揮発性メモリ(7)の特定アドレス領域a,b,c,dには、各々、不揮発性メモリ(7)の書き込み電圧の大きさ又は時間を制御するための制御データA,不揮発性メモリ(7)の消去電圧の大きさ又は時間を制御するための制御データB,読み出し電圧の大きさ又は時間を制御するための制御データC,不揮発性メモリ(7)の読み出し時におけるセンスアンプ(6)の基準電圧Vref(基準電流Irefに対応する)の大きさを制御するための制御データD等が、予め書き込まれている。
【0018】
(8)はプログラムカウンタであり、不揮発性メモリ(7)をアドレス指定するものである。(9)はインストラクションレジスタであり、不揮発性メモリ(7)の読み出しデータを保持するものである。(10)はインストラクションデコーダであり、インストラクションレジスタ(9)の保持データを解読し、1チップマイクロコンピュータの各種動作を実行するための制御信号を出力するものである。(11A)(11B)(11C)はレジスタであり、インストラクションレジスタ(9)に保持されたアドレスa,b,cの制御データA,B,Cをデータバス(13)を介して保持するものである。尚、不揮発性メモリ(7)のアドレスdの制御データDは読み出し時の参照用の制御データであり、この制御データDはセンスアンプ(6)の基準電圧部と直接接続され、1チップマイクロコンピュータの初期化と同時に基準電圧Vrefが設定される構成となっている。また、不揮発性メモリ(7)の消去動作は1ページ単位(例えば128バイト)で実行されるものであり、特定アドレス領域a,b,c,dの制御データA,B,C,Dが消去動作と同時に一括して消去される不都合はない。
【0019】
図4は、書き込み時間,消去時間及び読み出し時間を制御するための回路ブロック図である。尚、不揮発性メモリ(7)のアドレスa,b,cには書き込み時間、消去時間及び読み出し時間を制御するための制御データA,B,Cが、予め書き込まれているものとする。図4において、(14)はカウンタであり、複数個のTフリップフロップをカスケード接続して構成されている。ANDゲート(15)(16)(17)及びORゲート(18)は切換回路を構成し、ANDゲート(15)(16)(17)の一方の入力端子にはカウンタ(14)の特定の分周出力X1、X2、X3(例えば0.4msec、0.8msec、1.6msec)が印加される。レジスタ(11)には分周出力X1、X2、X3の何れか1個を選択するための制御ビットY1、Y2、Y3が保持される。レジスタ(11A)の各ビットはANDゲート(15)(16)(17)の他方の入力端子と接続される。制御ビットY1,Y2,Y3は分周出力X1、X2、X3を選択する時に論理値「1」となる。従って、諭理値「1」の制御ビットY1,Y2,Y3の何れか1個に対応した分周出力X1,X2,X3の何れか1個がORゲート(18)から出力され、図8の電圧印加時間が制御される。例えば、不揮発性メモリ(7)の書き込み特性に応じて、電圧印加時間が0.4msecでは不十分であるが0.8msecでは十分である場合、制御ビットY2のみが論理値「1」となり、カウンタ(14)の分周出力X2に基づいて書き込みが実行される。尚、消去動作や読み出し動作のためのレジスタ(11B)(11C)についても、図4と同様の構成が設けられる。
【0020】
図5は、書き込み電圧,消去電圧及び読み出し電圧を制御するための回路ブロック図である。尚、不揮軍発性メモリ(7)のアドレスa,b,cには書き込み電圧,消去電圧及び読み出し電圧を制御するための制御データA,B,Cが、不揮発性メモリ(7)のそれぞれの動作特性に応じて、書き込まれているものとする。図5において、(19)は高電圧発生回路であり、電圧VPPを発生する。高電圧発生回路(19)の出力にはツエナーダイオード(20)のカソードが接続され、ツエナーダイオード(20)のアノード側にはp個、q個、r個(p>q>r)のダイオードの直列体(21)(22)(23)が並列接続される。また、ツエナーダイオード(20)のアノードとダイオードの直列体(21)(22)(23)との間には、高電圧発生回路(19)の出力と接地との間でツエナーダイオード(20)とダイオードの直列体(21)(22)(23)の何れか1つとを選択的に接続又は遮断するNMOSトランジスタ(24)(25)(26)のドレインソース路が介挿され、NMOSトランジスタ(24)(25)(26)のゲートはレジスタ(11A)の各ビットと接続されて制御される。尚、NMOSトランジスタ(24)(25)(26)がオフしている時、NMOSトランジスタ(24)のみがオフしている時、NMOSトランジスタ(25)のみがオフしている時、NMOSトランジスタ(26)のみがオフしている時の順で、高電圧発生回路(19)の出力VPPは低くなる。例えば、不揮発性メモリ(7)の書き込み特性に応じて、電圧印加時間を一定とした条件の下で書き込み電圧がNMOSトランジスタ(26)をオンした時のレベルでは不十分であるが、NMOSトランジスタ(25)をオンした時のレベルでは十分である場合、制御ビットY2のみが論理値「1」となり、図8のソース電圧が制御される。尚、消去動作や読み出し動作のためのレジスタ(11B)(11C)についても、図5と同様の構成が設けられる。この場合、図11のコントロールゲート電圧が制御される。
【0021】
図6はセンスアンプ(6)の基準電圧Vrefを制御するための回路ブロック図である。詳しくは、メモリセル(5)の出力電流と基準電流Irefとはセンスアンプ(6)内部で電流電圧変換される。従って、実際は、センスアンプ(5)に基準電流Irefを印加せず、基準電圧Vrefを印加する構成とする。尚、不揮発性メモリ(7)のアドレスdには基準電圧Vrefを制御するための制御データDが不揮発性メモリ(7)の特性に応じて、書き込まれているものとする。電源VDDと接地との間には抵抗(27)(28)(29)(30)が直列接続され、NMOSトランジスタ(31)(32)(33)のドレインは直列抵抗(27)(28)(29)(30)の接続点と接続されると共にソースは共通接続され、ゲートはアドレスdの制御ビットZ1、Z2、Z3で直接制御される。NMOSトランジス夕(31)(32)(33)がオンする順に基準電圧Vrefは低くなる。例えば、不揮発性メモリ(7)の読み出し特性に応じて、基準電圧VrefがNMOSトランジスタ(33)をオンした時の値では不十分であるが、NMOSトランジスタ(32)をオンした時の値で十分である場合、制御ビットZ2のみを論理値「1」とすればよい。これより、センスアンプ(6)から正確な論理値が得られる。
【0022】
以下、本発明の特徴をなす構成について図2を参照しながら説明する。
【0023】
図2は本発明が適用されるのメモリセルアレイのレイアウトを示す図であり、図2(a)において、(41),(42)は左側、右側のメモリセルアレイであり、それぞれの端部には参照用の不揮発性メモリ群(40)が配置されている。尚、参照用の不揮発性メモリ群(40)は、不揮発性メモリ(7)に比してゲート長が長いセル構造であるか、ゲート幅が短いセル構造とすることで、不揮発性メモリ(7)に比して特性の劣る(この場合には、データが消去され易い。)構造の不揮発性メモリとすることができる。また、(43)は前記参照用の不揮発性メモリ群(40)の読み出し用のセンスアンプであり、(44)は制御回路である。
【0024】
このセンスアンプ(43)の構成は、前述した不揮発性メモリ(7)の読み出し用のセンスアンプ(6)と同等の回路構成であり、その基準電流Irefも同等に設定されているものであり、重複した説明を避けるために詳しい説明は省略するが、図2(b)に示すようにメモリセルの出力電流と基準電流Iref1とはセンスアンプ(43)内部で電流電圧変換される。従って、実際は、センスアンプ(43)に基準電流Iref1を印加せず、基準電圧Vref1を印加する構成である。
【0025】
ここで、上述したようにして構成された不揮発性メモリ(7)において、読み出し動作が繰り返されることで、従来発生していた読み出し不良を抑止するものであり、前記不揮発性メモリ(7)に比して特性の劣る参照用の不揮発性メモリ群(40)を設けて、該参照用の不揮発性メモリ群(40)を全てプログラム状態(データを書き込んだ「0」状態)にしておき、この「0」状態から「1」状態(データが消去された状態)に変化したことをセンスアンプ(43)を介して制御回路(44)が検出したら、この制御回路(44)は、予め前記不揮発性メモリ(7)の特定アドレスdに格納されているセンスアンプ(6)の読み出し動作時の制御データD(基準電圧データ)の中から所望の基準電圧に変更する(図1に示すように基準電流Iref1〜基準電流Iref2へ上げる)ように制御するものである。このとき、参照用のセンスアンプ(43)の基準電圧も同様に変更しておく必要がある。
【0026】
そして、メモリセルアレイ内の不揮発性メモリ(7)への読み出し動作が繰り返される度に、同じワード線WLに接続された参照用の不揮発性メモリ(40)に対しても読み出し動作が行われる。このようにして、逐次読み出し動作が繰り返されるうちに、前記参照用の不揮発性メモリ(40)内のデータが消去されたことが検出された際に、制御回路(44)を介してセンスアンプ(6)の基準電圧を変更する。即ち、メモリセルアレイ内の不揮発性メモリ(7)に比して特性の劣る参照用の不揮発性メモリ群(40)に常にデータを書き込んでおき、この参照用の不揮発性メモリ群(40)内のデータに対する読み出し不良(実際には「0」と判定されるはずが、「1」と判定されてしまう状態)が検出された時点で、不揮発性メモリ(7)に対応するセンスアンプ(6)の読み出し動作時の基準電圧(実際に設定するのは、基準電流であり、例えば、30μA〜35μA)へ上げるような制御を行うことで、センスアンプ(6)による判定基準を緩めて(図1に示すようにプログラム状態「0」と判定する領域を広げて)読み出し不良に起因する不揮発性メモリ(7)の寿命を延ばす(読み出し回数T1→T2)ことができ、従来に比して長寿命化が図れる。
【0027】
以下、センスアンプ(6)の読み出し動作時の基準電圧を変更した後には、前記参照用の不揮発性メモリ(40)にデータを書き込み直しておき、再び、この参照用の不揮発性メモリ(40)内のデータが消去されたことが検出された際には、前記制御回路(44)を介してセンスアンプ(6)の読み出し動作時の基準電圧(例えば、基準電流を35μA〜40μA)を上げるような制御を行う。以下、同様にして不揮発性メモリ(7)の長寿命化を図るものであり、また、他のワードラインWLに接続された不揮発性メモリ(7)に対しても同様にして、長寿命化が図られる。
【0028】
そして、本発明ではセンスアンプの読み出し動作時の基準レベルを細かく設定することができるようになり、特に、実際のセルより若干特性の劣るセルの実力を観察しているため、ロット毎のばらつきや出来具合による変動を吸収して、LSI個々の実力に合わせた基準レベルに設定できるため、収率、歩留も向上できるようになる。
【0029】
【発明の効果】
以上、本発明によれば、メモリセルアレイ内の不揮発性メモリに比して特性の劣る参照用の不揮発性メモリ群にデータを書き込んでおき、この参照用の不揮発性メモリ群内のデータに対する読み出し不良が発生した際に、センスアンプによる読み出し動作時の基準レベルを上げるように制御することで、読み出し不良に起因する不揮発性メモリの寿命を延ばすことができ、従来に比して長寿命化が図れる。
【図面の簡単な説明】
【図1】本発明に適用される不揮発性メモリの動作を説明するための特性図である。
【図2】本発明に適用される不揮発性メモリのメモリセルアレイを示す図である。
【図3】本発明の1チップマイクロコンピュータを示すブロック図である。
【図4】不揮発性メモリの書き込み電圧,消去電圧及び読み出し電圧の時間を制御するための回路ブロック図である。
【図5】不揮発性メモリの書き込み電圧,消去電圧及び読み出し電圧の大きさを制御するための回路ブロック図である。
【図6】センスアンプの基準電圧を制御するための回路ブロック図である。
【図7】不揮発性メモリのセンスアンプ部分を示すブロック図である。
【図8】不揮発性メモリのプログラム状態を示すセル構造図である。
【図9】プログラム状態である不揮発性メモリの読み出し状態を示すセル構造図である。
【図10】プログラム状態ではない不揮発性メモリの読み出し状態を示すセル構造図である。
【図11】不揮発性メモリの消去状態を示すセル構造図である。
【図12】従来の不揮発性メモリの問題点を説明するための図である。
【符号の説明】
(6)センスアンプ
(7)不揮発性メモリ
(40)参照用の不揮発性メモリ群
(43)センスアンプ
(44)制御回路
Claims (3)
- データを電気消去でき且つデータを書き込み及び読み出しでき、データ消去時にはコントロールゲートに所定の消去電圧が印加されてフローティングゲートに注入された電子がコントロールゲートに移動し、データ読み出し時にはコントロールゲートに所定の読み出し電圧が印加される不揮発性メモリをプログラムメモリとして内蔵した1チップマイクロコンピュータにおいて、
データ書き込み状態に設定され、且つデータ読み出し時に前記不揮発性メモリに比してデータが消去され易い特性を有する参照用の不揮発性メモリと、前記不揮発性メモリ及び参照用の不揮発性メモリのデータを基準レベルとの比較に基づいて読み出すためのセンスアンプと、前記センスアンプにより前記参照用の不揮発性メモリに書き込まれたデータが消去されたことを検出した時に、前記センスアンプの読み出し動作時の前記基準レベルを上げるように制御する制御回路とを有することを特徴とする1チップマイクロコンピュータ。 - 前記基準レベルに対応する制御データが前記不揮発性メモリの特定アドレスに格納されていることを特徴とする請求項1に記載の1チップマイクロコンピュータ。
- 前記参照用の不揮発性メモリは、前記不揮発性メモリに比してゲート長が長いセル構造を有し、又はゲート幅が短いセル構造を有していることを特徴とする請求項1記載の1チップマイクロコンピュータ。
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