WO2007004253A1 - 不揮発性記憶装置、および不揮発性記憶装置の制御方法 - Google Patents

不揮発性記憶装置、および不揮発性記憶装置の制御方法 Download PDF

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WO2007004253A1
WO2007004253A1 PCT/JP2005/012033 JP2005012033W WO2007004253A1 WO 2007004253 A1 WO2007004253 A1 WO 2007004253A1 JP 2005012033 W JP2005012033 W JP 2005012033W WO 2007004253 A1 WO2007004253 A1 WO 2007004253A1
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data
current
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PCT/JP2005/012033
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Kenta Kato
Mitsuhiro Nagao
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Spansion Llc
Spansion Japan Limited
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells

Definitions

  • Nonvolatile memory device and control method of nonvolatile memory device are control method of nonvolatile memory device
  • the present invention relates to a nonvolatile memory device that stores control information necessary for a data access operation in a section of a memory cell array.
  • the nonvolatile semiconductor memory device disclosed in Patent Document 1 includes a memory cell array configured by a matrix arrangement of a plurality of nonvolatile memory cells that can electrically rewrite data.
  • an initial setting data area is set in advance as an area for writing various initial setting data necessary for initializing the EEPROM.
  • the initial setting data is information relating to the operating conditions of the memory.
  • cell block Bn is defined as an initial setting data area for storing initial setting data.
  • the initial setting data is read out by selectively driving the bit line BL and the word line WLn in the same manner as in reading from a normal memory cell.
  • the initial setting data read mode is set after the power supply is stabilized. As a result, the initial setting data in the initial setting data area is read, and the validity of the read initial setting data is confirmed. If the validity is confirmed (PASS), the read initial setting data is transferred.If the validity is not confirmed (FAIL), a judgment signal is output and the read initial setting data is read. The chip status is fixed to FAIL state because is invalid data.
  • Patent Document 2 When the power supply is turned on, the bit line is charged to the initial potential by supplying current to the bit line not only through the read load and the path through the first transistor but also through the second transistor. It is intended to increase the speed of the time required.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-152413 (FIGS. 1, 2, and 7)
  • Patent Document 2 Japanese Patent Laid-Open No. 11-265595
  • Patent Document 1 is a measure for storing the increased amount of information in the minimum occupied area. By storing control information such as initial setting data in the memory cell array area, the increasing amount of information is stored in the minimum necessary area.
  • Patent Document 2 it is possible to shorten the precharge time for charging a read path such as a bit line to an initial potential.
  • the read time of the control information after precharging depends on the drive capability of the memory cell. In a situation where the driving capability of the memory cell is not sufficiently secured, it takes time to read out the control information from the memory cell array. When power is turned on or reset, the initial setting operation before shifting to normal access may take a long time, which is a problem.
  • the bias voltage applied to the gate terminal of the nonvolatile memory cell is set to a high voltage when reading control information.
  • a large noise compared to normal use This leads to excessive stress applied to the memory cell, which is not preferable in terms of device reliability.
  • a dedicated bias generation circuit must be provided, and the complexity of the circuit configuration causes an increase in circuit scale, which is a problem.
  • the present invention has been made in view of the problems of the background art described above, and in a nonvolatile memory device in which control information is stored in a memory cell array, driving of a memory cell storing control information is performed. It is an object of the present invention to provide a non-volatile memory device and a method for controlling the non-volatile memory device that can shorten the reading time by sufficiently securing the capability.
  • the non-volatile storage device of the present invention made to achieve the above object is a non-volatile storage device in which a memory cell array is assigned to a control information storage area in addition to a normal data storage area.
  • the control information storage area has a predetermined number of control information storage memory cells for each bit of control information, and the same data is stored in a predetermined number of control information storage memory cells and read simultaneously. It is characterized by that.
  • the memory cell array is allocated to the control information storage area in addition to the normal data storage area, and the control information storage area is assigned to each bit of the control information.
  • a predetermined number of control information storage memory cells are provided, and the same bit of data is stored in the predetermined number of control information storage memory cells, and reading is performed simultaneously when reading.
  • the non-volatile memory device control method of the present invention made to achieve the above object is a non-volatile memory device in which a memory cell array is allocated for storing control information in addition to storing normal data.
  • a control method which includes a step of allocating a predetermined number of memory cells for each bit of control information, a step of storing the same data in a predetermined number of memory cells, and data stored in the predetermined number of memory cells And a step of simultaneously reading out.
  • a predetermined amount of control information is stored for each bit of the nonvolatile memory device in which control data is stored in addition to normal data in the memory cell array.
  • Number of memory cells are allocated, and the same bit is assigned to a predetermined number of memory cells.
  • Data is stored. At the time of reading, the same bit data stored in a predetermined number of memory cells are simultaneously read.
  • the present invention when reading control information, reading is performed simultaneously with a predetermined number of memory cell forces for each bit, so that the driving capability of the reading path during reading is enhanced.
  • the reading time of the control information read during the initial setting period at power-on or reset can be shortened, and the normal access operation can be quickly performed.
  • FIG. 1 is a diagram showing an arrangement (bit line common arrangement) of a CAM cell array according to a first embodiment.
  • FIG. 2 is a diagram showing a CAM cell array arrangement (word line common arrangement 1) according to a second embodiment.
  • FIG. 3 is a diagram showing a CAM cell array arrangement (word line common arrangement 2) according to a third embodiment.
  • FIG. 4 is a diagram showing a specific example of an address decoder having a switching function between selection of a normal memory cell and selection of a CAM cell array.
  • FIG. 5 is a diagram showing a circuit configuration example in the case where a cascode circuit is shared for reading normal data and reading CAM data.
  • FIG. 6 is a diagram showing a circuit configuration example in the case where each of normal data reading and CAM data reading includes a cascode circuit.
  • FIG. 7 is a flowchart of program or erase to a CAM cell array.
  • FIG. 8 is a flowchart for reading data from a CAM cell array.
  • FIG. 9 is a diagram showing a timing chart when reading control information in comparison with reading normal data.
  • FIG. 11 is a diagram illustrating a circuit example of a bias switching unit that switches a noise voltage of a word line at the time of reading in accordance with data to be read.
  • FIG. 12 is a diagram showing a threshold voltage distribution of a reference cell during verification and a cell after verification for a CAM monitor cell.
  • FIG. 13 is a flowchart of program or erase to a CAM monitor cell.
  • FIG. 14 is a diagram showing a memory cell array in the background art.
  • FIG. 15 is a flowchart relating to reading of control information when power is turned on in the background art.
  • FIGS. 1 to 3 show a part of the memory cell array of the NOR type nonvolatile memory device.
  • One section of the memory cell array stores various types of control information such as write protect information and various trimming information such as internally generated voltage and signal generation timing that are read when the power is turned on or reset.
  • the memory cell array shown in FIGS. 1 to 3 includes four local bit lines LBLO-0 to LBL3-0 to LBLO-15 to LBL3 in each of the 16 global bit lines GBLO to BGL15. — A configuration with 15.
  • Each local bit line LBLO—0 to: LBL3—0 to LBLO—15 to: LBL3—15 is connected to the drain terminal of a memory cell whose gate terminal is biased by 16 word lines WLO to WL15. The The source terminal is connected to ground potential as required.
  • Each local bit line LBLO-0 to LBL3-0 to LBLO-15 to LBL3-15 is a global bit line via the selection switches STRO-0 to STR3-0 to STR0-15 to STR3-15. Connected to GBL0 to GBL15.
  • CAM cell array a predetermined number of control information storage memory cells (hereinafter referred to as a CAM cell array) are configured by 16 CAM cells.
  • memory cells connected to the local bit line LBLO-0 are assigned as CAM cells, and the CAM cell array 1 is connected by 16 CAM cells connected to the same bit line.
  • Local bit line LBLO Configures CAM cell array 1 dedicated line as a common data read line.
  • the 16 bits of CAM cells constituting CAM cell array 1 store the same bit data, and CAM cell array 1 stores 1-bit control information.
  • bit data is simultaneously read from all the CAM cells in the CAM cell array 1, and is read out from the global bit line GBL0 via the selection switch STR0-0.
  • it can be configured to read with the CAM selection switch SCO-0 connected to the local bit line LBLO-0 and connected to the outside without passing through the global bit line GBL0.
  • selection of selection switch STR0-0 can be performed in the same manner as a selection operation (not shown) in a normal access operation.
  • the CAM selection switch SCO-0 can be selected according to a signal (SELCAM signal described later) indicating that the control information is being read.
  • SELCAM signal described later
  • This signal indicates that the control information is being read and The selection may be made by a signal containing position information (SELCAM (X) signal described later).
  • SELCAM (X) signal described later.
  • adjacent 16 memory cells connected to the global bit lines GBLO to GBL3 are allocated as CAM cells, and the CAM cell array 2 Is configured.
  • the dedicated line of CAM cell array 2 is configured as a common bias line with the word line WLO.
  • the 16 bits of CAM cells that make up the CAM cell array 2 store the same bit data, and the CAM cell array 2 stores 1-bit control information.
  • the control information is read from the CAM cell array 2
  • the bit data is simultaneously read from all the CAM cells in the CAM cell array 2, and the selection switches STRO-0 to STR3-0 to STRO-3 to STR3-3 are set. Via the global bit lines GBL0 to GBL3.
  • the data currents read to the global bit lines GBL0 to GBL3 are all added by a not-shown switch circuit and processed as 1-bit data.
  • each of the local bit lines LBL 0-0 to: LBL3-0 to LBL0-3 to LBL3-3 is connected to the outside without passing through the global bit lines GBL0 to GBL3.
  • a CAM selection switch can be provided for reading. In this case as well, the data current read from each CAM cell card is added and processed as 1-bit data.
  • selection of word line WLO can be performed in the same manner as the selection operation (not shown) in the normal access operation.
  • the selection switches STRO-0 to STR3-0, STRO-3 to STR3-3 are selected in the CAM cell array 2 and are read simultaneously for each CAM cell. Are simultaneously selected by the address decoder (Fig. 4).
  • the signal can be selected according to the signal. This signal indicates that the control information is being read, and is selected by a signal (SELCAM (X) signal described later) decoded according to the position information of the CAM cell array. Just do it.
  • the CAM cell array 3 is configured with the memory cells connected to the word line WLO as CAM cells.
  • the data input / output bit width is a 16-bit parallel data path. Assume that each data path is assigned to each of the global bit lines GBLO to GBL15. In the CAM cell array 3, one CAM cell belonging to each 16-bit width data path is selected for each data path, and a total of 16 CAM cells are provided to form the CAM cell array 3.
  • the 16 bits of CAM cells constituting the CAM cell array 3 store the same bit data, and the CAM cell array 3 stores 1-bit control information.
  • bit data is read simultaneously from all the CAM cells in the CAM cell array 3.
  • Data currents read to the global bit lines GBLO to GB L15 are all added by a switch circuit (not shown) and processed as 1-bit data.
  • the force described in the case where a data path is assigned to each global bit line is exemplified.
  • the assignment of a global bit line to each data path is not limited to this. Although not shown, it is conceivable to assign one data path for each of the plurality of global bit lines. In this case, add a switch circuit that selects the global bit line and connects it to the data path.
  • a dedicated line of the CAM cell array 3 is configured as a common bias line with the word line WLO.
  • the control information is read from the CAM cell array 3
  • the data of each CAM cell is read out from the global bit lines GBLO to GBL15 via the selection switches STRO-0 to STRO-15.
  • a configuration may be adopted in which a CAM selection switch connected to each of the individual local bit lines LBLO 0 to LBLO-15 and connected to the outside without passing through the global bit lines GBLO to GBL15 is used for reading. it can.
  • selection of word line WLO can be performed in the same manner as the selection operation (not shown) in the normal access operation.
  • selection switches STRO-0 to STRO-15 can be performed in the same manner as the selection operation in the normal access operation when considering a 16-bit parallel operation.
  • Local bit lines LBLO— 0 to LBLO— connected every 15 The CAM selection switch can be selected in accordance with a signal (SELCAM signal described later) indicating that the control information is being read.
  • the arrangement of the CAM cell array in the memory cell array can have various configurations other than the configurations shown in the first to third embodiments (FIGS. 1 to 3).
  • a 16-cell memory cell connected to 4 word lines and 4 local bit lines may be configured as a set. it can. That is, in combination with I word lines ⁇ [local bit lines, a predetermined number of memory cells (in this case, 16 cells) can be selected as CAM cells.
  • FIG. 4 is a specific example of an address decoder that identifies 16 CAM cells in the CAM cell arrays 1 to 3.
  • the CAM cell array selection signal ZSELCAM (X) which selects the CAM cell array when reading control information, is input.
  • the suffix (X) in the CAM cell array selection signal ZSELCAM (X) indicates that a plurality of sets are provided to identify the CAM cell array.
  • a CAM cell array selection signal ZSELC AM (X) for identifying the corresponding CAM cell array is input to each address decoder provided in accordance with the memory cell arrangement position in the memory cell array.
  • the CAM cell array selection signal ZSELCAM (X) is at a high level. Accordingly, a high-level decode signal is output from one of the 16 sets of AND gates according to the combination of the address signals ADa to ADd and their inverted signals ZA Da to ZADd. The CAM cell corresponding to the high level decode signal is selected.
  • the case of selecting a CAM cell alone may be, for example, a case of programming.
  • the CAM cell array selection signal ZSELCA M (X) is at a low level. Therefore, regardless of the combination of the address signals ADa to ADd and their inverted signals Z ADa to ZADd, the signals output from all 16 sets of AND gates are at a low level.
  • CAM cell array selection signal ZSELCAM (X) If a circuit is provided that inverts the output signal of the AND gate according to the low level of the signal to generate the decode signals DO to Dl 5, all the decode signals DO to D15 become high level, and the 16 cells constituting the CAM cell array CAM cells can be selected. By selecting all 16 CAM cells that make up the CAM cell array, the same bit data stored in each CAM cell can be read simultaneously.
  • FIG. 5 is a circuit portion when transferring the bit data read to the global bit line GBL to an output buffer (not shown) or a control information storage unit (not shown).
  • bit data stored in a memory cell is stored as a threshold voltage of the memory cell.
  • the memory cell becomes non-conducting or conducting depending on the threshold voltage.
  • the current path to which the drain terminal of the memory cell is connected is precharged to a high voltage level (about 0.5 V to 1 V), and the source terminal of the memory cell is connected to the ground potential.
  • a high voltage level about 0.5 V to 1 V
  • the global bit line GBL is connected to a cascode circuit 11 that converts the presence / absence of a current flowing toward the memory cell to a low / high voltage level.
  • the bit data converted into the voltage signal also outputs the terminal SAIN force as the voltage conversion signal SAIN.
  • the terminal SAIN is connected to one terminal of the switch sections 13 and 15.
  • the switch unit 13 is controlled by a CAM cell array selection signal ZSELCAM (X). When the CAM cell array selection signal ZSELCAM (X) is at a high level, that is, during a normal access operation that is not in the read state of the control information, the switch unit 13 becomes conductive.
  • the switch unit 15 is controlled by a CAM cell array selection signal SE LCAM (X) which is an inverted signal of the CAM cell array selection signal ZSELCAM (X).
  • SE LCAM CAM cell array selection signal
  • SELCAM CAM cell array selection signal
  • the other terminal of the switch unit 13 is connected to one input terminal of the sense amplifier 17.
  • a reference voltage REF determined based on a reference cell or the like is input to the other input terminal of the sense amplifier 17.
  • the other terminal of the switch unit 15 Connected to the information storage.
  • the cascode circuit 11 includes PMOS transistors MP1 and MP2, NMOS transistors MNl to MN6, and resistance elements RA and RB. Resistor element RA and NMOS transistor MN5 connected in series, resistor element RB and NMOS transistor MN6 connected in series, each connected to power supply voltage VCC via PMOS transistor MP1 and NMOS transistor MN2 connected in series Connected to ground potential via MN1. As another path from the power supply voltage VCC to the ground potential, the PMOS transistor MP2 and the NMOS transistors MN4 and MN3 form a path.
  • the power-down signal PD is input to the gate terminals of the PMOS transistors MP1 and MP2 and the NMOS transistor MNl.
  • the gate terminal of the NMOS transistor MN2 is connected to the drain terminal of the NMOS transistor MN3, the gate terminal of the NMOS transistor MN3 is connected to the global bit line GBL, and the gate terminal of the NMOS transistor MN4 is connected to the power supply voltage VCC.
  • the CAM cell array selection signals SELCAM (X) and / SELCAM (X), which are complementary signals, are input to the gate terminals of the NMOS transistors MN5 and MN6.
  • a voltage conversion signal SAIN which is bit data obtained by voltage conversion, is output from a terminal SAIN at a connection point of the NMOS transistors MN2, MN5, and MN6.
  • the cascode circuit 11 when the power-down signal PD is high level, the PMOS transistors MP1 and MP2 are non-conductive and the NMOS transistor MNl is conductive when the power-down signal PD is high level. Maintained. When the power down state force also shifts to the access state, the power down signal PD is inverted to low level. N MOS transistor MN1 becomes non-conductive, and PMOS transistors MP1 and MP2 conduct and terminal SAIN and global bit line GBL are precharged to high level.
  • a data current from 16 CAM cells constituting the CAM cell array flows when the control information is read. That is, A data current that is 16 times the data current that flows during normal access operation will flow.
  • the CAM cell array selection signal ZSELCAM (X) goes high, and a current path is formed via the resistance element RB via the NMOS transistor MN6.
  • the data current from the memory cell is stepped down via the resistance element RB and output as a voltage conversion signal SAIN having a lowered voltage level.
  • the voltage drop is very small, and it is necessary to compare and amplify the reference voltage REF with the sense amplifier 17 by conducting the switch section 13.
  • This is a conventionally known data read operation. In other words, after detecting the data current as a small voltage drop and comparing it to the reference voltage REF and then amplifying it to a logic level signal, a logic level voltage signal is obtained through a two-stage amplification procedure. ing.
  • the CAM cell array selection signal SELCAM when reading the control information, the CAM cell array selection signal SELCAM
  • (X) becomes a high level, and a current path is formed via the resistance element RA via the NMOS transistor MN5.
  • the data current from the CAM cell array is dropped through the resistance element RA and output as a voltage conversion signal SAIN having a lowered voltage level. Since the data current in this case has a current value 16 times the current value in normal data, the voltage conversion signal SAIN can be dropped with a logic level amplitude. That is, the data current can be directly converted into a logic level voltage signal.
  • a logic level voltage signal can be obtained through a one-stage conversion procedure. The data current can be quickly converted into a logic level voltage signal.
  • the cascode circuit 11 can quickly perform a precharge operation at the time of reading control information, while enabling a rapid conversion from a data current to a logic level voltage signal. This is because the terminal SAIN and the global bit line GBL are precharged via the resistor element RA, so that the low resistance key of the resistor element RA directly contributes to the high speed key during the precharge time.
  • FIG. 6 shows an example of the global bit lines GBLO to GBL15 by taking the third embodiment (FIG. 3) as an example.
  • 2 illustrates an example of a configuration of a cascode circuit that converts a data current read from a voltage into a voltage.
  • switch sections SO to S 15 are provided on paths from individual global bit lines GBLO to GBL 15 to data lines DBO to DB 15. Each of the switch sections SO to S15 is selected by selection signals CL0 to CL15 obtained by decoding an address signal corresponding to a memory cell (not shown) to be accessed.
  • FIG. 6 based on the third embodiment (FIG. 3), the force circuit configuration illustrating the case where the data lines DB0 to DB15 are provided for each of the global bit lines GBL0 to GBL15.
  • the composition is not limited. Multiple global bit lines can be selected using a column selection switch, etc., and connected to a single data line.
  • Each of the data lines DB 0 to DB 15 is connected to the normal access cascode circuit 21, and its output terminal is connected to the sense amplifier 17.
  • the normal access cascode circuit 21 has a fixed resistance element RB in place of the resistance element RA and the N MOS transistor MN5, the resistance element RB and the NMOS transistor MN6 in the cascode circuit 11 described in FIG. It is a configuration. The same operation and effect as the cascode circuit 11 are achieved.
  • the data current from which the memory cell force is read is also converted into voltage conversion signals SAIN0 to SAIN15 of a minute voltage signal in the normal access cascode circuit 21 and then compared and amplified in the sense amplifier 17.
  • the global bit lines GBL0 to GBL15 from which the data current is read from the individual CAM cells are connected to the CAM data via the CAM read switch units SCO to SC15. Connected to line DBC. Since the CAM read switch units SCO to SC15 are controlled in common by the CAM cell array selection signal SELCAM (X), they are turned on simultaneously when the corresponding CAM cell array force is read.
  • the CAM data line DBC is connected to the CAM cascode circuit 19, and its output terminal S AIN is connected to the control information storage unit.
  • the CAM cascode circuit 19 is composed of the resistance element RA and NMOS transistor of the cascode circuit 11 described in FIG. Instead of MN5, resistance element RB, and NMOS transistor MN6, a resistance element RA is fixedly provided. The same operation and effect as the cascode circuit 11 are achieved.
  • the data current read from the memory cell is converted into a voltage conversion signal SAIN at a logic level in the CAM cascode circuit 19 in a one-stage configuration.
  • FIGS. 7 and 8 are flowcharts of the access operation for the CAM cell array.
  • the CAM cell array is configured to store 1-bit data by a predetermined number of CAM cells (16 cells in the first to third embodiments), and 1-bit data is stored in one memory cell. An access sequence different from the access case is required.
  • the flowcharts shown in Figs. 7 and 8 are executed by an internal control circuit that manages sequence control such as a state machine.
  • Figure 7 shows the program or erase flow
  • Figure 8 shows the data read flow.
  • a predetermined number (N) of CAM cells to be programmed are selected for the CAM cell array to be programmed (erasure) (Sl).
  • the first CAM cell to be programmed (erased) is designated.
  • the address (AD) of the corresponding CAM cell is specified (S2).
  • the program (erase) operation is performed on the CAM cell at the specified address (AD) (S3).
  • word line Z is changed according to the new address (AD). Change the bit line Z data line (DQ) (S6), and perform the program (erase) operation again (S3). If the address (AD) exceeds the specified number (N) (S5: YES), the program (erase) process is terminated for all CAM cells that make up the CAM cell array, assuming that the program (erase) has been completed. To do.
  • a data read flow in FIG. 8 will be described.
  • a predetermined number (N) of CAM cells to be configured are selected for the CAM cell array to be read (S11).
  • a control signal for ignoring an address that individually identifies a predetermined number (N) of CAM cells is activated (in this case, the CAM cell array selection signal SELC AM (X) is activated) (S12). ).
  • CAM cell array selection signal SELCAM (X) leads to bit line force cascode circuit
  • the switch unit for connecting the lines is controlled to select a data read path (S13).
  • the data current read simultaneously from the predetermined number (N) of CAM cells is input to the CAM cascode circuit, and current-voltage conversion is performed (S14).
  • the logic level voltage conversion signal SAIN is output and output to the control information storage unit.
  • FIG. 9 is a diagram comparing a timing chart when reading normal data with a timing chart when reading control information.
  • a nonvolatile memory device that performs a synchronous operation with respect to the clock signal CLK is shown as an example.
  • the bit data is read out.
  • the read bit data is converted into a voltage signal as a voltage conversion signal SAIN.
  • the terminal SAIN In normal data reading, the terminal SAIN is precharged high in the clock cycle when the equalize signal EQ goes high, and the bit data stored in the memory cell is read out from the next clock cycle. It is.
  • PGM memory cell program state
  • ER erased state
  • a data current flows and the voltage conversion signal SAIN decreases with time.
  • the dotted line shown between the waveform at (PGM) and the waveform at (ER) indicates the reference voltage (REF) by the reference cell. Since the data current that is read from the memory cell force is very small, the falling speed of the voltage conversion signal SAIN in the erase state (ER) is small.
  • the sense amplifier latch signal SAL is pulsed, allowing the sense amplifier to compare with the reference voltage (REF) and to amplify to the logic level. Become. As a result, it becomes valid data (valid) as the output signal OUT. Requires 5 clock cycles from the data read cycle.
  • a precharge operation by the high level equalize signal EQ and a latch operation by the latch signal LCH can be performed within one clock cycle.
  • FIG. 10 is a diagram showing a threshold voltage distribution of bit data stored in a CAM cell constituting a CAM cell array.
  • dedicated reference cells RCCP and RCCE are provided separately from the reference cells RCP and RCE that are used for ordinary memory cells.
  • the dedicated reference cell RCCP for programming has a larger threshold voltage than the reference cell RCP at the time of programming normal data. For this reason, the distribution of the threshold voltage of the CAM cell in which the program data is written is a distribution having a peak on the high threshold voltage side in the threshold voltage distribution of the normal memory cell in which the program data is written.
  • the dedicated reference cell RCCE for erasure has a threshold voltage that is smaller than that of the reference cell RCE when erasing normal data. For this reason, the threshold voltage distribution of the CAM cell in which erase and data are written is a distribution having a peak on the low threshold voltage side in the threshold voltage distribution of the normal memory cell in which erase data is written.
  • the CAM cell in the programmed state is in a state where the data current does not flow as compared with the normal memory cell.
  • the threshold voltage is a threshold voltage that is larger than that of a normal memory cell. The current can be suppressed, and erroneous detection in the cascode circuit can be prevented.
  • FIG. 11 and FIG. 12 describe a method that can adjust the bias voltage to be applied to the word line when reading the CAM cell array.
  • Quickly reading out the control information, which is initialization information, at power-on or reset initialization is essential for shortening the transition time to normal access after initialization.
  • circuit operation may be unstable.
  • it is common to apply a boosted noise voltage to a word line during reading of a normal memory cell it is necessary to wait for a predetermined time for the boosted voltage level to stabilize. is there. Therefore, if the bias voltage applied to the CAM cell array can be set to the power supply voltage VCC that is not boosted, there is no need to wait for the stability of the voltage generation circuit.
  • VCC power supply voltage
  • the voltage was boosted or stepped down only when it was not appropriate to apply the power supply voltage VCC. This is a specific example of switching to a bias voltage.
  • FIG. 11 shows a circuit example for switching the connection of the voltage source supplied to the word line of the CAM cell in accordance with the bias switching unit 23.
  • the switch sections 29, 31, and 33 composed of PMOS transistors are used to bias the power supply voltage VCC supplied from the external terminal P, the output of the booster circuit 25, and the output of the step-down circuit 27 to the word line WL of the CAM cell.
  • CAM monitor cells CA MMP and CAMME which are set in the program state and the erase state in advance are provided.
  • the CAM monitor cells CAMMP and CAMME are provided as cells for monitoring the state of the data bits stored in the CAM cell array, and the CAM monitor cells CAMMP and CAMME have the same configuration as the CAM cell array.
  • the CAM monitor cells CAMMP and CAMME are connected to the noise switching circuit 23 through CAM cascode circuits 35 and 37, respectively.
  • the voltage conversion signals SAINMP and SAINME output from the cascode circuits 35 and 37 are logically operated via the switch unit.
  • the switch unit 29 is controlled to conduct according to the NAND operation of the in-phase signal of the voltage conversion signal SAINMP and the inverted signal of the voltage conversion signal SAINME, and the in-phase signal and voltage of the voltage conversion signal SAINMP are controlled.
  • Switch unit 31 is controlled to conduct according to the NAND operation of the in-phase signal of conversion signal SAINME, and switch unit 33 is controlled to conduct according to the NAND operation of the inverted signal of voltage conversion signal SAINMP and the inverted signal of voltage conversion signal SAINME. Is done.
  • FIG. 12 shows threshold voltage distributions of the CAM monitor cells CAMMP and CAMME.
  • the threshold voltage distribution having a peak inside the normal memory cell threshold voltage distribution is provided.
  • the bias voltage applied to the word line when reading data is set to an intermediate voltage between the threshold voltage distribution in the program state and the threshold voltage distribution in the erase state, so the threshold voltage distribution of the CAM monitor cells CAMMP and CAMME Has the most severe read margin and distribution.
  • the power supply voltage VCC on the CAM monitor cell CAMMP and CAMME side lines If the read data when applying is determined, the noise voltage to be applied to the CAM cell can be estimated.
  • the power supply voltage VCC Prior to reading data from the CAM cell, the power supply voltage VCC is applied to the word lines of the CAM monitor cells CAMMP and CAM ME, and the data is read to the cascode circuits 35 and 37. If the data is normally read by applying the power supply voltage VCC, no data current flows through the CAM monitor cell CAMMP in the program state, and a signal having a high logic voltage level is output from the cascode circuit 35. In addition, a data current flows through the CAM motor cell CAMME in the erased state, and a signal having a low logic voltage level is output from the cascode circuit 37.
  • the data current does not flow through either the CAM monitor cell CAMMP or CAMME.
  • the threshold voltage distribution of the erased CAM cell is higher than the power supply voltage VCC. It is judged.
  • the cascode circuits 35 and 37 both output a high level logic voltage level signal. For CAM cells, there is a risk of erroneous reading because there is not enough room for reading erased data when power supply voltage VCC is applied. It is judged that there is.
  • the switch unit 31 is turned on by the bias switching circuit 23, and the voltage boosted by the boosting circuit 25 is supplied to the CAM cell.
  • the threshold voltage distribution of the CAM cell in the programmed state is on the lower voltage side than the power supply voltage VCC.
  • the cascode circuits 35 and 37 both output low level logic voltage level signals.
  • the switch 33 is turned on by the noise switching circuit 23, and the voltage stepped down by the step-down circuit 27 is supplied to the CAM cell.
  • the relaxation of the voltage stress condition is a condition such as, for example, shortening a step time width in which a voltage is applied, or reducing an increment of an applied voltage between Z and the voltage application step. .
  • an upper limit threshold voltage is provided in addition to the lower limit threshold voltage as the threshold voltage at the time of verification. It is determined that the program is completed when it falls within these two threshold voltage ranges.
  • the threshold voltage force of the CAM monitor cell to be programmed exceeds the lower threshold and the program processing (S23) is completed, it is determined whether or not the upper threshold voltage has been exceeded (S24). If it has exceeded (S24: YES), erase processing is performed! /, (S25), and program processing is resumed (S23).
  • a lower threshold voltage is provided in addition to the upper threshold voltage as the threshold voltage during verification. Erasing is completed when it falls within these two threshold voltage ranges.
  • the CAM cell array 1 is composed of 16 CAM cells (first embodiment), and the global bit among the memory cells connected to the word line WLO.
  • 16 adjacent memory cells connected to lines GBLO to GBL3 are allocated as CAM cells, forming CAM cell array 2 (second embodiment), or 16 bits of memory cells connected to word line WLO 16 memory cells connected to the glow bit lines GBLO to GBL15 corresponding to the parallel data path of the width are allocated as CAM cells to form the CAM cell array 3 (third actual Form).
  • bit data is stored in 16 CAM cells constituting the CAM cell arrays 1 to 3, and 1-bit control information is stored in the CAM cell arrays 1 to 3.
  • control information is read from the CAM cell arrays 1 to 3
  • bit data is simultaneously read from all CAM cells in the CAM cell arrays 1 to 3.
  • Data current power to be read is increased to a predetermined number of times (16 times) when normal data is read, so that current-voltage conversion can be performed at high speed in the cascode circuit.
  • the drive capability of the read path at the time of reading is strengthened, and the read time of the control information read during the initial setting period at power-on or reset can be shortened.
  • the normal access operation can be quickly performed.
  • a dedicated reference cell RC CPZRCCE is provided for verifying the program Z erase of the CAM cell, and has a threshold voltage that is large and small compared to the reference cell RCPZRCE at the time of normal data program Z erase. Therefore, the distribution of the threshold voltage of the CAM cell is a distribution having a peak outside in the distribution of the threshold voltage of the normal memory cell.
  • the threshold voltage is usually larger than that of the memory cell, so that bias application is performed. Leakage current can be suppressed, and erroneous detection in the cascode circuit can be prevented.
  • the bias voltage that has been boosted or stepped down is applied only when the power supply voltage VCC is inappropriate. If the configuration is switched, the circuit operation is unstable at initialization such as at power-on or reset, and control information can be read without waiting for the stability of the voltage source that has been stepped up and down. .
  • the CAM monitor cell CAMMP / CAMME has the same configuration as the CAM cell array and monitors the program Z erase state, and the threshold voltage distribution peaks inside the threshold voltage distribution of the normal memory cell. Therefore, when reading the CAM monitor cell prior to reading the CAM cell array force, the reading margin is severe and the reading is performed under conditions.
  • the CAM cell array has a threshold voltage distribution with a peak outside the normal memory cell threshold voltage distribution, and the power supply voltage VCC is applied to the CAM monitor cell CAMMP and CAMME by determining the read data from CAMME.
  • the bias voltage to be applied to the cell can be estimated.
  • a combination of CAM cells that make up a CAM cell array in a memory cell array This is not limited to the configuration of the first to third embodiments, but can be other combinations.

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Abstract

　メモリセルアレイに、通常データの格納領域のほかに制御情報の格納領域に割り当てられており、制御情報の格納領域は、制御情報の１ビットごとに所定数の制御情報格納メモリセルを備えて構成され、所定数の制御情報格納メモリセルに対して、同一ビットのデータが格納され、読み出しの際には同時に読み出しが行なわれる。制御情報を読み出す際、１ビットごとに所定数のメモリセルから同時に読み出しが行なわれるので、読み出し時の読み出し経路の駆動能力が強化される。電源投入時やリセット時の初期設定期間に読み出される制御情報の読み出し時間を短縮することができ、速やかに通常のアクセス動作に移行することができる。

Description

明 細 書
不揮発性記憶装置、および不揮発性記憶装置の制御方法
技術分野
[0001] 本発明は、データアクセス動作に必要な制御情報をメモリセルアレイの一画に格納 してなる不揮発性記憶装置に関するものである。
背景技術
[0002] 特許文献 1に開示されている不揮発性半導体記憶装置には、データの電気的書き 換えが可能な複数の不揮発性メモリセルをマトリクス配列して構成されているメモリセ ルアレイを備えている。メモリセルアレイには、 EEPROMの初期化に必要な各種の 初期設定データを書き込むための領域として、あらかじめ初期設定データ領域が定 められている。ここで、初期設定データとは、メモリの動作条件に関する情報である。
[0003] メモリセルアレイは、複数のプレーンを有して構成されている。図 14に示すように、 各プレーン 110においては、 16個のメモリセル MCが直列に接続されて 1つのセル ユニット NCUを構成し、ワード線 WLn (n=0〜15)が共通に配設された複数のセル ユニット NCUを備えて、データ消去の最小単位となるセルブロック BO、 Bl、〜、 Bn が構成されている。複数のセルブロック BO、 Bl、〜、 Bnは、ビット線 BLを共通にして 配置されている。
[0004] プレーン 110にお 、て、例えば、セルブロック Bnが初期設定データを記憶するため の初期設定データ領域として定められる。初期設定データ領域は、通常のメモリセル に対する読み出しと同様に、ビット線 BLおよびワード線 WLnの選択駆動により、初期 設定データの読み出し動作が行なわれる。
[0005] 図 15に示すように、電源を投入すると、電源の安定ィ匕を待って初期設定データの 読み出しモードが設定される。これにより、初期設定データ領域内の初期設定データ が読み出され、読み出された初期設定データについて有効性の確認がなされる。有 効性が確認されれば (PASS) ,読み出された初期設定データは転送され、有効性が 確認されなかった場合には (FAIL)、判定信号が出力され、読み出された初期設定 データは無効なデータであるとしてチップステータスが FAIL状態に固定される。 [0006] 尚、その他の関連特許文献として、例えば、特許文献 2がある。電源の立上げ時、 ビット線に対して、読み出し負荷および第 1のトランジスタを通る経路の他、第 2のトラ ンジスタを通る経路で電流供給がなされることにより、ビット線を初期電位まで充電す る時間の高速ィ匕を図るものである。
[0007] 特許文献 1 :特開 2004— 152413号公報（図 1、図 2、図 7)
特許文献 2：特開平 11― 265595号公報
発明の開示
発明が解決しょうとする課題
[0008] 記憶装置の微細化 '大容量化に伴い、ライトプロテクト情報、内部生成電圧や信号 発生タイミング等の各種トリミング情報等は、その情報量が増大してきている。上記特 許文献 1は、増大した情報量を必要最小限の占有面積に格納するための方策である 。メモリセルアレイ領域に初期設定データ等の制御情報を格納することで、増大する 情報量を必要最小限の占有面積に格納するものである。
[0009] しかしながら、上記特許文献 1では、ライトプロテクト情報や各種トリミング情報を、必 要とされる個々の回路付近に格納する場合に比して、制御情報の読み出し経路は長 大となり配線負荷が増大する。また、個々のメモリセルの駆動能力を充分に確保でき ない場合も考えられる。制御情報の読み出し時間が長くなるおそれがあり問題である
[0010] 特許文献 2によれば、ビット線等の読み出し経路を初期電位に充電するプリチヤ一 ジ時間の短縮ィ匕を図ることは可能ではある。し力しながら、プリチャージ後の制御情 報の読み出し時間は、メモリセルの駆動能力に依存する。メモリセルの駆動能力が充 分に確保されない状況では、メモリセルアレイからの制御情報の読み出しに時間が かかる。電源投入時やリセット時、通常アクセスに移行する前の初期設定動作に多大 な時間を要してしまうおそれがあり問題である。
[0011] ここで、メモリセルに対して、通常使用時に比して大きなバイアスを印加してやれば 、制御情報の読み出し時の駆動能力を向上させることは可能ではある。例えば、不 揮発性メモリセルのゲート端子に印加されるバイアス電圧を、制御情報の読出し時に 高電圧とする等である。し力しながら、通常使用時に比して大きなノ ィァスの印加は、 メモリセルへの過度なストレス印加につながり、デバイス信頼性上、好ましくない。また 、通常使用時とは異なるバイアス印加が必要となれば、専用のバイアス生成回路も備 えなければならず、回路構成の複雑ィ匕ゃ回路規模の増大を招来し問題である。 課題を解決するための手段
[0012] 本発明は前記背景技術の課題に鑑みなされたものであり、メモリセルアレイ内に制 御情報を格納してなる不揮発性記憶装置にお 、て、制御情報が格納されたメモリセ ルの駆動能力を充分に確保することにより、読み出し時間の短縮ィ匕を図ることが可能 な不揮発性記憶装置、および不揮発性記憶装置の制御方法を提供することを目的 とする。
[0013] 前記目的を達成するためになされた本発明の不揮発性記憶装置は、メモリセルァ レイが、通常データの格納領域のほかに制御情報の格納領域に割り当てられてなる 不揮発性記憶装置であって、制御情報の格納領域は、制御情報の 1ビットごとに、所 定数の制御情報格納メモリセルを備え、所定数の制御情報格納メモリセルに対して、 同一データが格納され、同時に読み出しが行なわれることを特徴とする。
[0014] 本発明の不揮発性記憶装置では、メモリセルアレイに、通常データの格納領域の ほかに制御情報の格納領域に割り当てられており、制御情報の格納領域は、制御情 報の 1ビットごとに所定数の制御情報格納メモリセルを備えて構成されており、所定数 の制御情報格納メモリセルに対して、同一ビットのデータが格納され、読み出しの際 には同時に読み出しが行なわれる。
[0015] また、前記目的を達成するためになされた本発明の不揮発性記憶装置の制御方法 は、通常データの格納のほかに制御情報の格納にメモリセルアレイが割り当てられて なる不揮発性記憶装置の制御方法であって、制御情報の 1ビットごとに、所定数のメ モリセルを割り当てるステップと、所定数のメモリセルに同一データを格納するステツ プと、所定数のメモリセルに格納されているデータを同時に読み出すステップとを有 することを特徴とする。
[0016] 本発明の不揮発性記憶装置の制御方法では、メモリセルアレイに、通常データの 格納のほかに制御情報の格納が行なわれる不揮発性記憶装置に対して、制御情報 の 1ビットごとに、所定数のメモリセルが割り当てられ、所定数のメモリセルに同一ビッ トデータが格納される。読み出し時には、所定数のメモリセルに格納されている同一 ビットデータが同時に読み出される。
発明の効果
[0017] 本発明によれば、制御情報を読み出す際、 1ビットごとに所定数のメモリセル力 同 時に読み出しが行なわれるので、読み出し時の読み出し経路の駆動能力が強化さ れる。電源投入時やリセット時の初期設定期間に読み出される制御情報の読み出し 時間を短縮することができ、速やかに通常のアクセス動作に移行することができる。
[0018] また、駆動能力の強化を、同一ビットデータが格納され同時に読み出されるメモリセ ル数の増加により確保するため、駆動能力を確保するために、通常のアクセス時より 大きなバイアスを印加する必要はなく、メモリセル等のデバイスへの過度なストレス印 加は生じない。デバイスの信頼性劣化を招来することはなく好都合である。更に、通 常アクセス動作時とは異なるバイアスを出力する専用のバイアス生成回路を備える必 要がない。回路構成上の簡略ィ匕を図ることができる。
図面の簡単な説明
[0019] [図 1]第 1実施形態の CAMセルアレイの配置 (ビット線共通配置）を示す図である。
[図 2]第 2実施形態の CAMセルアレイの配置 (ワード線共通配置 1)を示す図である。
[図 3]第 3実施形態の CAMセルアレイの配置 (ワード線共通配置 2)を示す図である。
[図 4]通常メモリセルの選択と CAMセルアレイの選択との切り替え機能を有するアド レスデコーダの具体例を示す図である。
[図 5]通常データの読み出しと CAMデータの読み出しとで、カスコード回路を共用す る場合の回路構成例を示す図である。
[図 6]通常データの読み出しと CAMデータの読み出しとで、各々にカスコード回路を 備える場合の回路構成例を示す図である。
[図 7]CAMセルアレイへのプログラムまたはィレーズのフロー図である。
[図 8]CAMセルアレイからのデータ読み出しのフロー図である。
[図 9]制御情報の読み出しの際のタイミングチャートを通常データの読み出しとの対 比において示す図である。
[図 10]メモリセルおよび CAMセルについて、ベリファイ時のリファレンスセルと、ベリフ アイ後のセルの閾値電圧分布を示す図である。
[図 11]CAMモニタセル力 読み出されるデータに応じて、読み出し時のワード線の ノ ィァス電圧を切り換えるバイアス切り替え部の回路例を示す図である。
[図 12]CAMモニタセルについて、ベリファイ時のリファレンスセルと、ベリファイ後の セルの閾値電圧分布を示す図である。
[図 13]CAMモニタセルへのプログラムまたはィレーズのフロー図である。
[図 14]背景技術におけるメモリセルアレイを示す図である。
[図 15]背景技術での電源投入時における制御情報の読み出しに係るフロー図である 符号の説明
[0020] 1、 2、 3 CAMセルアレイ
11 カスコード回路
17 センスアンプ
19、 35、 37 CAM用カスコード回路
21 通常アクセス用カスコード回路
23 バイアス切り替え回路
CAMMPゝ CAMME CAMモニタセル
SAIN, SAINMPゝ SAINME 電圧変換信号
SELCAM (X)、 /SELCAM (X) CAMセルアレイ選択信号
発明を実施するための最良の形態
[0021] 以下、本発明の不揮発性記憶装置、および不揮発性記憶装置の制御方法につ!、 て具体ィ匕した実施形態を図 1乃至図 13に基づき図面を参照しつつ詳細に説明する
[0022] 図 1乃至図 3には NOR型不揮発性記憶装置のメモリセルアレイの一部を示す。メモ リセルアレイの一画に、電源投入時やリセット時等の初期化時に読み出される、ライト プロテクト情報、内部生成電圧や信号発生タイミング等の各種トリミング情報等の各 種の制御情報が格納されて 、る制御情報格納メモリセル (以下、 CAMセルと称する 。）を備える場合の実施形態である。 [0023] 図 1乃至図 3に示されるメモリセルアレイは、 16本のグローバルビット線 GBLO乃至 BGL15の各々に、 4本のローカルビット線 LBLO— 0〜： LBL3— 0、乃至 LBLO— 15 〜： LBL3— 15を備える構成である。各ローカルビット線 LBLO— 0〜： LBL3— 0、乃至 LBLO— 15〜： LBL3— 15には、 16本のワード線 WLO乃至 WL15によりゲート端子 がバイアスされるメモリセルのドレイン端子が接続されて 、る。ソース端子は必要に応 じて接地電位に接続される。また、各ローカルビット線 LBLO— 0〜LBL3— 0、乃至 LBLO— 15〜： LBL3— 15は、選択スィッチ STRO— 0〜STR3— 0、乃至 STR0— 1 5〜STR3 - 15を介してグローバルビット線 GBL0乃至 GBL15に接続される。
[0024] 図 1乃至図 3では、所定数の制御情報格納メモリセル（以下、 CAMセルアレイと称 する。 )として 16セルの CAMセルで構成される場合を例示するものである。
[0025] 図 1の第 1実施形態では、ローカルビット線 LBLO— 0に接続されているメモリセルを CAMセルとして割り当て、同ビット線に接続されている 16セルの CAMセルにより C AMセルアレイ 1を構成する場合である。ローカルビット線 LBLO— 0が共通のデータ 読み出し線として CAMセルァレイ 1の専用線を構成する。 CAMセルァレイ 1を構成 する 16セルの CAMセルには同一ビットデータが格納され、 CAMセルアレイ 1で 1ビ ットの制御情報が格納される。 CAMセルアレイ 1から制御情報が読み出される際に は、 CAMセルアレイ 1内の全ての CAMセルから同時にビットデータが読み出され、 選択スィッチ STR0 - 0を介してグローバルビット線 GBL0から外部に読み出される。 また、ローカルビット線 LBLO— 0に接続され、グローバルビット線 GBL0を介さず外 部と接続される CAM選択スィッチ SCO— 0を備えて読み出す構成とすることもできる
[0026] ここで、選択スィッチ STR0— 0の選択は、通常のアクセス動作における選択動作（ 不図示）と同様に行なうことができる。また、 CAM選択スィッチ SCO— 0の選択は、制 御情報の読み出し状態であることを示す信号 (後述の SELCAM信号）に応じて選択 する構成とすることができる。このとき、他のローカルビット線にも CAMセルアレイが 存在する場合 (不図示）には、 CAMセルアレイごとにローカルビット線が割り当てられ 、割り当てられたローカルビット線ごとに CAM選択スィッチを配置することとなる（不 図示)。制御情報の読み出し状態であることを示す信号であって CAMセルアレイの 位置情報を含んだ信号 (後述の SELCAM (X)信号）により選択すればよい。一方、 CAMセルアレイ 1に配置されている各々の CAMセルに対して同時に読み出し動作 が行なわれるため、ワード線 WL0乃至 WL15は、後述されるアドレスデコーダ（図 4) により同時にノィァスされる。
[0027] 図 2の第 2実施形態では、ワード線 WL0に接続されているメモリセルのうちグローバ ルビット線 GBLO乃至 GBL3に接続される隣接する 16セルのメモリセルを CAMセル として割り当て、 CAMセルアレイ 2を構成する場合である。ワード線 WLOが共通のバ ィァス線として CAMセルアレイ 2の専用線を構成する。 CAMセルアレイ 2を構成す る 16セルの CAMセルには同一ビットデータが格納され、 CAMセルアレイ 2で 1ビット の制御情報が格納される。 CAMセルアレイ 2から制御情報が読み出される際には、 CAMセルアレイ 2内の全ての CAMセルから同時にビットデータが読み出され、選択 スィッチ STRO— 0〜STR3— 0、乃至 STRO— 3〜STR3— 3を介してグローバルビ ット線 GBL0乃至 GBL3から外部に読み出される。グローバルビット線 GBL0乃至 GB L3に読み出されたデータ電流は、図示しないスィッチ回路等により全てが加算され て 1ビットデータとして処理される。また図示はしないが、個々のローカルビット線 LBL 0— 0〜： LBL3— 0、乃至 LBL0— 3〜： LBL3— 3の各々に接続され、グローバルビット 線 GBL0乃至 GBL3を介さず外部と接続される CAM選択スィッチを備えて読み出 す構成とすることもできる。この場合も、個々の CAMセルカゝら読み出されたデータ電 流は加算されて、 1ビットデータとして処理される。
[0028] ここで、ワード線 WLOの選択は、通常のアクセス動作における選択動作 (不図示）と 同様に行なうことができる。一方、選択スィッチ STRO-0〜STR3-0、乃至 STRO - 3〜STR3 - 3の選択は、 CAMセルアレイ 2に配置されて!、る各々の CAMセルに 対して同時に読み出し動作が行なわれるため、後述されるアドレスデコーダ（図 4)に より同時に選択される。ローカルビット線 LBL0— 0〜： LBL3— 0、乃至 LBL0— 3〜L BL3— 3ごとに接続されている CAM選択スィッチの選択は、制御情報の読み出し状 態であることを示す信号 (後述の SELCAM信号）に応じて選択する構成とすることが できる。制御情報の読み出し状態であることを示す信号であって、 CAMセルアレイ の位置情報に応じてデコードされた信号 (後述の SELCAM (X)信号）により選択す ればよい。
[0029] 図 3の第 3実施形態では、第 2実施形態（図 2)と同様に、ワード線 WLOに接続され て!、るメモリセルを CAMセルとして CAMセルアレイ 3を構成する場合である。第 3実 施形態では、データ入出力のビット幅を 16ビットの並列データ経路を有する構成であ る。グローバルビット線 GBLO乃至 GBL15ごとに各データ経路が割り当てられるとす る。 CAMセルアレイ 3は、 16ビット幅の各々のデータ経路に属する CAMセルをデー タ経路ごとに 1セル選択して、全体で 16セルの CAMセルを備えて CAMセルアレイ 3 とするものである。 CAMセルアレイ 3を構成する 16セルの CAMセルには同一ビット データが格納され、 CAMセルアレイ 3で 1ビットの制御情報が格納される。また、 CA Mセルアレイ 3から制御情報が読み出される際には、 CAMセルアレイ 3内の全ての C AMセルから同時にビットデータが読み出される。グローバルビット線 GBLO乃至 GB L15に読み出されたデータ電流は、図示しないスィッチ回路等により全てが加算され て 1ビットデータとして処理される。
[0030] 尚、第 3実施形態では、グローバルビット線ごとにデータ経路が割り当てられる場合 を例に説明する力 各データ経路へのグローバルビット線の割り当てはこれに限定さ れるものではない。図示はされていないが、複数のグローバルビット線ごとに 1つのデ ータ経路として割り当てることも考えられる。この場合には、グローバルビット線を選択 してデータ経路に接続するスィッチ回路を追加すればよ ヽ。
[0031] ワード線 WLOが共通のバイアス線として CAMセルアレイ 3の専用線を構成する。 C AMセルアレイ 3から制御情報が読み出される際には、個々の CAMセルのデータは 、選択スィッチ STRO— 0乃至 STRO— 15を介してグローバルビット線 GBLO乃至 G BL15から外部に読み出される。また図示はしないが、個々のローカルビット線 LBLO 0乃至 LBLO—15の各々に接続され、グローバルビット線 GBLO乃至 GBL15を介 さず外部と接続される CAM選択スィッチを備えて読み出す構成とすることもできる。
[0032] ここで、ワード線 WLOの選択は、通常のアクセス動作における選択動作 (不図示）と 同様に行なうことができる。また、選択スィッチ STRO— 0乃至 STRO— 15の選択も、 16ビット幅の並列動作を考える場合、通常のアクセス動作における選択動作と同様 に行なうことができる。ローカルビット線 LBLO— 0乃至 LBLO— 15ごとに接続されて 、る CAM選択スィッチの選択は、制御情報の読み出し状態であることを示す信号（ 後述の SELCAM信号）に応じて選択する構成とすることができる。
[0033] 尚、メモリセルアレイ内の CAMセルアレイの配置構成は、第 1乃至第 3実施形態（ 図 1乃至図 3)に示した構成以外にも種々の構成が可能である。 16セルの CAMセル で 1つの CAMセルアレイを構成する場合、例えば、 4本のワード線と 4本のローカル ビット線とに接続される 16セルのメモリセルを一組として CAMセルアレイを構成する こともできる。すなわち、 I本のワード線^ [本のローカルビット線との組み合わせで、所 定数（この場合、 16セル）のメモリセルを CAMセルとして選択することができる。
[0034] 図 4は、 CAMセルアレイ 1乃至 3内の 16セルの CAMセルを識別するアドレスデコ ーダの具体例である。 4ビットのアドレス信号 ADa乃至 ADd、およびその反転信号 Z ADa乃至 ZADdの組み合わせに応じて、デコード信号 DO乃至 D15のうち何れか一 つの信号を選択する 16セットの ANDゲートを備え、各 ANDゲートには、制御情報の 読み出し時に CAMセルアレイを選択する CAMセルアレイ選択信号 ZSELCAM ( X)が入力されている。ここでは、 CAMセルアレイが複数セット備えられているとする。 CAMセルアレイ選択信号 ZSELCAM (X)におけるサフィックス (X)は、複数セット 備えられて 、る CAMセルアレイを識別することを示す。メモリセルアレイ内のメモリセ ルの配置位置に応じて複数備えられて ヽるアドレスデコーダごとに、対応する CAM セルアレイを識別する CAMセルアレイ選択信号 ZSELC AM (X)が入力される。
[0035] 通常のアクセス動作にぉ 、ては、 CAMセルアレイ選択信号 ZSELCAM (X)はハ ィレベルである。したがって、アドレス信号 ADa乃至 ADd、およびその反転信号 ZA Da乃至 ZADdの組み合わせに応じて、 16セットの ANDゲートのうち何れか一つの ANDゲートからハイレベルのデコード信号が出力される。ハイレベルのデコード信号 に対応する CAMセルが選択される。ここで、 CAMセルを単独にて選択する場合と は、例えば、プログラムする場合が考えられる。
[0036] 制御情報が読み出される場合においては、 CAMセルアレイ選択信号 ZSELCA M (X)はローレベルである。したがって、アドレス信号 ADa乃至 ADd、およびその反 転信号 Z ADa乃至 ZADdの組み合わせに関わらず、 16セットの ANDゲートの全て 力 出力される信号はローレベルとなる。 CAMセルアレイ選択信号 ZSELCAM (X )のローレベルに応じて ANDゲートの出力信号を反転してデコード信号 DO乃至 Dl 5とする回路を備えてやれば、全てのデコード信号 DO乃至 D15はハイレベルとなり、 CAMセルアレイを構成する 16セルの CAMセルを選択することができる。 CAMセル アレイを構成する 16セルの CAMセルを全て選択することにより、各 CAMセルに格 納されている同一ビットデータを同時に読み出すことができる。
[0037] 図 5は、グローバルビット線 GBLに読み出されたビットデータを、出力バッファ（不図 示)または制御情報の格納部 (不図示）に転送する際の回路部分である。不揮発性 記憶装置では、メモリセルに格納されて 、るビットデータはメモリセルの閾値電圧とし て記憶されている。読み出し時に、ワード線によりメモリセルのゲート端子をバイアス するに及んで、閾値電圧の高低に応じてメモリセルが非導通状態となりあるいは導通 状態となる。このとき、メモリセルのドレイン端子が接続されている電流経路は高電圧 レベル（0. 5V〜1V程度）にプリチャージされており、メモリセルのソース端子は接地 電位に接続されて ヽるので、メモリセルが導通状態の場合にはメモリセルを介して接 地電位に向けて電流が流れ、非導通状態の場合には電流が流れない。この電流の 有無を読み出すことによりビットデータの読み出しが行なわれる。
[0038] グローバルビット線 GBLは、メモリセルに向けて流れる電流の有無を電圧レベルの 低高に変換するカスコード回路 11に接続される。カスコード回路 11にお 、て電圧信 号に変換されたビットデータは電圧変換信号 SAINとして端子 SAIN力も出力される 。端子 SAINは、スィッチ部 13、 15の一方の端子に接続される。スィッチ部 13は、 C AMセルアレイ選択信号 ZSELCAM (X)〖こより制御される。 CAMセルアレイ選択 信号 ZSELCAM (X)がハイレベルの時、すなわち、制御情報の読み出し状態では ない通常のアクセス動作の際、スィッチ部 13は導通する。スィッチ部 15は、 CAMセ ルアレイ選択信号 ZSELCAM (X)の反転信号である CAMセルアレイ選択信号 SE LCAM (X)により制御される。 CAMセルアレイ選択信号 SELCAM (X)がハイレべ ルの時、すなわち、制御情報の読み出し状態である場合にスィッチ部 15は導通する 。スィッチ部 13の他方の端子は、センスアンプ 17の一方の入力端子に接続されてい る。センスアンプ 17の他方の入力端子にはリファレンスセル等に基づき定められるリ ファレンス電圧 REFが入力される。スィッチ部 15の他方の端子は、そのまま制御情 報の格納分に接続されて 、る。
[0039] カスコード回路 11は、 PMOSトランジスタ MP1、 MP2、 NMOSトランジスタ MNl 乃至 MN6、および抵抗素子 RA、 RBにより構成されている。直列接続された抵抗素 子 RAおよび NMOSトランジスタ MN5、直列接続された抵抗素子 RBおよび NMOS トランジスタ MN6力 各々、 PMOSトランジスタ MP1を介して電源電圧 VCCに接続 されると共に、直列接続された NMOSトランジスタ MN2および MN1を経て接地電 位に接続される。また、電源電圧 VCCカゝら接地電位に至る他の経路として、 PMOS トランジスタ MP2、 NMOSトランジスタ MN4、 MN3が経路を形成している。 PMOS トランジスタ MP1、 MP2、および NMOSトランジスタ MNlのゲート端子にはパワー ダウン信号 PDが入力される。 NMOSトランジスタ MN2のゲート端子は NMOSトラン ジスタ MN3のドレイン端子に、 NMOSトランジスタ MN3のゲート端子はグローバル ビット線 GBLに、 NMOSトランジスタ MN4のゲート端子は電源電圧 VCCに接続され る。また、 NMOSトランジスタ MN5、 MN6のゲート端子は、互いに相補の信号であ る CAMセルアレイ選択信号 SELCAM (X)、 /SELCAM (X)が入力される。
[0040] NMOSトランジスタ MN2、 MN5、および MN6の接続点の端子 SAINから、電圧 変換されたビットデータである電圧変換信号 SAINが出力される。
[0041] カスコード回路 11では、パワーダウン信号 PDがハイレベルであるパワーダウン時に は、 PMOSトランジスタ MP1、 MP2が非導通であり NMOSトランジスタ MNlが導通 しているので、グローバルビット線 GBLはローレベルに維持される。パワーダウン状 態力もアクセス状態に移行すると、パワーダウン信号 PDがローレベルに反転する。 N MOSトランジスタ MN1が非導通になると共に、 PMOSトランジスタ MP1、 MP2が導 通して端子 SAIN、グローバルビット線 GBLがハイレベルにプリチャージされる。
[0042] この状態で、データアクセスが行なわれる。メモリセルの閾値電圧が低 、場合に、 P MOSトランジスタ MP1から、抵抗素子 RAおよび NMOSトランジスタ MN5、または 抵抗素子 RBおよび NMOSトランジスタ MN6の何れか選択された経路、および NM OSトランジスタ MN2を介して、データ電流が流れる。
[0043] 図 5に示されているグローバルビット線 GBLには、制御情報の読み出し時に、 CA Mセルアレイを構成する 16セルの CAMセルからのデータ電流が流れる。すなわち、 通常のアクセス動作時に流れるデータ電流の 16倍のデータ電流が流れることとなる
[0044] 通常データの読み出し時には、 CAMセルアレイ選択信号 ZSELCAM (X)がハイ レベルとなり、 NMOSトランジスタ MN6を介して抵抗素子 RBを介する電流経路が形 成される。メモリセルからのデータ電流が抵抗素子 RBを介して降圧され、電圧レベル の低下した電圧変換信号 SAINとして出力される。この場合の電圧降下は微小であ り、スィッチ部 13を導通してセンスアンプ 17にてリファレンス電圧 REFとの比較 ·増幅 が必要となる。これは、従来より周知のデータ読み出し動作である。すなわち、データ 電流を微小な電圧降下として検出した後、リファレンス電圧 REFとの比較を行なった 上で論理レベル信号にまで増幅すると 、う、 2段構成の増幅手順を経て論理レベル の電圧信号を得ている。
[0045] これに対して、制御情報の読み出し時には、 CAMセルアレイ選択信号 SELCAM
(X)がハイレベルとなり、 NMOSトランジスタ MN5を介して抵抗素子 RAを介する電 流経路が形成される。 CAMセルアレイからのデータ電流が抵抗素子 RAを介して降 圧され、電圧レベルの低下した電圧変換信号 SAINとして出力される。この場合のデ ータ電流は、通常データにおける電流値の 16倍の電流値を有するので、電圧変換 信号 SAINを論理レベルの振幅で電圧降下することが可能である。すなわち、データ 電流をダイレクトに論理レベルの電圧信号に変換することができる。 1段構成の変換 手順を経て論理レベルの電圧信号を得ることができる。データ電流カゝら論理レベル の電圧信号への変換を迅速に行なうことができる。
[0046] 更に、制御情報の読み出し時のデータ電流を充分に大きくとれば、抵抗素子 RBに 比して低抵抗の抵抗素子 RAであっても、電圧変換信号 SAINの電圧降下を論理電 圧レベルとすることができる。データ電流から論理レベルの電圧信号への迅速な変 換を可能としながら、カスコード回路 11において、制御情報の読み出し時のプリチヤ ージ動作を迅速に行なうことができる。抵抗素子 RAを介して端子 SAINやグローバ ルビット線 GBLをプリチャージするので、抵抗素子 RAの低抵抗ィ匕はプリチャージ時 間の高速ィ匕に直接寄与するからである。
[0047] 図 6は、第 3実施形態（図 3)を例に取り、グローバルビット線 GBLO乃至 GBL15か ら読み出されたデータ電流を電圧に変換するカスコード回路の構成を例示したもの である。
[0048] 通常ビットデータの読み出しの際には、個々のグローバルビット線 GBLO乃至 GBL 15からデータ線 DBO乃至 DB 15に至る経路にスィッチ部 SO乃至 S 15が備えられて いる。各スィッチ部 SO乃至 S 15は、アクセス対象のメモリセル (不図示）に応じたアド レス信号に対してデコードして得られる選択信号 CL0乃至 CL15により選択される。 ここで、図 6では、第 3実施形態（図 3)に基づいて、グローバルビット線 GBL0乃至 G BL15ごとにデータ線 DB0乃至 DB15を備える場合を例示している力 回路構成に っ 、てはこの構成に限定されな 、ことは言うまでもな 、。複数のグローバルビット線を コラム選択スィッチ等により選択し、 1本のデータ線に接続する構成とすることもできる
[0049] データ線 DB0乃至 DB15の各々は、通常アクセス用カスコード回路 21に接続され 、その出力端子はセンスアンプ 17に接続されている。通常アクセス用カスコード回路 21の構成は、図 5において説明したカスコード回路 11のうち、抵抗素子 RAおよび N MOSトランジスタ MN5、抵抗素子 RBおよび NMOSトランジスタ MN6に代えて、抵 抗素子 RBを固定的に備える構成である。カスコード回路 11と同様の作用 ·効果を奏 する。メモリセル力も読み出されるデータ電流は、通常アクセス用カスコード回路 21 において微小電圧信号の電圧変換信号 SAIN0乃至 SAIN 15に変換された上で、 センスアンプ 17において比較'増幅される、 2段構成である。
[0050] CAMセルアレイからの制御情報の読み出しの際には、個々の CAMセルからデー タ電流が読み出されるグローバルビット線 GBL0乃至 GBL15は、 CAM読み出しスィ ツチ部 SCO乃至 SC 15を介して CAM用データ線 DBCに接続される。 CAM読み出 しスィッチ部 SCO乃至 SC15は、 CAMセルアレイ選択信号 SELCAM (X)により共 通に制御されるので、該当する CAMセルアレイ力 の読み出し時に同時に導通する
[0051] CAM用データ線 DBCは、 CAM用カスコード回路 19に接続され、その出力端子 S AINが制御情報の格納部に接続される。 CAM用カスコード回路 19の構成は、図 5 において説明したカスコード回路 11のうち、抵抗素子 RAおよび NMOSトランジスタ MN5、抵抗素子 RBおよび NMOSトランジスタ MN6に代えて、抵抗素子 RAを固定 的に備える構成である。カスコード回路 11と同様の作用 ·効果を奏する。メモリセルか ら読み出されるデータ電流は、 CAM用カスコード回路 19において論理レベルの電 圧変換信号 SAINに変換される、 1段構成である。
[0052] 図 7、図 8は、 CAMセルアレイに対するアクセス動作のフロー図である。 CAMセル アレイは、所定数の CAMセル (第 1乃至第 3実施形態では 16セル）により 1ビットデ ータを格納するように構成されており、 1メモリセルに 1ビットデータが格納されている 通常アクセスの場合とは異なるアクセスシーケンスが必要である。図 7、図 8に示すフ ロー図は、ステートマシン等のシーケンス制御を管理する内部制御回路により実行さ れる。図 7はプログラムまたはィレーズのフローであり、図 8はデータ読み出しのフロー である。
[0053] 図 7のプログラムまたはィレーズのフローについて説明する。先ず、プログラム (ィレ ーズ）対象である CAMセルアレイにつ!、て、構成される所定数（N)の CAMセルを 選択する（Sl)。次に、所定数 (N)の CAMセルのうち最初にプログラム (ィレーズ)を 行なう CAMセルを指定する。具体的には該当する CAMセルのアドレス (AD)を指 定する（S2)。指定されたアドレス（AD)の CAMセルにつ!、てプログラム（ィレーズ） 動作を行なう（S3)。プログラム (ィレーズ)の終了後、アドレス (AD)をインクリメントす る (AD=AD+ 1) (S4)。インクリメントされたアドレス (AD)が所定数 (N)を越えるか 否かの判断を行ない（S5)、越えていなければ（S5 : NO)、新たなアドレス (AD)に応 じて、ワード線 Zビット線 Zデータ線 (DQ)を変更して（S6)、再度、プログラム (ィレ ーズ)動作を行なう (S3)。アドレス (AD)が所定数 (N)を越えてれば (S5： YES)、 C AMセルアレイを構成する全ての CAMセルについて、プログラム（ィレーズ）が完了 されたものとしてプログラム (ィレーズ)処理を終了する。
[0054] 図 8のデータ読み出しフローについて説明する。先ず、読み出し対象である CAM セルアレイについて、構成される所定数 (N)の CAMセルを選択する（S 11)。次に、 所定数 (N)の CAMセルを個別に識別するアドレスを無視する制御信号を活性ィ匕す る（この場合、 CAMセルアレイ選択信号 SELC AM (X)を活性ィ匕する。）（S12)。 C AMセルアレイ選択信号 SELCAM (X)に応じて、ビット線力 カスコード回路に至る 線間の接続を行なうスィッチ部を導通制御し、データの読み出し経路を選択する（S1 3)。選択されたデータ読み出し経路にしたがって、所定数 (N)の CAMセルから同時 に読み出されたデータ電流が CAM用カスコード回路に入力され、電流電圧変換が 行なわれる（S14)。これにより、論理レベルの電圧変換信号 SAINが出力され、制御 情報の格納部に向けて出力される。
[0055] 図 9は、通常データの読み出し時のタイミングチャートと制御情報の読み出し時のタ イミングチャートとを対比する図である。クロック信号 CLKに対して同期動作を行なう 不揮発性記憶装置を例にして示している。共に、ィコライズ信号 EQがノ、ィレベルに なり電圧変換信号 SAINがハイレベルにプリチャージされた後、ビットデータの読み 出しが行なわれる。読み出されたビットデータは、電圧変換信号 SAINとして電圧信 号に変換される。
[0056] 通常データの読み出しにおいては、ィコライズ信号 EQがハイレベルになるクロック サイクルにお 、て端子 SAINがハイレベルにプリチャージされ、次クロックサイクルか らメモリセルに記憶されているビットデータが読み出される。メモリセルのプログラム状 態 (PGM)ではデータ電流が流れず、電圧変換信号 SAINはハイレベルを維持する 。メモリセルのィレーズ状態 (ER)ではデータ電流が流れ、電圧変換信号 SAINは時 間と共に低下して 、く。電圧変換信号 SAINにおける、 (PGM)時の波形と (ER)時 の波形の中間に表記されている点線は、リファレンスセルによるリファレンス電圧 (RE F)を示している。メモリセル力も読み出されるデータ電流が僅少であるため、ィレーズ 状態 (ER)での電圧変換信号 SAINの下降スピードは僅少となる。データ読み出しの 開始から 3クロックサイクルの経過後、センスアンプラッチ信号 SALがパルス出力され ることにより、センスアンプにて、リファレンス電圧 (REF)との比較が可能となり、論理 レベルまでの増幅が可能となる。これにより、出力信号 OUTとして有効なデータ (Val id)となる。データ読み出しサイクルから 5クロックサイクルを必要とする。
[0057] これに対して制御情報の読み出しにおいては、 1クロックサイクル内において、ハイ レベルのィコライズ信号 EQによるプリチャージ動作と、ラッチ信号 LCH〖こよるラッチ 動作が可能である。プリチャージ動作の後に CAMセルアレイ力 読み出される 1ビッ トデータの制御情報のデータ電流により、急峻に電圧変換信号 SAINが降下するか らである。データ電流は通常データの読み出し時の所定数倍に強化されているため
、カスコード回路において、高速に電圧変換されるのである。 CAMセルアレイにおけ るプログラム状態 (PGM)ではデータ電流が流れないことは通常データの場合と同様 である。 CAMセルアレイ力も読み出されるデータ電流が充分に大きなため、ィレーズ 状態 (ER)では、電圧変換信号 SAINは急峻にローレベルに降下する。データ読み 出しの開始のクロックサイクルで論理レベルへの変換が行なわれる。ラッチ信号 LCH に応じて、制御情報の格納部に有効なデータ (Valid)が格納される。
[0058] 図 10は、 CAMセルアレイを構成する CAMセルに格納されるビットデータの閾値 電圧の分布を示す図である。 CAMセルへのプログラムおよびィレーズに際しては、 通常のメモリセルの場合に使用されるリファレンスセル RCP、RCEとは別個に用意さ れた専用のリファレンスセル RCCP、 RCCEが備えられている。
[0059] プログラム用の専用リファレンスセル RCCPは、通常データのプログラム時のリファ レンスセル RCPに比して大なる閾値電圧を有している。このため、プログラムデータ が書き込まれた CAMセルの閾値電圧の分布は、プログラムデータが書き込まれた通 常メモリセルの閾値電圧の分布内において高閾値電圧側にピークを有する分布とな る。
[0060] ィレーズ用の専用リファレンスセル RCCEは、通常データのィレーズ時のリファレン スセル RCEに比して小なる閾値電圧を有している。このため、ィレース、データが書き 込まれた CAMセルの閾値電圧の分布は、ィレーズデータが書き込まれた通常メモリ セルの閾値電圧の分布内において低閾値電圧側にピークを有する分布となる。
[0061] ィレーズ状態の CAMセルにおいては、通常メモリセルに比して大なるデータ電流 が流れる状態となっている。また、プログラム状態の CAMセルにおいては、通常メモ リセルに比して更にデータ電流が流れな ヽ状態となって!/ヽる。
[0062] このため、ィレーズ状態にある制御情報を読み出す際には、セル数が所定数倍に 強化されていることにカ卩えて、大なるデータ電流が流れることとなり、カスコード回路 において、更に急峻にローレベルの論理レベルに変換することができる。また、プロ グラム状態にある制御情報を読み出す際には、セル数が所定数倍であっても、閾値 電圧が通常メモリセルに比して大なる閾値電圧であるため、バイアス印加時のリーク 電流を抑制することができ、カスコード回路における誤検出を防止することができる。
[0063] 図 11、図 12は、 CAMセルアレイを読み出すに当たり、ワード線に印加すべきバイ ァス電圧を調整することができる方法を述べたものである。電源投入時またはリセット 時の初期化時に、初期化情報である制御情報を迅速に読み出すことは、初期化後 の通常アクセスへの移行時間の短縮に必須である。電源投入時やリセット時等の初 期化時には、回路動作が不安定である場合がある。特に、通常メモリセルの読み出し の際にワード線に昇圧されたノィァス電圧を印加することは一般的ではあるものの、 昇圧された電圧レベルが安定ィ匕するためには所定時間の経過を待つ必要がある。 そこで、 CAMセルアレイに印加するバイアス電圧を、昇圧されない電源電圧 VCCと することができれば、電圧生成回路の安定ィ匕を待つ必要はなくなり、好都合である。 図 11、図 12では、 CAMセルアレイに印加されるバイアス電圧の電圧レベルとして電 源電圧 VCCを使用することを基準として、電源電圧 VCCの印加では不適格である 場合にのみ、昇圧または降圧されたバイアス電圧に切り替える具体例である。
[0064] 図 11は、バイアス切り替え部 23に応じて、 CAMセルのワード線に供給される電圧 源の接続を切り替える回路例を示す。 PMOSトランジスタで構成されるスィッチ部 29 、 31、および 33は、外部端子 Pから供給される電源電圧 VCC、昇圧回路 25の出力、 および降圧回路 27の出力を、 CAMセルのワード線 WLへのバイアス供給線に接続 する。予め、プログラム状態およびィレーズ状態にセットされた CAMモニタセル CA MMPおよび CAMMEを備えている。 CAMモニタセル CAMMP、 CAMMEは、 C AMセルアレイに格納されているデータビットの状態をモニタするセルとして備えられ ており、 CAMモニタセル CAMMP、 CAMMEの構成は CAMセルアレイと同様の 構成を有している。すなわち、所定数の CAMセル力もなり、ビット線およびワード線と の接続関係も、 CAMセルアレイと同様の接続関係を有して構成されている。 CAM モニタセル CAMMP、 CAMMEは、各々、 CAM用カスコード回路 35、 37を介して ノ ィァス切り替え回路 23に接続されている。カスコード回路 35、 37から出力される電 圧変換信号 SAINMP、 SAINMEは、スィッチ部を介して論理演算される。電圧変 換信号 SAINMPの同相信号と電圧変換信号 SAINMEの反転信号の NAND演算 に応じてスィッチ部 29が導通制御され、電圧変換信号 SAINMPの同相信号と電圧 変換信号 SAINMEの同相信号の NAND演算に応じてスィッチ部 31が導通制御さ れ、電圧変換信号 SAINMPの反転信号と電圧変換信号 SAINMEの反転信号の N AND演算に応じてスィッチ部 33が導通制御される。
[0065] ここで、 CAMモニタセル CAMMP、 CAMMEの閾値電圧分布を図 12に示す。プ ログラム状態、ィレーズ状態の何れの場合も、通常メモリセルの閾値電圧分布の中で 内側にピークを有する閾値電圧分布を有する。データ読み出しの際にワード線に印 カロされるバイアス電圧は、プログラム状態の閾値電圧分布とィレーズ状態の閾値電 圧分布との中間電圧に設定されるため、 CAMモニタセル CAMMP、 CAMMEの閾 値電圧分布は最も読み出し余裕の厳 、分布を有することとなる。 CAMセルの閾値 電圧分布が、通常メモリセルの閾値電圧分布の中で外側にピークを有する閾値電圧 分布を有することと合わせて（図 10)、 CAMモニタセル CAMMP、 CAMMEのヮー ド線に電源電圧 VCCを印加した際の読み出しデータを判定してやれば、 CAMセル に印加すべきノィァス電圧を見積もることができる。
[0066] CAMセルからのデータの読み出しに先立ち、 CAMモニタセル CAMMP、 CAM MEのワード線に電源電圧 VCCが印加され、カスコード回路 35、 37にデータが読み 出される。電源電圧 VCCの印加で正常にデータの読み出しが行なわれれば、プログ ラム状態の CAMモニタセル CAMMPにはデータ電流が流れず、カスコード回路 35 力もハイレベルの論理電圧レベルの信号が出力される。またィレーズ状態の CAMモ -タセル CAMMEにはデータ電流が流れ、カスコード回路 37からローレベルの論理 電圧レベルの信号が出力される。 CAMモニタセル CAMMP、 CAMMEの閾値電 圧分布の外側に閾値電圧分布がある CAMセルにっ 、ても、電源電圧 VCCの印加 で正常にデータの読み出しが行なわれると判断される。ノィァス切り替え回路 23によ りスィッチ部 29が導通し、 CAMセルには電源電圧 VCCが供給される。
[0067] 電源電圧 VCCの印加では、 CAMモニタセル CAMMP、 CAMMEの何れにもデ ータ電流が流れな 、場合には、ィレーズ状態の CAMセルの閾値電圧分布が電源 電圧 VCCより高電圧側にあると判断される。カスコード回路 35、 37からは、共にハイ レベルの論理電圧レベルの信号が出力される。 CAMセルについて、電源電圧 VCC の印加ではィレーズ状態のデータの読み出し余裕が少なぐ誤読み出しのおそれが あると判断される。バイアス切り替え回路 23によりスィッチ部 31が導通し、 CAMセル には昇圧回路 25により昇圧された電圧が供給される。
[0068] 電源電圧 VCCの印加では、 CAMモニタセル CAMMP、 CAMMEの何れにもデ ータ電流が流れる場合には、プログラム状態の CAMセルの閾値電圧分布が電源電 圧 VCCより低電圧側にあると判断される。カスコード回路 35、 37からは、共にローレ ベルの論理電圧レベルの信号が出力される。 CAMセルについて、電源電圧 VCC の印加ではプログラム状態のデータの読み出し余裕が少なぐ誤読み出しのおそれ があると判断される。ノ ィァス切り替え回路 23によりスィッチ部 33が導通し、 CAMセ ルには降圧回路 27により降圧された電圧が供給される。
[0069] 図 13に示す CAMモニタセル CAMMP、 CAMMEのプログラムまたはィレーズフ ローでは、 CAMモニタセルへの書き込みであると判断されると（S21 : YES)、プログ ラム (ィレーズ)動作におけるストレス印加ステップでの電圧ストレスが緩和された条件 が設定される（S22)。条件が設定されるとプログラム (ィレーズ)処理が行なわれる（S 23)。電圧ストレス条件が緩和されているので過度なストレスが印加されることはなぐ CAMモニタセルの閾値電圧を細カ^、ステップで変化させることができる。これにより 、 CAMモニタセルの閾値電圧分布を、図 12に示すように、通常メモリセルの閾値電 圧分布内での内側にすることができる。
[0070] ここで、電圧ストレス条件の緩和とは、例えば、電圧が印加されるステップ時間幅を 短縮すること、または Zおよび電圧印加ステップ間での印加電圧の増分を小さくする 等の条件である。
[0071] 更に、処理 S24、 S25を追加することも可能である。すなわち、プログラム処理では 、ベリファイ時の閾値電圧として下限閾値電圧に加えて上限閾値電圧を備えておく。 これら 2つの閾値電圧範囲に収まることを持ってプログラムが完了したと判断する。プ ログラム対象の CAMモニタセルの閾値電圧力 下限閾値を上回りプログラム処理（S 23)が完了した時点で、上限閾値電圧を越えたか否かを判断する（S24)。越えてい れば（S24： YES)ィレーズ処理を行な!/、 (S25)、再度プログラム処理に戻る（S23) 。ィレーズ処理では、ベリファイ時の閾値電圧として上限閾値電圧にカ卩えて下限閾値 電圧を備えておく。これら 2つの閾値電圧範囲に収まることを持ってィレーズが完了し たと判断する。ィレーズ対象の CAMモニタセルの閾値電圧力 上限閾値を下回りプ ログラム処理 (S23)が完了した時点で、下限閾値電圧を越えたカゝ否かを判断する（S 24)。下限閾値電圧を下回って ヽれば（S24： YES)ソフトプログラムを行な!/ヽ（S26) 、再度、処理 S24の判定に戻る。
[0072] 以上の説明から明らかなように本実施形態によれば、制御情報を格納する CAMセ ルアレイをメモリセルアレイ内に構成するにあたり、ローカルビット線 LBLO - 0に接続 されて!/、るメモリセルを CAMセルとして割り当て、同ビット線に接続されて 、る 16セ ルの CAMセルにより CAMセルアレイ 1を構成し（第 1実施形態）、ワード線 WLOに 接続されているメモリセルのうちグローバルビット線 GBLO乃至 GBL3に接続される隣 接する 16セルのメモリセルを CAMセルとして割り当て、 CAMセルアレイ 2を構成し（ 第 2実施形態）、またはワード線 WLOに接続されているメモリセルのうち、 16ビット幅 の並列データ経路に対応するグローノ レビット線 GBLO乃至 GBL15に接続される 1 6セルのメモリセルを CAMセルとして割り当て、 CAMセルアレイ 3を構成する（第 3実 施形態)。
[0073] CAMセルアレイ 1乃至 3を構成する 16セルの CAMセルには同一ビットデータが格 納され、 CAMセルアレイ 1乃至 3で 1ビットの制御情報が格納される。 CAMセルァレ ィ 1乃至 3から制御情報が読み出される際には、 CAMセルアレイ 1乃至 3内の全ての CAMセルから同時にビットデータが読み出される。
[0074] 読み出されるデータ電流力 通常データの読み出し時の所定数倍（16倍）に強化 されているため、カスコード回路において高速に電流電圧変換を行なうことができる。
[0075] 制御情報を読み出す際、読み出し時の読み出し経路の駆動能力が強化され、電 源投入時やリセット時の初期設定期間に読み出される制御情報の読み出し時間を短 縮することができる。速やかに通常のアクセス動作に移行することができる。
[0076] また、駆動能力の強化を、同一ビットデータが格納され同時に読み出されるメモリセ ル数の増加により確保するため、駆動能力を確保するために、通常のアクセス時より 大きなバイアスを印加する必要はなく、メモリセル等のデバイスへの過度なストレス印 加は生じない。デバイスの信頼性劣化を招来することはなく好都合である。更に、通 常アクセス動作時とは異なるバイアスを出力する専用のバイアス生成回路を備える必 要がない。回路構成上の簡略ィ匕を図ることができる。
[0077] また、 CAMセルのプログラム Zィレーズのべリファイに、専用のリファレンスセル RC CPZRCCEを備えており、通常データのプログラム Zィレーズ時のリファレンスセル RCPZRCEに比して大 Z小なる閾値電圧を有して 、るため、 CAMセルの閾値電圧 の分布は、通常メモリセルの閾値電圧の分布内において外側にピークを有する分布 となる。ィレーズ状態にある制御情報を読み出す際には、セル数が所定数倍（16倍） に強化されていることに加えて、大なるデータ電流が流れ、カスコード回路において、 急峻にローレベルの論理レベルに変換することができる。また、プログラム状態にある 制御情報を読み出す際には、セル数が所定数倍（16倍)であっても、閾値電圧が通 常メモリセルに比して大なる閾値電圧であるため、バイアス印加時のリーク電流を抑 制することができ、カスコード回路における誤検出を防止することができる。
[0078] また、 CAMセルアレイに印加されるバイアス電圧の電圧レベルとして電源電圧 VCC を使用することを基準として、電源電圧 VCCの印加では不適格である場合にのみ、 昇圧または降圧されたバイアス電圧に切り替える構成とすれば、電源投入時やリセッ ト時等の初期化時に回路動作が不安定であり、昇圧 Z降圧された電圧源の安定ィ匕 を待つことなぐ制御情報の読出しを行なうことができる。
[0079] また、 CAMセルアレイと同様の構成を有して、プログラム Zィレーズ状態をモニタ する CAMモニタセル CAMMP/CAMMEを備えており、閾値電圧分布を通常メモ リセルの閾値電圧分布の中で内側にピークを有する閾値電圧分布とするので、 CA Mセルアレイ力 の読み出しに先立ち CAMモニタセルを読み出す際に、読み出し 余裕の厳し 、条件での読み出しが行なわれることとなる。 CAMセルアレイが通常メ モリセルの閾値電圧分布内で外側にピークを有する閾値電圧分布を有することと合 わせて、電源電圧 VCCを印加する CAMモニタセル CAMMP、 CAMMEからの読 み出しデータの判定により、 CAMセルに印加すべきバイアス電圧を見積もることが できる。
[0080] 尚、本発明は前記実施形態に限定されるものではなぐ本発明の趣旨を逸脱しな い範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、メモリセルアレイ内での CAMセルアレイを構成する CAMセルの組み合わ せは、第 1乃至第 3実施形態の構成に限定されることはなぐ他の組み合わせとする ことができる。

Claims

請求の範囲
[1] メモリセルアレイ力 通常データの格納領域のほかに制御情報の格納領域に割り 当てられてなる不揮発性記憶装置であって、
前記制御情報の格納領域は、
前記制御情報の 1ビットごとに、所定数の制御情報格納メモリセルを備え、 該所定数の制御情報格納メモリセルに対して、同一ビットデータが格納され、同時 に読み出しが行なわれることを特徴とする不揮発性記憶装置。
[2] 前記所定数の制御情報格納メモリセルは、共通のデータ読み出し線に接続される ことを特徴とする請求項 1に記載の不揮発性記憶装置。
[3] 前記共通のデータ読み出し線は、少なくとも一組の前記所定数の制御情報格納メ モリセルが接続される専用線であることを特徴とする請求項 2に記載の不揮発性記憶 装置。
[4] 前記所定数の制御情報格納メモリセルは、共通のバイアス線に接続されることを特 徴とする請求項 1に記載の不揮発性記憶装置。
[5] 前記共通のバイアス線は、少なくとも一組の前記所定数の制御情報格納メモリセル が接続される専用線であることを特徴とする請求項 4に記載の不揮発性記憶装置。
[6] 前記通常データへのアクセスの際にメモリセルを個別に識別する少なくとも 1のアド レス信号と、前記制御情報へのアクセスの際に前記所定数の制御情報格納メモリセ ルの識別用の前記アドレス信号をマスクする制御信号と、が入力されるアドレスデコ ーダを備えることを特徴とする請求項 1に記載の不揮発性記憶装置。
[7] 前記通常データの格納領域にあるメモリセル力 読み出されるデータ電流を、第 1 抵抗部を介して電圧値に変換する第 1電流電圧変換部と、
前記所定数の制御情報格納メモリセル力 読み出されるデータ電流を、前記第 1抵 抗部に比して低抵抗の第 2抵抗部を介して電圧値に変換する第 2電流電圧変換部と を備えることを特徴とする請求項 1に記載の不揮発性記憶装置。
[8] 前記メモリセルから前記データ電流を読み出す場合には、前記メモリセルを前記第 1電流電圧変換部に接続し、前記所定数の制御情報格納メモリセルから前記データ 電流を読み出す場合には、前記所定数の制御情報格納メモリセルを前記第 2電流 電圧変換部に接続する第 1接続切り替え部とを備えることを特徴とする請求項 7に記 載の不揮発性記憶装置。
[9] 前記メモリセルアレイ内のメモリセル力も読み出されるデータ電流を、抵抗部を介し て電圧値に変換する電流電圧変換部を備え、
前記抵抗部は、
前記通常データの格納領域にあるメモリセルからのデータ電流については、第 1抵 抗値とし、前記所定数の制御情報格納メモリセルからのデータ電流については、前 記第 1抗値に比して低抵抗の第 2抵抗値とする抵抗切り替え部を備えることを特徴と する請求項 1に記載の不揮発性記憶装置。
[10] 前記メモリセルアレイ内のメモリセルに接続されるローカル読み出し線と、
前記ローカル読み出し線を束ねるグローバル読み出し線と、
前記メモリセルアレイ内のメモリセル力 読み出されるデータ電流を電圧値に変換 する電流電圧変換部と、
前記通常データの格納領域にあるメモリセル力 前記データ電流を読み出す場合 には、前記グローバル読み出し線を前記電流電圧変換部に接続し、前記所定数の 制御情報格納メモリセル力 前記データ電流を読み出す場合には、前記ローカル読 み出し線を前記電流電圧変換部に接続する第 2接続切り替え部とを備えることを特 徴とする請求項 1に記載の不揮発性記憶装置。
[11] 前記所定数の制御情報格納メモリセルの書き込み状態の確認の際、
格納されているビット値が第 1ビット値であることを判定する下限閾値電流として第 1 閾値電流を流す第 1制御情報リファレンスセルと、
格納されているビット値が第 2ビット値であることを判定する上限閾値電流として第 2 閾値電流を流す第 2制御情報リファレンスセルとを備え、
前記第 1閾値電流は、前記通常データの格納領域にあるメモリセルへの前記第 1ビ ット値の書き込みを判定する下限閾値電流に比して大なる電流値であり、前記第 2閾 値電流は、前記メモリセルへの前記第 2ビット値の書き込みを判定する上限閾値電流 に比して小なる電流値であることを特徴とする請求項 1に記載の不揮発性記憶装置。
[12] 前記制御情報格納メモリセル力もデータを読み出す際にバイアス電圧を印加する ノ ィァス線と、
前記ノ ィァス電圧の電圧値を可変に制御するバイアス設定部とを備えることを特徴 とする請求項 1に記載の不揮発性記憶装置。
[13] 前記バイアス設定部は、外部力も供給される外部電圧または前記外部電圧が降圧 された降圧電圧のうち少なくとも何れか一方、および前記外部電圧が昇圧された昇 圧電圧の中から、出力することを特徴とする請求項 12に記載の不揮発性記憶装置。
[14] 前記バイアス設定部は、
前記外部電圧をレベル変換する電圧変換部と、
前記電圧変換部の出力電圧と前記外部電圧とを切り替えるバイアス切り替え部とを 備えることを特徴とする請求項 13に記載の不揮発性記憶装置。
[15] 第 1閾値電圧を有する第 1モニタセルと、
前記第 1閾値電圧に比して深いバイアスである第 2閾値電圧を有する第 2モニタセ ルと、
前記バイアス電圧の印加に応じて前記第 1および第 2モニタセル力も読み出される 電流に基づき、前記バイアス電圧の適否を判定する電圧判定部とを備え、
前記所定数の制御情報格納メモリセルからのデータ読み出しに先立ち、前記電圧 判定部における判定結果に応じて、前記バイアス電圧の電圧値が制御されることを 特徴とする請求項 12に記載の不揮発性記憶装置。
[16] 前記第 1および第 2モニタセルは、前記所定数の制御情報格納メモリセルと同じメ モリセルを同数備え、かつ、同じ結線構成を有してなることを特徴とする請求項 15に 記載の不揮発性記憶装置。
[17] 前記第 1モニタセルは、構成されているメモリセル数が、前記所定数の制御情報格 納メモリセルにおけるメモリセル数に比して小なることを特徴とする請求項 16に記載 の不揮発性記憶装置。
[18] 前記第 2モニタセルは、構成されて!、るメモリセル数が、前記所定数の制御情報格 納メモリセルにおけるメモリセル数に比して大なることを特徴とする請求項 16に記載 の不揮発性記憶装置。
[19] 前記通常データの格納領域にあるメモリセルが、前記第 1閾値電圧を含む第 3閾値 電圧の分布により第 1ビット値が格納される状態と、前記第 2閾値電圧を含む第 4閾 値電圧の分布により第 2ビット値が格納される状態とを有しており、
前記第 1閾値電圧は、前記第 3閾値電圧の分布内で下限値を有する分布であり、 前記第 2閾値電圧は、前記第 4閾値電圧の分布内で上限値を有する分布であるこ とを特徴とする請求項 15に記載の不揮発性記憶装置。
[20] 通常データの格納のほかに制御情報の格納にメモリセルアレイが割り当てられてな る不揮発性記憶装置の制御方法であって、
前記制御情報の 1ビットごとに、所定数のメモリセルを割り当てるステップと、 前記所定数のメモリセルに同一ビットデータを格納するステップと、
前記所定数のメモリセルに格納されている前記同一ビットデータを同時に読み出す ステップとを有することを特徴とする不揮発性記憶装置の制御方法。
[21] 前記同一ビットデータを格納するステップでは、前記通常データの書き換えと同じ 手続きにより、前記所定数のメモリセルの各々に対して、順次、書き換えが行なわれ ることを特徴とする請求項 20に記載の不揮発性記憶装置の制御方法。
[22] 前記同一ビットデータを格納するステップでは、前記同時読み出しのステップと同じ 手続きにより、前記所定数のメモリセルに対して、同時に書き換えが行なわれることを 特徴とする請求項 20に記載の不揮発性記憶装置の制御方法。
[23] 前記同時読み出しのステップに先立ち、前記制御情報の 2値電圧信号の出力電圧 値を初期化するステップと、
前記初期化のステップの後、前記同時読み出しのステップにより読み出されるデー タ電流を流すことにより、前記データ電流を前記 2値電圧信号に変換するステップと を有することを特徴とする請求項 20に記載の不揮発性記憶装置の制御方法。
[24] 前記制御情報のメモリセルへの書き込み状態の確認の際、
格納されているビット値が第 1ビット値であることを判定する下限閾値電流を、前記 通常データが格納されているメモリセルを判定する下限閾値電流に比して大なる電 流値とするステップと、
格納されて 、るビット値が第 2ビット値であることを判定する上限閾値電流を、前記 通常データが格納されているメモリセルを判定する上限閾値電流に比して小なる電 流値とするステップとを有することを特徴とする請求項 20に記載の不揮発性記憶装 置の制御方法。
前記制御情報のデータ読み出しに先立ち、前記制御情報が格納されて!、るメモリ セルと同等の特性を有するモニタセル力もデータ読み出しを行なうステップと、 前記モニタセルからのデータ読み出しのステップに応じて、前記メモリセルに印加 すべきバイアス電圧を判定するステップと、 前記判定のステップに応じて、前記バイアス電圧を切り替えるステップとを有するこ とを特徴とする請求項 20に記載の不揮発性記憶装置の制御方法。
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