KR100785185B1 - 다치 데이터를 기억하는 불휘발성 반도체 기억 장치 - Google Patents

다치 데이터를 기억하는 불휘발성 반도체 기억 장치 Download PDF

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Abstract

기준 전류 생성 회로는 적어도 1개의 기준 전류를 생성한다. 전압 생성 회로는 전압을 생성한다. 센스 앰프는, 전압 생성 회로로부터 공급되는 전압에 따라서 메모리 셀에 흐르는 전류와, 기준 전류 생성 회로로부터 공급되는 기준 전류를 비교한다. 제어부에는, 센스 앰프의 출력 신호가 공급되며, 제어부는 메모리 셀의 임계값 전압을 베리파이할 때, 전압 생성 회로에 메모리 셀로부터 데이터를 판독할 때에 생성되는 판독 전압과 동일한 전압인 베리파이 전압을 생성시킨다.
베리파이 전압, 메모리 셀, 기준 전류, 임계값 전압, 판독 전압, 기준 전류 생성 회로, 전압 생성 회로, 센스 앰프

Description

다치 데이터를 기억하는 불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE FOR STORING MULTI-VALUE DATA}
도 1a는 제1 실시예에 따른 전류 비교형 센스 방식에 적용되는 센스 앰프의 일례를 도시하는 회로도.
도 1b는 도 1a에 도시하는 기준 전류 생성 회로의 일례를 도시하는 회로도.
도 2는 제1 실시예에 적용되는 다치 데이터를 기억하는 플래시 메모리를 도시하는 개략적인 구성도.
도 3은 도 2에 도시하는 메모리 셀 어레이를 도시하는 구성도.
도 4는 도 2에 도시하는 각 블록의 구성을 도시하는 회로도.
도 5는 2치에서의 전압 베리파이 방식을 도시하는 도면.
도 6은 4치에서의 전압 베리파이 방식을 도시하는 도면.
도 7은 제1 실시예에 따른 2치의 베리파이 방식을 도시하는 도면.
도 8은 제1 실시예에 따른 4치의 베리파이 방식을 도시하는 도면.
도 9는 제2 실시예의 동작을 도시하는 도면.
도 10은 제2 실시예의 동작을 도시하는 플로우차트.
도 11은 제3 실시예의 동작을 도시하는 도면.
도 12는 제3 실시예의 동작을 도시하는 플로우차트.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
2 : 디코드 회로
3A : 베리파이용 센스 앰프
3B : 판독용 센스 앰프
4 : 데이터 디코더
5 : 데이터선
6 : 어드레스 버스선
8 : 제1 전압 생성 회로
9 : 제2 전압 생성 회로
10 : 컨트롤러
11 : 입출력부(I/O)
12 : CUI
13 : ROM
[특허 문헌1] 일본 특개2001-325795 공보
본 출원은 일본국 특허 출원 2005-114750(2005년 4월 12일)에 기초한 것으로 서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 예를 들면 다치 데이터를 기억하는 불휘발성 반도체 기억 장치에 관한 것으로, 특히, 전류 비교형 센스 앰프를 이용한 불휘발성 반도체 기억 장치에 관한 것이다.
예를 들면 EEPROM 셀에 의해 구성되며, 전기적으로 일괄 소거 가능한 불휘발성 반도체 기억 장치(이하, 플래시 메모리라고 함)가 여러 가지 개발되어 있다. 예를 들면 NOR형의 플래시 메모리의 판독 및 베리파이 동작은, 선택된 메모리 셀과 기준 메모리 셀에 흐르는 전류를 센스 앰프에 의해 비교함으로써 실행된다(예를 들면 특허 문헌1, B. Pathank et al., A 1.8V 64Mb 100㎒ Flexible Read While Write Flash Memory, 2001, IEEE international Solid-State Circuits Conference 참조). 이 방식은, 전류 비교형 센스 방식으로 불리고 있다.
전류 비교형 센스 방식의 경우, 메모리 셀에 데이터가 기입된 임계값 전압을 검증하는 베리파이 시와, 메모리 셀로부터 데이터를 판독하는 판독 시에서, 메모리 셀의 제어 게이트에 공급되는 전압이 변화된다. 이와 같이, 판독 시의 전압과는 다른 전압을 이용하여 베리파이하는 방식을, 이하, 전압 베리파이 방식이라고 부른다.
메모리 셀에 "0" 또는 "1"의 2치 데이터를 기억시키는 경우, 상기 전압 베리파이 방식에 의해 베리파이할 때, 메모리 셀의 전류 전압 특성(이하, Gm이라고 칭함)이 변동되어 있어도, 데이터를 판독할 때의 기준 전류와의 전류 마진(이하, 센스 전류 마진이라고 칭함)은 충분히 확보할 수 있었다.
그러나, 메모리 셀에 예를 들면 "00" "01" "10" "11" 등의 다치 데이터를 기억시키는 경우, 전압 베리파이 방식에 의하면, 베리파이 시에 메모리 셀의 Gm의 변동에 기인하여 센스 전류 마진을 확보할 수 없게 된다. 이 때문에, 메모리 셀의 임계값 전압을 확실하게 베리파이하는 것이 곤란하게 되어, 메모리 셀의 임계값 전압을 고정밀도로 제어할 수 없게 될 가능성을 갖고 있다. 따라서, 판독 시의 전류 마진을 확보할 수 있어, 메모리 셀의 임계값 전압을 고정밀도로 제어하는 것이 가능한 불휘발성 반도체 기억 장치의 개발이 요망되고 있다.
본 발명의 제1 양태에 따르면, 본 발명의 반도체 기억 장치는, 메모리 셀과, 적어도 1개의 기준 전류를 생성하는 기준 전류 생성 회로와, 전압을 생성하는 압 생성 회로와, 상기 전압 생성 회로로부터 공급되는 상기 전압에 따라서 상기 메모리 셀에 흐르는 전류와, 상기 기준 전류 생성 회로로부터 공급되는 기준 전류를 비교하는 센스 앰프, 및 상기 센스 앰프의 출력 신호가 공급되는 제어부를 포함하고, 상기 제어부는 상기 메모리 셀의 임계값 전압을 베리파이할 때, 상기 전압 생성 회로에 상기 메모리 셀로부터 데이터를 판독할 때에 생성되는 판독 전압과 동일한 전압인 베리파이 전압을 생성시킨다.
본 발명의 제2 양태에 따르면, 본 발명의 반도체 기억 장치는, 메모리 셀과, 적어도 1개의 기준 전류를 생성하는 기준 전류 생성 회로와, 데이터의 판독 전압 및 상기 판독 전압과 다른 복수의 베리파이 전압 중의 1개를 생성하여, 상기 메모 리 셀의 제어 게이트에 공급하는 전압 생성 회로와, 상기 메모리 셀에 흐르는 전류와, 상기 기준 전류 생성 회로로부터 공급되는 기준 전류를 비교하는 센스 앰프, 및 상기 센스 앰프의 출력 신호가 공급되는 제어부를 포함하고, 상기 제어부는 상기 메모리 셀에 상기 판독 전압보다 낮은 제1 임계값 전압을 설정할 때, 상기 기준 전류 생성 회로에 의해 생성되는 기준 전류를 변화시켜 전류 베리파이를 행하고, 상기 메모리 셀에 상기 제1 임계값 전압보다 낮은 제2 임계값 전압 또는 상기 판독 전압보다 높은 제3 임계값 전압을 설정할 때, 상기 전압 생성 회로에 의해 생성되는 상기 베리파이 전압을 변화시켜 전압 베리파이를 행한다.
본 발명의 제3 양태에 따르면, 본 발명의 반도체 기억 장치는, 메모리 셀과, 적어도 1개의 기준 전류를 생성하는 기준 전류 생성 회로와, 데이터의 판독 전압 및 상기 판독 전압과 다른 복수의 베리파이 전압 중의 1개를 생성하여, 상기 메모리 셀의 제어 게이트에 공급하는 전압 생성 회로와, 상기 메모리 셀에 흐르는 전류와, 상기 기준 전류 생성 회로로부터 공급되는 기준 전류를 비교하는 센스 앰프, 및 상기 센스 앰프의 출력 신호가 공급되는 제어부를 포함하고, 상기 제어부는, 상기 기준 전류 생성 회로에 의해 생성되는 기준 전류를 변화시켜, 전류 베리파이에 의해서 상기 메모리 셀에 임계값 전압을 설정하고, 상기 전압 생성 회로에 의해 생성되는 복수의 상기 베리파이 전압을 변화시켜, 상기 임계값 전압이 규정값 이외인 메모리 셀을 검출한다.
이하, 본 발명의 실시예에 대하여, 도면을 참조하여 설명한다.
우선, 도 2, 도 3, 도 4를 참조하여, 제1 실시예에 적용되는 다치 데이터를 기억하는 플래시 메모리의 개략적인 구성에 대하여 설명한다. 도 2에 도시하는 바와 같이, 메모리 셀 어레이(MCA)(1)는, n개의 블록 B0~Bn-1을 갖고 있다. 각 블록 B0~Bn-1은, 데이터 소거의 최소 단위이다. 메모리 셀 어레이(1)는, 메모리 셀을 선택하는 디코드 회로(2), 베리파이용 센스 앰프(S/A)(3A), 판독용 센스 앰프(S/A)(3B), 데이터 디코더(4)를 갖고 있다. 또한, 메모리 셀 어레이(1)의 각 블록 B0~Bn-1에 대하여 공통으로 데이터선(5)이 배치되어 있다.
디코드 회로(2)는 어드레스 버스선(6)에 접속되며, 컨트롤러(10)로부터 공급되는 어드레스 신호에 따라서 워드선(행선), 비트선(열선)을 선택하여 메모리 셀을 선택한다.
베리파이용 센스 앰프(3A), 및 판독용 센스 앰프(3B)의 입력단은, 데이터선(5)에 접속된다. 베리파이용 센스 앰프(3A), 및 판독용 센스 앰프(3B)는, 메모리 셀에 예를 들면 4치, 2비트의 데이터를 기억하는 경우, 후술하는 바와 같이, 예를 들면 3개의 기준 전류를 생성하기 위해, 적어도 1개의 레퍼런스 셀을 이용한 기준 전류 생성 회로를 갖고 있다. 이들 센스 앰프(3A, 3B)는, 기준 전류 생성 회로로부터 공급되는 기준 전류와 선택된 메모리 셀에 흐르는 전류를 비교한다.
베리파이용 센스 앰프(3A)의 출력단은 데이터 버스선(7)에 접속되며, 데이터의 기입 시, 또는 소거 시에 메모리 셀로부터 판독된 신호를 검출하여, 컨트롤러(10)에 공급한다. 판독용 센스 앰프(3B)의 출력단은, 데이터 디코더(4)에 접속되어 있다. 데이터 디코더(4)는, 판독용 센스 앰프(3B)로부터 공급된 신호를 디코드하여, 출력 신호를 생성한다. 데이터 디코더(4)의 출력단은, 입출력부(I/O)(11)에 접속되며, 데이터의 판독 시에 데이터 디코더(4)로부터 출력된 신호는, 입출력부(11)를 통하여 외부에 출력된다.
어드레스 버스선(6), 데이터 버스선(7)은, 컨트롤러(10)에 접속되어 있다. 컨트롤러(10)에는, 입출력부(11), CUI(Command User Interface)(12), ROM(13), 제1, 제2 전압 생성 회로(8, 9)가 접속되어 있다. 입출력부(11)는, 외부로부터 공급되는 커맨드 CMD를 CUI(12)에 공급하고, 메모리 셀의 기입 데이터를 컨트롤러(10)에 공급한다. 또한, 입출력부(11)는, 판독용 센스 앰프(3B)로부터 공급되는 판독 데이터를 외부에 출력한다.
또한, CUI(12)는, 외부로부터 입력되는 칩 인에이블 신호 CE, 라이트 인에이블 신호 WE 등의 신호, 및 어드레스 신호 Add를 수취하고, 이들을 처리하여 컨트롤러(10)에 공급한다. ROM(13)에는, 컨트롤러(10)의 동작을 제어하기 위한 각종 프로그램이 저장되어 있다. 컨트롤러(10)는, 상기 커맨드 CMD 및 프로그램에 따라서 플래시 메모리 전체의 동작을 제어한다. 즉, 어드레스 신호를 어드레스 버스선(6)에 공급하고, 기입 데이터를 데이터 버스선(7)에 공급한다. 또한, 컨트롤러(10)는, 데이터의 기입 시, 베리파이 시, 판독 시, 및 소거 시에 제1, 제2 전압 생성 회로(8, 9)를 제어하여, 소정의 전압을 생성시킨다. 제1 전압 생성 회로(8)는, 데이터의 기입 시, 베리파이 시, 및 판독 시에, 메모리 셀의 제어 게이트에 공급되는 전압, 즉, 워드선 전압을 생성한다. 이 워드선 전압은 디코드 회로(2) 내의 후술하는 행 메인 디코더, 행 프리 디코더를 통하여 워드선에 공급된다. 또한, 제2 전압 생성 회로(9)는, 데이터의 기입 시에 메모리 셀의 드레인에 공급되는 드레인 전 압을 생성한다. 이 드레인 전압은 디코드 회로(2)의 열 프리 디코더, 컬럼 게이트를 통하여 메모리 셀의 드레인에 공급된다.
도 3은 메모리 셀 어레이(1)의 구성을 도시하고 있다. 블록 B0~Bn-1의 배열의 단부에 워드선 WL을 선택하는 행 메인 디코더(701)가 배치되고, 각 블록 사이에 블록을 선택하는 행 서브 디코더(702)가 배치된다. 열 디코더는, 각 블록 B0~Bn-1의 비트선 BL의 단부에 배치되며, 비트선 BL을 선택하는 컬럼 게이트(704)와 열 프리 디코더(703)로 구성되어 있다. 컬럼 게이트(704)는, 데이터선(5)에 접속되어 있다. 행 메인 디코더(701) 및 열 프리 디코더(703)는, 도 2에 도시하는 디코드 회로(2)에 배치되어 있다.
도 4는 각 블록 B0~Bn-1의 구성을 도시하고 있다. 도 4에 도시하는 바와 같이, 이 플래시 메모리는, 예를 들면 NOR형의 플래시 메모리로서, 복수개씩의 비트선 BL과 워드선 WL이 교차하여 배치되고, 비트선 BL과 워드선 WL의 교차부에 메모리 셀 MC가 배치된다. 메모리 셀 MC는, 예를 들면 EEPROM 셀에 의해 구성되어 있다. 각 열에 배치된 메모리 셀 MC의 드레인은 대응하는 비트선 BL에 접속되며, 각 행에 배치된 메모리 셀 MC의 제어 게이트는 워드선 WL에 접속되고, 소스는 각각 공통 소스선에 접속되어 있다.
(제1 실시예)
도 1a는 제1 실시예에 따른 전류 비교형 센스 방식에 적용되는 센스 앰프의 일례를 도시하고 있다. 이 센스 앰프는, 베리파이용 센스 앰프(3A)와 판독용 센스 앰프(3B)에 공통이지만, 후술하는 기준 메모리 셀에 설정되는 임계값 전압이 서로 다르다.
도 1a에서, 센스 앰프 SA10의 한쪽 입력단은, N 채널 MOS 트랜지스터(이하, NMOS라고 칭함) N10을 통하여 선택된 메모리 셀 MC에 접속되고, 또한, 부하로서의 P 채널 MOS 트랜지스터(이하, PMOS라고 칭함) P10을 통하여 전원 전압 Vdd가 공급되는 노드에 접속되어 있다. 또한, 센스 앰프 SA10의 다른쪽 입력단은 NMOS N11의 일단이 접속되고, 또한, 부하로서의 P 채널 MOS 트랜지스터(이하, PMOS라고 칭함) P10을 통하여 전원 전압 Vdd가 공급되는 노드에 접속되어 있다. 이 NMOS N11의 타단은, 기준 전류 생성 회로(21)가 접속되어 있다. NMOS N10, N11은, 예를 들면 임계값 전압이 0V로 설정된 트랜지스터이다.
도 1b는 기준 전류 생성 회로(21)의 일례를 도시하고 있다. 이 기준 전류 생성 회로(21)는, 예를 들면 NMOS N12, N13, N14, 기준 메모리 셀 RMC1, RMC2, RMC3에 의해 구성되어 있다. NMOS N12, N13, N14의 일단은 NMOS N11의 타단에 접속되어 있다. 이들 NMOS N12, N13, N14의 타단은 기준 메모리 셀 RMC1, RMC2, RMC3에 각각 접속되어 있다. 이들 기준 메모리 셀 RMC1, RMC2, RMC3은, 메모리 셀과 동일 구성의 EEPROM 셀이며, 각각 예를 들면 서로 다른 임계값 전압 Vth1, Vth2, Vth3이 설정되어 있다.
기준 전류 생성 회로(21)의 구성은, 도 1b에 한정되는 것이 아니라, 후술하는 전류 베리파이에 이 회로를 적용하는 경우에는, NMOS N12, N13, N14, 기준 메모리 셀 RMC1, RMC2, RMC3을 필요한 베리파이 전류의 수에 따라서 증가시키면 된다.
상기 구성의 센스 앰프를 베리파이용 센스 앰프(3A)에 적용하는 경우, 선택 된 메모리 셀 MC와 기준 메모리 셀 RMC1-RMC3의 제어 게이트에 워드선 WL을 통하여 동일한 전압이 공급된다. 이 상태에서, 베리파이하는 임계값 전압에 따라서, 신호 φ1, φ2, φ3이 선택적으로 하이 레벨로 되어, NMOS N12, N13, N14에 의해 선택되는 기준 메모리 셀 RMC1, RMC2, RMC3 중 어느 1개로부터, 기준 전류로서의 베리파이 전류가 출력된다. 이 베리파이 전류와, 선택된 메모리 셀 MC에 흐르는 전류가 센스 앰프 SA10에 의해 비교된다. 센스 앰프 SA10의 출력 신호는, 컨트롤러(10)에 공급된다. 컨트롤러(10)는, 센스 앰프 SA10으로부터 공급되는 신호에 따라서, 메모리 셀에 대한 기입을 제어한다.
한편, 상기 구성의 센스 앰프 SA10을 판독용 센스 앰프(3B)에 적용하는 경우, 데이터 판독 시, 선택된 메모리 셀 MC와 기준 메모리 셀 RMC1-RMC3의 제어 게이트에 워드선 WL을 통하여 동일한 전압이 공급된다. 이 상태에서, 우선, 예를 들면 NMOS N13이 신호 φ2에 따라서 도통된다. 이 상태에서, 기준 메모리 셀 RMC2에 흐르는 전류와 메모리 셀 MC에 흐르는 전류가 센스 앰프 SA10에 의해 검출된다. 이 후, 센스 앰프 SA10으로부터 출력되는 신호가 "0"인 경우, 신호 φ1에 따라서 NMOS N12가 도통되고, "1"인 경우, 신호 φ3에 따라서 NMOS N14가 도통된다. 이와 같이 하여, 기준 메모리 셀 RMC1 또는 RMC3에 흐르는 전류와 메모리 셀 MC에 흐르는 전류가 센스 앰프 SA10에 의해 검출된다. 신호 φ2에 따라서 센스 앰프 SA10으로부터 출력되는 신호와, 신호 φ1 또는 φ3에 따라서 센스 앰프 SA10으로부터 출력되는 신호에 의해 2비트의 데이터가 생성된다.
또한, 데이터 기입 시에서의 베리파이 동작에서, 선택된 메모리 셀 MC 및 기준 메모리 셀의 워드선에는, 판독 시와 동일한 전위가 공급된다. 또한, 기입 데이터에 따라서 신호 φ1, φ2, φ3이 선택된다. 이 상태에서, 메모리 셀 MC에 흐르는 전류와, 선택된 기준 메모리 셀에 흐르는 전류가 센스 앰프 SA10에 의해 검출되어, 베리파이된다. 이와 같이 하여, 각 기입 데이터에 대응하여 메모리 셀에 흐르는 전류와, 기준 메모리 셀 RMC에 흐르는 기준 전류를 비교하여 마진이 확보된다.
전류 비교형 센스 방식은, 도 1a에 도시하는 바와 같이, 데이터 판독 시에 메모리 셀에 흐르는 전류와, 기준 메모리 셀에 흐르는 기준 전류를 센스 앰프 SA10에 접속된 부하로서의 PMOS P10, P11을 이용하여 증폭하여, 비교하고 있다.
도 5는 2치에서의 전압 베리파이 방식을 도시하고, 도 6은 4치에서의 전압 베리파이 방식을 도시하고 있다. 전압 베리파이 방식은, 베리파이 시의 워드선 전위를 판독 시의 워드선 전위와는 다른 전위로 설정하고 있다. 도 5에 도시하는 2치의 경우, 베리파이 시의 워드선 전위는, 베리파이 전압1~베리파이 전압4로 변화된다. 또한, 도 6에 도시하는 4치의 경우, 베리파이 시의 워드선 전위는, 베리파이 전압1~베리파이 전압8로 변화된다.
이와 같이, 베리파이 시와 판독 시의 워드선 전위를 변화시킨 경우, 도 5, 도 6에 도시하는 바와 같이, 베리파이 시의 워드선 전위에 대응한 메모리 셀의 전류는 보증할 수 있다. 그러나, 메모리 셀의 Gm 변동(중앙값을 실선으로 나타내고, 상한값, 하한값을 파선으로 나타냄)에 기인하여, 판독 시의 워드선 전위에 대응한 메모리 셀의 전류는 보증할 수 없다. 도 5에 도시하는 바와 같이, 2치의 경우, 메모리 셀의 Gm이 파선으로 나타내는 바와 같이 변동되었다고 해도, 기준 전류에 대 하여 "1"인지 "0"인지를 판단하기 위한 전류 마진이 모두 충분하다.
그러나, 도 6에 도시하는 바와 같이, 4치의 경우, 기준 전류2에 대하여, 하위 비트가 "0"인지 "1"인지를 판별하기 위한 전류 마진, 및 기준 전류3에 대하여 상위 비트가 "0"인지 "1"인지를 판별하기 위한 전류 마진이, 기준 전류1에 대한 전류 마진에 비하여 작게 되어 있다. 따라서, 4치에 한하지 않고, 다치의 경우, 상기 전압 베리파이 방식을 이용하는 것이 곤란하다.
따라서, 제1 실시예는, 베리파이 시의 워드선 전위를 판독 시의 워드선 전위와 동일하게 하고, 메모리 셀에 흐르는 전류와 기준 메모리 셀에 흐르는 전류를 센스 앰프에 의해 검출한다.
도 7은 제1 실시예에 따른 2치의 베리파이 방식을 도시하고, 도 8은 제1 실시예에 따른 4치의 베리파이 방식을 도시하고 있다.
베리파이 시에서의 메모리 셀의 워드선 전위는, 판독 시와 동일하게 하고, 기준 전류를 원하는 전류값으로 변화시킨다. 그렇게 하면, 각 기준 전류에 대하여 메모리 셀의 임계값 전압(데이터)에 따른 베리파이 전류가, 종래에 비하여 커진다. 이 때문에, 메모리 셀의 각 임계값 전압에 따라서 센스 전류의 마진을 충분히 확보할 수 있다.
상기 제1 실시예에 따르면, 베리파이 시의 워드선 전위를 판독 시의 워드선 전위와 동일하게 하고, 메모리 셀에 흐르는 전류를 기준 메모리 셀에 흐르는 기준 전류와 비교함으로써, 메모리 셀의 임계값 전압을 베리파이하고 있다. 이 전류 베리파이의 경우, 메모리 셀에 설정되는 임계값 전압의 변동은 커지지만, 판독 시에 서, 각 데이터에 대응한 전류 마진을 크게 할 수 있다. 따라서, 확실한 판독을 행할 수 있다.
(제2 실시예)
상술한 바와 같이, 제1 실시예의 경우, 임계값 전압의 변동이 커지기 때문에, 임계값의 마진을 충분히 확보할 수 없다. 예를 들면, 기입 데이터에 따라서 메모리 셀을 "0" 또는 "00" 상태로 설정한 경우에 있어서도, 경시 변화에 의해 메모리 셀에 기입한 전자가 약간이라도 감소한 경우, 데이터를 올바르게 판독하는 것이 곤란하게 될 가능성을 갖고 있다.
또한, NOR형 플래시 메모리의 경우, 동일 비트선에 복수의 메모리 셀이 병렬로 접속되어 있다. 이 때문에, 메모리 셀에 "1" 또는 "11"의 데이터가 설정되어 있는 경우, 이 메모리 셀이 비선택인 경우 오프 상태일 필요가 있다. 그러나, 오프 상태의 메모리 셀에 흐르는 전류량이 커지면, 데이터를 올바르게 판독할 수 없게 될 가능성도 있다.
따라서, 제2 실시예는, 전압 베리파이와 전류 베리파이를 용도별로 조합하여 사용함으로써, 센스 전류 마진과 임계값 전압 마진을 각각 확보한다.
도 9는 제2 실시예의 동작을 도시하고 있다. 정확한 센스 전류 마진이 필요한 베리파이에는 전류 베리파이를 사용하고, 정확한 임계값 전압 마진이 필요한 베리파이에는 전압 베리파이를 사용한다.
즉, 데이터 "00"의 가장 높은 임계값 전압의 베리파이에, 도 8에 도시하는 바와 같은 전류 베리파이를 이용한 경우, 판독 시의 워드선 전위와 임계값 전압과 의 전위차가 근소하게 된다. 이 때문에, 경년 변화에 의해 임계값 전압이 변화한 경우, 판독 데이터가 변화해 버릴 우려가 있다. 이 때문에, 데이터 "00"에 대응하는 임계값 전압의 하한 및 상한은 판독 시의 워드선 전위보다 충분히 높게 할 필요가 있다. 따라서, 데이터 "00"의 베리파이에 대하여, 전류 베리파이는 적절하지 않기 때문에, 전압 베리파이를 이용하여 임계값 전압을 정확하게 제어한다.
또한, 데이터 "11"에 대응하는 임계값 전압의 하한에 대해서도, 전압 베리파이를 이용한다. 즉, 데이터 "11"의 베리파이에 대하여 전류 베리파이를 적용한 경우, 임계값이 낮은 메모리 셀이 발생할 가능성이 있고, 그 때문에, 비선택 시에 충분히 오프되지 않는 경우가 있다. 따라서, 데이터 "11"의 하한측의 베리파이에 대하여 전류 베리파이를 적용하는 것은 적당하지 않으므로, 전압 베리파이를 사용한다.
전류 베리파이와 전압 베리파이는, 컨트롤러(10)가 기입 데이터에 따라서 전환한다. 컨트롤러(10)는 데이터 소거 후, 데이터 "11"의 하한측의 베리파이에는 전압 베리파이를 행하고, 상한측의 베리파이에는 전류 베리파이를 행한다.
도 10은 데이터 기입 시의 컨트롤러(10)의 동작을 도시하고 있다. 컨트롤러(10)는, 기입 데이터를 판별하고(S1), 기입 데이터가 "00"인 경우, 데이터 기입 후, 전압 베리파이를 행한다(S2, S3). 또한, 기입 데이터가 "01" 및 "10"인 경우, 데이터 기입 후, 전류 베리파이를 실행한다(S5, S6). 전압 베리파이(S3)의 경우, 컨트롤러(10)는 기준 전류 생성 회로(21)를 제어하여, 기입 데이터에 따른 기준 전류를 생성시킨다. 또한, 컨트롤러(10)는, 제1 전압 생성 회로(8)를 제어하여 워드 선의 전압을 변경한다. 이 상태에서, 전압 베리파이를 행하여, 베리파이가 종료되었는지의 여부가 판별된다(S4). 이 결과, 기입이 충분하지 않은 경우, 재차 데이터의 기입, 및 전압 베리파이가 실행된다.
한편, 전류 베리파이의 경우(S6), 컨트롤러(10)는, 제1 전압 발생 회로(8)를 제어하여, 워드선의 전압을 판독 전압과 동일 전압으로 설정한다. 또한, 컨트롤러(10)는, 기준 전류 생성 회로(21)를 제어하여, 기입 데이터에 대응한 기준 전류를 발생시킨다. 이 상태에서, 전류 베리파이를 행하여, 베리파이가 종료되었는지의 여부가 판별된다(S7). 이 결과, 기입이 충분하지 않은 경우, 재차 데이터의 기입, 및 전류 베리파이가 실행된다. 이러한 동작을 반복함으로써, 메모리 셀의 임계값 전압이 설정된다.
상기 제2 실시예에 따르면, 판독 시에서, 센스 전류 마진이 필요한 데이터의 기입 베리파이에 대해서는 전류 베리파이를 이용하고, 정확한 임계값 전압의 제어가 필요한 데이터의 기입 베리파이에 대해서는 전압 베리파이를 이용하고 있다. 이 때문에, 데이터의 판독 시에, 데이터의 판독 에러의 발생을 방지할 수 있고, 게다가, 판독에 필요하고 또한 충분한 전류 마진을 얻을 수 있다.
(제3 실시예)
상기한 바와 같이, 메모리 셀의 Gm의 변동은, 센스 전류 마진, 및 임계값 전압 마진에 큰 영향을 준다. 이 때문에, 제3 실시예에서는, 메모리 셀의 Gm이 규정값을 초과한 이상 메모리 셀을 용이하게 검지하는 방법에 대하여 설명한다.
도 11에 도시하는 바와 같이, 우선, 메모리 셀의 임계값 전압을, 전류 베리 파이를 이용하여 예를 들면 4치의 데이터 "10"으로 조정한다. 다음으로, 이 메모리 셀의 임계값 전압 분포를 전압 베리파이에 의해 측정한다. 데이터 "10"에 대응하는 Gm의 임계값 분포는 미리 예측할 수 있다. 이 때문에, 미리 예측된 규정값 이외의 임계값 전압을 나타내는 메모리 셀은, 이상 메모리 셀로서 용이하게 검지할 수 있다.
도 12는 컨트롤러(10)의 동작을 도시하고 있다. 컨트롤러(10)는, 이상 메모리 셀을 검출하는 경우, 우선, 전류 베리파이에 의해 선택된 메모리 셀에 예를 들면 데이터 "10"을 설정한다(S11). 즉, 데이터를 선택된 메모리 셀에 기입한 후, 제1 전압 생성 회로(8)에 의해 워드선의 전위를 판독 시의 전위로 설정시킨다. 또한, 컨트롤러(10)는, 기준 전위 생성 회로(21)에 의해, 데이터 "10"에 대응한 베리파이용의 기준 전류를 생성시킨다.
이와 같이 하여, 메모리 셀에 데이터 "10"에 대응하는 임계값 전압을 설정한 후, 메모리 셀에 설정된 임계값 전압이 전압 베리파이에 의해 측정된다(S12). 즉, 컨트롤러(10)는, 기준 전류 생성 회로(21)에 의해, 판독 시의 데이터 "10"에 대응하는 기준 전류를 생성시킨다. 이와 함께, 컨트롤러(10)는, 제1 전압 생성 회로(8)에 의해, 데이터 "10"에 대응한 베리파이 전압을 생성시킨다. 즉, 예를 들면, 우선, 데이터 "10"의 임계값 전압의 하한에 대응한 전압이 생성된다. 이 상태에서, 센스 앰프 SA10에 의해 메모리 셀에 흐르는 전류와 기준 전류가 비교된다. 다음으로, 데이터 "10"의 임계값 전압의 상한에 대응한 전압이 생성된다. 이 상태에서, 센스 앰프 SA10에 의해 메모리 셀에 흐르는 전류와 기준 전류가 비교된다. 이 와 같이 하여, 메모리 셀에 설정된 임계값 전압이 전압 베리파이에 의해 측정된다.
다음으로, 측정된 임계값 전압과 미리 측정된 데이터 "10"의 임계값 전압 분포의 규정값이 비교된다(S13). 이 결과, 규정값 이내인 경우에는, 정상 메모리 셀로 판별되고(S14), 규정값 이외인 경우에는, 이상 메모리 셀로 판별된다(S15).
상기 제3 실시예에 따르면, 전류 베리파이와 전압 베리파이를 이용하여, Gm이 이상 메모리 셀을 검출할 수 있다. 이 때문에, 이상 메모리 셀을 미리 스크리닝할 수 있다. 또한, 이 이상 메모리 셀을 도시하지 않은 용장 메모리 셀로 전환함으로써, 메모리 셀의 수율을 향상시키는 것이 가능하다.
또한, 상기 각 실시예는, 다치 데이터를 기억하는 플래시 메모리에 대하여 설명하였지만, 2치 데이터를 기억하는 플래시 메모리에 적용 가능한 것은 물론이다.
또한, 기준 전류 생성 회로(21)의 구성은 도 1a, 도 1b에 한정되는 것이 아니라, 예를 들면 1개의 기준 메모리 셀과, 이 기준 메모리 셀에 흐르는 전류를 미러비가 서로 다른 복수의 커런트 미러 회로에 공급하고, 이들 커런트 미러 회로로부터 복수의 기준 전류를 출력하도록 구성해도 된다.
당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생성할 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.
본 발명에 따르면, 판독 시의 전류 마진을 확보할 수 있어, 메모리 셀의 임계값 전압을 고정밀도로 제어하는 것이 가능한 불휘발성 반도체 기억 장치를 제공할 수 있다.

Claims (16)

  1. 메모리 셀과,
    적어도 1개의 기준 전류를 생성하는 기준 전류 생성 회로와,
    전압을 생성하는 전압 생성 회로와,
    상기 전압 생성 회로로부터 공급되는 상기 전압에 따라서 상기 메모리 셀에 흐르는 전류와, 상기 기준 전류 생성 회로로부터 공급되는 기준 전류를 비교하는 센스 앰프와,
    상기 센스 앰프의 출력 신호가 공급되는 제어부
    를 포함하고,
    상기 제어부는 상기 메모리 셀의 임계값 전압을 베리파이할 때, 상기 전압 생성 회로에 상기 메모리 셀로부터 데이터를 판독할 때에 생성되는 판독 전압과 동일한 전압인 베리파이 전압을 생성시키는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제어부는, 또한, 상기 베리파이 시에, 상기 기준 전류 생성 회로로부터 출력되는 기준 전류를 변화시키는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 기준 전류 생성 회로는,
    서로 다른 임계값 전압이 설정된 복수의 기준 메모리 셀과,
    상기 복수의 기준 메모리 셀로부터 1개를 선택하는 선택 회로를 포함하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 메모리 셀은 NOR형의 메모리 셀 어레이를 구성하는 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 메모리 셀은, 적어도 2치의 데이터를 기억하는 반도체 기억 장치.
  6. 메모리 셀과,
    적어도 1개의 기준 전류를 생성하는 기준 전류 생성 회로와,
    데이터의 판독 전압 및 상기 판독 전압과는 다른 복수의 베리파이 전압 중 1개를 생성하여, 상기 메모리 셀의 제어 게이트에 공급하는 전압 생성 회로와,
    상기 메모리 셀에 흐르는 전류와, 상기 기준 전류 생성 회로로부터 공급되는 기준 전류를 비교하는 센스 앰프와,
    상기 센스 앰프의 출력 신호가 공급되는 제어부
    를 포함하고,
    상기 제어부는 상기 메모리 셀에 상기 판독 전압보다 낮은 제1 임계값 전압을 설정할 때, 상기 기준 전류 생성 회로에 의해 생성되는 기준 전류를 변화시켜 전류 베리파이를 행하고, 상기 메모리 셀에 상기 제1 임계값 전압보다 낮은 제2 임계값 전압 또는 상기 판독 전압보다 높은 제3 임계값 전압을 설정할 때, 상기 전압 생성 회로에 의해 생성되는 상기 베리파이 전압을 변화시켜 전압 베리파이를 행하는 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 제어부는, 상기 전류 베리파이를 행할 때, 상기 전압 생성 회로에 의해 상기 판독 전압을 생성시키고, 상기 전압 베리파이를 행할 때, 상기 기준 전류 생성 회로에 의해 복수의 상기 기준 전류 중의 1개를 생성시키는 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 제어부는, 기입 데이터에 따라서 상기 전류 베리파이와 상기 전압 베리파이를 전환하는 반도체 기억 장치.
  9. 제7항에 있어서,
    상기 기준 전류 생성 회로는,
    서로 다른 임계값 전압이 설정된 복수의 기준 메모리 셀과,
    상기 복수의 기준 메모리 셀로부터 1개를 선택하는 선택 회로를 포함하는 반도체 기억 장치.
  10. 제6항에 있어서,
    상기 메모리 셀은 NOR형의 메모리 셀 어레이를 구성하는 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 메모리 셀은, 적어도 2치의 데이터를 기억하는 반도체 기억 장치.
  12. 메모리 셀과,
    적어도 1개의 기준 전류를 생성하는 기준 전류 생성 회로와,
    데이터의 판독 전압 및 상기 판독 전압과는 다른 복수의 베리파이 전압 중 1개를 생성하여, 상기 메모리 셀의 제어 게이트에 공급하는 전압 생성 회로와,
    상기 메모리 셀에 흐르는 전류와, 상기 기준 전류 생성 회로로부터 공급되는 기준 전류를 비교하는 센스 앰프와,
    상기 센스 앰프의 출력 신호가 공급되는 제어부
    를 포함하고,
    상기 제어부는, 상기 기준 전류 생성 회로에 의해 생성되는 기준 전류를 변화시켜, 전류 베리파이에 의해서 상기 메모리 셀에 임계값 전압을 설정하고, 상기 전압 생성 회로에 의해 생성되는 복수의 상기 베리파이 전압을 변화시켜, 상기 임계값 전압이 규정값 이외인 메모리 셀을 검출하는 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 제어부는, 상기 전류 베리파이를 행할 때, 상기 전압 생성 회로에 의해 상기 판독 전압을 생성시키고, 상기 전압 베리파이를 행할 때, 상기 기준 전류 생성 회로에 의해 복수의 상기 기준 전류 중의 1개를 생성시키는 반도체 기억 장치.
  14. 제13항에 있어서,
    상기 기준 전류 생성 회로는,
    서로 다른 임계값 전압이 설정된 복수의 기준 메모리 셀과,
    상기 복수의 기준 메모리 셀로부터 1개를 선택하는 선택 회로를 포함하는 반도체 기억 장치.
  15. 제12항에 있어서,
    상기 메모리 셀은, NOR형의 메모리 셀 어레이를 구성하는 반도체 기억 장치.
  16. 제15항에 있어서,
    상기 메모리 셀은, 적어도 2치의 데이터를 기억하는 반도체 기억 장치.
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