JP5045364B2 - 半導体記憶装置 - Google Patents

Description

本発明は，半導体記憶装置に関し，特に，データバス間の短絡を検出できる半導体記憶装置に関する。

半導体記憶装置は，複数のワード線と複数のビット線とそれらの交差位置に配置されたメモリセルとを有するメモリセルアレイと，外部の入出力端子または内蔵する他の論理回路との間を複数のデータバスで接続する。チップ内のレイアウトに依存して，このデータバスの配線長が長くなると製造プロセスに起因して隣接するデータバス間が短絡する不良が発生する。

このようなデータバス間の短絡不良は，動作試験工程でメモリセルに所定のデータパターンを書き込みそれを読み出すことで検出することができる。書き込まれるデータパターンは，隣接するデータバスに異なるデータ（ＨレベルとＬレベル，またはＬレベルとＨレベル）が出力されるように選択される。

しかしながら，上記の動作試験を実施する場合，データの書込工程が必要になり，さらに動作試験後にデータを消去する工程も必要になる。特に，フラッシュメモリなどメモリセルにＥＥＰＲＯＭを利用するメモリ装置の場合，書込工程と消去工程に比較的長い時間を要するので，動作試験のスループットが低下する。

上記の問題を避けるために，特許文献１には，短絡チェック対象のワード線などをフローティング状態にしたり，基準電圧を印加したりする試験用回路を設けることが提案されている。

さらに，特許文献２には，メモリセルアレイ内のビット線にマスクＲＯＭを追加し，マスクＲＯＭに短絡試験用のデータパターンを書き込んでおくことが提案されている。これによれば，短絡不良検出試験工程でマスクＲＯＭのメモリセルを選択し，試験用のデータパターンをビット線に出力させることで，隣接するデータバスに異なるデータを出力させて，データ出力が期待値と等しいか否かからデータバス間の短絡不良を検出する。
特開平７−１９２５００号公報 特開２０００−１９５３００号公報

上記の先行技術は，いずれもメモリセルアレイ内に短絡不良検出試験用の回路を追加する必要があり，その試験回路が複雑であり，集積度の点で不利であり，試験工程が複雑化して試験のスループットが低下する。

そこで，本発明の目的は，簡単な回路を追加するだけでデータバス線間の短絡を検出することができる半導体記憶装置を提供することにある。

上記の目的を達成するために，本発明の第１の側面によれば，半導体記憶装置は，複数のワード線と，複数のビット線と，前記ワード線及びビット線の交差位置に配置されたメモリセルとを有するメモリセルアレイと，前記複数のビット線に接続される複数のデータバス線と，前記複数のデータバス線にそれぞれ接続され，前記メモリセルの記憶データに応じて生じるデータバスの電流値に基づいて前記記憶データを検出する複数のセンスアンプとを有する。そして，データバス線それぞれにスイッチ手段を設け，試験回路が，通常動作時にはスイッチ手段を全て導通状態にし，短絡試験時にはスイッチ手段を試験パターンに応じて導通または非導通状態にする。

上記のスイッチ手段は，データバス線に挿入されるトランスファゲートトランジスタであることが望ましく，試験回路は，そのトランスファゲートトランジスタのゲートにスイッチ制御信号を供給する。また，望ましくは，アドレス信号端子を介して試験パターンを入力することで，短絡試験用の専用外部端子を設ける必要がない。

本発明によれば，短絡試験時にデータバス線に設けたスイッチ手段を導通状態または非導通状態に制御することで，隣接するデータバス線の短絡状態を確認することができる。

以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。

図１は，本実施の形態における半導体記憶装置を搭載するマイクロプロセッサユニットの構成図である。マイクロプロセッサユニット１は，演算ユニットＣＰＵとメモリコントローラＭＣＯＮとメモリユニットとを有する。メモリユニットは，メモリセルアレイＭＣＡと，コラム選択回路Ｙ−ＳＥＬと，センスアンプＳＡと，データバッファＤＢＵＦとを有する。メモリセルアレイＭＣＡは，複数のワード線と複数のビット線とそれらの交差位置に配置された複数のメモリセルとを有する。また，コラム選択回路Ｙ−ＳＥＬを介して，選択された複数のビット線は複数のデータバスＤＢに接続される。データバスＤＢに出力された信号はセンスアンプＳＡで増幅され，データバッファＤＢＵＦでバッファリングされ，メモリコントローラＭＣＯＮに出力される。メモリコントローラＭＣＯＮは演算ユニットＣＰＵとメモリユニット間に設けられ，演算ユニットＣＰＵによるメモリアクセスに応答して，メモリユニットを制御するために，アドレスや制御信号１０を出力する。

メモリコントローラＭＣＯＮは，メモリ入出力端子Ｍ−Ｉ／Ｏを介して外部と接続される。また，演算ユニットＣＰＵは，システム入出力端子Ｓ−Ｉ／Ｏを介して外部と接続される。

本実施の形態では，コラム選択回路Ｙ−ＳＥＬから演算ユニットＣＰＵまでのデータ信号を伝搬する信号線をデータバスＤＢと定義する。データバスＤＢは，メモリユニットのデータバス幅に対応する本数のバス線を有し，半導体チップ内で比較的長い距離にわたりレイアウトされる。また，演算ユニットＣＰＵとメモリコントローラＭＣＯＮとを有しないメモリ装置単体の場合も，そのレイアウトによってはデータバスＤＢが長くなる。

上記の構成において，データバスＤＢにおける隣接するバス線間の短絡の有無を確認する短絡試験が求められる。

図２は，短絡試験を説明する図である。図中，データバスＤＢは１６本のバス線ＤＢ０〜ＤＢ１５を有する。そして，仮にバス線ＤＢ１３，ＤＢ１４との間に短絡不良ＳＣが存在するものとする。このような短絡不良ＳＣを検出するためには，データパターンＤ［１５：０］として，バス線ＤＢ１３，ＤＢ１４に「１，０」または「０，１」を出力させるパターン２０，２１または２２，２３を再現すればよい。データパターン２０，２１は，バス線ＤＢ１３，ＤＢ１４以外が全て「０」の例であり，データパターン２２，２３は，バス線ＤＢ１３，ＤＢ１４以外が全て「１」の例である。

データパターン２０に対して，出力データＤｏｕｔ［１５：０］が出力２５または２６の場合はバス線ＤＢ１３，ＤＢ１４間に短絡不良が存在することを意味する。同様に，データパターン２１に対して，出力データＤｏｕｔ［１５：０］が出力２５または２６の場合はバス線ＤＢ１３，ＤＢ１４間に短絡不良が存在することを意味する。出力データがデータパターンと同じであれば短絡不良は存在しないことを意味する。

データパターン２２に対して，出力データが２７または２８の場合は短絡不良が存在することを意味し，同様に，データパターン２３に対しても，出力データが２７または２８の場合は短絡不良が存在することを意味する。

したがって，短絡試験では，データバスＤＢにデータパターンＤ［１５：０］が出力される状態にし，その時の出力データＤｏｕｔ［１５：０］をチェックする。出力データが期待値であるデータパターンと同じであれば短絡不良なし，上記のような出力データであれば短絡不良有りと判定できる。

全てのバス線間の短絡不良をチェックするためには，１本のバス線のみ「１」にし他のバス線を「０」にする１６種類のデータパターンの状態と，１本のバス線のみ「０」にし他のバス線を「１」にする１６種類のデータパターンの状態とをデータバスに再現すればよい。

図３は，本実施の形態における半導体記憶装置を有するマイクロプロセッサユニットの構成図である。図１に示したメモリセルアレイＭＣＡの内部構成が詳細に示されている。メモリセルアレイＭＣＡは，複数のワード線ＷＬ０〜ＷＬ３と，複数のビット線ＢＬ０〜ＢＬｎと，それらの交差位置に配置されたメモリセルＭＣと，各メモリセルＭＣに接続された複数のソース線ＳＬ０，ＳＬ１とを有する。メモリセルＭＣは，フローティングゲートを有する電気的に書き換え可能なセルトランジスタで構成される。セルトランジスタは，フローティングゲートに注入された電荷に応じた閾値電圧を有する。たとえば，セルトランジスタは，フローティングゲートに電子が注入されていない消去状態では低い閾値電圧状態になり，電子が注入されたプログラム状態（または書き込み状態）では高い閾値電圧状態になる。ただし，メモリセルはこれ以外のセル構造であってもよい。

メモリセルアレイＭＣＡに設けられたロウデコーダ・ドライバＸ−ＤＥＣ／ＤＲは，ロウアドレス信号ＡＤＤをデコードし，選択したワード線ＷＬを駆動する。ソース線ＳＬは，読み出し動作ではグランドまたはそれ以外の所定の低い電圧に接続される。そして，選択したワード線ＷＬが駆動されると，メモリセルはその閾値電圧状態に応じてドレイン電流をビット線ＢＬに流す。メモリセルが消去状態，つまり低い閾値電圧状態であれば，ドレイン電流は大きくなり，メモリセルがプログラム状態，つまり高い閾値電圧状態であれば，ドレイン電流は小さくなる。

コラム選択回路Ｙ−ＳＥＬは，図示しないコラムデコーダにより選択されたコラム選択信号に応じて，コラムスイッチを介して，複数のビット線から選択したビット線をデータバスＤＢ０〜ＤＢ１５に接続する。よって，読み出し時には，データバスにはメモリセルの記憶データに応じた電流値の電流が流れる。そして，データバスＤＢ０〜ＤＢ１５がそれぞれセンスアンプＳＡ０〜ＳＡ１５に接続されている。センスアンプＳＡには，基準メモリセルＭｒｅｆからの基準ドレイン電流が供給される。よって，各センスアンプＳＡは，基準ドレイン電流と，選択されたメモリセルのドレイン電流とに基づいて，データバスＤＢ０〜ＤＢ１５に読み出されたデータを検出する。

センスアンプＳＡ０〜ＳＡ１５の出力は，それぞれデータバスＤＢ０〜ＤＢ１５に接続され，データバッファＤ−ＢＵＦ，メモリコントローラＭＣＯＮを経由して，演算ユニットＣＰＵに供給される。

図３の例では，センスアンプＳＡの入力に接続されるデータバスＤＢ０〜ＤＢ１５に，スイッチ手段としてＮチャネルＭＯＳトランジスタからなるトランスファゲートトランジスタＴＧ０〜ＴＧ１５が設けられている。そして，試験回路２０が，各トランスファゲートトランジスタＴＧ０〜ＴＧ１５のゲートにスイッチ制御信号Ｔ０〜Ｔ１５を供給する。試験回路２０は，外部の試験装置またはメモリコントローラＭＣＯＮなどの内部回路から試験制御信号ＴＥＳＴを与えられ，さらに，アドレス端子ＡＤＤ０〜ＡＤＤ１５から短絡試験用のデータパターンを与えられる。

試験回路２０は，トランスファゲートトランジスタＴＧ０〜ＴＧ１５に対応して，ＮＡＮＤゲートＮＧ０〜ＮＧ１５を有し，各ＮＡＮＤゲートは，試験制御信号ＴＥＳＴとアドレス端子ＡＤＤ０〜ＡＤＤ１５からのデータパターンを入力し，スイッチ制御信号Ｔ０〜Ｔ１５を出力する。

通常動作時では，試験制御信号ＴＥＳＴがＬレベルになり，アドレス端子の信号にかかわらず，各ＮＡＮＤゲートＮＧ０〜ＮＧ１５がスイッチ制御信号Ｔ０〜Ｔ１５を全てＨレベルにする。これにより，データバスＤＢ０〜ＤＢ１５に挿入されているトランスファゲートトランジスタＴＧ０〜ＴＧ１５は導通状態になる。

一方，短絡試験時には，試験制御信号ＴＥＳＴがＨレベルになり，各ＮＡＮＤゲートＮＧ０〜ＮＧ１５がスイッチ制御信号Ｔ０〜Ｔ１５をアドレス端子ＡＤＤ０〜ＡＤＤ１５に供給されたデータパターン信号の反転レベルにする。これにより，データバスＤＢ０〜ＤＢ１５に挿入されているトランスファゲートトランジスタＴＧ０〜ＴＧ１５は，データパターン信号に応じて導通状態または非導通状態になる。

図４は，センスアンプの構成例を示す図である。センスアンプＳＡは，ＰチャネルトランジスタＰ１０，Ｐ１１と，ＮチャネルトランジスタＮ１２，Ｎ１３，Ｎ１４とからなる差動回路と，メモリセルＭＣに接続されるデータバスＤＢと基準メモリセルＭｒｅｆに接続される基準信号線Ｒｅｆとにそれぞれ接続されるＰチャネルトランジスタＰ１，Ｐ２からなる負荷回路とを有する。そして，データバスＤＢの読み出し電圧Ｖｒｅａｄと，基準信号線Ｒｅｆの基準電圧Ｖｒｅｆとが，差動トランジスタＮ１３，Ｎ１２のゲートにそれぞれ供給される。また，トランジスタＮ１４は，そのゲートに一定のバイアス電圧Ｖｂが供給され，一定の電流を発生する。図４には，コラム選択回路のコラムスイッチは省略されている。

図４を参照して，通常動作時のセンスアンプＳＡの動作を説明する。メモリセルＭＣは，前述のとおり，フローティングゲートに電子を注入していない消去状態（データ１）では閾値電圧が低く，ワード線ＷＬが選択されて駆動された場合に大きなドレイン電流Ｉｍｃを生成する。また，メモリセルＭＣは，フローティングゲートに電子を注入したプログラム状態または書き込み状態（データ０）では閾値電圧が高く，ワード線ＷＬが選択されて駆動された場合に小さなドレイン電流Ｉｍｃを生成する。このドレイン電流Ｉｍｃがビット線（図示せず）とコラム選択回路Ｙ−ＳＥＬを介してデータバスＤＢｋに流れる。

一方，基準メモリセルＭｒｅｆのフローティングゲートには，メモリセルＭＣの消去状態とプログラム状態の中間の状態に設定され，フローティングゲートにはプログラム状態より少ない量の電子が注入されている。そのため，その閾値電圧は消去状態より高く，プログラム状態より低くなっている。そして，読み出し動作において，基準メモリセルＭｒｅｆは，そのゲートＷｒｅｆがワード線ＷＬと同じ電位まで駆動され，基準電流Ｉｒｅｆをドレイン電流として生成する。すなわち，基準電流ＩｒｅｆとメモリセルＭＣのドレイン電流Ｉｍｃとの関係は，図示されるとおり，
Ｉｍｃ（Program,0）＜Ｉｒｅｆ＜Ｉｍｃ（Erase,1）
となる。

このドレイン電流の違いにより，センスアンプＳＡにおいて，データバスＤＢの読み出し電圧Ｖｒｅａｄと基準信号線Ｒｅｆの基準電圧Ｖｒｅｆとの関係は，図示されるとおり，
Ｖｒｅａｄ（Program,0）＞Ｖｒｅｆ＞Ｖｒｅａｄ（Erase,1）
となる。

センスアンプＳＡは，この電圧関係を検出して，後段のデータバスＤＢ’ｋに読み出し信号を出力する。図４の例では，出力段のデータバスＤＢ’ｋの電位は，入力段のデータバスＤＢｋの電位と同相になっている。但し，トランジスタＮ１３のドレイン端子を出力段のデータバスＤＢ’ｋに接続して逆相にしてもよい。

図５は，本実施の形態におけるスイッチ手段を設けた場合のセンスアンプの構成を示す図である。図５では，データバスＤＢｋにスイッチ手段としてトランスファゲートトランジスタＴＧｋが挿入されている。それ以外は，図４と同じ構成である。

本実施の形態では，短絡試験時において，メモリセルアレイ内のメモリセルＭＣは，初期状態，つまり消去状態にされている。したがって，短絡試験での読み出し動作では，メモリセルＭＣは基準電流Ｉｒｅｆより大きいドレイン電流Ｉｍｃを生成する。そして，短絡試験では，アドレス端子から入力されるデータパターンに応じて，スイッチ制御信号ＴｋがＨレベルまたはＬレベルに制御され，トランスファゲートトランジスタＴＧｋが導通状態または非導通状態に制御される。

トランスファゲートトランジスタＴＧｋが導通状態（ＯＮ）になると，データバスＤＢｋにはメモリセルＭＣの大きなドレイン電流Ｉｍｃが流れる。よって，図４で示した消去状態と同じになる。一方，トランスファゲートトランジスタＴＧｋが非導通状態（ＯＦＦ）になると，データバスＤＢｋにはメモリセルＭＣのドレイン電流Ｉｍｃは流れない。よって，データバスＤＢｋの読み出し電圧Ｖｒｅａｄは，負荷トランジスタＰ２によりＨレベルになり，Ｖｒｅａｄ＞Ｖｒｅｆとなり，センスアンプＳＡは図４で示したプログラム状態と実質的に同じになる。

このように，センスアンプＳＡに入力されるデータバスＤＢｋにスイッチ手段としてトランスファゲートトランジスタＴＧｋを挿入し，試験回路からのスイッチ制御信号Ｔｋにより導通状態または非導通状態にすることで，センスアンプをメモリセルの消去状態またはプログラム状態と同じ状態にすることができる。その結果，図２に示したようなデータパターンに対応した電圧状態を，センスアンプＳＡの出力から先のデータバスＤＢ’ｋに生成することができる。

本実施の形態によれば，データバスＤＢ０〜ＤＢ１５は，コラム選択回路Ｙ−ＳＥＬにより複数のビット線から選択されたビット線に接続されるので，ビット線ＢＬの本数より少ない。よって，データバスＤＢにトランスファゲートトランジスタＴＧ０〜ＴＧ１５を設けても，回路規模の増大は最小限にできる。さらに，メモリセルアレイ内のメモリセルＭＣは，初期状態の消去状態のまま短絡試験が行われるので，そのまま出荷することができ，試験工程のスループットを上げることができる。

図６は，本実施の形態におけるアドレス信号とデータ出力とを示す図である。通常動作では，試験制御信号ＴＥＳＴが「０」のＬレベルになり，試験回路２０のＮＡＮＤゲートＮＧ０〜ＮＧ１５はスイッチ制御信号Ｔ０〜Ｔ１５を全てＨレベルにし，トランスファゲートトランジスタＴＧ０〜ＴＧ１５は全て導通状態になる。その結果，出力データＤｏｕｔ［１５：０］は，メモリセルＭＣの消去状態とプログラム状態とに応じた値になる。また，通常動作では，アドレス端子ＡＤＤ［１５：０］には任意のアドレスが入力される。

一方，短絡試験では，試験制御信号ＴＥＳＴが「０」のＨレベルになり，アドレス端子ＡＤＤ［１５：０］には，短絡試験用のデータパターンＤ［１５：０］が入力される。図６には，１６進法で１６ビットのデータパターンが示されている。すなわち，アドレス端子ＡＤＤ［１５：０］を介して供給されるデータパターンＤ［１５：０］は，１ビットのみ「１」で残りの１５ビットが「０」のパターン（００００ｈ〜８０００ｈ）と，１ビットのみ「０」で残りの１５ビットが「１」のパターン（ＦＦＦＦｈ〜ＥＦＦＦｈ）とになる。

そして，アドレス端子ＡＤＤ［１５：０］に供給されたデータパターンＤ［１５：０］は，試験回路２０内のＮＡＮＤゲートＮＧ０〜ＮＧ１５により反転され，反転されたスイッチ制御信号Ｔ０〜Ｔ１５の「１」「０」に対応してトランスファゲートトランジスタＴＧ０〜ＴＧ１５が「ＯＮ，Ｅｒａｓｅ，データ１」「ＯＦＦ，Ｐｒｏｇｒａｍ，データ０」にされる。よって，短絡不良がない場合は，出力データＤ［１５：０］は，アドレス端子ＡＤＤ［１５：０］から供給されるデータパターンＤ［１５：０］の反転データになる。図６に示した出力データＤｏｕｔ［１５：０］は，データパターンＤ［１５：０］の反転データになっている。一方，短絡不良が存在する場合は，図６の出力データＤｏｕｔ［１５：０］に示した期待値データ以外のデータが出力される。

アドレス端子ＡＤＤ［１５：０］にデータパターンＤ［１５：０］が供給されるため，メモリセルアレイＭＣではそのデータパターンに対応するワード線またはビット線が選択される。しかし，メモリセルアレイ内の全てのメモリセルが消去状態にされているので，どのワード線またはビット線が選択されても，データバス線ＤＢｋには消去状態に対応するドレイン電流が流れるので，図５に示した動作を実現することができる。

以上の通り，本実施の形態によれば，データバス線にスイッチ手段を設け，それを制御する試験回路を設けているので，データバス線の短絡試験を行うことができる。

図３における試験回路２０は，ＮＡＮＤゲートの代わりにＮＯＲゲートとその出力を反転するインバータとで構成することもできる。その場合は，試験制御信号ＴＥＳＴは，通常動作でＨレベルになり，ＮＯＲゲート出力を全てＬレベルにインバータの出力を全てＨレベルにすることができる。また，試験制御信号ＴＥＳＴは，短絡試験でＬレベルにされ，アドレス端子ＡＤＤ［１５：０］に供給されるデータパターンに応じてトランスファゲートが非導通に制御される。

上記の実施の形態は，スイッチ手段であるトランスファゲートトランジスタＴＧを，ＮチャネルＭＯＳトランジスタで構成しているが，ＮチャネルトランジスタとＰチャネルトランジスタとを並列に接続したＣＭＯＳトランスファトランジスタでもよい。スイッチ手段は，それ以外でも，データパターンに応じて導通状態と非導通状態になる回路素子であればよい。

また，上記の実施の形態では，メモリセルはフローティングゲートを有するセルトランジスタで構成されているが，ＤＲＡＭのメモリセル，ＦｅＲＡＭのメモリセルなどであっても，読み出し時にビット線電位を検出して，メモリセルの記憶データに応じてデータバス線に異なる電流を発生する検出回路が設けられたメモリ装置にも，本発明を適用することができる。すなわち，図５において，メモリセルＭＣとトランスファゲートトランジスタＴＧｋとの間に検出回路を有し，その検出回路がデータバスＤＢに異なる電流を供給する場合も，トランスファゲートトランジスタＴＧｋを設けて短絡試験をすることができる。

上記の実施の形態では，メモリユニットと演算ユニットＣＰＵとが搭載されたマイクロプロセッサユニットを一例として説明したが，本発明はメモリユニットのみを搭載するメモリデバイスにも適用でき，そのようなメモリデバイス内のデータバスの短絡不良を検出することができる。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）複数のワード線と，複数のビット線と，前記ワード線及びビット線の交差位置に配置されたメモリセルとを有するメモリセルアレイと，
前記複数のビット線に接続される複数のデータバス線と，
前記複数のデータバス線にそれぞれ接続され，前記メモリセルの記憶データに応じて生じるデータバスの電流値に基づいて前記記憶データを検出する複数のセンスアンプと，
前記データバス線それぞれに設けられたスイッチ手段と，
通常動作時には前記スイッチ手段を全て導通状態にし，短絡試験時には前記スイッチ手段を試験パターンに応じて導通または非導通状態にする試験回路とを有することを特徴とする半導体記憶装置。

（付記２）付記１記載の半導体記憶装置において，
前記スイッチ手段は，トランスファゲートトランジスタを有し，
前記試験回路は，スイッチ制御信号を当該トランスファゲートトランジスタのゲートに供給することを特徴とする半導体記憶装置。

（付記３）付記１または２記載の半導体記憶装置において，
前記試験回路は，試験制御信号が通常動作状態を示すときに前記スイッチ手段を全て導通状態にする前記スイッチ制御信号を出力し，前記試験制御信号が短絡試験状態を示すときに前記試験パターンに対応して前記スイッチ手段を導通状態または非導通状態にする前記スイッチ制御信号を出力することを特徴とする半導体記憶装置。

（付記４）付記３記載の半導体記憶装置において，
前記試験パターンは，アドレス端子から前記試験回路に供給されることを特徴とする半導体記憶装置。

（付記５）付記４記載の半導体記憶装置において，
前記メモリセルアレイ内のメモリセルが第１の記憶データを保持する時に前記データバスには第１の電流値が生成され，前記メモリセルが前記第１の記憶データを反転した第２の記憶データを保持する時に前記データバスに前記第１の電流値より小さい第２の電流値が生成され，
前記短絡試験では，全てのメモリセルが前記第１の記憶データを保持していることを特徴とする半導体記憶装置。

（付記６）付記１または２記載の半導体記憶装置において，
前記メモリセルは，読み出し動作時に，記憶データに応じて異なる電流をビット線に出力し，
更に，読み出し動作時に，前記メモリセルが第１の記憶データを保持する時のビット線電流と前記第１の記憶データを反転した第２の記憶データを保持する時のビット線電流との間の電流値を有する基準電流を供給するレファレンスメモリセルを有し，
前記センスアンプは，前記ビット線電流と前記基準電流とを比較することを特徴とする半導体記憶装置。

（付記７）付記６記載の半導体記憶装置において，
前記メモリセルは，フローティングゲートを有する電気的に書き換え可能なセルトランジスタを有することを特徴とする半導体記憶装置。

（付記８）付記２記載の半導体記憶装置において，
前記短絡試験時に，前記試験パターンに応じて，隣接するデータバス線のトランスファゲートトランジスタの一方は導通状態，他方は非導通状態になることを特徴とする半導体記憶装置。

（付記９）付記２記載の半導体記憶装置と，前記データバスを介して前記半導体装置に接続される演算ユニットとを有することを特徴とするプロセッサ。

本実施の形態における半導体記憶装置を搭載するマイクロプロセッサユニットの構成図である。 短絡試験を説明する図である。 本実施の形態における半導体記憶装置を有するマイクロプロセッサユニットの構成図である。 センスアンプの構成例を示す図である。 本実施の形態におけるスイッチ手段を設けた場合のセンスアンプの構成を示す図である。 本実施の形態におけるアドレス信号とデータ出力とを示す図である。

符号の説明

ＭＣＡ：メモリセルアレイ ＤＢ０〜１５：データバス
ＳＡ０〜１５：センスアンプ ２０：試験回路
ＴＧ０〜１５：スイッチ手段，トランスファゲートトランジスタ
ＴＥＳＴ：試験制御信号

Claims (5)

1. 複数のワード線と，複数のビット線と，前記ワード線及びビット線の交差位置に配置されたメモリセルとを有するメモリセルアレイと，
   前記複数のビット線に接続される複数のデータバス線と，
   前記複数のデータバス線にそれぞれ接続され，前記メモリセルの記憶データに応じて生じるデータバスの電流値に基づいて前記記憶データを検出する複数のセンスアンプと，
   前記データバス線それぞれに設けられたスイッチ手段と，
   通常動作時には前記スイッチ手段を全て導通状態にし，短絡試験時には前記スイッチ手段を試験パターンに応じて導通または非導通状態にする試験回路と
   を有することを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において，
   前記スイッチ手段は，トランスファゲートトランジスタを有し，
   前記試験回路は，スイッチ制御信号を当該トランスファゲートトランジスタのゲートに供給することを特徴とする半導体記憶装置。
3. 請求項１または２記載の半導体記憶装置において，
   前記試験回路は，試験制御信号が通常動作状態を示すときに前記スイッチ手段を全て導通状態にする前記スイッチ制御信号を出力し，前記試験制御信号が短絡試験状態を示すときに前記試験パターンに対応して前記スイッチ手段を導通状態または非導通状態にする前記スイッチ制御信号を出力することを特徴とする半導体記憶装置。
4. 請求項３記載の半導体記憶装置において，
   前記試験パターンは，アドレス端子から前記試験回路に供給されることを特徴とする半導体記憶装置。
5. 請求項４記載の半導体記憶装置において，
   前記メモリセルアレイ内のメモリセルが第１の記憶データを保持する時に前記データバスには第１の電流値が生成され，前記メモリセルが前記第１の記憶データを反転した第２の記憶データを保持する時に前記データバスに前記第１の電流値より小さい第２の電流値が生成され，
   前記短絡試験では，全てのメモリセルが前記第１の記憶データを保持していることを特徴とする半導体記憶装置。

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