JP2000285697A - 不揮発性半導体メモリの検査方法 - Google Patents
不揮発性半導体メモリの検査方法Info
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- JP2000285697A JP2000285697A JP11093394A JP9339499A JP2000285697A JP 2000285697 A JP2000285697 A JP 2000285697A JP 11093394 A JP11093394 A JP 11093394A JP 9339499 A JP9339499 A JP 9339499A JP 2000285697 A JP2000285697 A JP 2000285697A
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- memory cells
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Abstract
(57)【要約】
【課題】 不揮発性半導体メモリ内のショート検出とメ
モリセル間のショート検出パターンの書き込み時間を低
減することができる不揮発性半導体メモリの検査方法を
提供する。 【解決手段】 最初にメモリセルをすべて消去し、デー
タを“１”にすると共に、セル（Ａ，ａ）を期待値
“１”で読み出し、ＰＡＳＳすれば書き込みを行い、同
様にセル（Ｃ，ａ）も期待値“１”での読み出し、書き
込み、セル（Ｅ，ａ），セル（Ｇ，ａ），セル（Ｂ，
ｂ），セル（Ｄ，ｂ），セル（Ｆ，ｂ），セル（Ｈ，
ｂ），セル（Ａ，ｃ），セル（Ａ，ｅ），セル（Ａ，
ｇ），セル（Ｂ，ｄ），セル（Ｂ，ｆ），”セル（Ｂ，
ｈ）も読み出し、書き込みを行い、そのＰＡＳＳ，ＦＡ
ＩＬ状況により、列デコーダ，行デコーダ内のショート
を検出するようにしたものである。
モリセル間のショート検出パターンの書き込み時間を低
減することができる不揮発性半導体メモリの検査方法を
提供する。 【解決手段】 最初にメモリセルをすべて消去し、デー
タを“１”にすると共に、セル（Ａ，ａ）を期待値
“１”で読み出し、ＰＡＳＳすれば書き込みを行い、同
様にセル（Ｃ，ａ）も期待値“１”での読み出し、書き
込み、セル（Ｅ，ａ），セル（Ｇ，ａ），セル（Ｂ，
ｂ），セル（Ｄ，ｂ），セル（Ｆ，ｂ），セル（Ｈ，
ｂ），セル（Ａ，ｃ），セル（Ａ，ｅ），セル（Ａ，
ｇ），セル（Ｂ，ｄ），セル（Ｂ，ｆ），”セル（Ｂ，
ｈ）も読み出し、書き込みを行い、そのＰＡＳＳ，ＦＡ
ＩＬ状況により、列デコーダ，行デコーダ内のショート
を検出するようにしたものである。
Description
【０００１】
【発明の属する技術分野】本発明は電気的にデータ書き
換えが可能な不揮発性半導体メモリの検査方法、特に、
ＥＰＲＯＭ，ＥＥＰＲＯＭ，およびフラッシュＥＥＰＲ
ＯＭ等の検査方法に関するものである。
換えが可能な不揮発性半導体メモリの検査方法、特に、
ＥＰＲＯＭ，ＥＥＰＲＯＭ，およびフラッシュＥＥＰＲ
ＯＭ等の検査方法に関するものである。
【０００２】
【従来の技術】近年、フラッシュＥＥＰＲＯＭの需要は
急速に伸び、生産数も増加の一途である。その中で、検
査工程においては、より完全なスクリーニングを短時間
で実施することが望まれており、以下、従来の不揮発性
半導体メモリの第１の検査方法について図面を参照しな
がら説明する。
急速に伸び、生産数も増加の一途である。その中で、検
査工程においては、より完全なスクリーニングを短時間
で実施することが望まれており、以下、従来の不揮発性
半導体メモリの第１の検査方法について図面を参照しな
がら説明する。
【０００３】図２５は一般的な６４ビット不揮発性半導
体メモリの第１の構成例を示すブロック図であり、図
中、列デコーダ１にはＡ０〜２が入力され、アドレスに
応じてメモリセルの列方向の選択をする。行デコーダ２
は、Ａ３〜５が入力され、アドレスに応じてメモリセル
の行方向の選択をする。メモリセル３の各四角形はメモ
リセル１ビットを表し、中に書かれている“０”，
“１”は、メモリセルのデータを示す。この時、消去状
態のメモリセルデータを“１”、書き込み状態のメモリ
セルデータを“０”とする。Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，
Ｇ，Ｈはメモリセルの列番号、ａ，ｂ，ｃ，ｄ，ｅ，
ｆ，ｇ，ｈはメモリセルの行番号を示す。以降、Ａ列ａ
行のメモリセルをセル（Ａ，ａ）とする。図２６はメモ
リセル間ショートを検出する時の一般的な書き込みパタ
ーン１の説明図、図２７は同書き込みパターン２の説明
図、図２８は同書き込みパターン３の説明図である。最
初にメモリセルを全面消去状態（全メモリセルデータ
“１”）にしておき、図２６のパターンを書き込む。こ
の時、セル（Ｃ，ｄ）とセル（Ｄ，ｄ）がショートして
いた場合の書き込み後のパターンを図２７に示す。セル
（Ｃ，ｄ）は、書き込みが行われないので、データ
“１”であるべきところが、隣接するセル（Ｄ，ｄ）と
ショートしていたため、同時に書き込まれ、データが
“０”になる。このようにして不良検出ができる。しか
しながら、図２８に示すように、メモリセル間のショー
トではなく、デコーダ内でショートが発生し、例えばＣ
列とＥ列がショートして同じデータが書き込まれた場
合、本来の書き込むデータが全く同じであるためショー
トが検出できない。更に同様の理由で、斜めに位置する
メモリセル間でショートが発生した場合も同様に検出で
きない。
体メモリの第１の構成例を示すブロック図であり、図
中、列デコーダ１にはＡ０〜２が入力され、アドレスに
応じてメモリセルの列方向の選択をする。行デコーダ２
は、Ａ３〜５が入力され、アドレスに応じてメモリセル
の行方向の選択をする。メモリセル３の各四角形はメモ
リセル１ビットを表し、中に書かれている“０”，
“１”は、メモリセルのデータを示す。この時、消去状
態のメモリセルデータを“１”、書き込み状態のメモリ
セルデータを“０”とする。Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，
Ｇ，Ｈはメモリセルの列番号、ａ，ｂ，ｃ，ｄ，ｅ，
ｆ，ｇ，ｈはメモリセルの行番号を示す。以降、Ａ列ａ
行のメモリセルをセル（Ａ，ａ）とする。図２６はメモ
リセル間ショートを検出する時の一般的な書き込みパタ
ーン１の説明図、図２７は同書き込みパターン２の説明
図、図２８は同書き込みパターン３の説明図である。最
初にメモリセルを全面消去状態（全メモリセルデータ
“１”）にしておき、図２６のパターンを書き込む。こ
の時、セル（Ｃ，ｄ）とセル（Ｄ，ｄ）がショートして
いた場合の書き込み後のパターンを図２７に示す。セル
（Ｃ，ｄ）は、書き込みが行われないので、データ
“１”であるべきところが、隣接するセル（Ｄ，ｄ）と
ショートしていたため、同時に書き込まれ、データが
“０”になる。このようにして不良検出ができる。しか
しながら、図２８に示すように、メモリセル間のショー
トではなく、デコーダ内でショートが発生し、例えばＣ
列とＥ列がショートして同じデータが書き込まれた場
合、本来の書き込むデータが全く同じであるためショー
トが検出できない。更に同様の理由で、斜めに位置する
メモリセル間でショートが発生した場合も同様に検出で
きない。
【０００４】次に、従来の不揮発性半導体メモリの第２
の検査方法について図面を参照しながら説明する。
の検査方法について図面を参照しながら説明する。
【０００５】図２９は、一般的な６４ビット不揮発性半
導体メモリの第２の構成例を示すブロック図である。図
２９において、図２５に示すものと同一部分には同一符
号を付して、その詳細な説明は省略し、異なる部分につ
いてのみ構成を説明する。４ビット出力構成のため、メ
モリセルブロック３は、４ブロック存在する。各メモリ
セルブロック３の、列デコーダ４には、制御回路５から
の出力Ｃ０〜３を入力している。制御回路５は、書き込
みデータＤＩ０〜３を入力し、書き込み動作ではＤＩ０
〜３のデータをＣ０〜３に与える。また、ＤＯ０〜３を
出力し、読み出し動作では、Ｃ０〜３のデータをＤ０〜３
に与え、センスアンプ回路６に入力する。センスアンプ
回路６の出力ＤＱ０〜３は外部にデータ出力される。
導体メモリの第２の構成例を示すブロック図である。図
２９において、図２５に示すものと同一部分には同一符
号を付して、その詳細な説明は省略し、異なる部分につ
いてのみ構成を説明する。４ビット出力構成のため、メ
モリセルブロック３は、４ブロック存在する。各メモリ
セルブロック３の、列デコーダ４には、制御回路５から
の出力Ｃ０〜３を入力している。制御回路５は、書き込
みデータＤＩ０〜３を入力し、書き込み動作ではＤＩ０
〜３のデータをＣ０〜３に与える。また、ＤＯ０〜３を
出力し、読み出し動作では、Ｃ０〜３のデータをＤ０〜３
に与え、センスアンプ回路６に入力する。センスアンプ
回路６の出力ＤＱ０〜３は外部にデータ出力される。
【０００６】次に、データ書き込みおよび読み出しの動
作を説明する。書き込みの際、書き込みデータをＤＩ０
〜３に入力する。この入力データは制御回路５を介して
Ｃ０〜３を通り、列デコーダ４に入力される。列デコー
ダ４は、アドレスＡ０〜１が選択したメモリセルにデー
タを与え、メモリセル３にデータが書き込まれる。ま
た、読み出しでは、メモリセル３のデータが列デコーダ
４を介し、Ｃ０〜３を通って制御回路５に入力され、セ
ンスアンプ回路６に入力される。センスアンプ回路６は
データをＤＱ０〜３に出力する。
作を説明する。書き込みの際、書き込みデータをＤＩ０
〜３に入力する。この入力データは制御回路５を介して
Ｃ０〜３を通り、列デコーダ４に入力される。列デコー
ダ４は、アドレスＡ０〜１が選択したメモリセルにデー
タを与え、メモリセル３にデータが書き込まれる。ま
た、読み出しでは、メモリセル３のデータが列デコーダ
４を介し、Ｃ０〜３を通って制御回路５に入力され、セ
ンスアンプ回路６に入力される。センスアンプ回路６は
データをＤＱ０〜３に出力する。
【０００７】以上の動作に基づく検査において配線ショ
ートおよび、回路内のショートを検出するために、書き
込みデータはＤＩ０〜３をそれぞれ“０”，“１”，
“０”，“１”にする。また、ビット間ショート検出パ
ターンを書き込むために、次のアドレスでは“１”，
“０”，“１”，“０”を書き込む必要がある。このよ
うに、ビット間ショート、配線ショートおよび、回路内
のショートのすべてを検出するためには、書き込むビッ
ト数が６４ビット中３２ビットでも、書き込み時間は、
６４ビット書き込み時と同じ時間が必要になり、検査時
間が非常に無駄になる。
ートおよび、回路内のショートを検出するために、書き
込みデータはＤＩ０〜３をそれぞれ“０”，“１”，
“０”，“１”にする。また、ビット間ショート検出パ
ターンを書き込むために、次のアドレスでは“１”，
“０”，“１”，“０”を書き込む必要がある。このよ
うに、ビット間ショート、配線ショートおよび、回路内
のショートのすべてを検出するためには、書き込むビッ
ト数が６４ビット中３２ビットでも、書き込み時間は、
６４ビット書き込み時と同じ時間が必要になり、検査時
間が非常に無駄になる。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな不揮発性半導体メモリでは、メモリセル間のショー
トは検出できるが、デコーダ内のショートおよび斜めに
位置するメモリセル間でショートは検出できないという
問題点があった。
うな不揮発性半導体メモリでは、メモリセル間のショー
トは検出できるが、デコーダ内のショートおよび斜めに
位置するメモリセル間でショートは検出できないという
問題点があった。
【０００９】本発明は上記従来の問題点を解決するもの
であり、不揮発性半導体メモリ内のショート検出とメモ
リセル間のショート検出パターンの書き込み時間を低減
することができる不揮発性半導体メモリの検査方法を提
供することを目的とする。
であり、不揮発性半導体メモリ内のショート検出とメモ
リセル間のショート検出パターンの書き込み時間を低減
することができる不揮発性半導体メモリの検査方法を提
供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の不揮発性半導体
メモリの検査方法は、電気的にデータの書き換えが可能
なメモリセルが行および列方向に所望の容量分マトリッ
クス状に配置されたメモリセルセルアレーと、Ｘアドレ
ス信号を入力とし、前記メモリセルアレーの行を選択す
る行デコーダと、Ｙアドレス信号を入力とし、前記メモ
リセルアレーの列を選択する列デコーダを有する不揮発
性半導体メモリの検査方法であって、前記メモリセルア
レーを全ビット同一データにし、前記メモリセルアレー
中の任意の２行において１行は偶数列のメモリセル、１
行は奇数列のメモリセルに対して順次データの読み出し
および、期待値通りのデータの場合は反転データへの置
き換えを繰り返すことにより、Ｘデコーダ内のショート
検出を行うと共に、前記メモリセルアレー中の任意の２
列において１列は偶数列のメモリセル、１列は奇数列の
メモリセルに対して順次データの読み出しおよび、期待
値通りのデータの場合は反転データへの置き換えを繰り
返すことにより、Ｙデーコダ内のショート検出を行い、
さらに、前記データ置き換え実施以外の列，行のメモリ
セルを、市松模様のデータに置き換え、Ｘデコーダ，Ｙ
デコーダ内ショート検出後の書き換えを行うことなくメ
モリセル間のショート検出を行うである。
メモリの検査方法は、電気的にデータの書き換えが可能
なメモリセルが行および列方向に所望の容量分マトリッ
クス状に配置されたメモリセルセルアレーと、Ｘアドレ
ス信号を入力とし、前記メモリセルアレーの行を選択す
る行デコーダと、Ｙアドレス信号を入力とし、前記メモ
リセルアレーの列を選択する列デコーダを有する不揮発
性半導体メモリの検査方法であって、前記メモリセルア
レーを全ビット同一データにし、前記メモリセルアレー
中の任意の２行において１行は偶数列のメモリセル、１
行は奇数列のメモリセルに対して順次データの読み出し
および、期待値通りのデータの場合は反転データへの置
き換えを繰り返すことにより、Ｘデコーダ内のショート
検出を行うと共に、前記メモリセルアレー中の任意の２
列において１列は偶数列のメモリセル、１列は奇数列の
メモリセルに対して順次データの読み出しおよび、期待
値通りのデータの場合は反転データへの置き換えを繰り
返すことにより、Ｙデーコダ内のショート検出を行い、
さらに、前記データ置き換え実施以外の列，行のメモリ
セルを、市松模様のデータに置き換え、Ｘデコーダ，Ｙ
デコーダ内ショート検出後の書き換えを行うことなくメ
モリセル間のショート検出を行うである。
【００１１】この発明によれば、不揮発性半導体メモリ
の検査時間増加を最小限に抑え、デコーダ回路内のショ
ートおよび、斜めに位置するメモリセル間のショートを
検出することが可能となり、また、メモリセル間ショー
ト検出のための検出パターンの書き込み時間を短縮する
ことができる。
の検査時間増加を最小限に抑え、デコーダ回路内のショ
ートおよび、斜めに位置するメモリセル間のショートを
検出することが可能となり、また、メモリセル間ショー
ト検出のための検出パターンの書き込み時間を短縮する
ことができる。
【００１２】
【発明の実施の形態】以下、本発明の各実施の形態につ
いて図面を参照しながら説明する。なお、前記従来のも
のと同一の部分については同一の符号を用いるものとす
る。
いて図面を参照しながら説明する。なお、前記従来のも
のと同一の部分については同一の符号を用いるものとす
る。
【００１３】（実施の形態１)図１は本発明の不揮発性
半導体メモリの検査方法の実施の形態１における書き込
みパターン１の説明図、図２は同書き込みパターン２の
説明図、図３は同書き込みパターン３の説明図、図４は
同書き込みパターン４の説明図、図５は同書き込みパタ
ーン５の説明図であり、前記図２６と同様の表現で現さ
れたメモリセルの書き込みデータを示している。
半導体メモリの検査方法の実施の形態１における書き込
みパターン１の説明図、図２は同書き込みパターン２の
説明図、図３は同書き込みパターン３の説明図、図４は
同書き込みパターン４の説明図、図５は同書き込みパタ
ーン５の説明図であり、前記図２６と同様の表現で現さ
れたメモリセルの書き込みデータを示している。
【００１４】最初にメモリセルをすべて消去し、データ
を“１”にする（図１）。次にセル（Ａ，ａ）を期待値
“１”で読み出し、ＰＡＳＳすれば書き込みをする（図
２）。さらに、同様にセル（Ｃ，ａ）も期待値“１”で
の読み出し、書き込みを実施する。この時、列デコーダ
内でショートがあり、列Ａと列Ｃがショートしていた場
合、セル（Ａ，ａ）を選択して書き込みをしたときに、同
時にセル（Ｃ，ａ）も選択されるのでセル（Ｃ，ａ）に
も書き込みが行われる（図３）。したがって、期待値
“１”で読み出しを実施したときにＦＡＩＬする。以
降、同様に、セル（Ｅ，ａ），セル（Ｇ，ａ），セル
（Ｂ，ｂ），セル（Ｄ，ｂ），セル（Ｆ，ｂ），セル
（Ｈ，ｂ），セル（Ａ，ｃ），セル（Ａ，ｅ），セル
（Ａ，ｇ），セル（Ｂ，ｄ），セル（Ｂ，ｆ），セル
（Ｂ，ｈ）にも同様の行為をすることで、列デコーダ，
行デコーダ内のショートはすべて検出できる（図４）。
さらに、図４の状態になったデコード回路内ショート検
出後のメモリセルに、通常のメモリセル間ショート検出
パターンを書き込む（図５）。これにより、書き換え回
数を増やすことなくメモリセル間ショートが検出でき、
検査時間の増加も最小限で抑えることができる。
を“１”にする（図１）。次にセル（Ａ，ａ）を期待値
“１”で読み出し、ＰＡＳＳすれば書き込みをする（図
２）。さらに、同様にセル（Ｃ，ａ）も期待値“１”で
の読み出し、書き込みを実施する。この時、列デコーダ
内でショートがあり、列Ａと列Ｃがショートしていた場
合、セル（Ａ，ａ）を選択して書き込みをしたときに、同
時にセル（Ｃ，ａ）も選択されるのでセル（Ｃ，ａ）に
も書き込みが行われる（図３）。したがって、期待値
“１”で読み出しを実施したときにＦＡＩＬする。以
降、同様に、セル（Ｅ，ａ），セル（Ｇ，ａ），セル
（Ｂ，ｂ），セル（Ｄ，ｂ），セル（Ｆ，ｂ），セル
（Ｈ，ｂ），セル（Ａ，ｃ），セル（Ａ，ｅ），セル
（Ａ，ｇ），セル（Ｂ，ｄ），セル（Ｂ，ｆ），セル
（Ｂ，ｈ）にも同様の行為をすることで、列デコーダ，
行デコーダ内のショートはすべて検出できる（図４）。
さらに、図４の状態になったデコード回路内ショート検
出後のメモリセルに、通常のメモリセル間ショート検出
パターンを書き込む（図５）。これにより、書き換え回
数を増やすことなくメモリセル間ショートが検出でき、
検査時間の増加も最小限で抑えることができる。
【００１５】（実施の形態２）図６は本発明の不揮発性
半導体メモリの検査方法の実施の形態２における書き込
みパターン１の説明図、図７は同書き込みパターン２の
説明図、図８は同書き込みパターン３の説明図、図９は
同書き込みパターン４の説明図であり、前記図２６と同
様の表現で現されたメモリセルの書き込みデータを示し
ている。最初にメモリセルをすべて消去し、データを
“１”にする（図６）。次にメモリセルに図７のパター
ンを書き込む。この時、セル（Ｄ，ｄ）と、斜めに位置
するメモリセル、セル（Ｅ，ｅ）間でショートが発生し
ていた場合、セル（Ｄ，ｄ）を選択して書き込みをした
ときに、同時にセル（Ｅ，ｅ）にも書き込みが行われる
(図８）。したがって、正常に書き込みが行われずＦＡ
ＩＬする。これにより、斜めに位置するメモリセル間で
ショートはすべて検出できる。さらに、図８の状態にな
った斜めに位置するメモリセル間ショート検出後のメモ
リセルに、通常のメモリセル間ショート検出パターンを
書き込む（図９）。これにより、書き換え回数を増やす
ことなくメモリセル間ショートが検出でき、検査時間の
増加も最小限で抑えることができる。
半導体メモリの検査方法の実施の形態２における書き込
みパターン１の説明図、図７は同書き込みパターン２の
説明図、図８は同書き込みパターン３の説明図、図９は
同書き込みパターン４の説明図であり、前記図２６と同
様の表現で現されたメモリセルの書き込みデータを示し
ている。最初にメモリセルをすべて消去し、データを
“１”にする（図６）。次にメモリセルに図７のパター
ンを書き込む。この時、セル（Ｄ，ｄ）と、斜めに位置
するメモリセル、セル（Ｅ，ｅ）間でショートが発生し
ていた場合、セル（Ｄ，ｄ）を選択して書き込みをした
ときに、同時にセル（Ｅ，ｅ）にも書き込みが行われる
(図８）。したがって、正常に書き込みが行われずＦＡ
ＩＬする。これにより、斜めに位置するメモリセル間で
ショートはすべて検出できる。さらに、図８の状態にな
った斜めに位置するメモリセル間ショート検出後のメモ
リセルに、通常のメモリセル間ショート検出パターンを
書き込む（図９）。これにより、書き換え回数を増やす
ことなくメモリセル間ショートが検出でき、検査時間の
増加も最小限で抑えることができる。
【００１６】（実施の形態３）図１０は本発明の不揮発
性半導体メモリの検査方法の実施の形態３における書き
込みパターン１の説明図、図１１は同書き込みパターン
２の説明図、図１２は同書き込みパターン３の説明図、
図１３は同書き込みパターン４の説明図、図１４は同書
き込みパターン５の説明図、図１５は同書き込みパター
ン６の説明図、図１６は同書き込みパターン７の説明
図、図１７は同書き込みパターン８の説明図、図１８は
同書き込みパターン９の説明図、図１９は同書き込みパ
ターン１０の説明図であり、前記図２６と同様の表現で
現されたメモリセルの書き込みデータを示している。最
初にメモリセルをすべて消去し、データを“１”にする
（図１０）。次にセル（Ｂ，ｂ）を期待値“１”で読み
出し、ＰＡＳＳすれば書き込みをする（図１１）。さら
に、同様にセル（Ｄ，ｂ）も期待値“１”での読み出
し、書き込みを実施する。この時、列デコーダ内でショ
ートがあり、列Ｂと列Ｄがショートしていた場合、セル
（Ｂ，ｂ）を選択して書き込みをしたときに、同時にセ
ル（Ｄ，ｂ）も選択されるのでセル（Ｄ，ｂ）にも書き
込みが行われる（図１２）。したがって、期待値“１”
で読み出しを実施したときにＦＡＩＬする。以降、同様
に、セル（Ｆ，ｂ），セル（Ｈ，ｂ），セル（Ｂ，
ｄ），セル（Ｂ，ｆ），セル（Ｂ，ｈ）にも同様の行為
をすることで、列デコーダの偶数列，行デコーダ内の偶
数行のショートが検出できる（図１３）。さらに、図１
３の状態になった偶数部デコード回路内ショート検出後
のメモリセルに、斜めに位置するメモリセル間ショート
検出パターンを書き込む（図１４）。この時、セル
（Ｄ，ｄ）と、斜めに位置するメモリセル、セル（Ｅ，
ｅ）間でショートが発生していた場合、セル（Ｄ，ｄ）
を選択して書き込みをしたときに、同時にセル（Ｅ，
ｅ）にも書き込みが行われる。したがって、正常に書き
込みが行われずＦＡＩＬする（図１５）。これにより、
斜めに位置するメモリセル間でショートはすべて検出で
きる。次に、セル（Ａ，ａ）を期待値“１”で読み出
し、ＰＡＳＳすれば書き込みをする（図１６）。さら
に、同様にセル（Ｃ，ａ）も期待値“１”での読み出
し、書き込みを実施する。この時、列デコーダ内でショ
ートがあり、列Ａと列Ｃがショートしていた場合、セル
（Ａ，ａ）を選択して書き込みをしたときに、同時にセ
ル（Ｃ，ａ）も選択されるのでセル（Ｃ，ａ）にも書き
込みが行われる（図１７）。したがって、期待値“１”
で読み出しを実施したときにＦＡＩＬする。以降、同様
に、セル（Ｅ，ａ），セル（Ｇ，ａ），セル（Ａ，
ｃ），セル（Ａ，ｅ），セル（Ａ，ｇ）にも同様の行為
をすることで、列デコーダの奇数列，行デコーダ内の奇
数行のショートが検出できる（図１８）。すなわち、デ
コード回路内ショートと、斜めに位置するメモリセル間
のショートがすべて検出できる。最後に、通常のメモリ
セル間ショート検出パターンを書き込む（図１９）。こ
れにより、書き換え回数を増やすことなくメモリセル間
ショートが検出でき、検査時間の増加も最小限で抑える
ことができる。
性半導体メモリの検査方法の実施の形態３における書き
込みパターン１の説明図、図１１は同書き込みパターン
２の説明図、図１２は同書き込みパターン３の説明図、
図１３は同書き込みパターン４の説明図、図１４は同書
き込みパターン５の説明図、図１５は同書き込みパター
ン６の説明図、図１６は同書き込みパターン７の説明
図、図１７は同書き込みパターン８の説明図、図１８は
同書き込みパターン９の説明図、図１９は同書き込みパ
ターン１０の説明図であり、前記図２６と同様の表現で
現されたメモリセルの書き込みデータを示している。最
初にメモリセルをすべて消去し、データを“１”にする
（図１０）。次にセル（Ｂ，ｂ）を期待値“１”で読み
出し、ＰＡＳＳすれば書き込みをする（図１１）。さら
に、同様にセル（Ｄ，ｂ）も期待値“１”での読み出
し、書き込みを実施する。この時、列デコーダ内でショ
ートがあり、列Ｂと列Ｄがショートしていた場合、セル
（Ｂ，ｂ）を選択して書き込みをしたときに、同時にセ
ル（Ｄ，ｂ）も選択されるのでセル（Ｄ，ｂ）にも書き
込みが行われる（図１２）。したがって、期待値“１”
で読み出しを実施したときにＦＡＩＬする。以降、同様
に、セル（Ｆ，ｂ），セル（Ｈ，ｂ），セル（Ｂ，
ｄ），セル（Ｂ，ｆ），セル（Ｂ，ｈ）にも同様の行為
をすることで、列デコーダの偶数列，行デコーダ内の偶
数行のショートが検出できる（図１３）。さらに、図１
３の状態になった偶数部デコード回路内ショート検出後
のメモリセルに、斜めに位置するメモリセル間ショート
検出パターンを書き込む（図１４）。この時、セル
（Ｄ，ｄ）と、斜めに位置するメモリセル、セル（Ｅ，
ｅ）間でショートが発生していた場合、セル（Ｄ，ｄ）
を選択して書き込みをしたときに、同時にセル（Ｅ，
ｅ）にも書き込みが行われる。したがって、正常に書き
込みが行われずＦＡＩＬする（図１５）。これにより、
斜めに位置するメモリセル間でショートはすべて検出で
きる。次に、セル（Ａ，ａ）を期待値“１”で読み出
し、ＰＡＳＳすれば書き込みをする（図１６）。さら
に、同様にセル（Ｃ，ａ）も期待値“１”での読み出
し、書き込みを実施する。この時、列デコーダ内でショ
ートがあり、列Ａと列Ｃがショートしていた場合、セル
（Ａ，ａ）を選択して書き込みをしたときに、同時にセ
ル（Ｃ，ａ）も選択されるのでセル（Ｃ，ａ）にも書き
込みが行われる（図１７）。したがって、期待値“１”
で読み出しを実施したときにＦＡＩＬする。以降、同様
に、セル（Ｅ，ａ），セル（Ｇ，ａ），セル（Ａ，
ｃ），セル（Ａ，ｅ），セル（Ａ，ｇ）にも同様の行為
をすることで、列デコーダの奇数列，行デコーダ内の奇
数行のショートが検出できる（図１８）。すなわち、デ
コード回路内ショートと、斜めに位置するメモリセル間
のショートがすべて検出できる。最後に、通常のメモリ
セル間ショート検出パターンを書き込む（図１９）。こ
れにより、書き換え回数を増やすことなくメモリセル間
ショートが検出でき、検査時間の増加も最小限で抑える
ことができる。
【００１７】以上の各実施の形態によれば、不揮発性半
導体メモリの検査方法において、その検査時間増加を最
小限に抑え、デコーダ回路内ショートおよび、斜めに位
置するメモリセル間ショートを確実に検出することがで
きる。
導体メモリの検査方法において、その検査時間増加を最
小限に抑え、デコーダ回路内ショートおよび、斜めに位
置するメモリセル間ショートを確実に検出することがで
きる。
【００１８】（実施の形態４）図２０は本発明の不揮発
性半導体メモリの検査方法の実施の形態４における書き
込みパターン１の説明図、図２１は同書き込みパターン
２の説明図、図２２は同書き込みパターン３の説明図、
図２４は同書き込みパターン４の説明図であり、図２６
と同様の表現で現されたメモリセルの書き込みデータで
ある。
性半導体メモリの検査方法の実施の形態４における書き
込みパターン１の説明図、図２１は同書き込みパターン
２の説明図、図２２は同書き込みパターン３の説明図、
図２４は同書き込みパターン４の説明図であり、図２６
と同様の表現で現されたメモリセルの書き込みデータで
ある。
【００１９】最初にメモリセルをすべて消去し、データ
を“１”にする（図２０）。次にセル（Ａ，ａ）を期待
値“１”で読み出し、ＰＡＳＳすれば書き込みをする
（図２１）。さらに、同様にセル（Ｃ，ａ）も期待値
“１”での読み出し、書き込みを実施する。この時、列
デコーダ内でショートがあり、列Ａと列Ｃがショートし
ていた場合、セル（Ａ，ａ）を選択して書き込みをした
ときに、同時にセル（Ｃ，ａ）も選択されるのでセル
（Ｃ，ａ）にも書き込みが行われる（図２２）。したが
って、期待値“１”で読み出しを実施したときにＦＡＩ
Ｌする。以降、同様に、セル（Ｅ，ａ），セル（Ｇ，
ａ），セル（Ｉ，ａ），セル（Ｋ，ａ），セル（Ｍ，
ａ），セル（Ｏ，ａ），セル（Ｂ，ｂ），セル（Ｄ，
ｂ），セル（Ｆ，ｂ），セル（Ｈ，ｂ），セル（Ｊ，
ｂ），セル（Ｌ，ｂ），セル（Ｎ，ｂ），セル（Ｐ，
ｂ），セル（Ａ，ｃ），セル（Ｂ，ｄ），セル（Ｅ，
ｃ），セル（Ｆ，ｄ），セル（Ｉ，ｃ），セル（Ｊ，
ｄ），セル（Ｍ，ｃ），セル（Ｎ，ｄ）にも同様の行為
をすることで、列デコーダ，行デコーダ内のショートは
すべて検出できる（図２３）。また、１ビット毎の書き
込みを実施しているため、配線ショートもすべて検出で
きる。したがって、メモリセル間ショート検出パターン
を書き込む際、ＤＩ０〜３のデータを変える必要がない
ため、書き込むデータを図２４とする。図２４のデータ
は、アドレス毎に“０”，“０”，“０”，“０”と
“１”，“１”，“１”，“１”が繰り返される。そこ
で、書き込み動作で、“１”，“１”，“１”，“１”
を書き込むアドレスを飛ばす。以上の動作により、書き
込み時間を半分に短縮することができる。
を“１”にする（図２０）。次にセル（Ａ，ａ）を期待
値“１”で読み出し、ＰＡＳＳすれば書き込みをする
（図２１）。さらに、同様にセル（Ｃ，ａ）も期待値
“１”での読み出し、書き込みを実施する。この時、列
デコーダ内でショートがあり、列Ａと列Ｃがショートし
ていた場合、セル（Ａ，ａ）を選択して書き込みをした
ときに、同時にセル（Ｃ，ａ）も選択されるのでセル
（Ｃ，ａ）にも書き込みが行われる（図２２）。したが
って、期待値“１”で読み出しを実施したときにＦＡＩ
Ｌする。以降、同様に、セル（Ｅ，ａ），セル（Ｇ，
ａ），セル（Ｉ，ａ），セル（Ｋ，ａ），セル（Ｍ，
ａ），セル（Ｏ，ａ），セル（Ｂ，ｂ），セル（Ｄ，
ｂ），セル（Ｆ，ｂ），セル（Ｈ，ｂ），セル（Ｊ，
ｂ），セル（Ｌ，ｂ），セル（Ｎ，ｂ），セル（Ｐ，
ｂ），セル（Ａ，ｃ），セル（Ｂ，ｄ），セル（Ｅ，
ｃ），セル（Ｆ，ｄ），セル（Ｉ，ｃ），セル（Ｊ，
ｄ），セル（Ｍ，ｃ），セル（Ｎ，ｄ）にも同様の行為
をすることで、列デコーダ，行デコーダ内のショートは
すべて検出できる（図２３）。また、１ビット毎の書き
込みを実施しているため、配線ショートもすべて検出で
きる。したがって、メモリセル間ショート検出パターン
を書き込む際、ＤＩ０〜３のデータを変える必要がない
ため、書き込むデータを図２４とする。図２４のデータ
は、アドレス毎に“０”，“０”，“０”，“０”と
“１”，“１”，“１”，“１”が繰り返される。そこ
で、書き込み動作で、“１”，“１”，“１”，“１”
を書き込むアドレスを飛ばす。以上の動作により、書き
込み時間を半分に短縮することができる。
【００２０】以上のように本実施の形態によれば、不揮
発性半導体メモリの検査方法において、その検査時のメ
モリセル間ショート検出パターンの書き込み時間を大幅
に短縮することができる。
発性半導体メモリの検査方法において、その検査時のメ
モリセル間ショート検出パターンの書き込み時間を大幅
に短縮することができる。
【００２１】
【発明の効果】以上のように、本発明によれば、不揮発
性半導体メモリの検査方法において検査時間の増加を最
小限に抑えると共に、デコーダ回路内のショートおよび
斜めに位置するメモリセル間ショートを容易に検出する
ことができ、さらに、不揮発性半導体メモリ検査時のメ
モリセル間ショート検出パターン書き込み時間を大幅に
短縮することができるという有利な効果が得られる。
性半導体メモリの検査方法において検査時間の増加を最
小限に抑えると共に、デコーダ回路内のショートおよび
斜めに位置するメモリセル間ショートを容易に検出する
ことができ、さらに、不揮発性半導体メモリ検査時のメ
モリセル間ショート検出パターン書き込み時間を大幅に
短縮することができるという有利な効果が得られる。
【図１】本発明の不揮発性半導体メモリの検査方法の実
施の形態１における書き込みパターン１の説明図
施の形態１における書き込みパターン１の説明図
【図２】本発明の不揮発性半導体メモリの検査方法の実
施の形態１における書き込みパターン２の説明図
施の形態１における書き込みパターン２の説明図
【図３】本発明の不揮発性半導体メモリの検査方法の実
施の形態１における書き込みパターン３の説明図
施の形態１における書き込みパターン３の説明図
【図４】本発明の不揮発性半導体メモリの検査方法の実
施の形態１における書き込みパターン４の説明図
施の形態１における書き込みパターン４の説明図
【図５】本発明の不揮発性半導体メモリの検査方法の実
施の形態１における書き込みパターン５の説明図
施の形態１における書き込みパターン５の説明図
【図６】本発明の不揮発性半導体メモリの検査方法の実
施の形態２における書き込みパターン１の説明図
施の形態２における書き込みパターン１の説明図
【図７】本発明の不揮発性半導体メモリの検査方法の実
施の形態２における書き込みパターン２の説明図
施の形態２における書き込みパターン２の説明図
【図８】本発明の不揮発性半導体メモリの検査方法の実
施の形態２における書き込みパターン３の説明図
施の形態２における書き込みパターン３の説明図
【図９】本発明の不揮発性半導体メモリの検査方法の実
施の形態２における書き込みパターン４の説明図
施の形態２における書き込みパターン４の説明図
【図１０】本発明の不揮発性半導体メモリの検査方法の
実施の形態３における書き込みパターン１の説明図
実施の形態３における書き込みパターン１の説明図
【図１１】本発明の不揮発性半導体メモリの検査方法の
実施の形態３における書き込みパターン２の説明図
実施の形態３における書き込みパターン２の説明図
【図１２】本発明の不揮発性半導体メモリの検査方法の
実施の形態３における書き込みパターン３の説明図
実施の形態３における書き込みパターン３の説明図
【図１３】本発明の不揮発性半導体メモリの検査方法の
実施の形態３における書き込みパターン４の説明図
実施の形態３における書き込みパターン４の説明図
【図１４】本発明の不揮発性半導体メモリの検査方法の
実施の形態３における書き込みパターン５の説明図
実施の形態３における書き込みパターン５の説明図
【図１５】本発明の不揮発性半導体メモリの検査方法の
実施の形態３における書き込みパターン６の説明図
実施の形態３における書き込みパターン６の説明図
【図１６】本発明の不揮発性半導体メモリの検査方法の
実施の形態３における書き込みパターン７の説明図
実施の形態３における書き込みパターン７の説明図
【図１７】本発明の不揮発性半導体メモリの検査方法の
実施の形態３における書き込みパターン８の説明図
実施の形態３における書き込みパターン８の説明図
【図１８】本発明の不揮発性半導体メモリの検査方法の
実施の形態３における書き込みパターン９の説明図
実施の形態３における書き込みパターン９の説明図
【図１９】本発明の不揮発性半導体メモリの検査方法の
実施の形態３における書き込みパターン１０の説明図
実施の形態３における書き込みパターン１０の説明図
【図２０】本発明の不揮発性半導体メモリの検査方法の
実施の形態４における書き込みパターン１の説明図
実施の形態４における書き込みパターン１の説明図
【図２１】本発明の不揮発性半導体メモリの検査方法の
実施の形態４における書き込みパターン２の説明図
実施の形態４における書き込みパターン２の説明図
【図２２】本発明の不揮発性半導体メモリの検査方法の
実施の形態４における書き込みパターン３の説明図
実施の形態４における書き込みパターン３の説明図
【図２３】本発明の不揮発性半導体メモリの検査方法の
実施の形態４における書き込みパターン４の説明図
実施の形態４における書き込みパターン４の説明図
【図２４】本発明の不揮発性半導体メモリの検査方法の
実施の形態４における書き込みパターン５の説明図
実施の形態４における書き込みパターン５の説明図
【図２５】一般的な６４ビット不揮発性半導体メモリの
第１の構成例を示すブロック図
第１の構成例を示すブロック図
【図２６】メモリセル間ショートを検出する時の一般的
な書き込みパターン１の説明図
な書き込みパターン１の説明図
【図２７】メモリセル間ショートを検出する時の一般的
な書き込みパターン２の説明図
な書き込みパターン２の説明図
【図２８】メモリセル間ショートを検出する時の一般的
な書き込みパターン３の説明図
な書き込みパターン３の説明図
【図２９】一般的な６４ビット不揮発性半導体メモリの
第２の構成例を示すブロック図
第２の構成例を示すブロック図
１ 列デコーダ１ ２ 行デコーダ ３ メモリセルアレイ ４ 列デコーダ２ ５ 制御回路 ６ センスアンプ回路
Claims (4)
- 【請求項１】 電気的にデータの書き換えが可能なメモ
リセルが行および列方向に所望の容量分マトリックス状
に配置されたメモリセルアレーと、Ｘアドレス信号を入
力とし、前記メモリセルアレーの行を選択する行デコー
ダと、Ｙアドレス信号を入力とし、前記メモリセルアレ
ーの列を選択する列デコーダを有する不揮発性半導体メ
モリの検査方法であって、前記メモリセルアレーを全ビ
ット同一データにし、前記メモリセルアレー中の任意の
２行において１行は偶数列のメモリセル、１行は奇数列
のメモリセルに対して順次データの読み出しおよび、期
待値通りのデータの場合は反転データへの置き換えを繰
り返すことにより、Ｘデコーダ内のショート検出を行う
と共に、前記メモリセルアレー中の任意の２列において
１列は偶数列のメモリセル、１列は奇数列のメモリセル
に対して順次データの読み出しおよび、期待値通りのデ
ータの場合は反転データへの置き換えを繰り返すことに
より、Ｙデーコダ内のショート検出を行い、さらに、前
記データ置き換え実施以外の列，行のメモリセルを、市
松模様のデータに置き換え、Ｘデコーダ，Ｙデコーダ内
ショート検出後の書き換えを行うことなくメモリセル間
のショート検出を行うことを特徴とする不揮発性半導体
メモリの検査方法。 - 【請求項２】 電気的にデータの書き換えが可能なメモ
リセルが行および列方向に所望の容量分マトリックス状
に配置されたメモリセルアレーと、Ｘアドレス信号を入
力とし、前記メモリセルアレーの行を選択する行デコー
ダと、Ｙアドレス信号を入力とし、前記メモリセルアレ
ーの列を選択する列デコーダを有する不揮発性半導体メ
モリの検査方法であって、前記メモリセルアレーを全ビ
ット同一データにし、アレー中の３行、３列の９ビット
のメモリセルに対し、中央のメモリセルのデータを反転
し、前記中央のメモリセルの斜めに位置するメモリセル
の読み出しを行い、斜めに位置するメモリセルのショー
ト検出し、前記３行、３列の９ビットのメモリセルブロ
ック内の斜めに位置するメモリセルのショート検出を全
メモリセルアレーに対して行い、さらに、前記全メモリ
セルアレーを、市松模様のデータに置き換え、斜めに位
置するメモリセルのショート検出後の書き換えを行うこ
となくメモリセル間のショート検出を行うことを特徴と
する不揮発性半導体メモリの検査方法。 - 【請求項３】 電気的にデータの書き換えが可能なメモ
リセルが行および列方向に所望の容量分マトリックス状
に配置されたメモリセルアレーと、Ｘアドレス信号を入
力とし、前記メモリセルアレーの行を選択する行デコー
ダと、Ｙアドレス信号を入力とし、前記メモリセルアレ
ーの列を選択する列デコーダとを有する不揮発性半導体
メモリの検査方法であって、前記メモリセルアレーを全
ビット同一データにし、前記メモリセルアレー中の任意
の１行において偶数列のメモリセルに対して順次データ
の読み出しおよび、期待値通りのデータの場合は反転デ
ータへの置き換えを繰り返し、Ｘデーコダ内のショート
検出を行うと共に、前記メモリセルアレー中の任意の１
列において偶数列のメモリセルに対して順次データの読
み出しおよび、期待値通りのデータの場合は反転データ
への置き換えを繰り返し、Ｙデーコダ内のショート検出
を行い、さらに、アレー中の３行、３列の９ビットのメ
モリセルに対し、中央のメモリセルのデータを反転し、
前記中央のメモリセルの斜めに位置するメモリセルの読
み出しを行い、斜めに位置するメモリセルのショート検
出を行うと共に、前記３行、３列の９ビットのメモリセ
ルブロック内の斜めに位置するメモリセルのショート検
出を全メモリセルアレーに対して行い、さらにまた、前
記メモリセルアレー中の任意の１行において奇数列のメ
モリセルに対して順次データの読み出しおよび、期待値
通りのデータの場合は反転データへの置き換えを繰り返
し、Ｘデーコダ内のショート検出を行うと共に、前記メ
モリセルアレー中の任意の１列において奇数列のメモリ
セルに対して順次データの読み出しおよび、期待値通り
のデータの場合は反転データへの置き換えを繰り返し、
Ｙデーコダ内のショート検出を行い、前記データ置き換
え実施以外の列，行のメモリセルを、市松模様のデータ
に置き換え、Ｘデコーダ，Ｙデコーダ内ショート、斜め
に位置するメモリセルのショート検出後の書き換えを行
うことなくメモリセル間のショート検出を行うことを特
徴とする不揮発性半導体メモリの検査方法。 - 【請求項４】 市松模様のデータに置き換える際のデー
タ書き込みに当り、書き込み不要のアドレスを選択しな
いで書き込みを行い、書き込み時間を短縮することを特
徴とする請求項１記載の不揮発性半導体メモリの検査方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11093394A JP2000285697A (ja) | 1999-03-31 | 1999-03-31 | 不揮発性半導体メモリの検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11093394A JP2000285697A (ja) | 1999-03-31 | 1999-03-31 | 不揮発性半導体メモリの検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000285697A true JP2000285697A (ja) | 2000-10-13 |
Family
ID=14081097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11093394A Pending JP2000285697A (ja) | 1999-03-31 | 1999-03-31 | 不揮発性半導体メモリの検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000285697A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8051342B2 (en) | 2007-10-16 | 2011-11-01 | Fujitsu Semiconductor Limited | Semiconductor memory device |
-
1999
- 1999-03-31 JP JP11093394A patent/JP2000285697A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8051342B2 (en) | 2007-10-16 | 2011-11-01 | Fujitsu Semiconductor Limited | Semiconductor memory device |
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Legal Events
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|---|---|---|---|
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