JP2001052496A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 冗長救済のための回路の面積を削減できると
ともに、欠陥情報を書きこむための手間を削減できる半
導体記憶装置を提供することを課題とする。 【解決手段】 n+1本（nは正の整数）のワード線を備え
たメモリセルアレイ１と、欠陥ワード線を指定するエン
コードされた欠陥アドレスを保持するレジスタ部４と、
レジスタ部４からの欠陥アドレスをデコードして欠陥ワ
ード線を指定する欠陥アドレスデコーダ３１と、ロウデ
コーダ２のi番目（1≦i≦n）の出力信号線に対して、i
番目またはi+1番目のワード線のいずれかを選択して接
続する選択手段S1〜Snと、欠陥アドレスデコーダ３１の
出力に基づいて、ロウデコーダ２の出力に対し、欠陥の
あるワード線を除いたワード線をその配列順番に従って
選択するよう、各選択手段S1〜Snを制御する制御手段C1
〜Cnとを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に不揮発性メモリセルを備えた、冗長救済が可
能な半導体記憶装置に関するものである。

【０００２】

【従来の技術】近年、不揮発性半導体記憶装置であるフ
ラッシュメモリにおいては、記憶容量の増大及び製造プ
ロセスの微細化により歩留まりの低下を招いている。こ
の歩留まりの低下を抑えるために予備のメモリセルによ
り不良メモリセルを置き換えて冗長救済を行う半導体記
憶装置が不可欠となっている。

【０００３】このような半導体記憶装置の例として、特
開平5-159597号公報などに開示されたものなどがある。
図７はこのような従来の半導体記憶装置の一構成例を模
式的に示した図である。図７において、メモリセルアレ
イ１０１は（ｎ＋１）個（ｎは正の整数）のワード線WL
1〜WLn+1とｍ個（ｍは正の整数）のビット線BL１〜BLｍ
に接続され行列状に配置されたメモリセル（MCで図示）
を有している。冗長制御回路１０３内の選択回路Sa1〜S
anはロウデコーダ１０２の信号線R1〜Rnを夫々対応する
ワード線WL1〜WLn+1にスイッチングする。制御セルCa1
〜Canは、図示していないが、それぞれ欠陥情報を記録
するためのフューズ素子或いは不揮発性のメモリセルを
有している。この制御セルCa1〜Canの出力線は選択回路
と隣接する制御セルとに接続されている。

【０００４】以上のように構成された半導体記憶装置に
ついて、以下その動作を説明する。ロウデコーダ１０２
は、入力された行アドレスをデコードし、その結果を信
号線R1〜Rnに対して出力する。選択回路Sa1〜Sanは制御
セルCa1〜Canの出力を受けてスイッチングを行う。ここ
ではi番目（１≦ｉ≦ｎ）の選択回路Saiは制御セルCai
の出力が例えば“L”(Lowレベル)のときワード線WLiを
選択し、“H”(Highレベル)のときワード線WLi+1を選択
する。制御セルCaiは、制御セル内にWLiの欠陥情報を記
録しており、この欠陥情報がWLiに欠陥を持つことを示
すか、またはCai-1の出力が“H”であれば“H”を出力
し、それ以外では“L”を出力する。

【０００５】例として、ｉ番目のワード線WLiに欠陥を
もつメモリセルMCが存在する場合、制御セルCaiに欠陥
情報が記録され、1≦k＜iを満たすkについて選択回路Sk
はRkに対してWLkを選択し、i≦j≦nを満たすjについて
選択回路SjはRjに対してWLj+1を選択するように設定さ
れる。即ち、冗長制御回路１０３は図７に示すように欠
陥ワード線WLiをスキップするようにi番目以降の選択回
路のワード線への接続をシフトさせることで冗長救済を
行っている。

【０００６】

【発明が解決しようとする課題】しかしながら、前記従
来の半導体記憶装置においては、全ての行線に対して欠
陥情報を記録するためのフューズ素子または不揮発性の
メモリセルを有する制御セルを備えているため、行数が
増加すると、フューズ素子を有するものにおいては、面
積の増大とフューズ素子を切断する手間が増加するとい
う課題があった。また、不揮発性のメモリセルを有する
ものにおいては、データを書き込むための回路の付加に
よる面積の増大や、データ記録の手間の増大、更にメモ
リアレイとは個別に欠陥情報を記録するメモリセルの検
査が必要であるという課題があった。

【０００７】本発明は前記の課題を解決するためになさ
れたものであり、冗長救済のための回路の面積を削減で
きるとともに、欠陥情報を書きこむための手間を削減で
きる半導体記憶装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明に係る半導体記憶
装置は、予備の内部接続線を含む順次配列された複数の
内部接続線、及び前記内部接続線それぞれに対してひと
つ以上連なる複数のメモリセルを備えたメモリセルアレ
イと、順次配列された複数の外部接続線と、前記複数の
外部接続線にそれぞれ接続されており、各外部接続線に
対して、前記複数の内部接続線のうちの各外部接続線の
配列順番に対応した配列順番にある内部接続線またはこ
の内部接続線に連続して配列される１以上の前記内部接
続線のいずれかを選択して接続する複数の選択手段と、
前記内部接続線のうちの欠陥のある１つ以上の内部接続
線を指定するためのエンコードされたアドレスを欠陥ア
ドレスとして保持するレジスタ部と、前記レジスタ部か
ら出力される欠陥アドレスをデコードして欠陥のある内
部接続線を指定する欠陥アドレスデコーダと、前記複数
の選択手段に対応して設けられ、前記欠陥アドレスデコ
ーダの出力に基づいて、前記複数の外部接続線に対し、
前記欠陥のある内部接続線を除いた複数の内部接続線を
その配列順番に従って選択するよう、前記各選択手段に
よる前記内部接続線の選択を制御する複数の制御手段と
を備えるようにしたものである。

【０００９】また、前記各制御手段は、それぞれが、対
応する複数の外部接続線の配列順番に合わせて順次接続
され、対応する前記選択手段、及びその直後に接続され
る制御手段に対して前記内部接続線の選択を制御する信
号を出力するとともに、前記欠陥アドレスデコーダから
入力される信号と、その直前に接続された制御手段から
入力される前記内部接続線の選択を制御する信号とに基
づいて、前記対応する選択手段に対して出力する前記内
部接続線の選択を制御する信号を生成するようにしたも
のである。

【００１０】また、前記複数の内部接続線は２本の予備
の内部接続線を含むｎ＋２本（ｎは正の整数）の内部接
続線であり、前記複数の外部接続線はｎ本の外部接続線
であり、前記レジスタ部は２本までの欠陥のある内部接
続線を指定するための欠陥アドレスを保持し、前記複数
の制御手段は、ｎ個以上の制御手段であり、前記複数の
選択手段は、前記各外部接続線に対して、前記ｎ＋２本
の内部接続線のうちの各外部接続線の配列順番に対応し
た配列順番にある内部接続線またはこの内部接続線に連
続して配列される２つの前記内部接続線のいずれかを選
択して接続するｎ個以上の選択手段であるようにしたも
のである。

【００１１】また、前記レジスタ部は、内部に複数のフ
ューズ素子或いは複数の不揮発性メモリセルからなる冗
長情報記録手段を備え、該冗長情報記録手段に欠陥アド
レスを保持するようにしたものである。

【００１２】また、前記制御手段及び前記選択手段を、
前記内部接続線と同数だけ備え、前記制御手段により前
記各選択手段を制御することで、前記メモリセルアレイ
の検査時に予備の前記内部接続線に接続されたメモリセ
ルを含めた全ての前記メモリセルを選択できるようにし
たものである。

【００１３】また、前記メモリセルアレイ内に欠陥アド
レスを含む冗長情報を記憶する複数のメモリセルを有す
る冗長情報ブロックを備えるとともに、前記メモリセル
アレイに記憶されているデータを読み出すデータ読み出
し手段と、前記データ読み出し手段に前記冗長情報ブロ
ックから欠陥アドレスを読み出させ、読み出した欠陥ア
ドレスを前記レジスタ部に保持させる読み出し制御手段
とを備えるようにしたものである。

【００１４】また、前記冗長情報は、欠陥アドレスと該
欠陥アドレスの誤り訂正のための情報とからなり、前記
データ読み出し手段によって前記冗長情報ブロックから
読み出された冗長情報に対して誤り訂正を施して欠陥ア
ドレスを取り出し、この欠陥アドレスを前記レジスタ部
に出力するデータ決定手段を備えるようにしたものであ
る。

【００１５】また、前記半導体記憶装置の電源立ち上げ
を検知するパワーオン検知手段を備え、前記冗長情報ブ
ロックのメモリセルは不揮発性メモリセルにより構成さ
れ、前記読み出し制御手段は、前記パワーオン検知手段
が電源立ち上げを検知した場合に、前記データ読み出し
手段に前記冗長情報ブロックから冗長情報を読み出さ
せ、読み出した冗長情報内の欠陥アドレスを前記レジス
タ部に保持させるようにしたものである。

【００１６】また、前記メモリセルアレイは、行列状に
配列された複数の不揮発性メモリセルにより構成され、
前記内部接続線は前記メモリセルアレイのワード線及び
予備ワード線であるようにしたものである。

【００１７】また、前記メモリセルはフローティングゲ
ート型不揮発性メモリセルであるようにしたものであ
る。

【００１８】また、この発明に係る半導体記憶装置は、
順次配列された複数の内部接続線及び前記内部接続線そ
れぞれに対してひとつ以上連なる複数のメモリセルによ
り構成される消去ブロックを単位とする、予備の消去ブ
ロックを含む順次配列された複数の消去ブロックにより
構成されるメモリセルアレイと、前記消去ブロックの選
択を行うブロックデコーダと、前記ブロックデコーダに
より選択された消去ブロック内の内部接続線の選択を行
うブロック内ロウデコーダと、前記ブロックデコーダの
順次配列されている複数の出力にそれぞれ接続されてお
り、ブロックデコーダの各出力に対して、前記ブロック
内ロウデコーダの順次配列されている複数の入力のうち
のブロックデコーダの各出力の配列順番に対応した配列
順番にあるブロック内ロウデコーダの入力またはこの入
力に連続して配列される１以上の前記ブロック内ロウデ
コーダの入力のいずれかを選択して接続する複数の選択
手段と、前記ブロック内ロウデコーダの複数の入力のう
ちの欠陥のある消去ブロックに対応した入力を指定する
ためのエンコードされたアドレスを欠陥アドレスとして
保持するレジスタ部と、前記レジスタ部から出力される
欠陥アドレスをデコードして欠陥のある消去ブロックに
対応したブロック内ロウデコーダの入力を指定する欠陥
アドレスデコーダと、前記複数の選択手段に対応して設
けられ、前記欠陥アドレスデコーダの出力に基づいて、
前記ブロックデコーダの複数の出力に対し、前記欠陥の
ある消去ブロックに対応したブロック内ロウデコーダの
入力を除いた複数のブロック内ロウデコーダの入力をそ
の配列順番に従って選択するよう、前記各選択手段によ
る前記ブロック内ロウデコーダの入力の選択を制御する
制御手段とを備えるようにしたものである。

【００１９】また、前記メモリセルアレイ内に欠陥アド
レスを含む冗長情報を記憶する複数のメモリセルを有す
る冗長情報ブロックを備えるとともに、前記メモリセル
アレイに記憶されているデータを読み出すデータ読み出
し手段と、前記データ読み出し手段に前記冗長情報ブロ
ックから冗長情報を読み出させ、読み出した冗長情報内
の欠陥アドレスを前記レジスタ部に保持させる読み出し
制御手段とを備えるようにしたものである。

【００２０】

【発明の実施の形態】（実施の形態１）図１は本発明の
実施の形態１に係る半導体記憶装置の構成を示す回路図
である。図１において、メモリセルアレイ１は、順次配
列されたワード線WL1〜WLn+1とビット線BL１〜BLｍとに
接続され行列状に配置された複数のメモリセルMCを有し
ている。このメモリセルとしては、ここでは、不揮発性
メモリセル、特に、フローティングゲート型不揮発性メ
モリセルが用いられる。なお、メモリセルとしては、不
揮発性ではないメモリセルを用いるようにしても良い。
ロウデコーダ２は、入力された行アドレスをデコード
し、その結果を順次配列された信号線R1〜Rnに対して出
力する。冗長制御回路３は、信号線R1〜Rnとワード線WL
1〜WLn+1の接続を制御する。レジスタ部４は欠陥情報と
してエンコードされた欠陥アドレスを保持する。

【００２１】冗長制御回路３において、選択回路群３３
はロウデコーダ２の順次配列された出力信号線R1〜Rnに
それぞれ接続された選択回路S1〜Sｎを備えており、ロ
ウデコーダ２の出力信号線R1〜Rnをそれぞれ対応するワ
ード線WL1〜WLn+1にスイッチングする。具体的には、各
選択回路S1〜Sｎは、それぞれが接続されるロウデコー
ダ２の各出力信号線R1〜Rnと、この各出力信号線R1〜Rn
の配列順番に対応した配列順番のワード線またはこのワ
ード線に連続して配列されるワード線のいずれかとの接
続をスイッチングする。例えば、Riをｉ番目の出力信号
線、Siをｉ番目の選択回路、ワード線WLi,WLi+1をそれ
ぞれｉ番目、ｉ＋１番目のワード線とすると、選択回路
Siと接続される出力信号線Riは、ワード線WLiまたはワ
ード線WLi+1と接続される。選択回路Sn+1はワード線WLn
+1と接地との接続をスイッチングする。

【００２２】欠陥アドレスデコーダ３１は選択回路S1〜
Snに対応して設けられた欠陥アドレスデコードセルD1〜
Dnを備えており、各欠陥アドレスデコードセルD1〜Dnが
それぞれレジスタ部４に接続されている。各欠陥アドレ
スデコードセルD1〜Dnにより、レジスタ部４から出力さ
れる欠陥アドレスがデコードされる。

【００２３】制御セル群３２は、欠陥アドレスデコーダ
３１内の欠陥アドレスデコードセルD1〜Dnとそれぞれ接
続された制御セルC1〜Cnを備えている。制御セルC1〜Cn
はそれぞれ選択回路S1〜Snと接続され、各選択回路S1〜
Snのスイッチングを制御する。制御セルC1〜Cn同士は、
対応する出力信号線R1〜Rnの配列順番に合わせて順次接
続され、欠陥のあるワード線を切り替えるために選択回
路に対して出力する制御信号を、その制御セルの直後に
接続された制御セルに対して出力する。各制御セルC1〜
Cnは、その直前に接続された制御セルの出力と、対応す
る欠陥アドレスデコードセルD1〜Dnの出力とに基づい
て、選択回路S1〜Snのスイッチングを制御する。即ち、
欠陥アドレスデコードセルD1〜Dnから欠陥のあるワード
線を指定する信号が出力された場合、もしくは、直前の
制御セルから欠陥の発生を知らせる制御信号が入力され
た場合には、選択回路S1〜Snのスイッチングを制御し
て、ロウデコーダ２の出力信号線に対して接続するワー
ド線を、ロウデコーダ２の出力信号線の配列順に対応し
たワード線から、このワード線に連続して配列されてい
るワード線に切り替える。これによって、制御セルC1〜
Cnは、出力信号線R1〜Rnに対して、ワード線WL1〜WLn+1
のうちの欠陥のあるワード線を除いたものを、その配列
順番どおりに選択して接続するよう、前記各選択回路S1
〜Snのスイッチングを制御する。また制御セルCn+1は制
御セルC1〜Cnと同様の構成を有しており、選択回路Sn+1
のスイッチングを制御する。

【００２４】図１２は本実施の形態１に係る半導体記憶
装置のレジスタ部４の詳細な構成を示す図である。ここ
では６ビットのエンコードされた欠陥アドレスを用いる
場合について示している。図において、データ保持回路
１２０ａ〜１２０ｆは、それぞれが１ビットのデータを
保持することにより６ビットの欠陥アドレスを保持す
る。データ保持回路１２０ｇは、冗長イネーブル信号線
４２を介して冗長イネーブル信号を出力する。データ保
持回路１２０ａ〜１２０ｇが冗長情報記録手段を構成し
ている。インバータ１２１ａ〜１２１ｆは各データ保持
回路１２０ａ〜１２０ｆの出力に対して、その反転信号
を元の出力に対して並列に出力する。AND回路１２２ａ
〜１２２ｄは、データ保持回路１２０ａ，１２０ｂ、及
びインバータ１２１ａ，１２１ｂから出力される計４本
の出力のうちの２本の出力を入力としており、各AND回
路１２２ａ〜１２２ｄが入力とする２本の出力の組み合
わせは互いに異なるものとなっている。AND回路１２３
ａ〜１２３ｄは、データ保持回路１２０ｃ，１２０ｄ、
及びインバータ１２１ｃ，１２１ｄから出力される計４
本の出力のうちの２本の出力を入力としており、各AND
回路１２３ａ〜１２３ｄが入力とする２本の出力の組み
合わせは互いに異なるものとなっている。AND回路１２
４ａ〜１２４ｄは、データ保持回路１２０ｅ，１２０
ｆ、及びインバータ１２１ｅ，１２１ｆから出力される
計４本の出力のうちの２本の出力を入力としており、各
AND回路１２４ａ〜１２４ｄが入力とする２本の出力の
組み合わせは互いに異なるものとなっている。AND回路
１２２ａ〜１２２ｄ、AND回路１２３ａ〜１２３ｄ、AND
回路１２４ａ〜１２４ｄの出力が欠陥アドレス信号線４
１を通じてプリデコードされた欠陥アドレスとして出力
される。データ保持回路１２０ａ，１２０ｂに保持され
るデータの組み合わせにより、AND回路１２２ａ〜１２
２ｄの１つから“1”が出力される。同様にデータ保持
回路１２０ｃ，１２０ｄに保持されるデータの組み合わ
せにより、AND回路１２３ａ〜１２３ｄの１つから“1”
が出力され、データ保持回路１２０ｅ，１２０ｆに保持
されるデータの組み合わせにより、AND回路１２４ａ〜
１２４ｄの１つから“1”が出力される。

【００２５】図１３は図１２に示したレジスタ部４の各
データ保持回路１２０ａ〜１２０ｆの構成を示す回路図
であり、データを書きこむための手段としてフューズ素
子１３４ａを備えたものものを示している。P型MOSトラ
ンジスタ１３０はソースが電源電圧VDDと接続され、ド
レインがインバータ１３５の入力と接続されるととも
に、フューズ素子１３４ａを介して接地されている。イ
ンバータ１３５の出力はP型MOSトランジスタ１３０のゲ
ートに入力されるとともに、データ保持回路１２０ａ〜
１２０ｆの出力となる。インバータ１３５は、フューズ
素子１３４ａが接続されている状態では、常に“1”を
出力し、P型MOSトランジスタ１３０は常にオフされた状
態となっている。フューズ素子１３４ａが切断された場
合には、インバータ１３５の出力は“0“となり、P型MO
Sトランジスタ１３０はオンとなる。

【００２６】図１４は図１２に示したレジスタ部４の各
データ保持回路１２０ａ〜１２０ｆの他の例を示す回路
図であり、前記図１３に示したデータ保持回路におい
て、データを書きこむための手段としてフューズ素子１
３４ａの代わりに不揮発性メモリ素子１３４ｂを備えた
ものである。図において図１３と同一符号は同一または
相当する部分を示している。このデータ保持回路におい
ては、フューズ素子を切断する代わりに不揮発性メモリ
素子１３４ｂに保持される電荷を変化させることで、こ
のメモリ素子をオンまたはオフさせることを除けば、前
記図１３に示したデータ保持回路と同様の構成となって
いる。なお、データ保持回路１２０ａ〜１２０ｆとして
は、１ビットのデータを保持し、出力できるものであれ
ば、どのような構成のものを用いるようにしても良い。

【００２７】図２は図１における冗長制御回路３の主要
部の構成を示す回路図である。図２において、図１と同
一または相当する構成要素については同一の符号を付し
ている。ここでは、ロウデコーダ２のｉ番目の出力信号
線Riに対応した欠陥アドレスデコードセルDi、制御セル
Ci、選択回路Siの構成について説明する。

【００２８】レジスタ部４は２ビットの信号を３組備え
た計６ビットの欠陥アドレス信号線４１と１ビットの冗
長イネーブル信号線４２とによりそれぞれプリデコード
された欠陥アドレスと冗長イネーブル信号とを出力して
いる。冗長イネーブル信号は、冗長救済を行わない際に
欠陥アドレスデコードセルD1〜Dnが動作しないようにす
るための信号で、ここでは冗長イネーブル信号は、欠陥
を持つアドレスが存在し、欠陥アドレスがそのアドレス
を指定している場合は“１”とし、欠陥が存在せず欠陥
アドレスを指定しない場合は“０”とする。AND回路L1
は欠陥アドレスデコードセルDiを構成しており、冗長イ
ネーブル信号線４２から送られる信号と、欠陥アドレス
信号線４１から送られる３組の２ビットの信号それぞれ
の中から１つずつ取り出した計３つの信号とが入力され
る。この欠陥アドレス信号線４１から取り出す信号の組
み合わせは、欠陥アドレスデコードセルD1〜Dn間で互い
に異なるものとする。制御セルCiはNOR回路L2とインバ
ータ回路L3とにより構成される。N型MOSトランジスタM
1、M3、M5及び、P型MOSトランジスタM2、M4は選択回路S
iを構成しており、N型MOSトランジスタM1とP型MOSトラ
ンジスタM2はロウデコーダ出力Riとワード線WLiとの間
のスイッチをなしている。同様にN型MOSトランジスタM3
とP型MOSトランジスタM4はロウデコーダ出力Riとワード
線WLi+1との間のスイッチをなしている。N型MOSトラン
ジスタM5はワード線WLiを接地電位に固定する役割を持
つ。なお、制御セルCiから選択回路Siへの制御信号線は
３つあるが、以下の説明では制御セルの出力としては特
にインバータ回路L3からの出力を指すものとする。

【００２９】以上のように構成された実施の形態１の半
導体記憶装置について、以下、その動作を説明する。ロ
ウデコーダ２は、入力されたロウアドレスをデコード
し、その結果を信号線R1〜Rnに対して出力する。選択回
路S1〜Snは制御セルC1〜Cnの出力を受けてロウデコーダ
２の出力R1〜Rnとワード線WL1〜WLn+1の接続のスイッチ
ングを行う。欠陥アドレスデコーダ３１はレジスタ部４
から受ける欠陥アドレスをデコードして、各ワード線の
良否を各々制御セルC1〜Cnへ出力する。

【００３０】ここでi番目の選択回路Siは制御セルCiの
出力が“L”(Lowレベル)のときワード線WLiを選択し、
“H”(Highレベル)のときワード線WLi+1を選択する。欠
陥アドレスデコードセルDiはレジスタ部４からの欠陥ア
ドレスを受けて、ワード線WLiが欠陥を有する場合には
“H”を出力し、欠陥を持たない場合“L”を出力する。
制御セルCiは、欠陥アドレスデコードセルDiから入力さ
れる欠陥情報がWLiに欠陥を持つことを示すか、またはC
i-1の出力が“H”であれば“H”を出力し、それ以外で
は“L”を出力する。

【００３１】ここで、例えば、ワード線WLiに欠陥をも
つメモリセルMCが存在する場合、レジスタ部４にはワー
ド線WLiに対応した欠陥アドレスがセットされ、この欠
陥アドレスが欠陥アドレスデコーダ３１によりデコード
されて各ワード線の良否が出力される。

【００３２】制御セルC1〜Ci-1には欠陥アドレスデコー
ドセルD1〜Di-1からそれぞれ“L”が入力されるととも
に、それぞれの直前に位置する制御セルからも“L”が
入力される。この結果、制御セルC1〜Ci-1は“L”を出
力する。制御セルCiは欠陥アドレスデコードセルDiが欠
陥アドレスをデコードして“H”を出力するとともに、
制御セルCi-1が“L”を出力するため、“H”を出力す
る。

【００３３】制御セルCi+1〜Cnには欠陥アドレスデコー
ドセルDi+1〜Dnからそれぞれ“L”が入力されるととも
に、それぞれの直前に位置する制御セルからは“H”が
入力される。この結果、制御セルC1〜Ci-1は“L”を出
力し、制御セルCi〜Cnは“H”を出力する。これにより1
≦k＜iを満たすkについて選択回路Skは出力信号線Rkに
対してワード線WLkを選択し、i≦j≦nを満たすjについ
て選択回路Sjは出力信号線Rjに対してワード線WLj+1を
選択するように設定される。即ち、冗長制御回路3は図
１に示すように欠陥ワード線WLiをスキップするようにi
番目以降の選択回路の接続をシフトさせることで冗長救
済を行う。ここで、制御セルCn+1と選択回路Sn+1は、欠
陥救済が行われない場合において予備のワード線WLn+1
を接地電位GNDに固定する役割をもつ。

【００３４】以上のように本実施の形態１によれば、欠
陥ワード線を示すエンコードされたアドレスをレジスタ
部４に保持し、この欠陥アドレスを欠陥アドレスデコー
ダ３１によりデコードして、各ワード線の良否を出力
し、この結果に基づいて冗長救済する構成としたことに
より、各制御セルにフューズ素子、或いはメモリセルを
置く必要がないため面積を削減することが可能となる。

【００３５】また、レジスタ部４には欠陥情報としてエ
ンコードした欠陥アドレスを記憶させれば良いため、欠
陥情報として必要なデータ量が少なく、欠陥情報を書き
こむための手間を削減できる。

【００３６】また、各ロウデコーダの出力と各ワード線
とが１つのスイッチ素子を介して接続されるため回路動
作上の負荷が少なく高速な動作が可能となる。

【００３７】なお、本発明においては、レジスタ部とし
ては、エンコードした欠陥アドレスを保持し、出力でき
るものであれば、前記図１２を用いて説明した構成以外
の構成のレジスタ部を用いるようにしても良い。

【００３８】また、前記実施の形態１においては、６ビ
ットにエンコードした欠陥アドレスを用いた場合につい
て説明したが、エンコードされていれば６ビット以外の
ビット数であってもよく、このビット数はメモリセルア
レイ１のワード線数等に応じて変更可能である。

【００３９】更に、前記の実施の形態１では、行の冗長
救済について記述したが、本発明においては、列につい
ても同様の構成による列の冗長救済が可能である。

【００４０】また、メモリセルアレイ１を検査する場
合、正規のワード線WL１〜WLnに加えて予備のワード線W
Ln+1も検査する必要があるが、予備ワード線WLn+1の検
査時にレジスタ部４がワード線WL1を指定する欠陥アド
レスを出力することにより、全ての選択回路の接続がシ
フトし、予備ワード線WLn+1の選択が可能となる。

【００４１】また、上述した検査時の予備ワード線WLn+
1上のメモリセルに対する読み出しまたは消去、書き込
み等の操作は、制御セルC1の入力を接地電位GND
（“Ｌ”）から電源電位VDD（“Ｈ”）に切り替えるこ
とによっても実現される。

【００４２】また、図示していないが、前記実施の形態
１に係る半導体記憶装置において、ロウデコーダ２の出
力をR1〜Rn+1として、選択回路Sn+1の入力を接地電位GN
Dからロウデコーダ出力Rn+1に置き換え、ロウデコーダ
出力Rn+1をメモリセルアレイ１上の全てのメモリセルを
操作するモードにおいて使用できる構成とすることによ
り、検査時等の全てのメモリセルを操作する必要がある
場合に、ロウアドレスを用いて全てのワード線を連続的
に選択することが出来るため、検査時等のワード線の操
作が容易になる。

【００４３】図３は前記実施の形態１に係る半導体記憶
装置の制御セルCi及び選択回路Siの変形例を説明するた
めの回路図である。図３において上述の図1及び図2と同
様の機能を有する構成要素については同一の符号を付し
ている。ここで、L1はAND回路であり欠陥アドレスデコ
ードセルDiをなしている。L2はNOR回路、L3はインバー
タ回路であり、このNOR回路L2とインバータ回路L3によ
り制御セルCiが構成される。M1,M3,M5,M6はN型MOSトラ
ンジスタであり、M2,M4はP型MOSトランジスタであり、L
4はインバータ回路である。トランジスタM1〜M6及びイ
ンバータ回路L4は選択回路Siを構成しており、N型MOSト
ランジスタM1とP型MOSトランジスタM2はロウデコーダ出
力Riとワード線WLiとの間のスイッチをなしている。同
様にN型MOSトランジスタM3とP型MOSトランジスタM4はロ
ウデコーダ出力Riとワード線WLi+1との間のスイッチを
なしている。N型MOSトランジスタM5とM6はワード線WLi
を接地電位に固定する役割を持つ。４１は欠陥アドレス
信号線であり、レジスタ部より出力された欠陥アドレス
を欠陥アドレスデコーダ３１に送っている。４２は冗長
イネーブル信号線であり冗長制御のイネーブル信号を送
出している。

【００４４】以降、図２を用いて説明した制御セルCi及
び選択回路Siと異なる点についてのみ説明する。冗長制
御回路の第1の実施例と異なる点は、欠陥を有するワー
ド線を接地電位に固定する回路部分であり、ここでは欠
陥アドレスデコードセルDiの出力信号の代わりに、制御
セルCiの入力信号と出力信号を用いてN型MOSトランジス
タM5とM6を制御している。このような変形例において
も、前記実施の形態１と同様の効果を奏する。

【００４５】（実施の形態２）図４は本実施の形態２に
係る半導体記憶装置の構成を示す回路図である。本実施
の形態２に係る半導体記憶装置は、前記実施の形態１に
係る半導体記憶装置において、メモリセルアレイに２つ
の予備ワード線を設けるようにし、２本までのワード線
の欠陥を冗長救済できるようにしたものである。

【００４６】図４において実施の形態１で参照した図１
と同様の機能を有する構成要素については同一の符号を
付している。図において、メモリセルアレイ１１は、ワ
ード線WL1〜WLn+2とビット線BL1〜BLmに接続され行列状
に配置されたメモリセルMCを有している。ロウデコーダ
２は入力された行アドレスをデコードし、その結果を信
号線R1〜Rnに対して出力する。１３は冗長制御回路であ
り、信号線R1〜Rnとワード線WL1〜WLn+2との接続を制御
する。１４はレジスタ部であり、２つまでのワード線に
ついての欠陥情報を保持するレジスタ部である。

【００４７】冗長制御回路１３において、欠陥アドレス
デコーダ１３１は欠陥アドレスデコードセルD'1〜D'n+1
によって構成される。欠陥アドレスデコードセルD'1〜
D'nはそれぞれ対応するワード線WL1〜WLnに欠陥がある
時には状態“1”を、ない時には状態“０”を出力す
る。選択回路群１３３を構成する選択回路S'1〜S'ｎ+2
は、各々ロウデコーダ２の出力と３つの連続して配置さ
れたワード線に接続され、ロウデコーダ２の出力信号線
R1〜Rnを各々対応するワード線WL1〜WLn+2にスイッチン
グする。制御セルC'1〜C'n+2は、選択回路S'1〜S'ｎ+2
にそれぞれ接続されているとともに、対応するワード線
の配列順に沿って互いに順次接続されている。制御セル
C'1〜C'n+1はそれぞれ欠陥アドレスデコーダの出力に接
続されており、３つの状態“0”,“1”,“２”のいずれ
かを出力して選択回路S'1〜S'n+1を制御する。

【００４８】図８は本実施の形態２に係る半導体記憶装
置の冗長制御回路１３の構成を具体的に示す回路図であ
り、図において、図４と同一符号は同一または相当する
部分を示している。なお、ここでは、選択回路の内部構
成等を一部簡略化して記載している。選択回路S'1〜S'
ｎ+2はそれぞれ、制御セルC'1〜C'n+2から入力される信
号がゲートに入力されるN型MOSトランジスタMa、Mb、Mc
と、欠陥アドレスデコードセルD'1〜D'nの出力がゲート
に入力されるN型MOSトランジスタMdを備えている。レジ
スタ部１４は２つの欠陥ワード線を指定するための２つ
の欠陥アドレスを保持しており、これらの欠陥アドレス
と冗長イネーブル信号とを欠陥アドレス信号線４１ａ、
４１ｂ及び冗長イネーブル信号線４２ａ，４２ｂを介し
てそれぞれ欠陥アドレスデコードセルD'1〜D'n+1に出力
する。このレジスタ部１４としては、前記実施の形態１
において説明したレジスタ部４と同様の構成のものを２
つ並列に有しているものなどが用いられる。ここでは、
各６ビットの欠陥アドレスを２つ出力可能なものである
とする。

【００４９】図１０は図８に示した冗長制御回路１３の
ｉ番目の欠陥アドレスデコードセルD'iの詳細な構成を
示す回路図であり、図において、図８と同一符号は同一
または相当する部分を示している。ここでは、レジスタ
部１４が２ビットの信号を３組備えた計６ビットの欠陥
アドレス信号線４１ａ及び４１ｂと、１ビットの冗長イ
ネーブル信号線４２ａ及び４２ｂとを通じてそれぞれプ
リデコードされた欠陥アドレスと冗長イネーブル信号と
を出力しているとすると、NAND回路１０１には、冗長イ
ネーブル信号線４２ａから送られる信号と、欠陥アドレ
ス信号線４１ａから送られる３組の２ビットの信号それ
ぞれの中から１つずつ取り出した計３つの信号とが入力
される。この欠陥アドレス信号線４１ａから取り出す信
号の組み合わせは、欠陥アドレスデコードセルD'1〜D'n
+1間で互いに異なるものとする。同様にNAND回路１０２
には、冗長イネーブル信号４２ｂと、欠陥アドレス信号
線４１ｂから送られる３組の２ビットの信号それぞれの
中から１つずつ取り出した計３つの信号とが入力され
る。NAND回路１０１及びNAND回路１０２はそれぞれ欠陥
アドレス信号線４１ａ及び欠陥アドレス信号線４１ｂか
ら入力される欠陥アドレスがワード線WLiに欠陥がある
とするものであるとする場合にのみ“0”を出力する。N
AND回路１０３はNAND回路１０１またはNAND回路１０２
の少なくともいずれか一方が“0”であれば、“１”を
制御セルC'iに対して出力する。

【００５０】図９は図８に示した冗長制御回路１３のｉ
番目の制御セルC'iの詳細な構成を示す回路図であり、
図において、図８と同一符号は同一または相当する部分
を示している。NAND回路９１は直前に接続された制御セ
ルC'(i-1)から入力される信号の１つである信号RSO(i-
1)とNOR回路９２の出力とを入力とし、その出力をNRS0
(i)として、またその出力をインバータ９８で反転させ
たものをRS0(i)として、直後に接続される制御セルC'(i
+1)に出力する。NOR回路９２は欠陥アドレスデコードセ
ルDiの出力と直前に接続された制御セルC'(i-1)から入
力される信号の１つである信号RS1(i-1)とを入力とし、
その出力をインバータ９５で反転させてNAND回路９６に
入力させる。NAND回路９６は直前に接続されたインバー
タ９５から入力される信号とNOR回路９３の出力とを入
力とし、その出力をNRS1(i)として、またその出力をイ
ンバータ９９で反転させたものをRS1(i)として、直後に
接続される制御セルC'(i+1)に出力する。NOR回路９３は
直前に接続された制御セルC'(i-1)から入力される信号
のうちの信号RS1(i-1)及びRS2(i-1)と欠陥アドレスデコ
ードセルDiの出力とを入力とする。また、NOR回路９４
は直前に接続された制御セルC'(i-1)から入力される信
号のうちのRS2(i-1)と欠陥アドレスデコードセルD'i+1
の出力とを入力とする。NOR回路９７はNOR回路９３及び
NOR回路９４からの入力を受け、その出力をRS2(i)とし
て、またその出力をインバータ100で反転させたものをN
RS2(i)として、直後に接続される制御セルC'(i+1)に出
力する。

【００５１】図１１は図８に示した冗長制御回路１３の
ｉ番目の選択回路S'iの詳細な構成を示す回路図であ
り、図において、図８と同一符号は同一または相当する
部分を示している。N型MOSトランジスタMai、Mbi、Mci
に対してP型MOSトランジスタM'ai、M'bi、M'ciがそれぞ
れ対となるように設けられている。N型MOSトランジスタ
Mai、Mbi、Mciのゲートには制御セルC'iからRS0、RS1、
RS2がそれぞれ入力される。P型MOSトランジスタM'ai、
M'bi、M'ciのそれぞれのゲートには、制御セルC'iからR
S0、RS1、RS2の反転信号であるNRS0、NRS1、NRS2が入力
される。トランジスタMai及びM'aiの対が出力信号線Ri
とWLiとの間のスイッチとなっており、トランジスタMbi
及びM'biの対が出力信号線RiとWLi+１との間のスイッチ
となっており、トランジスタMci及びM'ciの対が出力信
号線RiとWLi+２との間のスイッチとなっている。N型MOS
トランジスタMdiはワード線WLiを接地電位に固定する役
割を持ち、N型MOSトランジスタMdiのゲートには欠陥ア
ドレスデコードセルD'iの出力が入力される。

【００５２】以上のように構成された本実施の形態２に
係る半導体記憶装置の動作を以下に説明する。ロウデコ
ーダ２は、入力された行アドレスをデコードし、その結
果を信号線R1〜Rnに対して出力する。選択回路S'1〜S'n
は制御セルC'1〜C'nの出力を受けてロウデコーダ２の出
力R1〜Rnとワード線WL1〜WLn+2の接続のスイッチングを
行う。欠陥アドレスデコーダ１３１はレジスタ部１４か
ら受ける欠陥アドレスをデコードして各ワード線の良否
をそれぞれ制御セルC'1〜C'n+1へ出力する。ここで、i
番目の選択回路S'iは制御セルC'iの出力が状態“0”の
場合ワード線WLiを選択し、状態“1”の場合ワード線WL
i+1を選択し、状態“2”の場合ワード線WLi+2を選択す
る。欠陥アドレスデコードセルD'iはレジスタ部1４から
欠陥アドレスを受けて、ワード線WLiが欠陥を有する場
合には“1”を出力し、欠陥を持たない場合“0”を出力
する。制御セルC'iは、欠陥アドレスデコードセルD'iと
D'i＋１からの入力が{D'i,D'i+1}={“0”,“0”}の場
合、制御セルC'i-1より受けた状態をそのまま出力す
る。次に、欠陥アドレスデコードセルD'iとD'i＋１から
の入力が{D'i,D'i+1}={“1”,“0”}の場合、制御セル
C'iの出力は、制御セルC'i-1の出力が状態“0”のとき
状態“1”である。次に、欠陥アドレスデコードセルD'i
とD'i＋１からの入力が{D'i,D'i+1}={“0”,“1”}の場
合、制御セルC'iの出力は、制御セルC'i-1の出力が状態
“0”のとき状態“0”であり、制御セルC'i-1の出力が
状態“1”のとき状態“2”である。次に、欠陥アドレス
デコードセルD'iとD'i＋１からの入力が{D'i,D'i+1}=
{“1”,“1”}の場合、制御セルC'iの出力は、制御セル
C'i-1の出力が状態“0”のとき状態“2”である。これ
により、２つまでの欠陥を有するワード線について前記
実施の形態1と同様に、欠陥を有するワード線を飛ばす
ように選択回路の接続がシフトして、欠陥を有するワー
ド線を除いたワード線がその配列順に、順次ロウデコー
ダ２の出力信号線R1〜Rnと接続され、予備のワード線に
より冗長救済が行われる。

【００５３】ここで、制御セルC'n+1、C'n+2と選択回路
S'n+1、S'n+2は欠陥救済に使用されていない状態の予備
ワード線WLn+1またはWLn+2を接地電位に固定する役割を
持つ。

【００５４】また、欠陥アドレスデコードセルD'n+1
は、通常のワード線WL1〜WLｎに1行の欠陥が存在し、救
済が行なわれ、制御セルC'n-1が状態“1”を出力してい
る場合において、ワード線WLn+1に欠陥が存在した場
合、ロウデコーダ２の出力RｎをWLn+1に接続することは
できないため、欠陥アドレスデコードセルD'n+1でワー
ド線WLn+1に欠陥があることを指定し、制御セルC'nの出
力を状態“２”にして、ロウデコーダ２の出力Rnをワー
ド線WLn+2に接続するために設けられている。

【００５５】以上のように、本実施の形態２によれば、
２つまでの欠陥ワード線の冗長救済が可能であり、２つ
までの欠陥アドレスをレジスタ部１４に保持し欠陥アド
レスデコーダ１３１により各ワード線の良否を出力する
構成にしたことにより、各制御セルにフューズ素子或い
はメモリセルを置く必要がないため面積を削減すること
が可能となる。

【００５６】なお、前記実施の形態２に係る半導体記憶
装置のレジスタ部１４については、前記実施の形態１と
同様に、その内部にフューズ素子或いは不揮発性メモリ
セルを有して欠陥アドレスを記録する構成を取り得るこ
とは言うまでもない。

【００５７】更に、前記の実施の形態２においては、行
の冗長救済を行うようにした構成について記述したが、
列についても同様の構成による列の冗長救済が可能であ
る。

【００５８】また、メモリセルアレイ１を検査する場
合、正規のワード線WL１〜WLnに加えて予備のワード線W
Ln+1、WLn+2も検査する必要があるが、予備ワード線WLn
+1、WLn+2の検査時にレジスタ部1４がワード線WL1、WL2
の２つのアドレスを出力することにより、全ての選択回
路の接続がシフトし、予備ワード線WLn+1、WLn+2の選択
が可能となる。

【００５９】また、上述した検査時の予備ワード線WLn+
1、WLn+2へのアクセスまたは操作は、制御セルC'1に接
地電位を入力する代わりに、通常は状態“０”を出力
し、検査時などで予備の行線にアクセスしたい場合、制
御信号を受けて状態“２”を出力するような論理回路等
の手段を設け、この出力を制御セルC'1に入力すること
で、制御セルC'1の入力を状態“0”から状態“2”に切
り替えることによっても実現される。

【００６０】また、ロウデコーダ２の出力をR1〜Rn+2と
して、選択回路S'n+1、S'n+2の入力を接地電位GNDから
各々ロウデコーダ出力Rn+1、Rn+2に置き換え、メモリセ
ルアレイ１１上の全てのメモリセルを操作するモードに
おいて、ロウデコーダ出力Rn+1、Rn+2により予備となる
ワード線WLn+1,WLn+2を選択できるようにする構成によ
り、検査時等の全てのメモリセルを操作する必要がある
場合においてロウアドレスによって予備となるワード線
を連続に選択することが出来るため検査時の操作が容易
になる。

【００６１】なお、本実施の形態２では、２つまでの欠
陥ワード線の冗長救済について述べたが、３つ以上の欠
陥ワード線の冗長救済についても予備ワード線の数、制
御セルに入力する欠陥アドレスデコードセルの数、制御
セルの出力する状態数、選択回路によって接続される連
続して配置されたワード線の数等を増やすことにより、
同様の構成で実現できる。

【００６２】（実施の形態３）図５は本発明第３の実施
の形態を示す半導体記憶装置のブロック図であり、図に
おいて図４と同一符号については同一または相当する部
分を示している。図５において、メモリセルアレイ５１
は冗長情報ブロックRBLKとメモリセルアレイブロック５
０とを備えている。メモリセルアレイブロック５０は前
記実施の形態２において説明したメモリセルアレイ１１
と同様の構成を有している。冗長情報ブロックRBLKは行
列状に配列された不揮発性メモリセルを備えている。冗
長情報ブロックRBLKは欠陥のあるワード線を示すエンコ
ードされた欠陥アドレスを含む冗長情報を記憶してい
る。冗長情報ブロックRBLK内に記憶されている冗長情報
としては、データに誤りが生じた場合のことを考えて、
同一の欠陥アドレスを複数持った冗長情報や、誤りの訂
正のための誤り訂正コードを欠陥アドレスに付加して構
成される冗長情報を記録することが好ましい。ロウデコ
ーダ２ａは、前記実施の形態２において説明したロウデ
コーダ２において、ロウアドレスをデコードすることに
より、冗長情報ブロックRBLK内のメモリセルを選択でき
るようにしたものである。冗長制御回路１３はメモリセ
ルアレイブロック５０内のワード線について冗長救済を
行う。レジスタ部５４は、前記実施の形態２のレジスタ
部とほぼ同様の構成を有しているが、冗長情報ブロック
RBLKから読み出した欠陥アドレスを取り込み、その後保
持する構成となっている点が異なる。

【００６３】データ読み出し手段５はセンスアンプ回路
及びカラム選択回路を備えており、メモリセルアレイ５
１に記録されたデータを読み出す回路である。データ決
定手段７は、データ読み出し手段５より取り込んだデー
タに対して必要があればデータを訂正し欠陥アドレスを
決定し、この欠陥アドレスをレジスタ部５４へセットす
る。データ読み出し制御回路６は、冗長情報を読み出す
際の記憶装置全体の制御を行うもので、冗長制御が必要
な際、即ちメモリセルアレイ５１を動作させる際に、ロ
ウデコーダ２に冗長情報ブロックRBLK内のメモリセルを
選択させ、データ読み出し手段５よりデータを取り込
み、必要があればデータを訂正させ、欠陥アドレスを決
定した後、レジスタ部５４へ欠陥アドレスをセットす
る。そして、この欠陥アドレスを冗長制御回路１３に出
力する。

【００６４】図１５は本実施の形態３に係るレジスタ部
５４の詳細な回路構成を示す図（図１５(a))，及びその
データ保持回路の一例の詳細な構成を示す図(図１５
(b))であり、図において、図１２と同一符号は同一また
は相当する部分を示している。このレジスタ部５４は、
前記実施の形態１において図１２を用いて説明したレジ
スタ部を並列に２つ設けて、それぞれの出力を欠陥アド
レス信号線４１ａ，４１ｂ及び冗長イネーブル信号線４
２ａ，４２ｂから出力するとともに、そのデータ保持回
路１５０ａ〜１５０ｇをデータ決定手段７の出力する欠
陥アドレスをセット信号７sを受けて取り込み、以後欠
陥アドレスを保持し出力するフリップフロップ回路１５
１を備えるようにしたものである。

【００６５】以上のように構成された本発明の実施の形
態３に係る半導体記憶装置の動作について説明する。冗
長情報のレジスタ部５４への設定の過程は、データ読み
出し制御回路６により制御される。まずロウデコーダ２
及びデータ読み出し手段５によって冗長情報ブロックRB
LKより冗長情報が読み出される。次に、データ読み出し
手段５より出力された冗長情報はデータ決定手段７に入
力され必要な場合データの訂正が施された後、欠陥アド
レスとしてレジスタ部５４へ渡される。以降は、このレ
ジスタ部５４に保持される欠陥アドレスを用いて、前記
実施の形態２と同様に冗長制御回路１３によりメモリセ
ルアレイブロック５０の冗長救済が行われる。

【００６６】以上のように本実施の形態３によれば、冗
長情報を記録する冗長情報ブロックRBLKは、メモリセル
アレイ５１上にあり、メモリセルアレイ５１上のデータ
領域であるメモリセルアレイブロック５０と同じ回路系
で制御されるため、冗長情報を記録するためのメモリセ
ルに対する書き込み、読み出しを行うための回路を、メ
モリセルアレイ５１の書き込み、読み出し回路とは別に
設ける必要がなく、回路規模を縮小でき、面積の縮小が
可能となる。更に、メモリセルの検査の際においても、
冗長情報ブロックRBLKはデータ領域のメモリセルの検査
と同一の行程で出来るため検査の簡素化が図れる。

【００６７】また、冗長情報ブロックRBLKに対して、同
一の欠陥アドレスを複数に持った冗長情報或いは誤り訂
正コードを付加した冗長情報を記録するようにし、デー
タ決定手段により、読み出した冗長情報から訂正した欠
陥アドレスを出力するようにすることで、冗長制御回路
による冗長救済の対象とならない冗長情報ブロックに欠
陥が存在する場合でも、支障なく冗長救済が行われる。

【００６８】なお、前記実施の形態３においては、実施
の形態２において説明した２つまでのワード線の欠陥を
救済できる冗長制御回路１３を用いて説明したが、本発
明においては、１つあるいは３つ以上のワード線の欠陥
を救済できる冗長制御回路を用いて、１つあるいは３つ
以上のワード線の欠陥を救済できるようにしてもよく、
このような場合においても前記実施の形態３と同様の効
果を奏する。例えば、前記実施の形態１において説明し
た１つのワード線の欠陥を救済できる冗長制御回路を用
いるようにしても良い。この場合、冗長情報ブロックに
保持する欠陥アドレスは１つでよく、また、レジスタ部
５４は１つの欠陥アドレスを保持し、出力できる構成と
すれば良い。

【００６９】また、前記実施の形態３においては、フリ
ップフロップ回路を用いて、欠陥アドレスを保持できる
構成のレジスタ部を用いて説明したが、本発明において
は、レジスタ部としては、エンコードした欠陥アドレス
を保持し、出力できるものであれば、前記図１２を用い
て説明した構成以外の構成のレジスタ部を用いるように
しても良い。

【００７０】（実施の形態４）図６は本発明の実施の形
態４に係る半導体記憶装置の構成を示すブロック図であ
る。図において図５と同一符号については同一または相
当する部分を示している。メモリセルアレイ６０は、行
列状に配列された複数の不揮発性メモリセルからなり、
その一部の領域を欠陥アドレスを含む冗長情報を記録す
るための冗長情報ブロックRBLKとし、その他のデータ領
域となる領域は２以上の所定数の連続に配置されたワー
ド線より構成される消去ブロックを単位とした、順次配
列されたl+2個の消去ブロックBLK1〜BLK(l+2)(lは正の
整数）により構成されている。ここでは冗長情報ブロッ
クRBLKには同一の欠陥アドレス情報を複数に持った冗長
情報或いは誤り訂正コードを付加した冗長情報が記録さ
れている。ブロックデコーダ２１は、入力される行アド
レス内のブロックアドレスをデコードして、メモリセル
アレイ６０内の消去ブロック及び冗長情報ブロックを選
択するためのブロック選択信号を出力信号線B0〜Blから
出力する。出力信号線B1〜Blは冗長制御回路３に接続さ
れている。出力信号線B0はブロック内ロウデコーダ２２
に入力され、冗長情報ブロックRBLKの選択に用いられ
る。冗長制御回路３は、前記実施の形態１において説明
した冗長制御回路と同様の構成を有している。ただし、
ここでは、n個の欠陥アドレスデコーダセル、n+1個の制
御セル、及びn+1個の選択回路の代わりに、l個の欠陥ア
ドレスデコーダ、l+1個の制御セル、l+1個の制御回路を
備えており、ロウデコーダのｎ本の出力信号線の代わり
にブロックデコーダの出力信号線B1〜Blが接続され、l+
1個の制御回路がそれぞれ切り替える信号線は、ワード
線の変わりにブロック内ロウデコーダの入力信号線とな
っている。ブロック内ロウデコーダ２２は冗長制御回路
３を通して出力されるブロック選択信号とアドレスとに
よりワード線を選択する。レジスタ部６４は、前記実施
の形態１のレジスタ部とほぼ同様の構成を有している
が、前記実施の形態３において説明したレジスタ部と同
様に、冗長情報ブロックRBLKから読み出した欠陥アドレ
スを保持する構成となっている点が異なる。パワーオン
検知回路８はこの半導体記憶装置自身の電源立ち上げを
検知しデータ読み出し制御回路６に対して動作開始の信
号を与える。データ読み出し制御回路６は、この動作開
始の信号を受けて冗長救済のための制御を開始する。

【００７１】以下、本実施の形態４の半導体記憶装置に
ついて、その動作を説明する。冗長情報のレジスタ部６
４への設定の過程は、データ読み出し制御回路６により
制御される。パワーオン検知回路８は電源立ち上げを検
知し、データ読み出し制御回路６に冗長情報読み出しの
動作開始を指示する信号を与える。この信号をうけて、
読み出し制御回路６は、ブロックデコーダ２１及びデー
タ読み出し手段５を制御し、冗長情報ブロックRBLKより
冗長情報が読み出される。次に、データ読み出し手段５
より出力された冗長情報はデータ決定手段７に入力さ
れ、必要な場合データの訂正が施された後、レジスタ部
６４へ渡される。

【００７２】これ以降の冗長制御回路３による冗長救済
の動作については原理的には前記実施の形態１において
説明したものと同じであるが、本実施の形態４において
は、冗長救済が消去ブロックを単位として行われる点で
がワード線単位で冗長救済を行う前記実施の形態１とは
異なる。

【００７３】不揮発性半導体記憶装置において消去ブロ
ック単位ではなく予備ワード線を用いてワード線救済を
行った場合、被救済ワード線上のメモリセルへの消去ま
たは書き込みディスターブにより被救済ワード線上のメ
モリセルの閾値電圧が変化し記憶装置の動作に支障を与
える恐れがある。しかしながら、本実施の形態４によれ
ば、消去ブロック単位での冗長救済を行うため、被救済
ブロックには消去ディスターブがなく、また書き込みデ
ィスターブが抑制或いはないために上述の支障が避けら
れる。

【００７４】以上のように本実施の形態４によれば、前
記実施の形態３と同様の効果を奏するとともに、メモリ
セルアレイ６０を、所定数の連続に配置されたワード線
により構成される消去ブロックを単位とした複数の消去
ブロックにより構成されるものとし、この消去ブロック
単位で冗長救済を行う構成としたことにより、被救済ワ
ード線上のメモリセルに起因した読み出し、消去及び書
き込み時の支障を避けることができる。

【００７５】また、電源の立ち上げを検知するパワーオ
ン検知回路８を設け、電源立ち上げ時に冗長情報の読み
出し及びレジスタ部６４へのセットを行い、半導体記憶
装置内部で冗長制御回路３の制御内容を設定する構成に
することで、起動時にマイコン等の外部からの制御を必
要とせずに冗長制御回路３の制御内容を設定することが
可能となる。

【００７６】なお、本実施の形態４においては、欠陥の
生じた消去ブロックを１つ救済するようにしたが、本発
明においては、欠陥の生じた消去ブロックを２つ以上救
済できるようにしてもよく、このような場合においても
前記実施の形態４と同様の効果を奏する。例えば２つま
での欠陥の生じた消去ブロックを救済できるようにする
場合には、前記実施の形態４に係る冗長制御回路３及び
レジスタ６４の変わりに、実施の形態３において用いた
冗長制御回路及びレジスタを用いるようにすれば良い。

【００７７】また、前記実施の形態４においては、消去
ブロック単位で冗長救済を行う半導体記憶装置に対し
て、電源の立ち上げを検知するパワーオン検知回路８を
設け、電源立ち上げ時に冗長情報の読み出し及びレジス
タ部へのセットを行うようにしたが、本発明において
は、このようなパワーオン検知回路を備えた構成を、前
記実施の形態３において示したようなワード線単位で冗
長救済を行う半導体記憶装置に適用するようにしてもよ
く、このような場合においても、前記実施の形態４と同
様の効果を奏する。

【００７８】

【発明の効果】以上のように、本発明によれば、予備の
内部接続線を含む順次配列された複数の内部接続線、及
び前記内部接続線それぞれに対してひとつ以上連なる複
数のメモリセルを備えたメモリセルアレイと、順次配列
された複数の外部接続線と、前記複数の外部接続線にそ
れぞれ接続されており、各外部接続線に対して、前記複
数の内部接続線のうちの各外部接続線の配列順番に対応
した配列順番にある内部接続線またはこの内部接続線に
連続して配列される１以上の前記内部接続線のいずれか
を選択して接続する複数の選択手段と、前記内部接続線
のうちの欠陥のある１つ以上の内部接続線を指定するた
めのエンコードされたアドレスを欠陥アドレスとして保
持するレジスタ部と、前記レジスタ部から出力される欠
陥アドレスをデコードして欠陥のある内部接続線を指定
する欠陥アドレスデコーダと、前記複数の選択手段に対
応して設けられ、前記欠陥アドレスデコーダの出力に基
づいて、前記複数の外部接続線に対し、前記欠陥のある
内部接続線を除いた複数の内部接続線をその配列順番に
従って選択するよう、前記各選択手段による前記内部接
続線の選択を制御する複数の制御手段とを備えるように
したから、レジスタ部にエンコードした欠陥アドレスを
予備の内部接続線の数だけ保持すれば良く、全ての内部
接続線に対して、欠陥のある内部接続線を指示するため
のフューズ素子や不揮発性メモリセルを設ける必要がな
く、冗長救済のための回路の面積を削減できるととも
に、レジスタ部には、エンコードされた欠陥アドレスを
書きこめば良く、欠陥情報を書きこむための手間を削減
できる半導体記憶装置を提供できる効果がある。

【００７９】また、本発明によれば、前記制御手段及び
前記選択手段を、前記内部接続線と同数だけ備え、前記
制御手段により前記各選択手段を制御することで、前記
メモリセルアレイの検査時に予備の前記内部接続線に接
続されたメモリセルを含めた全ての前記メモリセルを選
択できるようにしたから、メモリセルの検査を容易に行
うことが可能な半導体記憶装置を提供できる効果があ
る。

【００８０】また、本発明によれば、前記メモリセルア
レイ内に欠陥アドレスを含む冗長情報を記憶する複数の
メモリセルを有する冗長情報ブロックを備えるととも
に、前記メモリセルアレイに記憶されているデータを読
み出すデータ読み出し手段と、前記データ読み出し手段
に前記冗長情報ブロックから欠陥アドレスを読み出さ
せ、読み出した欠陥アドレスを前記レジスタ部に保持さ
せる読み出し制御手段とを備えるようにしたから、冗長
情報ブロックを通常のメモリセルと同一の検査手法によ
り検査することができるため検査の簡略化が可能な半導
体記憶装置を提供できる効果がある。

【００８１】また、本発明によれば、前記冗長情報は、
欠陥アドレスと該欠陥アドレスの誤り訂正のための情報
とからなり、前記データ読み出し手段によって前記冗長
情報ブロックから読み出された冗長情報に対して誤り訂
正を施して欠陥アドレスを取り出し、この欠陥アドレス
を前記レジスタ部に出力するデータ決定手段を備えるよ
うにしたから、冗長救済の対象とはならない冗長情報ブ
ロックに欠陥が生じ、冗長情報に誤りが発生した場合に
おいても正常に冗長救済が可能な半導体記憶装置を提供
できる効果がある。

【００８２】また、本発明によれば、前記半導体記憶装
置の電源立ち上げを検知するパワーオン検知手段を備
え、前記冗長情報ブロックのメモリセルは不揮発性メモ
リセルにより構成され、前記読み出し制御手段は、前記
パワーオン検知手段が電源立ち上げを検知した場合に、
前記データ読み出し手段に前記冗長情報ブロックから冗
長情報を読み出させ、読み出した冗長情報内の欠陥アド
レスを前記レジスタ部に保持させるようにしたから、外
部からの制御を必要とせずに冗長制御のためのレジスタ
部の設定が可能となる効果がある。

【００８３】また、本発明によれば、順次配列された複
数の内部接続線及び前記内部接続線それぞれに対してひ
とつ以上連なる複数のメモリセルにより構成される消去
ブロックを単位とする、予備の消去ブロックを含む順次
配列された複数の消去ブロックにより構成されるメモリ
セルアレイと、前記消去ブロックの選択を行うブロック
デコーダと、前記ブロックデコーダにより選択された消
去ブロック内の内部接続線の選択を行うブロック内ロウ
デコーダと、前記ブロックデコーダの順次配列されてい
る複数の出力にそれぞれ接続されており、ブロックデコ
ーダの各出力に対して、前記ブロック内ロウデコーダの
順次配列されている複数の入力のうちのブロックデコー
ダの各出力の配列順番に対応した配列順番にあるブロッ
ク内ロウデコーダの入力またはこの入力に連続して配列
される１以上の前記ブロック内ロウデコーダの入力のい
ずれかを選択して接続する複数の選択手段と、前記ブロ
ック内ロウデコーダの複数の入力のうちの欠陥のある消
去ブロックに対応した入力を指定するためのエンコード
されたアドレスを欠陥アドレスとして保持するレジスタ
部と、前記レジスタ部から出力される欠陥アドレスをデ
コードして欠陥のある消去ブロックに対応したブロック
内ロウデコーダの入力を指定する欠陥アドレスデコーダ
と、前記複数の選択手段に対応して設けられ、前記欠陥
アドレスデコーダの出力に基づいて、前記ブロックデコ
ーダの複数の出力に対し、前記欠陥のある消去ブロック
に対応したブロック内ロウデコーダの入力を除いた複数
のブロック内ロウデコーダの入力をその配列順番に従っ
て選択するよう、前記各選択手段による前記ブロック内
ロウデコーダの入力の選択を制御する制御手段とを備え
るようにしたから、レジスタ部にエンコードした欠陥ア
ドレスを予備の消去ブロックの数だけ保持すれば良く、
全てのブロック内ロウデコーダの入力に対して、欠陥の
ある消去ブロックを指示するためのフューズ素子や不揮
発性メモリセルを設ける必要がなく、冗長救済のための
回路の面積を削減できるとともに、レジスタ部には、エ
ンコードされた欠陥アドレスを書きこめば良く、欠陥情
報を書きこむための手間を削減できる半導体記憶装置を
提供できる効果がある。さらに、消去ブロック単位で冗
長救済を行うことにより、救済されたメモリセルに起因
した消去及び書きこみ時に発生する支障を避けることが
できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係る半導体記憶装置の
回路図

【図２】本発明の実施の形態１に係る半導体記憶装置の
冗長制御回路を説明するための回路図

【図３】本発明の実施の形態１に係る半導体記憶装置の
冗長制御回路の変形例を示す回路図

【図４】本発明の実施の形態２に係る半導体記憶装置の
回路図

【図５】本発明の実施の形態３に係る半導体記憶装置の
ブロック図

【図６】本発明の実施の形態４に係る半導体記憶装置の
ブロック図

【図７】従来の半導体記憶装置の回路図

【図８】本発明の実施の形態２に係る半導体記憶装置の
冗長制御回路の回路図

【図９】本発明の実施の形態２に係る半導体記憶装置の
制御セルの回路図

【図１０】本発明の実施の形態２に係る半導体記憶装置
の欠陥アドレスデコードセルの回路図

【図１１】本発明の実施の形態２に係る半導体記憶装置
の選択回路の回路図

【図１２】本発明の実施の形態１に係る半導体記憶装置
のレジスタ部の回路図

【図１３】本発明の実施の形態１に係る半導体記憶装置
のレジスタ部のデータ保持回路を示す回路図

【図１４】本発明の実施の形態１に係る半導体記憶装置
のレジスタ部のデータ保持回路の変形例を示す回路図

【図１５】本発明の実施の形態３に係る半導体記憶装置
のレジスタ部を示す回路図

【符号の説明】

１、１１、５１、６０ メモリセルアレイ ２、２ａ ロウデコーダ ３、１３ 冗長制御回路 ４、１４、５４、６４ レジスタ部 ５ データ読み出し手段 ６ データ読み出し制御回路 ７ データ決定手段 ８ パワーオン検知回路 ２１ ブロックデコーダ ２２ ブロック内ロウデコーダ ３１、１３１ 欠陥アドレスデコーダ ３２、１３２ 制御セル群 ３３、１３３ 選択セル群 ４１、４１ａ、４１ｂ 欠陥アドレス信号線 ４２、４２ａ、４２ｂ 冗長イネーブル信号線 ５０ メモリセルアレイブロック １２０ａ〜１２０ｇ、１５０ａ〜１５０ｇ データ保持
回路 １３４ａ フューズ素子 １３４ｂ 不揮発性メモリ素子 １５１ フリップフロップ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 西田 要一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 木村 智生 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 河合 賢 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B025 AD02 AD13 5L106 AA10 BB01 BB11 CC04 CC05 CC09 CC13 CC17 CC22 CC32 CC34 GG07

Claims (12)

【特許請求の範囲】
1. 【請求項１】 予備の内部接続線を含む順次配列された
   複数の内部接続線、及び前記内部接続線それぞれに対し
   てひとつ以上連なる複数のメモリセルを備えたメモリセ
   ルアレイと、 順次配列された複数の外部接続線と、 前記複数の外部接続線にそれぞれ接続されており、各外
   部接続線に対して、前記複数の内部接続線のうちの各外
   部接続線の配列順番に対応した配列順番にある内部接続
   線またはこの内部接続線に連続して配列される１以上の
   前記内部接続線のいずれかを選択して接続する複数の選
   択手段と、 前記内部接続線のうちの欠陥のある１つ以上の内部接続
   線を指定するためのエンコードされたアドレスを欠陥ア
   ドレスとして保持するレジスタ部と、 前記レジスタ部から出力される欠陥アドレスをデコード
   して欠陥のある内部接続線を指定する欠陥アドレスデコ
   ーダと、 前記複数の選択手段に対応して設けられ、前記欠陥アド
   レスデコーダの出力に基づいて、前記複数の外部接続線
   に対し、前記欠陥のある内部接続線を除いた複数の内部
   接続線をその配列順番に従って選択するよう、前記各選
   択手段による前記内部接続線の選択を制御する複数の制
   御手段とを備えたことを特徴とする半導体記憶装置。
2. 【請求項２】 前記各制御手段は、 それぞれが、対応する複数の外部接続線の配列順番に合
   わせて順次接続され、対応する前記選択手段、及びその
   直後に接続される制御手段に対して前記内部接続線の選
   択を制御する信号を出力するとともに、前記欠陥アドレ
   スデコーダから入力される信号と、その直前に接続され
   た制御手段から入力される前記内部接続線の選択を制御
   する信号とに基づいて、前記対応する選択手段に対して
   出力する前記内部接続線の選択を制御する信号を生成す
   ることを特徴とする請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記複数の内部接続線は２本の予備の内
   部接続線を含むｎ＋２本（ｎは正の整数）の内部接続線
   であり、 前記複数の外部接続線はｎ本の外部接続線であり、 前記レジスタ部は２本までの欠陥のある内部接続線を指
   定するための欠陥アドレスを保持し、 前記複数の制御手段は、ｎ個以上の制御手段であり、 前記複数の選択手段は、前記各外部接続線に対して、前
   記ｎ＋２本の内部接続線のうちの各外部接続線の配列順
   番に対応した配列順番にある内部接続線またはこの内部
   接続線に連続して配列される２つの前記内部接続線のい
   ずれかを選択して接続するｎ個以上の選択手段であるこ
   とを特徴とする請求項１に記載の半導体記憶装置。
4. 【請求項４】 前記レジスタ部は、内部に複数のフュー
   ズ素子或いは複数の不揮発性メモリセルからなる冗長情
   報記録手段を備え、該冗長情報記録手段に欠陥アドレス
   を保持することを特徴とする請求項１に記載の半導体記
   憶装置。
5. 【請求項５】 前記制御手段及び前記選択手段を、前記
   内部接続線と同数だけ備え、前記制御手段により前記各
   選択手段を制御することで、前記メモリセルアレイの検
   査時に予備の前記内部接続線に接続されたメモリセルを
   含めた全ての前記メモリセルを選択できるようにしたこ
   とを特徴とする請求項１に記載の半導体記憶装置。
6. 【請求項６】 前記メモリセルアレイ内に欠陥アドレス
   を含む冗長情報を記憶する複数のメモリセルを有する冗
   長情報ブロックを備えるとともに、 前記メモリセルアレイに記憶されているデータを読み出
   すデータ読み出し手段と、 前記データ読み出し手段に前記冗長情報ブロックから欠
   陥アドレスを読み出させ、読み出した欠陥アドレスを前
   記レジスタ部に保持させる読み出し制御手段とを備えた
   ことを特徴とする請求項１に記載の半導体記憶装置。
7. 【請求項７】 前記冗長情報は、欠陥アドレスと該欠陥
   アドレスの誤り訂正のための情報とからなり、 前記データ読み出し手段によって前記冗長情報ブロック
   から読み出された冗長情報に対して誤り訂正を施して欠
   陥アドレスを取り出し、この欠陥アドレスを前記レジス
   タ部に出力するデータ決定手段を備えたことを特徴とす
   る請求項６に記載の半導体記憶装置。
8. 【請求項８】 前記半導体記憶装置の電源立ち上げを検
   知するパワーオン検知手段を備え、 前記冗長情報ブロックのメモリセルは不揮発性メモリセ
   ルにより構成され、 前記読み出し制御手段は、前記パワーオン検知手段が電
   源立ち上げを検知した場合に、前記データ読み出し手段
   に前記冗長情報ブロックから冗長情報を読み出させ、読
   み出した冗長情報内の欠陥アドレスを前記レジスタ部に
   保持させることを特徴とした請求項６に記載の半導体記
   憶装置。
9. 【請求項９】 前記メモリセルアレイは、行列状に配列
   された複数の不揮発性メモリセルにより構成され、 前記内部接続線は前記メモリセルアレイのワード線及び
   予備ワード線であることを特徴とする請求項１または請
   求項６のいずれかに記載の半導体記憶装置。
10. 【請求項１０】 前記メモリセルはフローティングゲー
    ト型不揮発性メモリセルであることを特徴とする請求項
    ９に記載の半導体記憶装置。
11. 【請求項１１】 順次配列された複数の内部接続線及び
    前記内部接続線それぞれに対してひとつ以上連なる複数
    のメモリセルにより構成される消去ブロックを単位とす
    る、予備の消去ブロックを含む順次配列された複数の消
    去ブロックにより構成されるメモリセルアレイと、 前記消去ブロックの選択を行うブロックデコーダと、 前記ブロックデコーダにより選択された消去ブロック内
    の内部接続線の選択を行うブロック内ロウデコーダと、 前記ブロックデコーダの順次配列されている複数の出力
    にそれぞれ接続されており、ブロックデコーダの各出力
    に対して、前記ブロック内ロウデコーダの順次配列され
    ている複数の入力のうちのブロックデコーダの各出力の
    配列順番に対応した配列順番にあるブロック内ロウデコ
    ーダの入力またはこの入力に連続して配列される１以上
    の前記ブロック内ロウデコーダの入力のいずれかを選択
    して接続する複数の選択手段と、 前記ブロック内ロウデコーダの複数の入力のうちの欠陥
    のある消去ブロックに対応した入力を指定するためのエ
    ンコードされたアドレスを欠陥アドレスとして保持する
    レジスタ部と、 前記レジスタ部から出力される欠陥アドレスをデコード
    して欠陥のある消去ブロックに対応したブロック内ロウ
    デコーダの入力を指定する欠陥アドレスデコーダと、 前記複数の選択手段に対応して設けられ、前記欠陥アド
    レスデコーダの出力に基づいて、前記ブロックデコーダ
    の複数の出力に対し、前記欠陥のある消去ブロックに対
    応したブロック内ロウデコーダの入力を除いた複数のブ
    ロック内ロウデコーダの入力をその配列順番に従って選
    択するよう、前記各選択手段による前記ブロック内ロウ
    デコーダの入力の選択を制御する制御手段とを備えたこ
    とを特徴とする半導体記憶装置。
12. 【請求項１２】 前記メモリセルアレイ内に、欠陥アド
    レスを含む冗長情報を記憶する複数のメモリセルを有す
    る冗長情報ブロックを備えるとともに、 前記メモリセルアレイに記憶されているデータを読み出
    すデータ読み出し手段と、 前記データ読み出し手段に前記冗長情報ブロックから冗
    長情報を読み出させ、読み出した冗長情報内の欠陥アド
    レスを前記レジスタ部に保持させる読み出し制御手段と
    を備えたことを特徴とする請求項１１に記載の半導体記
    憶装置。