JP2005174533A - 半導体装置、電子機器、ｉｃカード及び半導体装置の駆動方法 - Google Patents

Abstract

【課題】 電源を入れる時と切る時に用いる回路の追加が不必要であり、プロセスの追加や作製費用の増大を防止し、欠陥を簡便な方法で救済する救済手段を有し、大容量化と信頼性の向上を実現した半導体装置の提供を課題とする。
【解決手段】 本発明は、メモリセルと冗長メモリセルを含む第１の記憶回路と、第１の記憶回路が含む不良メモリセルのアドレスを記憶する第２の記憶回路と、ラッチ回路を含む保持回路と、不良メモリセルを冗長メモリセルに置き換える置き換え回路と、第２の記憶回路の情報を保持回路に書き込む検査回路とを有する半導体装置を提供する。メモリセルと冗長メモリセルの各々は、ビット線とワード線が絶縁体を介して交差する領域に設けられた記憶素子を有し、検査回路は複数のフリップフロップ回路とインターフェース回路を有する。
【選択図】 図１

Description

本発明は、複数のブロックから構成される半導体装置に関する。より詳しくは、記憶手段と、前記記憶手段が含む欠陥を救済する救済手段の少なくとも２つのブロックを有する半導体装置に関する。

複数のブロックから構成され、ワンチップ化した半導体装置（システムＬＳＩともいう）の開発が盛んになっている。最近では、半導体装置のさらなる小型化と高機能化への要求に伴い、高集積化と、ＬＳＩの内部における読み書き可能な記憶手段（メモリ又はＲＡＭともいう）の形成が進められている。この記憶手段は、大容量でかつ高信頼性のものが求められている。

半導体装置の不良を救済する方法は、不良メモリセルに置き換えて、冗長に作成したメモリセル（以下冗長メモリセルと表記）を用いる手法が主流であり、この手法では、一般的にヒューズをレーザーで溶断する溶断方式が用いられる。

誘電体を含む記憶手段（ＦＲＡＭともいう）を用いて、不良箇所を指定するアドレスを冗長メモリセルのアドレスに変換する方法がある（特許文献１参照）。また、誘電体を含む記憶手段を用いて、メモリセルの選択信号線をシフトさせて、不良箇所の選択信号線を非活性にする方法がある（特許文献２参照）。特許文献１、２の方法は、ヒューズの溶断に必要な高額な装置を必要としない点、またヒューズの作製に伴い、実装面積が余分に必要になるエリアペナルティの問題も解決される点で、溶断方式と比較して優れている。
特開平９−１２８９９１号公報 特開２００３−５１１９９号公報

特許文献１、２のように誘電体を含む記憶手段は、複雑なシーケンス制御が必要となる。具体的には、記憶手段を起動する時に、誘電体の分極を復帰させるために、プレート線と呼ばれる配線の電位を一定の状態に保つ操作が必要である。また、記憶手段の電源を切る時には、論理状態を誘電体の分極で保持させるために、プレート線に信号を伝達する操作が必要となる。

また特許文献１、２の方法では、メモリセルアレイと同じ基板上に、不良メモリセルのアドレスを記憶する記憶手段を形成し、前記記憶手段として、ＴＦＴと強誘電体の薄膜を含む容量を有するＦＲＡＭを用いている。強誘電体の薄膜を用いると、マスク枚数の増加、プロセスの追加や作製費用の増大は避けられない問題となる。

上記の問題点を鑑み、本発明は、複雑なシーケンス制御が不必要な半導体装置の提供を課題とする。また、プロセスの追加や作製費用の増大を防止する半導体装置の提供を課題とする。さらに、欠陥を簡便な方法で救済する救済手段を有する半導体装置を提供することで、大容量化と信頼性の向上を実現した半導体装置の提供を課題とする。

上述した従来技術の課題を解決するために、本発明においては以下の手段を講じる。

本発明は、ビット線とワード線が絶縁体を介して交差する領域に記憶素子を含むメモリセルと冗長メモリセルを有する第１の記憶手段と、前記第１の記憶手段が有する不良メモリセルのアドレスを記憶する第２の記憶手段と、保持手段と置き換え手段を有する救済手段と、前記第２の記憶手段の情報を前記保持手段に書き込む検査手段とを有し、前記置き換え手段は前記不良メモリセルを前記冗長メモリセルに置き換える手段を有することを特徴とする。

また、上記の４つの手段のうち、第１の記憶手段、救済手段及び検査手段の３つの手段は同一の基板上に設けられ、第２の記憶手段は前記基板の接続端子に接続されることを特徴とする。
また、上記に挙げた４つの全ての手段は同一の基板上に設けられることを特徴とする。上記特徴により、小型化、薄型化及び軽量化を実現した半導体装置を提供することができる。

本発明は、上記の４つの手段に、画像を表示する手段を有する表示手段を加えてもよく、その場合、本発明は、合計５つの手段を有することを特徴とする。また、上記の５つの手段のうち、第１の記憶手段、救済手段、検査手段及び表示手段の４つの手段は同一の基板上に設けられ、第２の記憶手段は前記基板の接続端子に接続されることを特徴とする。また、上記に挙げた５つの全ての手段は同一の基板上に設けられることを特徴とする。上記特徴により、小型化、薄型化及び軽量化を実現し、さらに、表示手段を有することで、高機能化と高付加価値化を実現した半導体装置を提供することができる。

第１の記憶手段は、２ビット以上のデータを記憶する手段を有することを特徴とする。また、第１の記憶手段はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又はＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であることを特徴とする。

第１の記憶手段と第２の記憶手段が同一の基板上に形成されていない場合、第２の記憶手段は読み出しと書き込みが可能な記憶手段、又は読み出し専用の記憶手段であり、例えばＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ、マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）又はＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）であることを特徴とする。
上記構成は、第１の記憶手段と第２の記憶手段が同一の基板上に形成されていない点を特徴とする。しかし、第１の記憶手段と、当該第１の記憶手段が含む不良メモリセルの情報を記憶する手段とは、同一の基板上に形成されていなければならない。
つまり、第２の記憶手段は第１の記憶手段の不良メモリセルの情報を記憶するものであるが、前記第２の記憶手段とは異なる、不良メモリセルの情報を記憶する手段が、第１の記憶手段と同一の基板上に設けられていることが必要となる。
そこで、上記構成では、不良メモリセルの情報を記憶する手段として、ラッチに相当する保持手段を用いることを特徴とする。保持手段を用いると、専用の書き込み回路が必要となるが、上記構成では、情報を書き込む手段として、検査手段を用いることを特徴とする。従って、上記特徴により、保持手段に対する情報の書き込みに用いる専用の回路の追加が不必要であり、エリアペナルティの小さい半導体装置を提供することができる。また、第１の記憶手段と同一の基板上に第２の記憶手段を形成する必要がない本発明は、プロセスの追加や作製費用の増大を防止した半導体装置を提供することができる。さらに、ＦＲＡＭを用いる場合と比較すると、複雑なシーケンス制御が不必要であり、エリアペナルティの小さい半導体装置を提供することができる。

一方、第１の記憶手段と第２の記憶手段が同一の基板上に形成されている場合、前記第２の記憶手段は、ＥＰＲＯＭ、ＥＥＰＲＯＭ又はフラッシュメモリであることを特徴とする。また、第２の記憶手段は、２ビット以上のデータを記憶する手段を有することを特徴とする。

検査手段は、フリップフロップ群とインターフェースを有することを特徴とする。検査手段は、通常では検査用としてのみ用いるが、本発明では、第２の記憶手段の情報を保持手段に書き込む手段としても用いる。上記特徴により、簡便な方法で不良メモリセルの情報を保持手段に書き込むことができるため、第１の記憶手段の欠陥を簡便な方法で救済することができる。従って、第１の記憶手段の大容量化と信頼性の向上を可能とする。

置き換え手段は、冗長メモリセルが配置されたアドレスのビット線又はワード線を選択状態にし、不良メモリセルが配置されたアドレスのビット線又はワード線を非選択状態にする選択手段と、不良メモリセルが配置されたアドレスのビット線又はワード線の電位を低電位電源（ＶＳＳとも表記する）の電位と同電位にする電位設定手段を有することを特徴とする。

また、置き換え手段は、不良メモリセルが配置されたアドレスのビット線又はワード線を非選択状態にし、冗長メモリセルが配置されたアドレスのビット線又はワード線のみを選択状態にする選択手段と、冗長メモリセルが配置されたアドレスのビット線又はワード線の電位を高電位電源（ＶＤＤとも表記する）の電位と同電位にする電位設定手段を有することを特徴とする。

第１の記憶手段、救済手段及び検査手段の３つの手段、又は上記に挙げた３つの手段に加えて第２の記憶手段を同一の基板上に設ける本発明は、小型化、薄型化及び軽量化を実現した半導体装置を提供することができる。また、上記に挙げた３つの手段又は４つの手段に加えて、表示手段も同一の基板上に設けてもよく、その場合には、高機能化と高付加価値化を実現した半導体装置を提供することができる。

第１の記憶手段が設けられた基板の接続端子に第２の記憶手段を接続する本発明は、保持手段に対する情報の書き込みに用いる専用の回路の追加が不必要であり、エリアペナルティの小さい半導体装置を提供することができる。また、第１の記憶手段と同一の基板上に第２の記憶手段を形成する必要がない本発明は、プロセスの追加や作製費用の増大を防止した半導体装置を提供することができる。さらに、ＦＲＡＭを用いる場合と比較すると、複雑なシーケンス制御が不必要であり、エリアペナルティの小さい半導体装置を提供することができる。

検査手段としてフリップフロップ群を用いる本発明は、簡便な方法で不良メモリセルの情報を保持手段に書き込むことができるため、第１の記憶手段の欠陥を簡便な方法で救済することができる。従って、第１の記憶手段の大容量化と信頼性の向上を可能とする。

本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）

本発明の半導体装置は、ビット線とワード線が絶縁体を介して交差する領域に記憶素子を含むメモリセルと冗長メモリセルを有する第１の記憶手段１０１（第１の記憶回路ともいう）と、前記第１の記憶手段が有する不良メモリセルのアドレスを記憶する第２の記憶手段１０２（第２の記憶回路ともいう）と、救済手段１０３（救済回路ともいう）と、検査手段１０４（検査回路ともいう）の４つの基幹の要素から構成されることを特徴とする（図１（Ａ）参照）。

救済手段１０３は保持手段１０５（保持回路ともいう）と置き換え手段１０６（置き換え回路ともいう）を有することを特徴とする。また、検査手段１０４は第２の記憶手段１０２の情報を保持手段１０５に書き込む手段を有することを特徴とする。さらに、置き換え手段１０６は不良メモリセルを冗長メモリセルに置き換える手段を有することを特徴とする。

より詳しくは、置き換え手段１０６は、冗長メモリセルが配置されたアドレスのビット線又はワード線を選択状態にし、なお且つ不良メモリセルが配置されたアドレスのビット線又はワード線を非選択状態にする選択手段１０７と、不良メモリセルが配置されたアドレスのビット線又はワード線の電位を低電位電源の電位と同電位にする電位設定手段１０８を有することを特徴とする。

また、第１の記憶手段１０１、救済手段１０３及び検査手段１０４の３つの手段は同一の基板上に設けられ、第２の記憶手段１０２は前記基板の接続端子に接続されることを特徴とする。さらに、上記に挙げた４つの全ての手段は同一の基板上に設けられることを特徴とする。上記特徴により、小型化、薄型化及び軽量化を実現した半導体装置を提供することができる。

また、本発明は、上記に挙げた４つの手段に加えて、画像を表示する手段を有する表示手段１１０を有していてもよい（図１（Ｂ）参照）。そして、第１の記憶手段１０１、救済手段１０３、検査手段１０４及び表示手段１１０の４つの手段は同一の基板上に設けられ、第２の記憶手段１０２は前記基板の接続端子に接続されることを特徴とする。また、上記に挙げた５つの全ての手段は同一の基板上に設けられることを特徴とする。上記特徴により、小型化、薄型化及び軽量化を実現し、さらに、表示手段１１０を有することで、高機能化と高付加価値化を実現した半導体装置を提供することができる。

接続端子は、基板上に設けられた回路（以下内部回路と表記）に接続し、なお且つ導電性粒子等の導電体を介して接続フィルムが貼り付けられている。接続フィルムとは、フィルム状の印刷回路にＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｒｇｒａｔｉｏｎ）チップをのせた薄型のＬＳＩパッケージであり、ＴＣＰ又はＴＡＢ−ＩＣとよばれるものである。接続フィルムはＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップ（以下外部回路と表記）に接続する。従って、内部回路と外部回路は、接続端子と接続フィルムを介して接続する。このように、接続フィルムを用いて、内部回路と外部回路を接続させることは、外部回路を外付けするともいう。

以下には、上記に挙げた各々の手段の構成について、図２を用いて説明する。第１の記憶手段に相当するメモリセルアレイ１１は、列方向に１列目からｎ列目までのビット線Ｂ１〜Ｂｎ（ｎは自然数）と、行方向に１行目からｍ行目までのワード線Ｗ１〜Ｗｍ（ｍは自然数）を有する。また、ビット線Ｂｘ（１≦ｘ≦ｎ）とワード線Ｗｙ（１≦ｙ≦ｍ）が絶縁体を介して交差する領域に記憶素子を含むメモリセル１２を複数有する。記憶素子は、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、容量素子及び抵抗素子から選択された１つ又は複数から構成される。本実施の形態では、ｍ＝４を満たし、かつ記憶素子として、ＴＦＴ１３と容量素子１４を用いる形態を示す。容量素子１４が有する２つの電極の一方は、低電位電源に接続する。

なお、図２に示す形態は、メモリセルアレイ１１がＤＲＡＭに相当する場合である。メモリセルアレイ１１がＳＲＡＭに相当する場合には、記憶素子として、６個のＴＦＴ、５個のＴＦＴ、４個のＴＦＴと２個の抵抗素子、又は４個のＴＦＴと１個の抵抗素子を用いる。但し、記憶素子として６個のＴＦＴ、又は４個のＴＦＴと２個の抵抗素子を用いる場合には、各列に２本のビット線（１本がビット線、もう１本がビットバー線）を配置する。

メモリセルアレイ１１は、１つの冗長メモリセル又は複数の冗長メモリセルからなる冗長メモリセルアレイを有する。一般的には１列又は複数列、若しくは１行又は複数行の冗長メモリセルアレイを有する。本実施の形態では、冗長メモリセル４４が１行分設けられた冗長メモリセルアレイ４５を有する形態を示し、前記冗長メモリセルアレイ４５は４行目に配置される形態を示す。従って、以下には、４行目のワード線Ｗ４は冗長ワード線とも表記する。

メモリセルアレイ１１の周囲には、列方向のビット線Ｂ１〜Ｂｎを制御するデコーダ１５と、行方向のワード線Ｗ１〜Ｗｍを制御するデコーダ１６を配置する。なお、図示しないが、デコーダの他にも、センスアンプや読み出し／書き込み回路、出力回路等の必要な回路を配置するとよい。

第２の記憶手段１７は、メモリセルアレイ１１が有する１つ又は複数の不良メモリセルのアドレスを記憶する。不良メモリセルの情報は、最初にテスター等の検査手段を用いて得た情報である。第２の記憶手段１７は、ＥＰＲＯＭ、ＥＥＰＲＯＭ又はフラッシュメモリ等の読み出しと書き込みが可能なメモリや、マスクＲＯＭやＰＲＯＭ等の読み出し専用のメモリである。

救済手段１８は、保持手段１９と置き換え手段２０を有し、前記置き換え手段２０は選択手段２１と電位設定手段２２を有する。救済手段１８は、列方向と行方向の一方又は両方に設けるが、本実施の形態では、行方向のみに救済手段１８を設ける形態を示す。

保持手段１９は、複数のラッチ（ラッチ回路ともいう）からなるレジスタに相当する。本実施の形態では、レジスタは、ビット線Ｂ１〜Ｂｎの本数、ワード線Ｗ１〜Ｗｍの本数と同数個のラッチを有する。つまり、列方向にはｎ個のラッチ、行方向にはｍ個のラッチを有する。本実施の形態では、ｍ＝４を満たすときの形態を示すので、保持手段１９は、ワード線Ｗ１〜Ｗ４の本数と同数個の４個のラッチ２３〜２６を有するレジスタに相当する。

選択手段２１は、ＴＦＴ等のスイッチング機能を有する素子を複数有する素子群に相当する。本実施の形態では、素子群は、複数のアナログスイッチに相当する形態を示し、前記アナログスイッチの個数は、ビット線Ｂ１〜Ｂｎの本数から冗長ビット線の本数を引いた数の２倍、又はワード線Ｗ１〜Ｗｍの本数から冗長ワード線の本数を引いた数の２倍の個数となる。従って、ワード線Ｗ１〜Ｗ４の本数が４本、冗長ワード線Ｗ４が１本であることから、選択手段２１は（４−１）×２＝６個のアナログスイッチ２７〜３２を構成する素子群に相当する。

電位設定手段２２は、論理回路やスイッチング機能を有する素子を複数有する素子群に相当する。本実施の形態では、素子群は、複数の論理回路と複数のＴＦＴに相当する形態を示し、前記論理回路と、前記ＴＦＴの個数は、ビット線Ｂ１〜Ｂｎの本数又はワード線Ｗ１〜Ｗｍの本数と同数の個数となる。従って、ワード線Ｗ１〜Ｗ４の本数が４本であることから、電位設定手段２２は、４個の論理回路３３〜３６と、４個のＴＦＴ３７〜４０を構成する素子群に相当する。論理回路３３、３６の２つの入力端子のうち、一方は低電位電源に接続する。ＴＦＴ３７〜４０はＮ型ＴＦＴであり、全てのＴＦＴ３７〜４０のソース又はドレインの一方は低電位電源に接続され、他方はワード線Ｗｙ（１≦ｙ≦４）に接続される。

検査手段４１は、素子検査手段４２と、前記素子検査手段４２を制御するインターフェース（インターフェース回路ともいう）４３に相当する。素子検査手段４２は、ＩＣチップの検査方式の１つであり、バウンダリスキャンテストの標準方式の名称であるＪＴＡＧの規格に沿った構成であればよい。素子検査手段４２は、半導体装置を構成する全てのＴＦＴを検査することが可能であり、具体例としては、複数のフリップフロップ回路を縦列接続したフリップフロップ群（シフトレジスタともいう）が挙げられる。ＪＴＡＧの規格に沿ったフリップフロップ群はスキャンチェーンともいう。インターフェース４３は、素子検査手段４２を制御する役目を担っており、具体的には、第２の記憶手段１７が有するデータを読み出し、その情報を素子検査手段４２に供給する役目と、素子検査手段４２から供給されるデータを救済手段１８に供給する役目を担う。検査手段４１として、フリップフロップ群を用いる本発明は、簡便な方法での不良メモリセルの情報の書き込むことができる。従って、メモリセルアレイ１１の欠陥を簡便に救済することができ、メモリセルアレイ１１の大容量化と信頼性の向上を可能とする。なお、検査手段４１は、電源投入時と検査時においてのみ用いるものであり、電源投入時には、保持手段１９に不良メモリセルのアドレスを書き込むために用いる。

上記構成を有する半導体装置の動作について以下に説明する。本実施の形態では、２行目に不良メモリセルが配置されていると仮定し、冗長メモリセルを用いて、前記不良メモリセルを救済する動作について説明する。

まず、電源が投入されると、検査手段４１は、第２の記憶手段１７から不良メモリセルのアドレスの情報を読み取り、その情報を救済手段１８が有する保持手段１９に供給する。具体的には、１、３、４行目のラッチ２３、２５、２６にＬレベルの信号を供給し、２行目のラッチ２４にＨレベルの信号を供給する。各々のラッチ２３〜２６は供給された信号を保持する。換言すると、各々のラッチ２３〜２６は、第２の記憶手段１７が有する不良メモリセルのアドレスの情報と同じ情報を記憶する。

ラッチ２３〜２６に所定の信号が保持されると、その情報に従って、アナログスイッチ２７、３０、３２は導通状態、アナログスイッチ２８、２９、３１は非導通状態となる。また、ＴＦＴ３７、３９、４０はオフ状態、ＴＦＴ３８はオン状態となる。

上記の状態になると、１行目のワード線Ｗ１は、アナログスイッチ２７を介してデコーダ１６と導通状態となる。２行目のワード線Ｗ２は、アナログスイッチ３０を介してデコーダ１６と導通状態となる。４行目の冗長ワード線Ｗ４は、アナログスイッチ３２を介してデコーダ１６と導通状態となる。一方、２行目のワード線Ｗ２は、アナログスイッチ２８、２９が非導通状態であるため、デコーダ１６とは非導通状態となる。さらに、ＴＦＴ３８がオン状態であるため、２行目のワード線Ｗ２は、低電位電源と同電位になる。

上記のステップを経て、２行目の不良メモリセルは、４行目の冗長メモリセルにより救済される。より詳しくは、保持手段１９に記憶された情報に基づき、選択手段２１は、１、３行目のワード線Ｗ１、Ｗ３と４行目の冗長ワード線Ｗ４のみ選択状態にし、２行目のワード線Ｗ２を非選択状態にする。電位設定手段２２は、非選択状態にある２行目のワード線Ｗ２の電位を低電位電源と同電位にする。つまり、２行目のメモリセル１２に対して行うはずだった情報の読み出し又は書き込みは、３行目のメモリセル１２を用いて行う。同様に、３行目のメモリセル１２に対して行うはずだった読み出し又は書き込みは、４行目の冗長メモリセル４４を用いて行う。このようにして、２行目のメモリセル１２は、３行目のメモリセル１２に置き換えられ、３行目のメモリセル１２は４行目の冗長メモリセル４４に置き換えられ、その結果、２行目の不良メモリセルは、４行目の冗長メモリセル４４により救済される。
（実施の形態２）

本発明の半導体装置は、ビット線とワード線が絶縁体を介して交差する領域に記憶素子を含むメモリセルと冗長メモリセルを有する第１の記憶手段と、前記第１の記憶手段が有する不良メモリセルのアドレスを記憶する第２の記憶手段と、救済手段と、検査手段の４つの基幹の要素から構成されることを特徴とする。

救済手段は保持手段と置き換え手段を有することを特徴とする。また、検査手段は第２の記憶手段の情報を保持手段に書き込む手段を有することを特徴とする。さらに、置き換え手段は不良メモリセルを冗長メモリセルに置き換える手段を有することを特徴とする。

より詳しくは、置き換え手段は、冗長メモリセルが配置されたアドレスのビット線又はワード線のみを選択状態にし、なお且つメモリセルが配置されたアドレスのビット線又はワード線を非選択状態にする選択手段と、冗長メモリセルが配置されたアドレスのビット線又はワード線の電位を高電位電源の電位と同電位にする電位設定手段を有することを特徴とする。

また、第１の記憶手段、救済手段及び検査手段の３つの手段は同一の基板上に設けられ、第２の記憶手段は前記基板の接続端子に接続されることを特徴とする。さらに、上記に挙げた４つの全ての手段は同一の基板上に設けられることを特徴とする。上記特徴により、小型化、薄型化及び軽量化を実現した半導体装置を提供することができる。

また、本発明は、上記に挙げた４つの手段に加えて、画像を表示する手段を有する表示手段を有していてもよい。そして、第１の記憶手段、救済手段、検査手段及び表示手段の４つの手段は同一の基板上に設けられ、第２の記憶手段は前記基板の接続端子に接続されることを特徴とする。また、上記に挙げた５つの全ての手段は同一の基板上に設けられることを特徴とする。上記特徴により、小型化、薄型化及び軽量化を実現し、さらに、表示手段を有することで、高機能化と高付加価値化を実現した半導体装置を提供することができる。

以下には、上記に挙げた各々の手段の構成について、図３を用いて説明する。第１の記憶手段に相当するメモリセルアレイ１１は、複数のビット線Ｂ１〜Ｂｎと、複数のワード線Ｗ１〜Ｗｍを有する。また、ビット線Ｂｘ（１≦ｘ≦ｎ）とワード線Ｗｙ（１≦ｙ≦ｍ）が絶縁体を介して交差する領域に記憶素子を含むメモリセル１２を複数有する。記憶素子は、ＴＦＴ、容量素子及び抵抗素子から選択された１つ又は複数から構成される。本実施の形態では、ｍ＝５を満たし、かつ記憶素子として、ＴＦＴ１３と容量素子１４を用いる形態を示す。

メモリセルアレイ１１は、１つの冗長メモリセル又は複数の冗長メモリセルからなる冗長メモリセルアレイを有する。本実施の形態では、冗長メモリセル４４が１行分設けられた冗長メモリセルアレイ４５を有し、前記冗長メモリセルアレイ４５は５行目に配置される形態を示す。従って、以下には、５行目のワード線Ｗ５は冗長ワード線とも表記する。

メモリセルアレイ１１の周囲には、列方向のビット線Ｂ１〜Ｂｎを制御するデコーダ５１と、行方向のワード線Ｗ１〜Ｗｍを制御するデコーダ５２を配置する。なお、図示しないが、デコーダの他にも、センスアンプや読み出し／書き込み回路、出力回路等の必要な回路を配置するとよい。

第２の記憶手段５３は、メモリセルアレイ１１が有する１つ又は複数の不良メモリセルのアドレスを記憶する。第２の記憶手段５３は、ＥＰＲＯＭ、ＥＥＰＲＯＭ又はフラッシュメモリ等の読み出しと書き込みが可能なメモリや、マスクＲＯＭやＰＲＯＭ等の読み出し専用のメモリである。

救済手段５４は、保持手段５５と置き換え手段５６を有し、前記置き換え手段５６は選択手段５７と電位設定手段５８を有する。救済手段５４は、列方向と行方向の一方又は両方に設けるが、本実施の形態では、行方向のみに救済手段５４を設ける形態を示す。

保持手段５５は、複数のラッチからなるレジスタに相当する。本実施の形態では、保持手段５５は、２個のラッチ５９、６０を有するレジスタに相当する。

選択手段５７は、ＴＦＴ等のスイッチング機能を有する素子を複数有する素子群に相当する。本実施の形態では、素子群は、デコーダと複数のアナログスイッチを構成する素子群に相当する。より詳しくは、行方向のデコーダ５２と４個のアナログスイッチ６１〜６４を構成する素子群に相当する。アナログスイッチ６１〜６４は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）７３に接続する。

電位設定手段５８は、ＴＦＴ等のスイッチング機能を有する素子を複数有する素子群に相当する。本実施の形態では、Ｎ型ＴＦＴ６５、６６、Ｐ型ＴＦＴ６７、アナログスイッチ６８、Ｎ型ＴＦＴ６９、インバータ７０及びラッチ７１を有する素子群に相当する。Ｎ型ＴＦＴ６５、６６、６９のソース又はドレインは低電位電源に接続される。またＰ型ＴＦＴ６７のソース又はドレインは高電位電源に接続される。

検査手段７２は、フリップフロップ群に代表される素子検査手段とインターフェースを有する。検査手段７２は、保持手段５５であるラッチ５９、６０に接続される。検査手段７２として、フリップフロップ群を用いる本発明は、簡便な方法での不良メモリセルの情報の書き込むことができる。従って、メモリセルアレイ１１の欠陥を簡便な方法で救済することができ、前記メモリセルアレイ１１の大容量化と信頼性の向上を可能とする。

ＣＰＵ７３は、ＴＦＴ等のスイッチング機能を有する素子を複数有する素子群に相当する。ＣＰＵ７３は、４本のワード線Ｗ１〜Ｗ４から選択される所望の１本のワード線Ｗｙ（１≦ｙ≦４）を選択する信号を供給する機能を有する。また、ＤＥ（Ｄｅｃｏｄｅ Ｅｎａｂｌｅ）信号を供給する。

続いて、上記構成を有する半導体装置の動作について以下に説明する。本実施の形態では、２行目に不良メモリセルが配置されていると仮定し、冗長メモリセルを用いて不良メモリセルを救済する動作について説明する。

まず、電源が投入されると、検査手段７２は、第２の記憶手段５３から不良メモリセルのアドレスの情報を読み取り、前記情報を救済手段５４が有する保持手段５５に供給する。詳しくは、２行目のワード線Ｗ２を非選択する信号を供給するものであり、より具体的には、ラッチ５９にＬレベルの信号を供給し、ラッチ６０にＨレベルの信号を供給する。ラッチ５９、６０は、供給された信号を保持する。換言すると、ラッチ５９、６０は、第２の記憶手段５３が有する不良メモリセルのアドレスの情報と同じ情報を記憶する。

ラッチ５９、６０に不良メモリセルの情報が記憶されると、その情報に従って、アナログスイッチ６１、６３は導通状態、アナログスイッチ６２、６４は非導通状態となる。

上記の状態において、ＤＥ信号がＬレベルのときと、Ｈレベルのときに場合分けして、その動作について説明する。

ＣＰＵ７３から供給されるＤＥ信号がＬレベルのとき、全てのビット線Ｂ１〜Ｂｍはプリチャージされる。また、Ｐ型ＴＦＴ６７がオン状態となり、前記Ｐ型ＴＦＴ６７のソース又はドレインに接続された高電位電源の電位がラッチ７１により保持される。つまり、ラッチ７１にはＨレベルの信号が保持される。

一方、ＤＥ信号がＨレベルのとき、ワード線Ｗｙ（１≦ｙ≦４）の選択が行われ、所望のメモリセル１２からの情報の読み出し又は書き込みが行われる。
以下には、ＤＥ信号がＨレベルであって、２行目のワード線Ｗ２が選択されるときの動作について説明する。まず、ＣＰＵ７３から、配線７４にＬレベルの信号が伝達され、配線７５にＨレベルの信号が伝達される。そうすると、Ｌレベルの信号がアナログスイッチ６１を介して、Ｎ型ＴＦＴ６５に供給され、前記Ｎ型ＴＦＴ６５はオフ状態になる。同様に、Ｎ型ＴＦＴ６６もオフ状態になる。このとき、アナログスイッチ６８は導通状態であり、ラッチ７１に保持されたＨレベルの信号が冗長ワード線Ｗ５に伝達され、前記冗長ワード線Ｗ５は高電位電源と同電位になる。つまり、冗長ワード線Ｗ５は選択状態となる。一方、ワード線Ｗ１〜Ｗ４は非選択状態となる。

また、ＤＥ信号がＨレベルであって、ワード線Ｗｙ（ｙ＝１、３、４）が選択されるときの動作について説明する。まず、ＣＰＵ７３から、配線７４、７５に信号が伝達される。より詳しくは、配線７４にＨレベル、配線７５にＨレベルの信号、又は配線７４にＨレベル、配線７５にＬレベルの信号、又は配線７４にＬレベル、配線７５にＬレベルの信号が伝達される。これらの信号は、ワード線Ｗｙ（ｙ＝１、３、４）を選択する信号であり、Ｎ型ＴＦＴ６５、６６の一方又は両方がオン状態となる。このとき、アナログスイッチ６８は導通状態であり、Ｎ型ＴＦＴ６５、６６のソース又はドレインが接続する低電位電源の電位が冗長ワード線Ｗ５に伝達され、ワード線Ｗ５は低電位電源と同電位となる、つまり、冗長ワード線Ｗ５は非選択状態となる。一方、ワード線Ｗｙ（ｙ＝１、３、４）は選択状態となる。

上記のステップを経て、２行目の不良メモリセルは、５行目の冗長メモリセルにより救済される。より詳しくは、保持手段５５に記憶された情報に基づいて、ＣＰＵ７３から２行目のワード線を選択する情報が供給された場合には、選択手段５７により、ワード線Ｗｙ（１≦ｙ≦ｍ）は非選択状態になり、冗長ワード線Ｗ５のみ選択状態になる。同時に、電位設定手段５８により、冗長ワード線Ｗ５は高電位電源と同電位になる。つまり、冗長ワード線Ｗ５は選択状態になる。このようにして、２行目の不良メモリセルは、５行目の冗長メモリセルにより救済される。一方、ワード線Ｗｙ（ｙ＝１、３、４）が選択された場合には、選択手段５７により、ワード線Ｗｙ（ｙ＝１、３、４）が選択状態となり、冗長ワード線Ｗ５は非選択状態になる。また、電位設定手段５８により、冗長ワード線Ｗ５は、低電位電源と同電位になる。つまり、冗長ワード線Ｗ５は非選択状態になる。
本実施の形態は、上記の実施の形態と自由に組み合わせることができる。
（実施の形態３）

本発明の実施の形態について図面を用いて説明する。同一表面上に画素部及び前記画素部を制御する駆動回路、並びにメモリ及びＣＰＵを搭載したパネルについて、図４（Ａ）（Ｂ）を用いて説明する。

図４（Ａ）はパネルの斜視図を示し、前記パネルは、基板４０６上に複数の画素（画素回路ともいう）がマトリクス状に配置された画素部４０１、前記画素部４０１の周辺に駆動回路４０２、４０３を有する。また、ＶＲＡＭ（画面表示専用メモリ）、ＲＡＭ又はＲＯＭに相当する記憶手段４０４と、ＣＰＵ４０５を有する。さらに、駆動回路４０２、４０３、記憶手段４０４及びＣＰＵ４０５を制御する信号を供給する入力端子４０９を有し、前記入力端子４０９には、テープ４０８を介して、ビデオ信号等の信号や電位が供給される。シール材（図示せず）は、画素部４０１と駆動回路４０２、４０３を囲むように設けられ、前記シール材により基板４０６と対向基板４０７を貼り合わせる。対向基板４０７は、画素部４０１及び駆動回路４０２、４０３上のみに設けてもよいし、全面に設けてもよい。但し、発熱する恐れがあるＣＰＵ４０５には、放熱板を接するように設けるとよい。

図４（Ｂ）は図４（Ａ）のパネルのＡ−Ａ’における断面図を示し、画素部４０１はＴＦＴ４１１と容量素子４１２を有し、駆動回路４０２はＴＦＴからなる素子群４１９を有し、記憶手段４０４はＴＦＴからなる素子群４２０を有する。基板４０６と対向基板４０７の間には、画素電極４１３、配向膜４１４、液晶層４１５、配向膜４１６、対向電極４１７、シール材４１８を有する。基板４０６と対向基板４０７には偏光板が貼り付けられる。

基板４０６上の回路を構成する素子は、非晶質半導体に比べて移動度等の特性が良好な多結晶半導体（ポリシリコン）により形成されることが好ましく、そうすると、同一表面上におけるモノリシック化が実現される。このように、画素部と駆動回路以外に、記憶手段やＣＰＵ等の機能回路の一体形成も実現されたパネルはシステムオンパネルと呼ばれ、システムの多機能化を図ることができる。上記構成を有するパネルは、接続する外部ＩＣの個数が減少するため、小型・軽量・薄型が実現され、最近普及が急速に進んだ携帯端末に適用すると大変有効である。

なお、本実施の形態では、表示素子として液晶素子を用いたパネルを示したが、本発明はこれに制約されない。表示素子として、発光素子等の他の表示素子を用いたパネルに適用してもよい。
本実施の形態は、上記の実施の形態と自由に組み合わせることができる。

本発明の実施例について、図５（Ａ）を用いて説明する。本発明の半導体装置は、基板１０１０上に、メモリセルと冗長メモリセルを有する第１の記憶手段１００１（以下ＲＡＭ１００１と表記）と、不良メモリセルのアドレスを記憶する第２の記憶手段１００２（以下ＲＯＭ１００２と表記）と、救済手段１００３と、ＲＯＭ１００２の情報を救済手段１００３に書き込む検査手段１００４を有する。検査手段１００４は、スキャンチェーン１００５〜１００７とスキャンチェーンコントローラ１００８を有する。また、スキャンチェーン１００５〜１００７とスキャンチェーンコントローラ１００８の間にセレクタ１００９を有する。

なお、図示する構成では、ＲＡＭ１００１内に救済手段１００３が設けられているが、前記救済手段１００３は、ＲＡＭ１００１の外部に設けてもよい。さらに、ＲＯＭ１００２は、基板１０１０に作り込まずに、外付けにしてもよい。また、本発明の半導体装置の構成要素は上記に挙げたものに制約されず、ＣＰＵ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、メモリコントローラ、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）及び電源回路のようないくつかの独立した回路ブロックを有していてもよい。

上記構成を有する半導体装置の動作について、以下に簡単に説明する。まず、電源が投入されると、不良メモリセルのアドレスの情報が、ＲＯＭ１００２からスキャンチェーンコントローラ１００８に読み込まれ、その後、スキャンチェーン１００５〜１００７に伝達される。スキャンチェーン１００５〜１００７に伝達された情報は、救済手段１００３に書き込まれ、前記救済手段１００３は、その情報に基づいて、冗長メモリセルを用いて、不良メモリセルを救済する。

次に、上記とは異なる構成要素を有する本発明の実施例について、図５（Ｂ）を用いて説明する。本発明の半導体装置は、基板１１３０上に、メモリセルを複数個有する第１の記憶手段１１１１〜１１１４（以下カラーパレットメモリ１１１１、ビデオメモリ１１１２、ワークメモリ１１１３、プログラムメモリ１１１４と表記）、不良メモリセルのアドレスを記憶する第２の記憶手段１１１５（以下ＲＯＭ１１１５と表記）、救済手段１１１６〜１１１９、ＲＯＭ１１１５の情報を前記救済手段１１１６〜１１１９に書き込む検査手段１１２０を有する。検査手段１１２０は、スキャンチェーン１１２１〜１１２３とスキャンチェーンコントローラ１１２４を有する。スキャンチェーン１１２１〜１１２３の各々は、外付けの回路とデータをやりとりするインターフェース１１２５、画像データの処理を行う画像処理回路１１２６、ＣＰＵ１１２７に内蔵されている。また、複数の画素から構成され、画像を表示する表示手段１１２８、前記表示手段１１２８を制御する駆動回路１１２９を有する。

図示する構成では、スキャンチェーン１１２１〜１１２３は、他の回路に内蔵されているが、別に設けてもよい。また、基板１１３０上に形成された複数の回路から選択された一つ又は複数の回路は、基板１１３０上に作り込まずに、外付けにしてもよい。また、画像処理回路１１２６は、５ＭＨｚ以上のクロックで動作することを特徴とする。ＣＰＵ１１２７は、２０ＭＨｚ以上のクロックで動作することを特徴とする。駆動回路１１２９に供給する色データを格納するカラーパレットメモリ１１１１、表示手段１１２８に表示する画像データを格納するビデオメモリ１１１２は２００ｎｓｅｃ以下の読み出しサイクルで動作することを特徴とする。ワークメモリ１１１３、プログラムデータや画像データを格納するプログラムメモリ１１１４は、５０ｎｓｅｃ以下の読み出しサイクルで動作することを特徴とする。

上記構成を有する半導体装置の動作について、以下に簡単に説明する。まず、電源が投入されると、不良メモリセルのアドレスの情報が、ＲＯＭ１１１５からスキャンチェーンコントローラ１１２４に読み込まれ、その後、スキャンチェーン１１２１〜１１２３に伝達される。スキャンチェーン１１２１〜１１２３に伝達された情報は、救済手段１１１６に書き込まれ、前記救済手段１１１６は、その情報に基づき、カラーパレットメモリ１１１１、ビデオメモリ１１１２、ワークメモリ１１１３、プログラムメモリ１１１４内の冗長メモリセルを用いて不良メモリセルを救済する。本実施例は、上記の実施の形態と自由に組み合わせることができる。

本発明が適用される電子機器の一例として、テレビ受像機、デジタルカメラ、ディジタルビデオカメラ、携帯電話、携帯情報端末、携帯型ゲーム機、モニター、ノート型パソコン、カーオーディオなどの音響再生装置、家庭用ゲーム機などの記録媒体を備えた画像再生装置などが挙げられる。これらの電子機器の具体例について、図６（Ａ）〜（Ｆ）を用いて説明する。

図６(Ａ)は携帯端末であり、本体９１０１、表示部９１０２等を含む。図６（Ｃ）はお風呂用テレビ受像機であり、本体９３０１、表示部９３０２等を含む。図６（Ｄ）は、携帯情報端末であり、本体９２０１、表示部９２０２等を含む。図６（Ｅ）は、ディジタルビデオカメラであり、表示部９７０１、９７０２等を含む。

表示部を含むパネルは、図６（Ｂ）に示すように駆動回路９１０４、ＣＰＵや記憶手段等の機能回路９１０３を具備する。本発明は、機能回路９１０３が有する記憶手段の構成に適用される。駆動回路９１０４だけでなく、機能回路９１０３が一体形成されたパネルを有する電子機器は、接続する外部ＩＣの個数を減らすことができるため、小型・軽量・薄型が実現される。また、表示部を構成する表示素子として、自発光型の発光素子を用いると、バックライトなどが必要ないため、液晶素子を用いる場合に比べて、薄型・小型・軽量が実現される。

また、図６（Ｆ）は接触型ＩＣカードであり、本体９６０１、ＩＣチップ９６０２、モジュール端子９６０３を含む。ＩＣチップ９６０２は、ＲＡＭ９６０４、ＲＯＭ９６０５、ＣＰＵ９６０６及びＲＡＭ９６０７等を含む。本発明は、ＩＣチップ９６０２の構成に適用される。

本発明の半導体装置を説明する図（実施の形態１）。 本発明の半導体装置を説明する図（実施の形態１）。 本発明の半導体装置を説明する図（実施の形態２）。 本発明の半導体装置を説明する図（実施の形態３）。 本発明の半導体装置を説明する図（実施例１）。 本発明の半導体装置を説明する図（実施例２）。

符号の説明

１１ メモリセルアレイ
１２ メモリセル
１３ ＴＦＴ
１４ 容量素子
１５、１６ デコーダ
１７ 第２の記憶手段
１８ 救済手段
１９ 保持手段
２０ 置き換え手段
２１ 選択手段
２２ 電位設定手段
２３〜２６ ラッチ
２７〜３２ アナログスイッチ
３３〜３６ 論理回路
３７〜４０ ＴＦＴ
４１、７２ 検査手段
４２ 素子検査手段
４３ インターフェース
４４ 冗長メモリセル
４５ 冗長メモリセルアレイ
５１、５２ デコーダ
５３ 第２の記憶手段
５４ 救済手段
５５ 保持手段
５６ 置き換え手段
５７ 選択手段
５８ 電位設定手段
５９、６０、７１ ラッチ
６１〜６４、６８ アナログスイッチ
６５、６６、６９ Ｎ型ＴＦＴ、６７ Ｐ型ＴＦＴ
７０ インバータ、７３ ＣＰＵ、７４〜７６ 配線

Claims (17)

1. メモリセルと冗長メモリセルを含む第１の記憶回路と、
   前記第１の記憶回路が含む不良メモリセルのアドレスを記憶する第２の記憶回路と、
   ラッチ回路を含む保持回路と、
   前記不良メモリセルを前記冗長メモリセルに置き換える置き換え回路と、
   前記第２の記憶回路の情報を前記保持回路に書き込む検査回路とを有し、
   前記メモリセルと前記冗長メモリセルの各々は、ビット線とワード線が絶縁体を介して交差する領域に設けられた記憶素子を有し、
   前記検査回路は複数のフリップフロップ回路とインターフェース回路を有することを特徴とする半導体装置。
2. メモリセルと冗長メモリセルを含む第１の記憶回路と、
   前記第１の記憶回路が含む不良メモリセルのアドレスを記憶する第２の記憶回路と、
   ラッチ回路を含む保持回路と、
   前記不良メモリセルを前記冗長メモリセルに置き換える置き換え回路と、
   前記第２の記憶回路の情報を前記保持回路に書き込む検査回路とを有し、
   前記メモリセルと前記冗長メモリセルの各々は、ビット線とワード線が絶縁体を介して交差する領域に設けられた記憶素子を有し、
   前記検査回路は複数のフリップフロップ回路とインターフェース回路を有し、
   前記第１の記憶回路、前記保持回路、前記置き換え回路及び前記検査回路は同じ基板上に設けられており、前記第２の記憶回路は前記基板の接続端子に接続されることを特徴とする半導体装置。
3. メモリセルと冗長メモリセルを含む第１の記憶回路と、
   前記第１の記憶回路が含む不良メモリセルのアドレスを記憶する第２の記憶回路と、
   ラッチ回路を含む保持回路と、
   前記不良メモリセルを前記冗長メモリセルに置き換える置き換え回路と、
   前記第２の記憶回路の情報を前記保持回路に書き込む検査回路と、
   画像を表示する複数の画素回路とを有し、
   前記メモリセルと前記冗長メモリセルの各々は、ビット線とワード線が絶縁体を介して交差する領域に設けられた記憶素子を有し、
   前記検査回路は複数のフリップフロップ回路とインターフェース回路を有することを特徴とする半導体装置。
4. メモリセルと冗長メモリセルを含む第１の記憶回路と、
   前記第１の記憶回路が含む不良メモリセルのアドレスを記憶する第２の記憶回路と、
   ラッチ回路を含む保持回路と、
   前記不良メモリセルを前記冗長メモリセルに置き換える置き換え回路と、
   前記第２の記憶回路の情報を前記保持回路に書き込む検査回路と、
   画像を表示する複数の画素回路とを有し、
   前記メモリセルと前記冗長メモリセルの各々は、ビット線とワード線が絶縁体を介して交差する領域に設けられた記憶素子を有し、
   前記検査回路は複数のフリップフロップ回路とインターフェース回路を有し、
   前記第１の記憶回路、前記保持回路、前記置き換え回路、前記検査回路及び前記複数の画素回路は同じ基板上に設けられており、前記第２の記憶回路は前記基板の接続端子に接続されることを特徴とする半導体装置。
5. 請求項１乃至請求項４のいずれか一項において、前記記憶素子は、トランジスタ、抵抗素子及び容量素子から選択された１つ又は複数を有することを特徴とする半導体装置。
6. 請求項１乃至請求項５のいずれか一項において、前記第１の記憶回路はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又はＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であることを特徴とする半導体装置。
7. 請求項１乃至請求項６のいずれか一項において、前記第２の記憶回路はＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ、マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）又はＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）であることを特徴とする半導体装置。
8. 請求項１乃至請求項７のいずれか一項において、前記置き換え回路は、前記冗長メモリセルが配置されたアドレスの前記ビット線又は前記ワード線を選択状態にし、前記不良メモリセルが配置されたアドレスの前記ビット線又は前記ワード線を非選択状態にする選択回路を有することを特徴とする半導体装置。
9. 請求項１乃至請求項７のいずれか一項において、前記置き換え回路は、前記冗長メモリセルが配置されたアドレスの前記ビット線又は前記ワード線を選択状態にし、前記不良メモリセルが配置されたアドレスの前記ビット線又は前記ワード線を非選択状態にする選択回路と、前記不良メモリセルが配置されたアドレスの前記ビット線又は前記ワード線の電位を低電位電源の電位と同電位にする電位設定回路を有することを特徴とする半導体装置。
10. 請求項１乃至請求項７のいずれか一項において、前記置き換え回路は、前記冗長メモリセルが配置されたアドレスの前記ビット線又は前記ワード線のみを選択状態にする選択回路を有することを特徴とする半導体装置。
11. 請求項１乃至請求項７のいずれか一項において、前記置き換え回路は、前記冗長メモリセルが配置されたアドレスの前記ビット線又は前記ワード線のみを選択状態にする選択回路と、前記冗長メモリセルが配置されたアドレスの前記ビット線又は前記ワード線の電位を高電位電源の電位と同電位にする電位設定回路を有することを特徴とする半導体装置。
12. 請求項１乃至請求項７のいずれか一項において、前記置き換え回路は、前記冗長メモリセルが配置されたアドレスの前記ビット線又は前記ワード線のみを選択状態にし、前記不良メモリセルが配置されたアドレスの前記ビット線又は前記ワード線を非選択状態にする選択回路を有することを特徴とする半導体装置。
13. 請求項１乃至請求項７のいずれか一項において、前記置き換え回路は、前記冗長メモリセルが配置されたアドレスの前記ビット線又は前記ワード線のみを選択状態にし、前記不良メモリセルが配置されたアドレスの前記ビット線又は前記ワード線を非選択状態にする選択回路と、前記冗長メモリセルが配置されたアドレスの前記ビット線又は前記ワード線の電位を高電位電源の電位と同電位にする電位設定回路を有することを特徴とする半導体装置。
14. 請求項１乃至請求項１３のいずれか一項に記載の前記半導体装置を用いた電子機器。
15. 請求項１乃至請求項１３のいずれか一項に記載の前記半導体装置を用いたＩＣカード。
16. メモリセルと冗長メモリセルを含む第１の記憶回路と、前記第１の記憶回路が有する不良メモリセルのアドレスを記憶する第２の記憶回路と、検査回路と、保持回路と、選択回路と、電位設定回路とを有し、
    前記検査回路は、前記第２の記憶回路に記憶された情報を読み取り、前記情報を前記保持回路に書き込み、
    前記選択回路は、前記保持回路に記憶された情報に従って、前記冗長メモリセルが配置されたアドレスの前記ビット線又は前記ワード線を選択状態にし、前記不良メモリセルが配置されたアドレスの前記ビット線又は前記ワード線を非選択状態にし、
    前記電位設定回路は、前記不良メモリセルが配置されたアドレスの前記ビット線又は前記ワード線の電位を低電位電源の電位と同電位にすることを特徴とする半導体装置。
17. メモリセルと冗長メモリセルを含む第１の記憶回路と、前記第１の記憶回路が有する不良メモリセルのアドレスを記憶する第２の記憶回路と、検査回路と、保持回路と、選択回路と、電位設定回路とを有し、
    前記検査回路は、前記第２の記憶回路に記憶された情報を読み取り、前記情報を前記保持回路に書き込み、
    前記選択回路は、前記保持回路に記憶された情報に従って、前記冗長メモリセルが配置されたアドレスの前記ビット線又は前記ワード線のみを選択状態にし、前記不良メモリセルが配置されたアドレスの前記ビット線又は前記ワード線を非選択状態にし、
    前記電位設定回路は、前記冗長メモリセルが配置されたアドレスの前記ビット線又は前記ワード線の電位を高電位電源の電位と同電位にすることを特徴とする半導体装置。

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