JP2010176746A - 不揮発性記憶装置、集積回路装置及び電子機器 - Google Patents

Abstract

【課題】システム起動時の待ち時間を短縮することができる不揮発性記憶装置、集積回路装置及び電子機器を提供すること。
【解決手段】不揮発性記憶装置は、電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線が配置される主記憶回路１０及び情報記憶回路２０と、主記憶回路１０及び情報記憶回路２０の複数のビット線のうちの対応ビット線の電気的接続をオン状態又はオフ状態にするための選択トランジスターが配置される選択回路３０と、情報記憶回路２０から情報を読み出すための読み出し回路４０と、主記憶回路１０にデータを書き込み又は読み出すための入出力回路８０とを含み、第１のモードでは選択トランジスターがオフ状態となり、情報記憶回路２０からの情報が読み出し回路４０により読み出され、主記憶回路１０のデータの書き込み又は読み出しが入出力回路８０を介して行われる。
【選択図】図１

Description

本発明は、不揮発性記憶装置、集積回路装置及び電子機器等に関する。

電気的に書き換え可能な不揮発性記憶装置では、歩留まりを向上させる目的で、不良メモリーセルを救済するための冗長セルを設けることが行われている。そのためには不良メモリーセルのアドレス情報を予め記憶しておき、起動時にそれを読み出す回路が必要となる。

この課題に対して例えば特許文献１には、正規のメモリーセルと同一構造のメモリーセルに不良アドレス情報を記憶する手法が開示されている。

しかしながらこの手法では、起動時に特別のルーチンが必要でデータのアクセスをすぐに開始できなかったり、回路が大規模化するなどの課題があった。

特開２０００−２６０１９８号公報

本発明の幾つかの態様によれば、システム起動時の待ち時間を短縮することができる不揮発性記憶装置、集積回路装置及び電子機器を提供できる。

本発明の一態様は、電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線が配置される主記憶回路と、電気的に書き換え可能な不揮発性の複数の情報メモリーセル及び複数のビット線が配置される情報記憶回路と、前記主記憶回路の前記複数のビット線のうちの対応ビット線と前記情報記憶回路の前記複数のビット線のうちの対応ビット線との電気的接続をオン状態又はオフ状態にするための選択トランジスターが配置される選択回路と、前記情報記憶回路からの情報を読み出すための読み出し回路と、前記主記憶回路にデータを書き込む、又は前記主記憶回路からデータを読み出すための入出力回路とを含み、第１のモードでは、前記選択回路の前記選択トランジスターがオフ状態となり、前記情報記憶回路からの情報が前記読み出し回路により読み出され、前記主記憶回路へのデータの書き込み、又は前記主記憶回路からのデータの読み出しが前記入出力回路を介して行われることを特徴とする不揮発性記憶装置に関係する。

本発明の一態様によれば、情報記憶回路から情報を読み出す時に、選択トランジスターをオフ状態にして主記憶回路の対応ビット線の寄生容量の影響を取り除くことができるから、高速に情報記憶回路から情報を読み出すことができる。その結果、システム起動時の待ち時間を短縮することができる。

また本発明の一態様では、第２のモードでは、前記選択回路の前記選択トランジスターがオン状態となり、前記情報記憶回路からの情報が前記入出力回路を介して読み出されてもよい。

このようにすれば、情報記憶回路に記憶された情報を通常の読み出し動作と同様の動作により読み出すことができる。

また本発明の一態様では、前記第１のモードは通常動作モードであり、前記第２のモードは前記情報記憶回路に記憶された情報を確認するための読み出しモードであってもよい。

このようにすれば、第１のモードを用いて通常のメモリー動作を行い、第２のモードを用いて情報記憶回路の動作確認をすることができる。

また本発明の一態様では、第３のモードでは、前記選択回路の前記選択トランジスターがオン状態となり、前記入出力回路を介して前記情報記憶回路に情報が書き込まれてもよい。

このようにすれば、通常の書き込み動作と同様の動作により情報記憶回路に情報を書き込むことができる。

また本発明の一態様では、前記第３のモードは前記情報記憶回路へ情報を書き込むためのプログラムモードであってもよい。

このようにすれば、第３のモードを用いて情報記憶回路の動作確認をすることができる。

また本発明の一態様では、前記第２のモードでは、前記主記憶回路の複数のワード線が非選択状態に設定されてもよい。

このようにすれば、第２のモードで主記憶回路からデータが読み出されることを禁止することができる。

また本発明の一態様では、前記読み出し回路は、前記情報記憶回路からの情報をラッチするラッチ回路を含んでもよい。

このようにすれば、情報記憶回路からの情報を読み出し回路に保持することができる。

また本発明の一態様では、前記ラッチ回路は、パワーオンリセット信号に基づいて生成されたラッチ信号によって、前記情報記憶回路からの情報をラッチしてもよい。

このようにすれば、電源投入後に自動的に情報記憶回路からの情報をラッチすることができる。

また本発明の一態様では、前記読み出し回路は、前記ラッチ回路と前記情報記憶回路との間に設けられたラッチ用トランジスターを含み、前記ラッチ用トランジスターは前記ラッチ信号がアクティブになったことでオン状態となってもよい。

このようにすれば、ラッチ信号に同期して情報記憶回路からの情報をラッチすることができる。

また本発明の一態様では、前記ラッチ信号がアクティブになった後に、前記ラッチ回路に電源が供給されてもよい。

このようにすれば、ラッチ回路の誤動作を防止し、確実に情報を保持することができる。

また本発明の一態様では、前記情報記憶回路は、少なくとも前記主記憶回路の不良メモリーセルのアドレス情報を記憶してもよい。

このようにすれば、検査時に不良メモリーセルのアドレス情報を記憶しておき、システム起動時にアドレス情報を読み出して不良メモリーセルを救済することができる。

また本発明の一態様では、前記情報メモリーセルの検査時に、前記入出力回路を介して前記情報メモリーセルに記憶されている情報が読み出されて確認されてもよい。

このようにすれば、情報メモリーセルの動作確認をすることにより情報メモリーセルの信頼性を向上させることができる。

また本発明の一態様では、前記情報記憶回路は、前記主記憶回路と前記選択回路との間に配置され、前記選択回路は、前記情報記憶回路と前記読み出し回路との間に配置されてもよい。

このようにすれば、同一構造のメモリーセルが連続して配置されることにより、微細加工の均一性が向上し、加工不良を防ぐことができる。さらにメモリー特性のばらつきが低減され、書き込まれたデータの安全性を高めることができる。

本発明の他の態様は、上記いずれかに記載の不揮発性記憶装置を含む集積回路装置及び電子機器に関係する。

基本的な構成例。 動作モードの説明図。 図３（Ａ）、図３（Ｂ）、図３（Ｃ）は各動作モードの説明図。 レイアウトの別の一例。 詳細な構成例の一部。 ラッチ回路の動作のタイミングチャートの一例。 メモリーセルの構造の一例。 集積回路装置及び電子機器の一例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．基本的な構成例
図１に本実施形態の基本的な構成例を示す。本実施形態の不揮発性記憶装置は、主記憶回路１０、情報記憶回路２０、選択回路３０、読み出し回路４０及び入出力回路８０を含む。なお、本実施形態の不揮発性記憶装置は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。

主記憶回路１０には、電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線が配置される。情報記憶回路２０には、電気的に書き換え可能な不揮発性の複数の情報メモリーセル及び複数のビット線が配置され、少なくとも主記憶回路１０の不良メモリーセルのアドレス情報を記憶する。選択回路３０には、主記憶回路１０の複数のビット線のうちの対応ビット線と情報記憶回路２０の複数のビット線のうちの対応ビット線との電気的接続をオン状態又はオフ状態にするための選択トランジスターが配置される。読み出し回路４０はラッチ回路を含み、情報記憶回路２０に記憶された不良アドレス情報を読み出してラッチ回路に保持する。入出力回路８０は入力データ信号ＤＩＮを受けて主記憶回路１０にデータを書き込み、また主記憶回路１０に記憶されたデータを読み出して出力データ信号ＤＯＵＴを出力する。

さらに本構成例の不揮発性記憶装置は、周辺回路５０、一致判定回路６０、カラムデコーダー７０及びローデコーダー９０を含む。周辺回路５０はアドレスバッファや動作モード設定のためのロジック回路等を含むことができる。一致判定回路６０は、入力アドレス信号ＡＩＮと読み出し回路４０からの出力不良アドレス信号ＡＤとの一致判定を行う。

従来は不良メモリーセルのアドレス情報はヒューズ回路により記憶していた。しかしヒューズ回路を用いる手法では、ヒューズをレーザーにより溶断するためにヒューズのレイアウトパターンを小さくできないこと、他の素子及び配線から離して配置しなければならないことなどの理由により、レイアウト面積が大きくなるという欠点がある。また他の手法として、不良メモリーセルのアドレス情報を別個に設けた不揮発性メモリー回路に記憶する手法があるが、そのための周辺回路が必要となり、やはりレイアウト面積が大きくなるという欠点がある。

そこで本実施形態では、主記憶回路１０のメモリーセルと同様の構造を持つ情報メモリーセルを設け、それに不良メモリーセルのアドレス情報を記憶すると共に、主記憶回路１０と共通の周辺回路を用いて書き込みができるようにしている。具体的には、製品出荷前の検査時に不良メモリーセルが発見されたときは、そのアドレス情報が上記対応ビット線を介して情報メモリーセルに書き込まれる。この時には選択回路３０の選択トランジスターがオン状態となり、主記憶回路１０の対応ビット線と情報記憶回路２０の対応ビット線とが電気的に接続される。出荷後のシステム起動時には、選択トランジスターがオフ状態となり、後述する読み出し回路により不良アドレス情報が読み出されて、不良メモリーセルが冗長メモリーセルにより置換される。このようにすることで、レイアウト面積の無駄をなくすと共に、システム起動時に高速に不良アドレス情報を読み出すことが可能になる。

以上説明したように、本実施形態では図１に示すように選択回路３０が設けられているが、選択回路３０を設けたことにより、通常動作モード以外に情報記憶回路２０にアクセスするための特別な２つのモードが必要になる。この特別な２つのモードは情報記憶回路２０の情報を書き込み、そして確認するために用いられる。

本実施形態の不揮発性記憶装置は３つの動作モードを備えることができる。第１のモードは通常動作モード、すなわち不揮発性記憶装置を含む集積回路装置及び電子機器に利用される情報を主記憶回路１０に書き込み、又は主記憶回路１０から読み出すモードである。第２のモードは製品出荷前の検査時に情報記憶回路２０の情報を確認するための読み出しモードであり、第３のモードは情報記憶回路２０へ情報を書き込むためのプログラムモードである。図２及び図３は３つの動作モードを説明する図である。以下、各モードについて具体的に説明する。

第１のモードでは、図３（Ａ）に示すように情報記憶回路２０からの情報が読み出し回路４０により読み出され、主記憶回路１０へのデータの書き込み、又は主記憶回路１０からのデータの読み出しが入出力回路８０を介して行われる。このモードでは選択回路３０の選択トランジスターがオフ状態となり、情報記憶回路２０の対応ビット線と主記憶回路１０の対応ビット線とが電気的に非接続となる。このようにすれば、情報記憶回路２０から情報を読み出す時に、主記憶回路１０の対応ビット線の寄生容量の影響を取り除くことができるから、高速に情報記憶回路２０から情報を読み出すことができる。

第２のモードでは、図３（Ｂ）に示すように情報記憶回路２０からの情報が入出力回路８０を介して読み出される。このモードでは選択回路３０の選択トランジスターがオン状態となり、情報記憶回路２０の対応ビット線と主記憶回路１０の対応ビット線とが電気的に接続される。このようにすることで、情報記憶回路２０からの情報が、主記憶回路１０の対応ビット線を経由して入出力回路８０により読み出される。このモードでは、主記憶回路１０の複数のワード線が非選択状態に設定される。こうすることにより、主記憶回路１０からデータが読み出されることを禁止することができる。

第３のモードでは、図３（Ｃ）に示すように入出力回路８０を介して情報記憶回路２０に情報が書き込まれる。このモードでは選択回路３０の選択トランジスターがオン状態となり、情報記憶回路２０の対応ビット線と主記憶回路１０の対応ビット線とが電気的に接続される。このようにすることで、主記憶回路１０の対応ビット線を経由して、入出力回路８０により情報記憶回路２０に情報が書き込まれる。このモードでは、主記憶回路１０の複数のワード線が非選択状態に設定されてもよい。こうすることにより、主記憶回路１０にデータが書き込まれることを禁止することができる。

さらに第２、第３のモードを用いることにより、情報記憶回路２０の情報メモリーセルの動作確認を行うことができる。すなわち情報メモリーセルの検査時に、入出力回路８０を介して情報メモリーセルに情報が書き込まれ、又は記憶されている情報が読み出されて、情報メモリーセルの動作確認が行われる。

主記憶回路１０は、電気的に書き換え可能な不揮発性の複数のメモリーセルが配置されるデータメモリーセルブロック１１と、不良メモリーセルが置き換えられる冗長メモリーセルが配置される冗長メモリーセルブロック１２とを含む。冗長メモリーセルブロック１２はデータメモリーセルブロック１１と情報記憶回路２０との間に配置される。データメモリーセルブロック１１の検査時には、冗長メモリーセルブロック１２が非選択状態に設定される。こうすることにより、冗長メモリーセルブロック１２のデータが読み出され、又は書き込まれることを禁止することができる。

さらに主記憶回路１０は、例えば図１に示すように複数のブロックＢＬＫ１〜ＢＬＫｎ（ｎは２以上の整数）に分割することができる。この場合には、１つの入力アドレス信号ＡＩＮに対してＢＬＫ１〜ＢＬＫｎの各ブロック毎に１個のメモリーセルがアクセスされる。すなわち１つの入力アドレス信号ＡＩＮに対して、ｎｂｉｔのデータが書き込まれ又は読み出される。

例えばロー数（行数）が２０４８、カラム数（列数）が２０４８である４Ｍｂｉｔの不揮発性記憶装置で１６のブロックに分割される場合では、各ブロックは２０４８行×１２８列＝２６２１４４個のメモリーセルで構成される。２０４８＝２^１１、１２８＝２^７であるから、ローアドレスは１１ｂｉｔ、カラムアドレスは７ｂｉｔで指定され、このアドレスに対して１６ｂｉｔのデータが書き込まれ又は読み出される。

冗長メモリーセルによる不良メモリーセルの置換はロー（行）単位で行われるが、冗長メモリーセルブロック１２は複数行からなる冗長メモリーセル含むことができ、さらに連続する複数行を１単位として置換することもできる。例えば上述した４Ｍｂｉｔの不揮発性記憶装置の場合では、冗長メモリーセルブロック１２を３２行×２０４８列の構成であれば、連続する４行を１単位として置換すると、８ローアドレス分のメモリーセルと置換できることになる。

製品出荷前の検査時にデータメモリーセルブロック１１内に不良メモリーセルが発見されたときは、その不良メモリーセルを含むロー（行）に対応するローアドレス情報が、第３のモードを用いて入出力回路８０により情報記憶回路２０に書き込まれる。上述したように、この時には選択回路３０の選択トランジスターがオン状態となり、主記憶回路１０の対応ビット線と情報記憶回路２０の対応ビット線とが電気的に接続される。

情報記憶回路２０に記憶された不良アドレス情報は、不揮発性記憶装置の電源投入後であって通常の読み出し又は書き込み動作の開始前に、第１のモードを用いて読み出し回路４０により読み出されてラッチ回路に保持される。

第１のモード（通常動作モード）による主記憶回路１０に記憶されたデータの読み出しは以下のように行われる。入力アドレス信号ＡＩＮと読み出し回路４０からの出力不良アドレス信号ＡＤとが一致するか否かを一致判定回路６０が判定し、一致しない場合はデータメモリーセルブロック１１内のメモリーセルからデータが読み出される。一方、ＡＩＮとＡＤとが一致する場合は冗長メモリーセルブロック１２内の冗長メモリーセルからデータが読み出される。第１のモードによる書き込み動作についても同様である。

図１に示すように、本実施形態では情報記憶回路２０は主記憶回路１０と選択回路３０との間に配置され、選択回路３０は情報記憶回路２０と読み出し回路４０との間に配置される。すなわち主記憶回路１０の対応ビット線に沿った方向を第１の方向Ｄ１とした場合に、主記憶回路１０のＤ１方向側（Ｄ１方向の領域）に情報記憶回路２０が配置され、情報記憶回路２０のＤ１方向側（Ｄ１方向の領域）に選択回路３０が配置される。読み出し回路４０は選択回路３０のＤ１方向側（Ｄ１方向の領域）に配置される。

具体的には、情報記憶回路２０は主記憶回路１０及び選択回路３０に隣接して配置されるが、情報記憶回路２０と選択回路３０との間に他の回路が挿入されてもよい。

このように選択回路３０を情報記憶回路２０のＤ１方向側（Ｄ１方向の領域）に配置することにより、主記憶回路１０のメモリーセルと情報記憶回路２０のメモリーセルとを連続して配置することができる。同一構造のメモリーセルが連続して配置されることにより、小さいセルサイズでも微細加工の均一性が向上し、加工不良を防ぐことができるという利点がある。またメモリーセルが隣接して配置されるのでメモリー特性のばらつきが低減され、書き込まれたデータの安全性が高まるという利点がある。さらにメモリーセルアレイの無駄な領域がなくなり、チップ上のエリアを有効活用できるという利点がある。

なお、選択回路３０を情報記憶回路２０のＤ１方向側（Ｄ１方向の領域）に配置することは本実施形態の必須の要件ではない。例えば図４に示すように、選択回路３０を主記憶回路１０と情報記憶回路２０との間に配置してもよい。このようにしても上述した第１乃至第３のモードによる動作が可能である。

さらに本実施形態では、図１に示すように第１の方向Ｄ１に直交する方向を第２の方向Ｄ２とした場合に、周辺回路５０及びローデコーダー９０は主記憶回路１０の第２の方向（Ｄ２方向側又はＤ２方向の領域）に配置される。一致判定回路６０は周辺回路５０の第１の方向（Ｄ１方向側又はＤ１方向の領域）に配置される。第１の方向Ｄ１の反対方向を第３の方向Ｄ３とした場合に、主記憶回路１０の第３の方向（Ｄ３方向側又はＤ３方向の領域）にカラムデコーダー７０と入出力回路８０とが配置される。

以上説明したように、図１に示す本実施形態の基本的な構成例によれば、第１のモードで情報記憶回路２０から不良アドレス情報を高速に読み出すことができるから、電源投入後に主記憶回路１０へのアクセスが可能となるまでの時間を短縮することができる。さらに第２、第３のモードで入出力回路８０を介して情報記憶回路２０の情報メモリーセルの動作確認を行うことができるから、情報メモリーセルの信頼性を向上させることができる。さらに主記憶回路１０と情報記憶回路２０とのメモリーセルを同一構造にして連続して配置することができる。そうすることにより微細加工の均一性が向上して加工不良を防ぐことができ、またメモリー特性のばらつきが低減されて書き込まれたデータの安全性が高まるという利点がある。さらにメモリーセルアレイの無駄な領域がなくなり、チップ上のエリアを有効活用できるという利点がある。

２．詳細な構成例
図５は本実施形態の詳細な構成例の一部、すなわち不良メモリーセルのアドレス情報の１ｂｉｔ分を記憶する部分を抜き出して示したものである。図５を用いて以下に説明することは、図５に示された部分に限定されず、主記憶回路１０、情報記憶回路２０、選択回路３０及び読み出し回路４０の全体に当てはまる。

主記憶回路１０は電気的に書き換え可能な不揮発性の複数のメモリーセルＭＣ、複数のワード線ＷＬ、複数のソース線ＳＬ、複数のビット線ＢＬ及び対応ビット線ＢＬ１、ＢＬ２を含む。情報記憶回路２０は電気的に書き換え可能な不揮発性の複数の情報メモリーセルＭＣ１〜ＭＣ４、ワード線ＷＬ１、ＷＬ２、ソース線ＳＬ１、ＳＬ２及び対応ビット線ＢＬＰ１、ＢＬＰ２を含む。選択回路３０は選択トランジスターＴＳ１、ＴＳ２を含む。読み出し回路４０はラッチ回路を構成するインバーターＩＮＶ１、ＩＮＶ２及びラッチ用トランジスターＴＲ１、ＴＲ２を含む。

なお、本実施形態の不揮発性記憶装置は図５の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。また、図５において、ＭＣ１〜ＭＣ４以外に６個のメモリーセルが示されているが、これらのメモリーセルは実際には使用されず、上述したようにメモリーセルの配置の連続性を保つために設けられている。

情報メモリーセルＭＣ１〜ＭＣ４には例えば以下のように不良アドレス情報が書き込まれる。ＭＣ１及びＭＣ２には同一の情報が書き込まれ、一方ＭＣ３及びＭＣ４にはそれと逆の情報が書き込まれる。例えばＭＣ１、ＭＣ２に０が書き込まれる場合には、ＭＣ３、ＭＣ４には１が書き込まれる。また例えばＭＣ１、ＭＣ２に１が書き込まれる場合には、ＭＣ３、ＭＣ４には０が書き込まれる。このように２つのメモリーセルを１組として用いることにより動作マージンをより大きくすることができる。

上述したように、本構成例の不揮発性記憶装置は３つの動作モードを備える。第１のモードは通常動作モード、すなわち不揮発性記憶装置を含む集積回路装置及び電子機器に利用される情報を主記憶回路１０に書き込み、又は主記憶回路１０から読み出すモードである。第２のモードは製品出荷前の検査時に情報記憶回路２０の情報を確認するための読み出しモードであり、第３のモードは情報記憶回路２０へ情報を書き込むためのプログラムモードである。以下に各モードの動作を具体的に説明する。

第１のモードでは選択回路３０の選択トランジスターＴＳ１、ＴＳ２がオフ状態となり、情報記憶回路２０からの情報が読み出し回路４０により読み出され、主記憶回路１０へのデータの書き込み、又は主記憶回路１０からのデータの読み出しが入出力回路８０を介して行われる。選択トランジスターＴＳ１、ＴＳ２がオフ状態となることで、情報記憶回路２０の対応ビット線ＢＬＰ１、ＢＬＰ２と主記憶回路１０の対応ビット線ＢＬ１、ＢＬ２とが電気的に非接続となる。このようにすれば、情報記憶回路２０から情報を読み出す時に、主記憶回路１０の対応ビット線ＢＬ１、ＢＬ２の寄生容量の影響を取り除くことができるから、高速に情報記憶回路２０から情報を読み出すことができる。したがって電源投入後に主記憶回路１０へのアクセスが可能となるまでの時間を短縮することができる。

第１のモードでの読み出し回路４０の動作を図６を用いて具体的に説明する。図６はラッチ回路の動作のタイミングチャートの一例である。ＭＣ１〜ＭＣ４に記憶された不良アドレス情報は例えば以下のように読み出される。不揮発性記憶装置の電源投入後、所定のリセット期間が終了するとパワーオンリセット信号ＸＰＯＲがＡ１に示すようにＨレベル（高電位レベル）になる。このＸＰＯＲの立ち上がりエッジによりラッチ信号ＬＡＴがＡ２に示すようにＨレベル（アクティブ）になり、読み出し回路４０のラッチ用トランジスターＴＲ１、ＴＲ２がオン状態になる。続いてＩＮＶ１、ＩＮＶ２に電源が供給され、電源電圧ＶＤがＡ３に示すように所定の電圧まで上昇すると、Ａ４に示すように対応ビット線ＢＬＰ１、ＢＬＰ２の信号がラッチされてラッチ出力信号ＬＱが確定する。このようにすればラッチ回路の誤動作を防止し、確実に情報を保持することができる。

その後ラッチ信号ＬＡＴがＡ５に示すようにＬレベル（低電位レベル）になり、ＴＲ１、ＴＲ２がオフ状態になる。ＩＮＶ１、ＩＮＶ２と対応ビット線ＢＬＰ１、ＢＬＰ２とは電気的に非接続となるが、読み出された情報はラッチ回路にそのまま保持される。

第２のモードでは、情報記憶回路２０からの情報が入出力回路８０を介して読み出される。第２のモードでは、ワード線ＷＬ１、ＷＬ２が選択され、選択トランジスターＴＳ１、ＴＳ２が選択信号ＳＥＬによりオン状態となり、主記憶回路１０の対応ビット線ＢＬ１、ＢＬ２と情報記憶回路２０の対応ビット線ＢＬＰ１、ＢＬＰ２とがそれぞれ電気的に接続される。このようにすることで、情報メモリーセルＭＣ１〜ＭＣ４の情報が、主記憶回路１０の対応ビット線ＢＬ１、ＢＬ２を経由して、入出力回路８０により読み出される。また、第２のモードではラッチ用トランジスターＴＲ１、ＴＲ２はオフ状態であり、ラッチ回路を構成するインバーターＩＮＶ１、ＩＮＶ２と対応ビット線ＢＬＰ１、ＢＬＰ２とは電気的に非接続である。さらに第２のモードでは、主記憶回路１０の全ての複数のワード線ＷＬが非選択状態に設定される。こうすることにより、主記憶回路１０からデータが読み出されることを禁止することができる。

第３のモードでは、入出力回路８０を介して情報記憶回路２０に情報が書き込まれる。第３のモードでは、ワード線ＷＬ１、ＷＬ２が選択され、選択トランジスターＴＳ１、ＴＳ２が選択信号ＳＥＬによりオン状態となり、対応ビット線ＢＬ１、ＢＬ２と対応ビット線ＢＬＰ１、ＢＬＰ２とがそれぞれ電気的に接続される。このようにすることで、主記憶回路１０の対応ビット線ＢＬ１、ＢＬ２を経由して、入出力回路８０により情報メモリーセルＭＣ１〜ＭＣ４に情報が書き込まれる。また、第３のモードではラッチ用トランジスターＴＲ１、ＴＲ２はオフ状態であり、ラッチ回路を構成するインバーターＩＮＶ１、ＩＮＶ２と対応ビット線ＢＬＰ１、ＢＬＰ２とは電気的に非接続である。さらに第３のモードでは、主記憶回路１０の全ての複数のワード線ＷＬが非選択状態に設定されてもよい。こうすることにより、主記憶回路１０にデータが書き込まれることを禁止することができる。

さらに第２、第３のモードを用いることにより、入出力回路８０を介して情報メモリーセルＭＣ１〜ＭＣ４の動作確認を行うことができるから、情報メモリーセルの信頼性を向上させることができる。

以上説明したように、図５に示す詳細な構成例によれば、第１のモードでは情報記憶回路２０から不良アドレス情報を高速に読み出すことができるから、電源投入後に主記憶回路１０へのアクセスが可能となるまでの時間を短縮することができる。さらに第２、第３のモードでは入出力回路８０を介して情報記憶回路２０の情報メモリーセルの動作確認を行うことができるから、情報メモリーセルの信頼性を向上させることができる。

本構成例の電気的に書き換え可能な不揮発性メモリーセルとしては種々の構造のものを用いることができる。例えばＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor)型、フローティングゲート型、強誘電体型（ＦＲＡＭ：Ferroelectric RAM）、相変化型（ＰＣＭ：Phase Change Memory）、磁気抵抗型（ＭＲＡＭ：Magnetoresistive RAM）などを用いることができるし、これら以外の構造を有するメモリーセルであってもよい。また、ＯＴＰ（One Time PROM）すなわち１回限り書き換え可能なものであってもよいし、ＭＴＰ（Multiple Time PROM）すなわち複数回書き換え可能なものであってもよい。

図７は、電気的に書き換え可能な不揮発性メモリーセルの構造の一例として、ＭＯＮＯＳ型を示したものである。なお、本実施形態のメモリーセルは図７に示す構造に限定されるものではない。

図７に示すメモリーセルは、半導体層５１０、ソースドレイン領域５２０、第１のゲート絶縁層５３０、ゲート電荷蓄積層５４０、第２のゲート絶縁層５５０、ゲート導電層５６０及び絶縁層５７０を有する。ソースドレイン領域５２０の一方はソース線ＳＬに接続され、他方はビット線ＢＬに接続される。また、ゲート導電層５６０はワード線ＷＬに接続される。

ゲート電荷蓄積層５４０は例えば窒化シリコン層（Ｓｉ_３Ｎ_４層）で形成され、ゲート導電層５６０は例えばポリシリコン層で形成され、第１、第２のゲート絶縁層５３０、５５０及び絶縁層５７０は例えば酸化シリコン層（ＳｉＯ_２層）で形成される。

３．集積回路装置及び電子機器
図８に本実施形態の不揮発性記憶装置を含む集積回路装置及び電子機器の一例を示す。図８に示す集積回路装置２００は不揮発性記憶装置１００、ドライバー１１０、制御回路１２０を含む。不揮発性記憶装置１００は、制御回路１２０からの制御信号に基づいて、表示特性制御パラメーターを読み出してドライバー１１０に出力する。ドライバー１１０は表示特性制御パラメーターに基づいて階調補正などを行って、電気光学パネル２１０を駆動する。このようにすることにより、電気光学パネル２１０に最適な表示特性で画像を表示することができる。なお、電気光学パネル２１０は液晶パネルであってもよいし、例えば有機ＥＬ（Electro Luminescence）や無機ＥＬなどの発光素子を用いたパネルであってもよい。

図８に示す電子機器３００は例えば携帯型情報端末であって、集積回路装置２００、電気光学パネル２１０、送受信回路２２０、ＣＰＵ２３０、ＲＡＭ２４０、操作入力部２５０、アンテナ２６０を含む。送受信回路２２０はアンテナ２６０で受信した信号を復調してＣＰＵ２３０に出力し、またＣＰＵ２３０からのデータを変調してアンテナ２６０から送信する。ＣＰＵ２３０は操作入力部２５０からの操作情報に基づいて、送受信回路２２０及びＲＡＭ２４０とデータをやりとりし、必要なデータ処理を行う。なお、本実施形態の電子機器は携帯型情報端末には限定されず、携帯電話機、ＰＤＡなどであってもよい。

なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置及び電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＡＩＮ 入力アドレス信号、ＡＤ 出力不良アドレス信号、ＤＩＮ 入力データ信号、
ＤＯＵＴ 出力データ信号、ＢＬＫ１〜ＢＬＫｎ 第１〜第ｎのブロック、
１０ 主記憶回路、１１ データメモリーセルブロック、
１２ 冗長メモリーセルブロック、２０ 情報記憶回路、３０ 選択回路、
４０ 読み出し回路、５０ 周辺回路、６０ 一致判定回路、７０ カラムデコーダー、
８０ 入出力回路、９０ ローデコーダー、１００ 不揮発性記憶装置、
１１０ ドライバー、１２０ 制御回路、２００ 集積回路装置、
２１０ 電気光学パネル、２２０ 送受信回路、２３０ ＣＰＵ、２４０ ＲＡＭ、
２５０ 操作入力部、２６０ アンテナ、３００ 電子機器、５１０ 半導体層、
５２０ ソースドレイン領域、５３０ 第１のゲート絶縁層、
５４０ ゲート電荷蓄積層、５５０ 第２のゲート絶縁層、５６０ ゲート導電層、
５７０ 絶縁層

Claims (15)

1. 電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線が配置される主記憶回路と、
   電気的に書き換え可能な不揮発性の複数の情報メモリーセル及び複数のビット線が配置される情報記憶回路と、
   前記主記憶回路の前記複数のビット線のうちの対応ビット線と前記情報記憶回路の前記複数のビット線のうちの対応ビット線との電気的接続をオン状態又はオフ状態にするための選択トランジスターが配置される選択回路と、
   前記情報記憶回路からの情報を読み出すための読み出し回路と、
   前記主記憶回路にデータを書き込む、又は前記主記憶回路からデータを読み出すための入出力回路とを含み、
   第１のモードでは、
   前記選択回路の前記選択トランジスターがオフ状態となり、前記情報記憶回路からの情報が前記読み出し回路により読み出され、
   前記主記憶回路へのデータの書き込み、又は前記主記憶回路からのデータの読み出しが前記入出力回路を介して行われることを特徴とする不揮発性記憶装置。
2. 請求項１において、
   第２のモードでは、
   前記選択回路の前記選択トランジスターがオン状態となり、前記情報記憶回路からの情報が前記入出力回路を介して読み出されることを特徴とする不揮発性記憶装置。
3. 請求項２において、
   前記第１のモードは通常動作モードであり、
   前記第２のモードは前記情報記憶回路に記憶された情報を確認するための読み出しモードであることを特徴とする不揮発性記憶装置。
4. 請求項２において、
   第３のモードでは、
   前記選択回路の前記選択トランジスターがオン状態となり、前記入出力回路を介して前記情報記憶回路に情報が書き込まれることを特徴とする不揮発性記憶装置。
5. 請求項４において、
   前記第１のモードは通常動作モードであり、
   前記第２のモードは前記情報記憶回路に記憶された情報を確認するための読み出しモードであり、
   前記第３のモードは前記情報記憶回路へ情報を書き込むためのプログラムモードであることを特徴とする不揮発性記憶装置。
6. 請求項２乃至５のいずれかにおいて、
   前記第２のモードでは、
   前記主記憶回路の複数のワード線が非選択状態に設定されることを特徴とする不揮発性記憶装置。
7. 請求項１乃至６のいずれかにおいて、
   前記読み出し回路は、
   前記情報記憶回路からの情報をラッチするラッチ回路を含み、
   前記ラッチ回路は、
   パワーオンリセット信号に基づいて生成されたラッチ信号によって、前記情報記憶回路からの情報をラッチすることを特徴とする不揮発性記憶装置。
8. 請求項７において、
   前記読み出し回路は、
   前記ラッチ回路と前記情報記憶回路との間に設けられたラッチ用トランジスターを含み、
   前記ラッチ用トランジスターは前記ラッチ信号がアクティブになったことでオン状態となることを特徴とする不揮発性記憶装置。
9. 請求項８において、
   前記ラッチ信号がアクティブになった後に、前記ラッチ回路に電源が供給されることを特徴とする不揮発性記憶装置。
10. 請求項１乃至９のいずれかにおいて、
    前記情報記憶回路は、
    少なくとも前記主記憶回路の不良メモリーセルのアドレス情報を記憶することを特徴とする不揮発性記憶装置。
11. 請求項１乃至１０のいずれかにおいて、
    前記情報メモリーセルの検査時に、前記入出力回路を介して前記情報メモリーセルに記憶されている情報が読み出されて確認されることを特徴とする不揮発性記憶装置。
12. 請求項１乃至１１のいずれかにおいて、
    前記主記憶回路は、
    前記電気的に書き換え可能な不揮発性の複数のメモリーセルが配置されるデータメモリーセルブロックと、
    複数の前記不良メモリーセルが置き換えられる複数の冗長メモリーセルが配置される冗長メモリーセルブロックとを含み、
    前記主記憶回路の前記データメモリーセルブロックの検査時に、前記冗長メモリーセルブロックが非選択状態に設定されることを特徴とする不揮発性記憶装置。
13. 請求項１乃至１２のいずれかにおいて、
    前記情報記憶回路は、前記主記憶回路と前記選択回路との間に配置され、
    前記選択回路は、前記情報記憶回路と前記読み出し回路との間に配置されることを特徴とする不揮発性記憶装置。
14. 請求項１乃至１３のいずれかに記載の不揮発性記憶装置を含むことを特徴とする集積回路装置。
15. 請求項１４に記載の集積回路装置を含むことを特徴とする電子機器。

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