JP2010182389A - 不揮発性記憶装置、集積回路装置及び電子機器 - Google Patents

Abstract

【課題】付加情報を記憶することができる不揮発性記憶装置、集積回路装置及び電子機器を提供すること。
【解決手段】不揮発性記憶装置は、電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線を含む主記憶回路１０と、電気的に書き換え可能な不揮発性の複数の情報メモリーセル及び複数のビット線を含む情報記憶回路２０と、主記憶回路１０の対応ビット線と情報記憶回路２０の対応ビット線との電気的接続をオン状態又はオフ状態にするための選択トランジスターを含む選択回路とを含み、情報記憶回路２０は、主記憶回路１０の不良アドレス情報を記憶する第１の情報メモリーセルと、管理情報及び不揮発性記憶装置の外部の回路のための調整情報のうちの少なくとも一方の情報である付加情報を記憶する第２の情報メモリーセルとを含む。
【選択図】図１

Description

本発明は、不揮発性記憶装置、集積回路装置及び電子機器等に関する。

電気的に書き換え可能な不揮発性記憶装置では、歩留まりを向上させる目的で、不良メモリーセルを救済するための冗長セルを設けることが行われている。そのためには不良メモリーセルのアドレス情報を予め記憶しておき、起動時にそれを読み出す回路が必要となる。

この課題に対して例えば特許文献１には、正規のメモリーセルと同一構造のメモリーセルに不良アドレス情報を記憶する手法が開示されている。

しかしながらこの手法では、起動時に特別のルーチンが必要でデータのアクセスをすぐに開始できなかったり、回路が大規模化するなどの課題があった。

特開２０００−２６０１９８号公報

本発明の幾つかの態様によれば、付加情報を記憶することができる不揮発性記憶装置、集積回路装置及び電子機器を提供できる。

本発明の一態様は、電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線を含む主記憶回路と、電気的に書き換え可能な不揮発性の複数の情報メモリーセル及び複数のビット線を含む情報記憶回路と、前記主記憶回路の前記複数のビット線のうちの対応ビット線と前記情報記憶回路の前記複数のビット線のうちの対応ビット線との電気的接続をオン状態又はオフ状態にするための選択トランジスターを含む選択回路とを含み、前記情報記憶回路は、前記主記憶回路の不良アドレス情報を記憶する第１の情報メモリーセルと、管理情報及び不揮発性記憶装置の外部の回路のための調整情報のうちの少なくとも一方の情報である付加情報を記憶する第２の情報メモリーセルとを含むことを特徴とする不揮発性記憶装置に関係する。

本発明の一態様によれば、第１の情報メモリーセルに不良アドレス情報を記憶して、不良メモリーセルを救済すると共に、第２の情報メモリーセルにシステムの最適な動作に必要な情報を付加情報として記憶することができる。さらに、選択回路により情報記憶回路の対応ビット線と主記憶回路の対応ビット線との電気的接続をオフすることができるから、例えば不良アドレス情報を高速に読み出すことができる可能性がある。

また本発明の一態様では、前記第１の情報メモリーセルと前記第２の情報メモリーセルとは、前記情報記憶回路の同一の前記対応ビット線に接続されてもよい。

このようにすれば、情報記憶回路の対応ビット線の本数を減らすことができるから、効率の良いレイアウトが可能になる。

また本発明の一態様では、前記情報記憶回路からの情報を読み出すための読み出し回路を含み、前記第１の情報メモリーセルに記憶された前記不良アドレス情報は、前記読み出し回路を介して読み出され、前記第２の情報メモリーセルは、前記第１の情報メモリーセルの前記不良アドレス情報が読み出される場合には、非選択状態であってもよい。

このようにすれば、読み出し回路を介して、第１の情報メモリーセルから不良アドレス情報を高速に読み出すと共に、第２の情報メモリーセルからの読み出しを禁止することができる。

また本発明の一態様では、通常動作モードでは、前記選択回路の前記選択トランジスターがオフ状態となり、前記第１の情報メモリーセルに記憶された前記不良アドレス情報が、前記読み出し回路により読み出されでもよい。

このようにすれば、情報記憶回路の対応ビット線と主記憶回路の対応ビット線とが電気的に非接続となるから、主記憶回路の対応ビット線の寄生容量の影響を排除することができる。その結果、高速に不良アドレス情報を読み出すことができる。

また本発明の一態様では、前記付加情報が、前記第２の情報メモリーセルに書き込まれ、又は前記第２の情報メモリーセルから読み出される場合には、前記選択回路の前記選択トランジスターがオン状態になり、前記付加情報の書き込み又は読み出しが行われてもよい。

このようにすれば、情報記憶回路の対応ビット線と主記憶回路の対応ビット線とが電気的に接続されるから、通常の動作と同様に付加情報を書き込み又は読み出すことができる。

また本発明の一態様では、前記主記憶回路にデータを書き込む、又は前記主記憶回路からデータを読み出すための入出力回路を含み、前記付加情報が、前記第２の情報メモリーセルから前記入出力回路を介して読み出されてもよい。

このようにすれば、特別な回路を用いることなく、入出力回路を介して通常の動作と同様に付加情報を読み出すことができる。

また本発明の一態様では、前記付加情報が、前記第２の情報メモリーセルに前記入出力回路を介して書き込まれてもよい。

このようにすれば、特別な回路を用いることなく、入出力回路を介して通常の動作と同様に付加情報を書き込むことができる。

また本発明の一態様では、前記情報記憶回路の第１のグループの前記対応ビット線には、前記不良アドレス情報を記憶する前記第１の情報メモリーセルと、前記付加情報を記憶する前記第２の情報メモリーセルとが接続され、前記情報記憶回路の第２のグループの前記対応ビット線には、前記不良アドレス情報の代わりに前記付加情報を記憶する前記第１の情報メモリーセルと、前記付加情報を記憶する前記第２の情報メモリーセルとが接続されてもよい。

このようにすれば、第２のグループの対応ビット線に接続された第１の情報メモリーセルに付加情報を記憶することができるから、システム起動時に必要な付加情報を高速に読み出すことができる。その結果、システム起動時の待ち時間を短縮することができる。

また本発明の一態様では、前記情報記憶回路から前記不良アドレス情報を読み出してラッチする読み出し回路を含み、前記情報記憶回路は、前記主記憶回路と前記選択回路との間に配置され、前記選択回路は、前記情報記憶回路と前記読み出し回路との間に配置されてもよい。

このようにすれば、情報記憶回路が、主記憶回路と選択回路の間に配置されるため、主記憶回路のメモリーセルと情報記憶回路の情報メモリーセルとを連続して配置することが可能になる。これにより、微細加工の均一性向上や加工不良の防止等を実現できる。またメモリー特性のばらつき低減や書き込まれたデータの安全性の向上等も図れる。また選択回路を情報記憶回路と読み出し回路の間に配置すれば、情報記憶回路の情報メモリーセルに記憶された情報を読み出し回路により素早く読み出すことができる。

また本発明の一態様では、前記主記憶回路の前記対応ビット線に沿った方向を第１の方向とし、前記第１の方向に直交する方向を第２の方向とした場合に、前記読み出し回路にラッチされた出力不良アドレス信号を前記第２の方向に引き出すための複数の信号線が、前記選択回路及び前記読み出し回路が形成される領域に前記第２の方向に沿って配線されてもよい。

このようにすれば、選択回路及び読み出し回路の形成領域を有効利用して出力不良アドレス信号を引き出すための複数の信号線を配線できるため、レイアウト効率を向上できる。

また本発明の一態様では、前記主記憶回路の前記第２の方向に配置される周辺回路と、入力アドレス信号と前記読み出し回路からの前記出力不良アドレス信号との一致判定を行う一致判定回路とを含み、前記一致判定回路は、前記周辺回路の前記第１の方向に配置されてもよい。

このようにすれば、周辺回路の第１の方向の領域を有効活用して一致判定回路を配置できるため、効率の良いレイアウト配置を実現できる。

また本発明の他の態様は、上記に記載の不揮発性記憶装置を含む集積回路装置及び電子機器に関係する。

基本的な構成例。 図２（Ａ）、図２（Ｂ）、図２（Ｃ）は書き込み／読み出し動作の説明図。 基本的な構成例の変形例。 詳細な構成例の一部。 ラッチ回路の動作のタイミングチャートの一例。 メモリーセルの構造の一例。 レイアウトの別の一例。 出力不良アドレス信号の配線のレイアウトの一例。 集積回路装置及び電子機器の一例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．基本的な構成例
図１に本実施形態の基本的な構成例を示す。本実施形態の不揮発性記憶装置は、主記憶回路１０、情報記憶回路２０、選択回路３０、読み出し回路４０及び入出力回路８０を含む。なお、本実施形態の不揮発性記憶装置は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。

主記憶回路１０は、電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線を含む。情報記憶回路２０には、電気的に書き換え可能な不揮発性の複数の情報メモリーセル及び複数のビット線を含む。選択回路３０は、主記憶回路１０の複数のビット線のうちの対応ビット線と情報記憶回路２０の複数のビット線のうちの対応ビット線との電気的接続をオン状態又はオフ状態にするための選択トランジスターを含む。

従来は不良メモリーセルのアドレス情報はヒューズ回路により記憶していた。しかしヒューズ回路を用いる手法では、ヒューズをレーザーにより溶断するためにヒューズのレイアウトパターンを小さくできないこと、他の素子及び配線から離して配置しなければならないことなどの理由により、レイアウト面積が大きくなるという欠点がある。また他の手法として、不良メモリーセルのアドレス情報を別個に設けた不揮発性メモリー回路に記憶する手法があるが、そのための周辺回路が必要となり、やはりレイアウト面積が大きくなるという欠点がある。

そこで本実施形態では、主記憶回路１０のメモリーセルと同様の構造を持つ情報メモリーセルを設け、それに不良メモリーセルのアドレス情報を記憶すると共に、主記憶回路１０と共通の周辺回路を用いて書き込みができるようにしている。具体的には、製品出荷前の検査時に不良メモリーセルが発見されたときは、そのアドレス情報が上記対応ビット線を介して情報メモリーセルに書き込まれる。この時には選択回路３０の選択トランジスターがオン状態となり、主記憶回路１０の対応ビット線と情報記憶回路２０の対応ビット線とが電気的に接続される。出荷後のシステム起動時には、選択トランジスターがオフ状態となり、後述する読み出し回路により不良アドレス情報が読み出されて、不良メモリーセルが冗長メモリーセルにより置換される。このようにすることで、レイアウト面積の無駄をなくすと共に、システム起動時に高速に不良アドレス情報を読み出すことが可能になる。

さらに本実施形態では、情報記憶回路２０に不良アドレス情報だけではなく、それ以外の情報も記憶することができる。具体的には、情報記憶回路２０は、主記憶回路１０の不良アドレス情報を記憶する第１の情報メモリーセルと、管理情報及び不揮発性記憶装置の外部の回路のための調整情報のうちの少なくとも一方の情報である付加情報を記憶する第２の情報メモリーセルとを含む。さらに第１の情報メモリーセルと第２の情報メモリーセルとは、情報記憶回路２０の同一の対応ビット線に接続される。

ここで管理情報とは、例えば製造番号など製品管理に使用される情報を含む。また、外部回路のための調整情報とは、例えば電気光学パネルを駆動するドライバーのための表示特性制御パラメーター（動作パラメーター、コマンドパラメーター）などを含む。

読み出し回路４０はラッチ回路を含み、情報記憶回路２０に記憶された不良アドレス情報を読み出してラッチ回路に保持する。具体的には、図２（Ａ）に示すように、第１の情報メモリーセルＩＭ１に記憶された不良アドレス情報は、読み出し回路４０を介して読み出され、第２の情報メモリーセルは、第１の情報メモリーセルに記憶された不良アドレス情報が読み出される場合には、非選択状態である。より具体的には、通常動作モードでは、選択回路３０の選択トランジスターがオフ状態となり、第１の情報メモリーセルに記憶された不良アドレス情報が読み出し回路４０により読み出される。このようにすれば、主記憶回路１０の対応ビット線の寄生容量の影響を排除することができるから、高速に不良アドレス情報を読み出すことができる。その結果、システム起動時の待ち時間を短縮することができる。

不良アドレス情報を第１の情報メモリーセルに書き込む時は、通常動作モードは用いられない。すなわち、図２（Ｂ）に示すように、選択回路３０の選択トランジスターがオン状態となり、入出力回路８０を介して不良アドレス情報が書き込まれる。このようにすれば、特別な回路を用いることなく不良アドレス情報を書き込むことができる。

一方、付加情報が第２の情報メモリーセルに書き込まれ、又は第２の情報メモリーセルから読み出される場合には、選択回路３０の選択トランジスターがオン状態になり、付加情報の書き込み又は読み出しが行われる。具体的には、図２（Ｃ）に示すように、付加情報が第２の情報メモリーセルから入出力回路８０を介して読み出され、又は第２の情報メモリーセルに入出力回路８０を介して書き込まれる。このようにすれば、特別な回路を用いることなく通常の動作と同様に付加情報を書き込み又は読み出すことができる。

なお、入出力回路８０は、通常動作モードでは、入力データ信号ＤＩＮを受けて主記憶回路１０にデータを書き込み、また主記憶回路１０に記憶されたデータを読み出して出力データ信号ＤＯＵＴを出力する。

さらに本構成例の不揮発性記憶装置は、周辺回路５０、一致判定回路６０及びカラムデコーダー７０を含む。一致判定回路６０は、入力アドレス信号ＡＩＮと読み出し回路４０からの出力不良アドレス信号ＡＤとの一致判定を行う。

主記憶回路１０は、電気的に書き換え可能な不揮発性の複数のメモリーセルが含まれるデータメモリーセルブロック１１と、不良メモリーセルが置き換えられる冗長メモリーセルが含まれる冗長メモリーセルブロック１２とを含む。冗長メモリーセルブロック１２はデータメモリーセルブロック１１と情報記憶回路２０との間に配置される。

さらに主記憶回路１０は、例えば図１に示すように複数のブロックＢＬＫ１〜ＢＬＫｎ（ｎは２以上の整数）に分割することができる。この場合には、１つの入力アドレス信号ＡＩＮに対してＢＬＫ１〜ＢＬＫｎの各ブロック毎に１個のメモリーセルがアクセスされる。すなわち１つの入力アドレス信号ＡＩＮに対して、ｎｂｉｔのデータが書き込まれ又は読み出される。

例えばロー数（行数）が２０４８、カラム数（列数）が２０４８である４Ｍｂｉｔの不揮発性記憶装置で１６のブロックに分割される場合では、各ブロックは２０４８行×１２８列＝２６２１４４個のメモリーセルで構成される。２０４８＝２^１１、１２８＝２^７であるから、ローアドレスは１１ｂｉｔ、カラムアドレスは７ｂｉｔで指定され、このアドレスに対して１６ｂｉｔのデータが書き込まれ又は読み出される。

冗長メモリーセルによる不良メモリーセルの置換はロー（行）単位で行われるが、冗長メモリーセルブロック１２は複数行からなる冗長メモリーセル含むことができ、さらに連続する複数行を１単位として置換することもできる。例えば上述した４Ｍｂｉｔの不揮発性記憶装置の場合では、冗長メモリーセルブロック１２を３２行×２０４８列の構成であれば、連続する４行を１単位として置換すると、８ローアドレス分のメモリーセルと置換できることになる。

製品出荷前の検査時にデータメモリーセルブロック１１内に不良メモリーセルが発見されたときは、その不良メモリーセルを含むロー（行）に対応するローアドレス情報が、入出力回路８０により情報記憶回路２０の第１の情報メモリーセルに書き込まれる。この時には選択回路３０の選択トランジスターがオン状態となり、主記憶回路１０の対応ビット線と情報記憶回路２０の対応ビット線とが電気的に接続される。

情報記憶回路２０に記憶された不良アドレス情報は、不揮発性記憶装置の電源投入後であって通常の読み出し又は書き込み動作の開始前に、読み出し回路４０により読み出されてラッチ回路に保持される。

２．基本的な構成例の変形例
図３は本実施形態の基本的な構成例の変形例を示す。図３は情報記憶回路２０の対応ビット線とそれに接続される第１、第２の情報メモリーセルの関係を概念的に示したものである。図３に示すように、情報記憶回路２０の第１のグループの対応ビット線ＢＬＰ１〜ＢＬＰｍ（ｍは２以上の整数）には、不良アドレス情報を記憶する第１の情報メモリーセルＩＭ１Ａと、付加情報を記憶する第２の情報メモリーセルＩＭ２Ａとが接続される。そして情報記憶回路２０の第２のグループの対応ビット線ＢＬＰｍ＋１〜ＢＬＰｎ（ｎはｎ≧ｍ＋１である整数）には、不良アドレス情報の代わりに付加情報を記憶する第１の情報メモリーセルＩＭ１Ｂと、付加情報を記憶する第２の情報メモリーセルＩＭ２Ｂとが接続される。

上述したように不良アドレス情報は第１の情報メモリーセルに記憶されるが、不良アドレス情報の記憶に使用されない余分の第１の情報メモリーセルが存在する。例えば８アドレス分の冗長メモリーセルが設けられている場合であって、１アドレス情報が１０ｂｉｔで構成される場合には、８×１０＝８０本の対応ビット線があればよいことになる。また、後述する詳細な構成例のように、２本の対応ビット線で１ｂｉｔの情報を記憶する場合であっても１６０本の対応ビット線があればよいことになる。したがって、不良アドレス情報の記憶に使用されない余分の第１の情報メモリーセル、すなわち第２のグループの対応ビット線に接続される第１の情報メモリーセルを設けることが可能である。

図３では、第１のグループの対応ビット線ＢＬＰ１〜ＢＬＰｍは連続して配置され、第２のグループの対応ビット線ＢＬＰｍ＋１〜ＢＬＰｎも連続して配置されており、第１のグループと第２のグループとはレイアウト上分離して配置されている。しかし、このように配置することは本実施形態の必須の要件ではない。例えば第１のグループの対応ビット線と第２のグループの対応ビット線が交互に配置されてもよい。

以上説明したように、第２のグループの対応ビット線に接続された第１の情報メモリーセルに付加情報を記憶することにより、システム起動時に高速にその付加情報を読み出すことができる。このようにすれば、システム起動時に必要な付加情報を高速に読み出すことができるから、システム起動時の待ち時間を短縮することができる。例えば電気光学パネルを含むシステムでは、表示特性パラメーターを第２のグループの対応ビット線に接続された第１の情報メモリーセルに記憶することによって、システム起動時に表示特性パラメーターを高速に読み出すことができる。その結果、システム起動時の待ち時間を短縮することが可能になる。

３．詳細な構成例
図４は本実施形態の詳細な構成例の一部、すなわち不良アドレス情報及び付加情報の１ｂｉｔ分を記憶する部分を抜き出して示したものである。図４を用いて以下に説明することは、図４に示された部分に限定されず、主記憶回路１０、情報記憶回路２０、選択回路３０及び読み出し回路４０の全体に当てはまる。

主記憶回路１０は電気的に書き換え可能な不揮発性の複数のメモリーセルＭＣ、複数のワード線ＷＬ、複数のソース線ＳＬ、複数のビット線ＢＬ及び対応ビット線ＢＬ１、ＢＬ２を含む。情報記憶回路２０は電気的に書き換え可能な不揮発性の複数の情報メモリーセルＭＣ１〜ＭＣ８、ワード線ＷＬ１〜ＷＬ４、ソース線ＳＬ１〜ＳＬ４及び対応ビット線ＢＬＰ１、ＢＬＰ２を含む。

具体的には、情報記憶回路２０は第１の情報メモリーセルＭＣ１〜ＭＣ４及び第２の情報メモリーセルＭＣ５〜ＭＣ８を含む。第１の情報メモリーセルＭＣ１、ＭＣ２と、第２の情報メモリーセルＭＣ５、ＭＣ６とは同一の対応ビット線ＢＬＰ１に接続され、同様に第１の情報メモリーセルＭＣ３、ＭＣ４と、第２の情報メモリーセルＭＣ７、ＭＣ８とは同一の対応ビット線ＢＬＰ２に接続される。選択回路３０は選択トランジスターＴＳ１、ＴＳ２を含み、読み出し回路４０はラッチ回路を構成するインバーターＩＮＶ１、ＩＮＶ２及びラッチ用トランジスターＴＲ１、ＴＲ２を含む。

なお、図１の基本的な構成例のように、選択回路３０はレイアウト上は情報記憶回路２０と読み出し回路４０との間に配置されてもよい。図４は回路構成を示したものであって、実際のレイアウトの位置関係は図４と異なってもよい。

なお、本実施形態の不揮発性記憶装置は図４の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。また、図４において、ＭＣ１〜ＭＣ８以外に１２個のメモリーセルが示されているが、これらのメモリーセルは実際には使用されず、メモリーセルの配置の連続性を保つために設けられている。

第１の情報メモリーセルＭＣ１〜ＭＣ４には例えば以下のように不良アドレス情報が書き込まれる。ＭＣ１及びＭＣ２には同一の情報が書き込まれ、ＭＣ３及びＭＣ４にはそれと逆の情報が書き込まれる。例えばＭＣ１、ＭＣ２に０が書き込まれる場合には、ＭＣ３、ＭＣ４には１が書き込まれる。また例えばＭＣ１、ＭＣ２に１が書き込まれる場合には、ＭＣ３、ＭＣ４には０が書き込まれる。このように２つのメモリーセルを１組として用いることにより動作マージンをより大きくすることができる。

第２の情報メモリーセルＭＣ５〜ＭＣ８に付加情報が書き込まれる場合も同様である。すなわちＭＣ５及びＭＣ６には同一の情報が書き込まれ、ＭＣ７及びＭＣ８にはそれと逆の情報が書き込まれる。

第１の情報メモリーセルＭＣ１〜ＭＣ４への書き込み時には、ワード線ＷＬ１、ＷＬ２が選択状態となり、ワード線ＷＬ３、ＷＬ４が非選択状態となる。さらに選択回路３０の選択トランジスターＴＳ１、ＴＳ２が選択信号ＳＥＬによりオン状態となり、主記憶回路１０の対応ビット線ＢＬ１、ＢＬ２と、情報記憶回路２０の対応ビット線ＢＬＰ１、ＢＬＰ２とが、それぞれ電気的に接続される。そして入出力回路８０により不良アドレス情報が上記のように書き込まれる。この時には読み出し回路４０のラッチ用トランジスターＴＲ１、ＴＲ２はオフ状態であり、ラッチ回路を構成するインバーターＩＮＶ１、ＩＮＶ２と対応ビット線ＢＬＰ１、ＢＬＰ２とは電気的に非接続である。

第１の情報メモリーセルＭＣ１〜ＭＣ４からの読み出し時には、ワード線ＷＬ１、ＷＬ２が選択状態となり、ワード線ＷＬ３、ＷＬ４が非選択状態となる。さらに読み出し回路４０のラッチ用トランジスターＴＲ１、ＴＲ２がオン状態となり、読み出し回路４０を介して不良アドレス情報が読み出される。この時には選択回路３０の選択トランジスターＴＳ１、ＴＳ２はオフ状態となり、主記憶回路１０の対応ビット線ＢＬ１、ＢＬ２と情報記憶回路２０の対応ビット線ＢＬＰ１、ＢＬＰ２とは電気的に非接続となる。このようにすれば、主記憶回路１０の対応ビット線ＢＬ１、ＢＬ２の寄生容量の影響を排除できるから、第１の情報メモリーセルＭＣ１〜ＭＣ４に記憶された不良アドレス情報を起動時に素早く読み出すことができる。

第２の情報メモリーセルＭＣ５〜ＭＣ８への書き込み時には、ワード線ＷＬ１、ＷＬ２が非選択状態となり、ワード線ＷＬ３、ＷＬ４が選択状態となる。選択トランジスターＴＳ１、ＴＳ２は、選択信号ＳＥＬによりオン状態となり、主記憶回路１０の対応ビット線ＢＬ１、ＢＬ２と、情報記憶回路２０の対応ビット線ＢＬＰ１、ＢＬＰ２とが、それぞれ電気的に接続される。そして入出力回路８０により付加情報が書き込まれる。読み出し回路４０のラッチ用トランジスターＴＲ１、ＴＲ２はオフ状態であり、ラッチ回路を構成するインバーターＩＮＶ１、ＩＮＶ２と対応ビット線ＢＬＰ１、ＢＬＰ２とは電気的に非接続である。

第２の情報メモリーセルＭＣ５〜ＭＣ８からの読み出し時には、ワード線ＷＬ１、ＷＬ２が非選択状態となり、ワード線ＷＬ３、ＷＬ４が選択状態となる。選択トランジスターＴＳ１、ＴＳ２は、書き込み時と同様に選択信号ＳＥＬによりオン状態となり、主記憶回路１０の対応ビット線ＢＬ１、ＢＬ２と、情報記憶回路２０の対応ビット線ＢＬＰ１、ＢＬＰ２とが、それぞれ電気的に接続される。そして入出力回路８０により付加情報が読み出される。この場合にも読み出し回路４０のラッチ用トランジスターＴＲ１、ＴＲ２はオフ状態であり、ラッチ回路を構成するインバーターＩＮＶ１、ＩＮＶ２と対応ビット線ＢＬＰ１、ＢＬＰ２とは電気的に非接続である。

以上説明したように、第１の情報メモリーセルから不良アドレス情報を読み出す時には、読み出し回路４０により起動時に素早く読み出すことができる。また、第１の情報メモリーセルに不良アドレス情報を書き込む時、及び第２の情報メモリーセルに付加情報を書き込み、又は読み出す時には、入出力回路８０を介して通常の動作と同様に書き込み及び読み出しを行うことができる。

図５は読み出し回路４０のラッチ回路の動作のタイミングチャートの一例である。第１の情報メモリーセルＭＣ１〜ＭＣ４に記憶された不良アドレス情報は例えば以下のようにラッチ回路に保持される。

不揮発性記憶装置の電源投入後、所定のリセット期間が終了するとパワーオンリセット信号ＸＰＯＲがＡ１に示すようにＨレベル（高電位レベル）になる。このＸＰＯＲの立ち上がりエッジで、ラッチ信号ＬＡＴがＡ２に示すようにＨレベルになり、図４の読み出し回路４０のラッチ用トランジスターＴＲ１、ＴＲ２がオン状態になる。

続いてインバーターＩＮＶ１、ＩＮＶ２の電源ＶＤがＡ３に示すように所定の電圧まで上昇すると、Ａ４に示すように対応ビット線ＢＬＰ１、ＢＬＰ２の信号がラッチされてラッチ出力信号ＬＱが確定する。その後ラッチ信号ＬＡＴがＡ５に示すようにＬレベル（低電位レベル）になり通常動作が開始すると、ラッチ用トランジスターＴＲ１、ＴＲ２がオフ状態になりインバーターＩＮＶ１、ＩＮＶ２は対応ビット線ＢＬＰ１、ＢＬＰ２と電気的に非接続となるが、読み出された不良アドレス情報はラッチ回路にそのまま保持される。

以上説明したように、図４に示す詳細な構成例によれば、第１の情報メモリーセルに不良アドレス情報を記憶することにより、起動時に不良アドレス情報を素早く読み出すことができる。その結果、システム起動時の待ち時間を短縮することができる。一方、第２の情報メモリーセルに付加情報を記憶することにより、必要な時に必要な付加情報を通常の読み出し動作により読み出すことができる。

なお、図３に示した変形例についても、図４に示す詳細な構成例と同一の構成が可能である。すなわち図４の第１の情報メモリーセルＭＣ１〜ＭＣ４に、不良アドレス情報の代わりに付加情報を記憶することができる。このようにすれば、システム起動時に必要な付加情報を高速に読み出すことができるから、システム起動時の待ち時間を短縮することができる。

本構成例の電気的に書き換え可能な不揮発性メモリーセルとしては種々の構造のものを用いることができる。例えばＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor)型、フローティングゲート型、強誘電体型（ＦＲＡＭ：Ferroelectric RAM）、相変化型（ＰＣＭ：Phase Change Memory）、磁気抵抗型（ＭＲＡＭ：Magnetoresistive RAM）などを用いることができるし、これら以外の構造を有するメモリーセルであってもよい。また、ＯＴＰ（One Time PROM）すなわち１回限り書き換え可能なものであってもよいし、ＭＴＰ（Multiple Time PROM）すなわち複数回書き換え可能なものであってもよい。

図６は、電気的に書き換え可能な不揮発性メモリーセルの構造の一例として、ＭＯＮＯＳ型を示したものである。なお、本実施形態のメモリーセルは図６に示す構造に限定されるものではない。

図６に示すメモリーセルは、半導体層５１０、ソースドレイン領域５２０、第１のゲート絶縁層５３０、ゲート電荷蓄積層５４０、第２のゲート絶縁層５５０、ゲート導電層５６０及び絶縁層５７０を有する。ソースドレイン領域５２０の一方はソース線ＳＬに接続され、他方はビット線ＢＬに接続される。また、ゲート導電層５６０はワード線ＷＬに接続される。

ゲート電荷蓄積層５４０は例えば窒化シリコン層（Ｓｉ_３Ｎ_４層）で形成され、ゲート導電層５６０は例えばポリシリコン層で形成され、第１、第２のゲート絶縁層５３０、５５０及び絶縁層５７０は例えば酸化シリコン層（ＳｉＯ_２層）で形成される。

４．レイアウト
図１に示すように、本実施形態では情報記憶回路２０は主記憶回路１０と選択回路３０との間に配置され、選択回路３０は情報記憶回路２０と読み出し回路４０との間に配置される。すなわち主記憶回路１０の対応ビット線に沿った方向を第１の方向Ｄ１とした場合に、主記憶回路１０のＤ１方向側（Ｄ１方向の領域）に情報記憶回路２０が配置され、情報記憶回路２０のＤ１方向側（Ｄ１方向の領域）に選択回路３０が配置される。読み出し回路４０は選択回路３０のＤ１方向側（Ｄ１方向の領域）に配置される。

具体的には、情報記憶回路２０は主記憶回路１０及び選択回路３０に隣接して配置されるが、情報記憶回路２０と選択回路３０との間に他の回路が挿入されてもよい。

このように選択回路３０を情報記憶回路２０のＤ１方向側（Ｄ１方向の領域）に配置することにより、主記憶回路１０のメモリーセルと情報記憶回路２０のメモリーセルとを連続して配置することができる。同一構造のメモリーセルが連続して配置されることにより、小さいセルサイズでも微細加工の均一性が向上し、加工不良を防ぐことができるという利点がある。またメモリーセルが隣接して配置されるのでメモリー特性のばらつきが低減され、書き込まれたデータの安全性が高まるという利点がある。さらにメモリーセルアレイの無駄な領域がなくなり、チップ上のエリアを有効活用できるという利点がある。

なお、選択回路３０を情報記憶回路２０のＤ１方向側（Ｄ１方向の領域）に配置することは本実施形態の必須の要件ではない。例えば図７に示すように、選択回路３０を主記憶回路１０と情報記憶回路２０との間に配置してもよい。

また、図１に示すように、第１の方向Ｄ１に直交する方向を第２の方向Ｄ２とした場合に、本実施形態では、読み出し回路４０にラッチされた出力不良アドレス信号ＡＤをＤ２方向に引き出すための複数の信号線が、選択回路３０及び読み出し回路４０が形成される領域にＤ２方向に沿って配線される。

さらに周辺回路５０及びローデコーダー９０が主記憶回路１０の第２の方向（Ｄ２方向側又はＤ２方向の領域）に配置される。周辺回路５０はアドレスバッファや動作モード設定のためのロジック回路等を含むことができる。

さらに入力アドレス信号ＡＩＮと読み出し回路４０からの出力不良アドレス信号ＡＤとの一致判定を行う一致判定回路６０が、周辺回路５０の第１の方向（Ｄ１方向側又はＤ１方向の領域）に配置される。このようにすれば、出力不良アドレス信号ＡＤを効率良く一致判定回路６０に供給することができる。

図８に本実施形態における読み出し回路４０から一致判定回路６０へ出力不良アドレス信号ＡＤを引き出すための複数の信号線のレイアウトの一例を示す。読み出し回路４０により情報記憶回路２０から読み出された不良メモリーセルのアドレス情報は、上述したように読み出し回路４０に含まれるラッチ回路に保持される。この保持されたアドレス情報はＤ２方向に引き出すための複数の信号線を介して一致判定回路６０に供給される。

ここでｍ（ｍは自然数）ローアドレス分の冗長メモリーセルが設けられているとした場合には、ｍセットのアドレス情報ＡＤ１〜ＡＤｍが必要になる。さらにそれぞれのアドレス情報がｉ（ｉは自然数）ｂｉｔの情報である場合には、上記の信号線は全部でｍ×ｉ本必要である。例えば上述した４Ｍｂｉｔの不揮発性記憶装置の場合で、冗長メモリーセルブロック１２を３２行×２０４８列の構成とし、連続する４行を１単位として置換する場合にはｍ＝８となる。また４行単位で置換するから２０４８／４＝２^９より不良メモリーセルのアドレス情報は９ｂｉｔ必要である。さらに冗長メモリーセルの使用・不使用を識別するための１ｂｉｔを加えるとｉ＝１０となるから、全部で８×１０＝８０本の信号線が必要となる。

上記ｍ×ｉ本の信号線が、選択回路３０及び読み出し回路４０が形成される領域に、どのように配線されるかを、図８を用いて以下に説明する。図８に示すようにアドレス情報ＡＤ１〜ＡＤｍがＤ４方向に向かって順番にラッチされるものとする。各アドレス情報はｉｂｉｔであるから、例えば第１のアドレス情報ＡＤ１をラッチするために、ｉ個のラッチ回路が設けられ、その出力ノードＮ１〜Ｎｉが設けられている。各出力ノードＮ１〜Ｎｉは信号線Ｌ１〜Ｌｉにそれぞれ接続され、信号線Ｌ１〜Ｌｉは選択回路３０及び読み出し回路４０が形成される領域内でＤ１及びＤ３方向に延長されている。さらに信号線Ｌ１〜ＬｉはコンタクトホールＪ１〜Ｊｉを介して上層の直交する信号線Ｍ１〜Ｍｉとそれぞれ接続される。信号線Ｍ１〜Ｍｉは出力不良アドレス信号ＡＤをＤ２方向に引き出すための複数の信号線であって、Ｄ２方向に沿って配線されている。このようにして第１のアドレス情報ＡＤ１のｉｂｉｔの信号ＡＤ１−１〜ＡＤ１−ｉがＤ２方向に出力される。第２のアドレス情報ＡＤ２についても同様にＡＤ２−１〜ＡＤ２−ｉがＤ２方向に出力され、以下同様にしてＡＤｍ−１〜ＡＤｍ−ｉまでの信号がＤ２方向に出力される。

以上のようにして、出力不良アドレス信号ＡＤをＤ２方向に引き出すための複数の信号線が、選択回路３０及び読み出し回路４０が形成される領域にＤ２方向に沿って配線される。

具体的には、例えば信号線Ｌ１〜Ｌｉは第３層の金属配線層で形成され、信号線Ｍ１〜Ｍｉは第４層の金属配線層で形成される。選択回路３０及び読み出し回路４０の内部信号線は第１層から第３層までの金属配線層で形成されるから、信号線Ｍ１〜Ｍｉを効率的に配置することができる。ＡＤ２〜ＡＤｍについても同様に信号線を効率的に配置することができる。

以上説明したように、図８に示す本構成例のレイアウトによれば、出力不良アドレス信号ＡＤを引き出すためのｍ×ｉ本の信号線を選択回路３０及び読み出し回路４０が形成される領域に配線することができるから、効率の良いレイアウト配置が可能になる。

以上説明したように、図１及び図８に示す本実施形態のレイアウト例によれば、メモリーセルの加工不良を防ぎ、メモリー特性のばらつきを低減して、書き込まれたデータの安全性を高めることができる。さらに出力不良アドレス信号を一致判定回路６０に供給するための複数の信号線を効率よく配線することができる。

５．集積回路装置及び電子機器
図９に本実施形態の不揮発性記憶装置を含む集積回路装置及び電子機器の一例を示す。図９に示す集積回路装置２００は不揮発性記憶装置１００、ドライバー１１０、制御回路１２０を含む。不揮発性記憶装置１００は、制御回路１２０からの制御信号に基づいて、表示特性制御パラメーターを読み出してドライバー１１０に出力する。ドライバー１１０は表示特性制御パラメーターに基づいて階調補正などを行って、電気光学パネル２１０を駆動する。このようにすることにより、電気光学パネル２１０に最適な表示特性で画像を表示することができる。なお、電気光学パネル２１０は液晶パネルであってもよいし、例えば有機ＥＬ（Electro Luminescence）や無機ＥＬなどの発光素子を用いたパネルであってもよい。

図９に示す電子機器３００は例えば携帯型情報端末であって、集積回路装置２００、電気光学パネル２１０、送受信回路２２０、ＣＰＵ２３０、ＲＡＭ２４０、操作入力部２５０、アンテナ２６０を含む。送受信回路２２０はアンテナ２６０で受信した信号を復調してＣＰＵ２３０に出力し、またＣＰＵ２３０からのデータを変調してアンテナ２６０から送信する。ＣＰＵ２３０は操作入力部２５０からの操作情報に基づいて、送受信回路２２０及びＲＡＭ２４０とデータをやりとりし、必要なデータ処理を行う。なお、本実施形態の電子機器は携帯型情報端末には限定されず、携帯電話機、ＰＤＡなどであってもよい。

なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置及び電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＡＩＮ 入力アドレス信号、ＡＤ 出力不良アドレス信号、ＤＩＮ 入力データ信号、
ＤＯＵＴ 出力データ信号、ＢＬＫ１〜ＢＬＫｎ 第１〜第ｎのブロック、
１０ 主記憶回路、１１ データメモリーセルブロック、
１２ 冗長メモリーセルブロック、２０ 情報記憶回路、３０ 選択回路、
４０ 読み出し回路、５０ 周辺回路、６０ 一致判定回路、７０ カラムデコーダー、
８０ 入出力回路、９０ ローデコーダー、１００ 不揮発性記憶装置、
１１０ ドライバー、１２０ 制御回路、２００ 集積回路装置、
２１０ 電気光学パネル、２２０ 送受信回路、２３０ ＣＰＵ、２４０ ＲＡＭ、
２５０ 操作入力部、２６０ アンテナ、３００ 電子機器、５１０ 半導体層、
５２０ ソースドレイン領域、５３０ 第１のゲート絶縁層、
５４０ ゲート電荷蓄積層、５５０ 第２のゲート絶縁層、５６０ ゲート導電層、
５７０ 絶縁層

Claims (13)

1. 電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線を含む主記憶回路と、
   電気的に書き換え可能な不揮発性の複数の情報メモリーセル及び複数のビット線を含む情報記憶回路と、
   前記主記憶回路の前記複数のビット線のうちの対応ビット線と前記情報記憶回路の前記複数のビット線のうちの対応ビット線との電気的接続をオン状態又はオフ状態にするための選択トランジスターを含む選択回路とを含み、
   前記情報記憶回路は、
   前記主記憶回路の不良アドレス情報を記憶する第１の情報メモリーセルと、
   管理情報及び不揮発性記憶装置の外部の回路のための調整情報のうちの少なくとも一方の情報である付加情報を記憶する第２の情報メモリーセルとを含むことを特徴とする不揮発性記憶装置。
2. 請求項１において、
   前記第１の情報メモリーセルと前記第２の情報メモリーセルとは、
   前記情報記憶回路の同一の前記対応ビット線に接続されることを特徴とする不揮発性記憶装置。
3. 請求項２において、
   前記情報記憶回路からの情報を読み出すための読み出し回路を含み、
   前記第１の情報メモリーセルに記憶された前記不良アドレス情報は、前記読み出し回路を介して読み出され、
   前記第２の情報メモリーセルは、前記第１の情報メモリーセルの前記不良アドレス情報が読み出される場合には、非選択状態であることを特徴とする不揮発性記憶装置。
4. 請求項３において、
   通常動作モードでは、
   前記選択回路の前記選択トランジスターがオフ状態となり、
   前記第１の情報メモリーセルに記憶された前記不良アドレス情報が、前記読み出し回路により読み出されることを特徴とする不揮発性記憶装置。
5. 請求項３又は４において、
   前記付加情報が、前記第２の情報メモリーセルに書き込まれ、又は前記第２の情報メモリーセルから読み出される場合には、
   前記選択回路の前記選択トランジスターがオン状態になり、
   前記付加情報の書き込み又は読み出しが行われることを特徴とする不揮発性記憶装置。
6. 請求項５において、
   前記主記憶回路にデータを書き込む、又は前記主記憶回路からデータを読み出すための入出力回路を含み、
   前記付加情報が、前記第２の情報メモリーセルから前記入出力回路を介して読み出されることを特徴とする不揮発性記憶装置。
7. 請求項６において、
   前記付加情報が、前記第２の情報メモリーセルに前記入出力回路を介して書き込まれることを特徴とする不揮発性記憶装置。
8. 請求項２乃至７のいずれかにおいて、
   前記情報記憶回路の第１のグループの前記対応ビット線には、
   前記不良アドレス情報を記憶する前記第１の情報メモリーセルと、
   前記付加情報を記憶する前記第２の情報メモリーセルとが接続され、
   前記情報記憶回路の第２のグループの前記対応ビット線には、
   前記不良アドレス情報の代わりに前記付加情報を記憶する前記第１の情報メモリーセルと、
   前記付加情報を記憶する前記第２の情報メモリーセルとが接続されることを特徴とする不揮発性記憶装置。
9. 請求項１又は２のいずれかにおいて、
   前記情報記憶回路から前記不良アドレス情報を読み出してラッチする読み出し回路を含み、
   前記情報記憶回路は、前記主記憶回路と前記選択回路との間に配置され、
   前記選択回路は、前記情報記憶回路と前記読み出し回路との間に配置されることを特徴とする不揮発性記憶装置。
10. 請求項９において、
    前記主記憶回路の前記対応ビット線に沿った方向を第１の方向とし、
    前記第１の方向に直交する方向を第２の方向とした場合に、
    前記読み出し回路にラッチされた出力不良アドレス信号を前記第２の方向に引き出すための複数の信号線が、前記選択回路及び前記読み出し回路が形成される領域に前記第２の方向に沿って配線されることを特徴とする不揮発性記憶装置。
11. 請求項１０において、
    前記主記憶回路の前記第２の方向に配置される周辺回路と、
    入力アドレス信号と前記読み出し回路からの前記出力不良アドレス信号との一致判定を行う一致判定回路とを含み、
    前記一致判定回路は、前記周辺回路の前記第１の方向に配置されることを特徴とする不揮発性記憶装置。
12. 請求項１乃至１１のいずれかに記載の不揮発性記憶装置を含むことを特徴とする集積回路装置。
13. 請求項１２に記載の集積回路装置を含むことを特徴とする電子機器。

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