JP2010171210A - 不揮発性記憶装置、集積回路装置及び電子機器 - Google Patents

Abstract

【課題】加工精度の向上等が可能な不揮発性記憶装置、集積回路装置及び電子機器を提供すること。
【解決手段】不揮発性記憶装置は、電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線が配置される主記憶回路１０と、電気的に書き換え可能な不揮発性の複数の情報メモリーセル及び複数のビット線が配置され、少なくとも主記憶回路１０の不良メモリーセルのアドレス情報を記憶する情報記憶回路２０と、主記憶回路１０の複数のビット線のうちの対応ビット線と情報記憶回路２０の複数のビット線のうちの対応ビット線との電気的接続をオン状態又はオフ状態にするための選択トランジスターが配置される選択回路３０とを含み、情報記憶回路２０は主記憶回路１０と選択回路３０との間に配置される。
【選択図】図１

Description

本発明は、不揮発性記憶装置、集積回路装置及び電子機器等に関する。

電気的に書き換え可能な不揮発性記憶装置では、歩留まりを向上させる目的で、不良メモリーセルを救済するための冗長セルを設けることが行われている。そのためには不良メモリーセルのアドレス情報を予め記憶しておき、起動時にそれを読み出す回路が必要となる。

この課題に対して例えば特許文献１には、正規のメモリーセルと同一構造のメモリーセルに不良アドレス情報を記憶する手法が開示されている。

しかしながらこの手法では、起動時に特別のルーチンが必要でデータのアクセスをすぐに開始できなかったり、回路が大規模化するなどの課題があった。

特開２０００−２６０１９８号公報

本発明の幾つかの態様によれば、加工精度の向上等が可能な不揮発性記憶装置、集積回路装置及び電子機器を提供できる。

本発明の一態様は、電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線が配置される主記憶回路と、電気的に書き換え可能な不揮発性の複数の情報メモリーセル及び複数のビット線が配置され、少なくとも前記主記憶回路の不良メモリーセルのアドレス情報を記憶する情報記憶回路と、前記主記憶回路の前記複数のビット線のうちの対応ビット線と前記情報記憶回路の前記複数のビット線のうちの対応ビット線との電気的接続をオン状態又はオフ状態にするための選択トランジスターが配置される選択回路とを含み、前記情報記憶回路は、前記主記憶回路と前記選択回路との間に配置されることを特徴とする不揮発性記憶装置に関係する。

本発明の一態様によれば、情報記憶回路が、主記憶回路と選択回路の間に配置されるため、主記憶回路のメモリーセルと情報記憶回路の情報メモリーセルとを連続して配置することが可能になる。これにより、微細加工の均一性向上や加工不良の防止等を実現できる。またメモリー特性のばらつき低減や書き込まれたデータの安全性の向上等も図れる。

また本発明の一態様では、前記情報記憶回路から前記不良メモリーセルの前記アドレス情報を読み出してラッチする読み出し回路を含み、前記選択回路は、前記情報記憶回路と前記読み出し回路との間に配置されてもよい。

このように選択回路を情報記憶回路と読み出し回路の間に配置すれば、情報記憶回路の情報メモリーセルに記憶された情報を読み出し回路により素早く読み出すことが可能になる。

また本発明の一態様では、前記主記憶回路の前記対応ビット線に沿った方向を第１の方向とし、前記第１の方向に直交する方向を第２の方向とした場合に、前記読み出し回路にラッチされた出力不良アドレス信号を前記第２の方向に引き出すための複数の信号線が、前記選択回路及び前記読み出し回路が形成される領域に前記第２の方向に沿って配線されてもよい。

このようにすれば、選択回路及び読み出し回路の形成領域を有効利用して出力不良アドレス信号を引き出すための複数の信号線を配線できるため、レイアウト効率を向上できる。

また本発明の一態様では、前記主記憶回路の前記第２の方向に配置される周辺回路と、入力アドレス信号と前記読み出し回路からの前記出力不良アドレス信号との一致判定を行う一致判定回路とを含み、前記一致判定回路は、前記周辺回路の前記第１の方向に配置されてもよい。

このようにすれば、周辺回路の第１の方向の領域を有効活用して一致判定回路を配置できるため、効率の良いレイアウト配置を実現できる。

また本発明の一態様では、前記第１の方向の反対方向を第３の方向とした場合に、前記主記憶回路の前記第３の方向に配置されたカラムデコーダーと、前記主記憶回路の前記第３の方向に配置された入出力回路とを含んでもよい。

このようにすれば、情報記憶回路や選択回路が配置されていない領域を有効活用してカラムデコーダーと入出力回路を配置できるため、効率の良いレイアウト配置を実現できる。

また本発明の一態様では、前記主記憶回路の前記対応ビット線と前記選択トランジスターの一方の端子とを接続する接続線が、前記主記憶回路が形成される領域から前記情報記憶回路が形成される領域に配線され、前記情報記憶回路の前記対応ビット線と前記選択トランジスターの他方の端子とが接続されてもよい。

このようにすれば、メモリーセルの連続した配置を損なうことなく、対応ビット線と選択回路とを接続することができる。

また本発明の一態様では、前記接続線は、前記主記憶回路の前記対応ビット線及び前記情報記憶回路の前記対応ビット線を形成する配線層の上層の配線層で形成されてもよい。

このようにすれば、情報記憶回路の領域を通って対応ビット線と選択回路とを接続できるため、接続線の効率の良いレイアウト配線を実現できる。

また本発明の一態様では、前記主記憶回路の上層ビット線が前記接続線として使用されてもよい。

このようにすれば、主記憶回路の上層ビット線を接続線として利用できるため、ビット線の寄生抵抗が低減され、メモリーセルへのアクセス時間を短縮することができる。

また本発明の一態様では、前記主記憶回路は、電気的に書き換え可能な不揮発性の前記複数のメモリーセルが配置されるデータメモリーセルブロックと、前記不良メモリーセルが置き換えられる冗長メモリーセルが配置される冗長メモリーセルブロックとを含み、前記冗長メモリーセルブロックは前記データメモリーセルブロックと前記情報記憶回路との間に配置されてもよい。

このようにすれば、冗長メモリーセルを情報記憶回路側に配置できるため、レイアウト効率を向上できる。

また本発明の他の態様は、上記に記載の不揮発性記憶装置を含む集積回路装置及び電子機器に関係する。

基本的な構成例。 レイアウトの比較のための図。 詳細な構成例の一部。 ラッチ回路の動作のタイミングチャートの一例。 メモリーセルの構造の一例。 出力不良アドレス信号の配線のレイアウトの一例。 詳細な構成例の断面構造の一例。 集積回路装置及び電子機器の一例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．基本的な構成例
図１に本実施形態の基本的な構成例を示す。本実施形態の不揮発性記憶装置は、主記憶回路１０、情報記憶回路２０及び選択回路３０を含む。なお、本実施形態の不揮発性記憶装置は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。

主記憶回路１０には、電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線が配置される。情報記憶回路２０には、電気的に書き換え可能な不揮発性の複数の情報メモリーセル及び複数のビット線が配置され、少なくとも主記憶回路１０の不良メモリーセルのアドレス情報を記憶する。選択回路３０には、主記憶回路１０の複数のビット線のうちの対応ビット線と情報記憶回路２０の複数のビット線のうちの対応ビット線との電気的接続をオン状態又はオフ状態にするための選択トランジスターが配置される。

従来は不良メモリーセルのアドレス情報はヒューズ回路により記憶していた。しかしヒューズ回路を用いる手法では、ヒューズをレーザーにより溶断するためにヒューズのレイアウトパターンを小さくできないこと、他の素子及び配線から離して配置しなければならないことなどの理由により、レイアウト面積が大きくなるという欠点がある。また他の手法として、不良メモリーセルのアドレス情報を別個に設けた不揮発性メモリー回路に記憶する手法があるが、そのための周辺回路が必要となり、やはりレイアウト面積が大きくなるという欠点がある。

そこで本実施形態では、主記憶回路１０のメモリーセルと同様の構造を持つ情報メモリーセルを設け、それに不良メモリーセルのアドレス情報を記憶すると共に、主記憶回路１０と共通の周辺回路を用いて書き込みができるようにしている。具体的には、製品出荷前の検査時に不良メモリーセルが発見されたときは、そのアドレス情報が上記対応ビット線を介して情報メモリーセルに書き込まれる。この時には選択回路３０の選択トランジスターがオン状態となり、主記憶回路１０の対応ビット線と情報記憶回路２０の対応ビット線とが電気的に接続される。出荷後のシステム起動時には、選択トランジスターがオフ状態となり、後述する読み出し回路により不良アドレス情報が読み出されて、不良メモリーセルが冗長メモリーセルにより置換される。このようにすることで、レイアウト面積の無駄をなくすと共に、システム起動時に高速に不良アドレス情報を読み出すことが可能になる。

そして本実施形態では、図１に示すようにこのような選択回路３０が設けられている。その配置は、情報記憶回路２０が主記憶回路１０と選択回路３０との間に位置するように配置される。具体的には、主記憶回路１０の対応ビット線に沿った方向を第１の方向Ｄ１とした場合に、主記憶回路１０のＤ１方向側（Ｄ１方向の領域）に情報記憶回路２０が配置され、情報記憶回路２０のＤ１方向側（Ｄ１方向の領域）に選択回路３０が配置される。なお情報記憶回路２０は主記憶回路１０及び選択回路３０に隣接して配置されるが、情報記憶回路２０と選択回路３０との間に他の回路が挿入されてもよい。

このように選択回路３０を情報記憶回路２０のＤ１方向側（Ｄ１方向の領域）に配置することにより、主記憶回路１０のメモリーセルと情報記憶回路２０のメモリーセルとを連続して配置することが可能になる。同一構造のメモリーセルが連続して配置されることにより、小さいセルサイズでも微細加工の均一性が向上し、加工不良を防ぐことができるという利点がある。またメモリーセルが隣接して配置されるのでメモリー特性のばらつきが低減され、書き込まれたデータの安全性が高まるという利点がある。さらにメモリーセルアレイの無駄な領域がなくなり、チップ上のエリアを有効活用できるという利点がある。

図２はレイアウトを比較するための図である。図２に示すように選択回路３０を主記憶回路１０と情報記憶回路２０との間に配置した場合には、主記憶回路１０のメモリーセルと情報記憶回路２０のメモリーセルとは選択回路３０によって分離されており、連続して配置することができない。したがって微細加工の均一性が低下して加工不良が生じたり、またメモリー特性のばらつきにより書き込まれたデータの安全性が低下するおそれがある。これらの問題を解決するために、主記憶回路１０と選択回路３０との間及び選択回路３０と情報記憶回路２０との間にダミーのメモリーセル（ダミーセル）を配置する場合がある。しかし、このようにしてもダミーセルを配置することによってレイアウト効率が低下するおそれがある。

さらに本構成例の不揮発性記憶装置は、情報記憶回路２０から不良メモリーセルのアドレス情報を読み出してラッチする読み出し回路４０を含む。選択回路３０は、情報記憶回路２０と読み出し回路４０との間に配置される。具体的には読み出し回路４０は選択回路３０のＤ１方向側（Ｄ１方向の領域）に配置される。

さらに本構成例の不揮発性記憶装置は、周辺回路５０、一致判定回路６０、カラムデコーダー７０、入出力回路８０及びローデコーダー９０を含む。周辺回路５０はアドレスバッファや動作モード設定のためのロジック回路等を含むことができる。一致判定回路６０は、入力アドレス信号ＡＩＮと読み出し回路４０からの出力不良アドレス信号ＡＤとの一致判定を行う。第１の方向Ｄ１に直交する方向を第２の方向Ｄ２とした場合に、周辺回路５０及びローデコーダー９０は主記憶回路１０の第２の方向（Ｄ２方向側又はＤ２方向の領域）に配置される。一致判定回路６０は周辺回路５０の第１の方向（Ｄ１方向側又はＤ１方向の領域）に配置される。

第１の方向Ｄ１の反対方向を第３の方向Ｄ３とした場合に、主記憶回路１０の第３の方向（Ｄ３方向側又はＤ３方向の領域）にカラムデコーダー７０と入出力回路８０とが配置される。入出力回路８０は入力データ信号ＤＩＮを受けて主記憶回路１０のメモリーセルに情報を書き込み、またメモリーセルに記憶された情報を読み出して出力データ信号ＤＯＵＴを出力する。

主記憶回路１０は、電気的に書き換え可能な不揮発性の複数のメモリーセルが配置されるデータメモリーセルブロック１１と、不良メモリーセルが置き換えられる冗長メモリーセルが配置される冗長メモリーセルブロック１２とを含む。冗長メモリーセルブロック１２はデータメモリーセルブロック１１と情報記憶回路２０との間に配置される。

さらに主記憶回路１０は、例えば図１に示すように複数のブロックＢＬＫ１〜ＢＬＫｎ（ｎは２以上の整数）に分割することができる。この場合には、１つの入力アドレス信号ＡＩＮに対してＢＬＫ１〜ＢＬＫｎの各ブロック毎に１個のメモリーセルがアクセスされる。すなわち１つの入力アドレス信号ＡＩＮに対して、ｎｂｉｔのデータが書き込まれ又は読み出される。

例えばロウ数（行数）が２０４８、カラム数（列数）が２０４８である４Ｍｂｉｔの不揮発性記憶装置で１６のブロックに分割される場合では、各ブロックは２０４８行×１２８列＝２６２１４４個のメモリーセルで構成される。２０４８＝２^１１、１２８＝２^７であるから、ロウアドレスは１１ｂｉｔ、カラムアドレスは７ｂｉｔで指定され、このアドレスに対して１６ｂｉｔのデータが書き込まれ又は読み出される。

冗長メモリーセルによる不良メモリーセルの置換は例えば以下のように行われる。製品出荷前の検査時に不良メモリーセルが発見されたときは、その不良メモリーセルを含むロウ（行）に対応するロウアドレス情報が入出力回路８０により情報記憶回路２０に書き込まれる。この時には選択回路３０の選択トランジスターがオン状態となり、主記憶回路１０の対応ビット線と情報記憶回路２０の対応ビット線とが電気的に接続される。情報記憶回路２０に記憶された不良アドレス情報は、不揮発性記憶装置の電源投入後であって通常動作の開始前に、読み出し回路４０によって読み出されてラッチ回路に保持される。

通常の読み出し動作、すなわち主記憶回路１０に記憶されたデータを読み出す動作では、入力アドレス信号ＡＩＮと読み出し回路４０からの出力不良アドレス信号ＡＤとが一致するか否かを一致判定回路６０が判定し、一致しない場合はデータメモリーセルブロック１１内のメモリーセルからデータが読み出される。一方、ＡＩＮとＡＤとが一致する場合は冗長メモリーセルブロック１２内の冗長メモリーセルからデータが読み出される。通常の書き込み動作についても同様である。通常の読み出し又は書き込み動作では、選択回路３０の選択トランジスターがオフ状態となり、主記憶回路１０の対応ビット線と情報記憶回路２０の対応ビット線とが電気的に非接続となる。

以上のように、冗長メモリーセルによる不良メモリーセルの置換はロウ（行）単位で行われるが、冗長メモリーセルブロック１２は複数行からなる冗長メモリーセル含むことができ、さらに連続する複数行を１単位として置換することもできる。例えば上述した４Ｍｂｉｔの不揮発性記憶装置の場合では、冗長メモリーセルブロック１２を３２行×２０４８列の構成であれば、連続する４行を１単位として置換すると、８ロウアドレス分のメモリーセルと置換できることになる。

以上説明したように、図１に示す本実施形態の基本的な構成例によれば、主記憶回路１０と情報記憶回路２０とのメモリーセルを同一構造にして連続して配置することができる。そうすることにより微細加工の均一性が向上して加工不良を防ぐことができ、またメモリー特性のばらつきが低減されて書き込まれたデータの安全性が高まるという利点がある。さらにメモリーセルアレイの無駄な領域がなくなり、チップ上のエリアを有効活用できるという利点がある
２．詳細な構成例
図３は本実施形態の詳細な構成例の一部、すなわち不良メモリーセルのアドレス情報の１ｂｉｔ分を記憶する部分を抜き出して示したものである。

主記憶回路１０は電気的に書き換え可能な不揮発性の複数のメモリーセルＭＣ、複数のワード線ＷＬ、複数のソース線ＳＬ、複数のビット線ＢＬ及び対応ビット線ＢＬ１、ＢＬ２を含む。

情報記憶回路２０は電気的に書き換え可能な不揮発性の複数の情報メモリーセルＭＣ１〜ＭＣ４、ワード線ＷＬ１、ＷＬ２、ソース線ＳＬ１、ＳＬ２及び対応ビット線ＢＬＰ１、ＢＬＰ２を含む。選択回路３０は選択トランジスターＴＳ１、ＴＳ２を含む。

読み出し回路４０はラッチ回路を構成するインバーターＩＮＶ１、ＩＮＶ２及びラッチ用トランジスターＴＲ１、ＴＲ２を含む。

なお、本実施形態の不揮発性記憶装置は図３の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。また図３において、ＭＣ１〜ＭＣ４以外に６個のメモリーセルが示されているが、これらのメモリーセルは実際には使用されず、上述したようにメモリーセルの配置の連続性を保つために設けられている。

情報メモリーセルＭＣ１〜ＭＣ４には例えば以下のようにアドレス情報が書き込まれる。ＭＣ１及びＭＣ２には同一の情報が書き込まれ、一方、ＭＣ３及びＭＣ４にはそれと逆の情報が書き込まれる。例えばＭＣ１、ＭＣ２に０が書き込まれる場合には、ＭＣ３、ＭＣ４には１が書き込まれる。また例えばＭＣ１、ＭＣ２に１が書き込まれる場合には、ＭＣ３、ＭＣ４には０が書き込まれる。このように２つのメモリーセルを１組として用いることにより動作マージンをより大きくすることができる。

情報メモリーセルへの書き込み時にはワード線ＷＬ１、ＷＬ２が選択され、選択回路３０の選択トランジスターＴＳ１、ＴＳ２が選択信号ＳＥＬによりオン状態となり、主記憶回路１０の対応ビット線ＢＬ１、ＢＬ２と情報記憶回路２０の対応ビット線ＢＬＰ１、ＢＬＰ２とがそれぞれ電気的に接続される。そして入出力回路８０により不良メモリーセルのアドレス情報が上記のように書き込まれる。この時には読み出し回路４０のラッチ用トランジスターＴＲ１、ＴＲ２はオフ状態であり、ラッチ回路を構成するインバーターＩＮＶ１、ＩＮＶ２と対応ビット線ＢＬＰ１、ＢＬＰ２とは電気的に非接続である。

なお、図１の基本的な構成例で説明したように、選択回路３０はレイアウト上は情報記憶回路２０と読み出し回路４０との間に配置される。図３は回路構成を示したものであって、実際のレイアウトの位置関係とは異なる。

図４はラッチ回路の動作のタイミングチャートの一例である。ＭＣ１〜ＭＣ４に記憶されたアドレス情報は例えば以下のように読み出される。

不揮発性記憶装置の電源投入後、所定のリセット期間が終了するとパワーオンリセット信号ＸＰＯＲがＡ１に示すようにＨレベル（高電位レベル）になる。このＸＰＯＲの立ち上がりエッジで、ラッチ信号ＬＡＴがＡ２に示すようにＨレベルになり、図３の読み出し回路４０のラッチ用トランジスターＴＲ１、ＴＲ２がオン状態になる。

続いてインバーターＩＮＶ１、ＩＮＶ２の電源ＶＤがＡ３に示すように所定の電圧まで上昇すると、Ａ４に示すように対応ビット線ＢＬＰ１、ＢＬＰ２の信号がラッチされてラッチ出力信号ＬＱが確定する。その後ラッチ信号ＬＡＴがＡ５に示すようにＬレベル（低電位レベル）になり通常動作が開始すると、ラッチ用トランジスターＴＲ１、ＴＲ２がオフ状態になりインバーターＩＮＶ１、ＩＮＶ２は対応ビット線ＢＬＰ１、ＢＬＰ２と電気的に非接続となるが、読み出された情報はラッチ回路にそのまま保持される。この読み出し期間中は選択回路３０の選択トランジスターＴＳ１、ＴＳ２はオフ状態となり、対応ビット線ＢＬ１、ＢＬ２と対応ビット線ＢＬＰ１、ＢＬＰ２とは電気的に非接続となる。

図３に示す詳細な構成例によれば、情報メモリーセルＭＣ１〜ＭＣ４に記憶されたアドレス情報は入出力回路８０を介して読み出されるのではなく、上述したように電源投入後のラッチ信号によって読み出し回路４０内にラッチされる。この時に情報記憶回路２０の対応ビット線と主記憶回路１０の対応ビット線とは、選択トランジスターＴＳ１、ＴＳ２がオフ状態になることで電気的に非接続とすることができるから、主記憶回路１０の対応ビット線の寄生容量の影響を排除できる。したがって情報メモリーセルに記憶された情報を素早く読み出すことができるから、電源投入後短時間で通常動作を開始することができる。

本構成例の電気的に書き換え可能な不揮発性メモリーセルとしては種々の構造のものを用いることができる。例えばＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor)型、フローティングゲート型、強誘電体型（ＦＲＡＭ：Ferroelectric RAM）、相変化型（ＰＣＭ：Phase Change Memory）、磁気抵抗型（ＭＲＡＭ：Magnetoresistive RAM）などを用いることができるし、これら以外の構造を有するメモリーセルであってもよい。また、ＯＴＰ（One Time PROM）すなわち１回限り書き換え可能なものであってもよいし、ＭＴＰ（Multiple Time PROM）すなわち複数回書き換え可能なものであってもよい。

図５は、電気的に書き換え可能な不揮発性メモリーセルの構造の一例として、ＭＯＮＯＳ型を示したものである。なお、本実施形態のメモリーセルは図５に示す構造に限定されるものではない。

図５に示すメモリーセルは、半導体層５１０、ソースドレイン領域５２０、第１のゲート絶縁層５３０、ゲート電荷蓄積層５４０、第２のゲート絶縁層５５０、ゲート導電層５６０及び絶縁層５７０を有する。ソースドレイン領域５２０の一方はソース線ＳＬに接続され、他方はビット線ＢＬに接続される。また、ゲート導電層５６０はワード線ＷＬに接続される。

ゲート電荷蓄積層５４０は例えば窒化シリコン層（Ｓｉ_３Ｎ_４層）で形成され、ゲート導電層５６０は例えばポリシリコン層で形成され、第１、第２のゲート絶縁層５３０、５５０及び絶縁層５７０は例えば酸化シリコン層（ＳｉＯ_２層）で形成される。

３．信号線のレイアウト配線
図６に本実施形態における読み出し回路４０から一致判定回路６０へ出力不良アドレス信号ＡＤを引き出すための複数の信号線のレイアウトの一例を示す。図６では、読み出し回路４０にラッチされた出力不良アドレス信号ＡＤをＤ２方向に引き出すための複数の信号線が、選択回路３０及び読み出し回路４０が形成される領域にＤ２方向に沿って配線される。

読み出し回路４０により情報記憶回路２０から読み出された不良メモリーセルのアドレス情報は、上述したように読み出し回路４０に含まれるラッチ回路に保持される。この保持されたアドレス情報はＤ２方向に引き出すための複数の信号線を介して一致判定回路６０に供給される。

ここでｍ（ｍは自然数）ロウアドレス分の冗長メモリーセルが設けられているとした場合には、ｍセットのアドレス情報ＡＤ１〜ＡＤｍが必要になる。さらにそれぞれのアドレス情報がｉ（ｉは自然数）ｂｉｔの情報である場合には、上記の信号線は全部でｍ×ｉ本必要である。

例えば上述した４Ｍｂｉｔの不揮発性記憶装置の場合で、冗長メモリーセルブロック１２を３２行×２０４８列の構成とし、連続する４行を１単位として置換する場合にはｍ＝８となる。また４行単位で置換するから２０４８／４＝２^９より不良メモリーセルのアドレス情報は９ｂｉｔ必要である。さらに冗長メモリーセルの使用・不使用を識別するための１ｂｉｔを加えるとｉ＝１０となるから、全部で８×１０＝８０本の信号線が必要となる。

上記ｍ×ｉ本の信号線が、選択回路３０及び読み出し回路４０が形成される領域に、どのように配線されるかを、図６を用いて以下に説明する。

図６に示すようにアドレス情報ＡＤ１〜ＡＤｍがＤ４方向に向かって順番にラッチされているものとする。各アドレス情報はｉｂｉｔであるから、例えば第１のアドレス情報ＡＤ１をラッチするために、ｉ個のラッチ回路が設けられ、その出力ノードＮ１〜Ｎｉが設けられている。各出力ノードＮ１〜Ｎｉは信号線Ｌ１〜Ｌｉにそれぞれ接続され、信号線Ｌ１〜Ｌｉは選択回路３０及び読み出し回路４０が形成される領域内でＤ１及びＤ３方向に延長されている。さらに信号線Ｌ１〜ＬｉはコンタクトホールＪ１〜Ｊｉを介して上層の直交する信号線Ｍ１〜Ｍｉとそれぞれ接続される。信号線Ｍ１〜Ｍｉは出力不良アドレス信号ＡＤをＤ２方向に引き出すための複数の信号線であって、Ｄ２方向に沿って配線されている。このようにして第１のアドレス情報ＡＤ１のｉｂｉｔの信号ＡＤ１−１〜ＡＤ１−ｉがＤ２方向に出力される。第２のアドレス情報ＡＤ２についても同様にＡＤ２−１〜ＡＤ２−ｉがＤ２方向に出力され、以下同様にしてＡＤｍ−１〜ＡＤｍ−ｉまでの信号がＤ２方向に出力される。

以上のようにして、出力不良アドレス信号ＡＤをＤ２方向に引き出すための複数の信号線が、選択回路３０及び読み出し回路４０が形成される領域にＤ２方向に沿って配線される。

具体的には、例えば信号線Ｌ１〜Ｌｉは第３層の金属配線層で形成され、信号線Ｍ１〜Ｍｉは第４層の金属配線層で形成される。選択回路３０及び読み出し回路４０の内部信号線は第１層から第３層までの金属配線層で形成されるから、信号線Ｍ１〜Ｍｉを効率的に配置することができる。ＡＤ２〜ＡＤｍについても同様に信号線を効率的に配置することができる。

以上説明したように、図６に示す本構成例のレイアウトによれば、出力不良アドレス信号ＡＤを引き出すためのｍ×ｉ本の信号線を選択回路３０及び読み出し回路４０が形成される領域に配線することができるから、効率の良いレイアウト配置が可能になる。

４．接続線の形成
上述したように、本実施形態では情報記憶回路２０が主記憶回路１０と選択回路３０との間に配置される。そのため主記憶回路１０の対応ビット線と選択回路３０の選択トランジスターとを接続するための接続線を、主記憶回路１０が形成される領域から情報記憶回路２０の領域に設ける必要がある。以下に、この接続線について具体的に説明する。

図７に本構成例における主記憶回路１０、情報記憶回路２０及び選択回路３０のＤ１、Ｄ３方向の断面構造の一例を示す。図７は主記憶回路１０が含む複数のメモリーセルＭＣ、情報記憶回路２０が含む情報メモリーセルＭＣ１、ＭＣ２、複数のダミーセルＤＣ及び選択回路３０が含む選択トランジスターＴＳ１を示す。さらに図７は複数のワード線ＷＬ、複数のソース線ＳＬ、対応ビット線ＢＬ１、ＢＬＰ１及び接続線（広義には上層ビット線）ＢＬＡ１を示す。なお、図７の各符号は図３の各符号と対応しており、同一の符号が付されたものは同一のものを示す。

ダミーセルＤＣはメモリーセルと同一構造のセルであって、メモリーセルアレイの周囲を取り囲むように配置されるが、情報の記憶には使用されない。ダミーセルＤＣのビット線は主記憶回路１０のビット線ＢＬとは接続されない。ダミーセルＤＣを設けることによりメモリーセルの微細加工の均一性が向上し、加工不良を防ぐことができる。

接続線（広義には上層ビット線）ＢＬＡ１は主記憶回路１０が形成される領域から情報記憶回路２０が形成される領域に配線され、主記憶回路１０の対応ビット線ＢＬ１と選択トランジスターＴＳ１の一方の端子とを接続する。また、情報記憶回路２０の対応ビット線ＢＬＰ１と選択トランジスターＴＳ１の他方の端子とが接続される。接続線（広義には上層ビット線）ＢＬＡ１は主記憶回路１０の対応ビット線ＢＬ１及び情報記憶回路２０の対応ビット線ＢＬＰ１を形成する配線層の上層の配線層で形成される。具体的には、例えば主記憶回路１０の上層ビット線が接続線ＢＬＡ１として使用される。

より具体的には、例えばソース線ＳＬは第１層の金属配線層で形成され、対応ビット線ＢＬ１、ＢＬＰ１は第２層の金属配線層で形成され、接続線（広義には上層ビット線）ＢＬＡ１は第３層の金属配線層で形成される。さらに主記憶回路１０の対応ビット線以外のビット線ＢＬ、すなわち情報メモリーセルと電気的に接続されないビット線についても、上層ビット線が第３層の金属配線層で形成される。

図３で説明したように、情報メモリーセルＭＣ１、ＭＣ２に情報を書き込む時はワード線ＷＬ１、ＷＬ２が選択され、選択回路３０の選択トランジスターＴＳ１が選択信号ＳＥＬによりオン状態となる。主記憶回路１０の対応ビット線ＢＬ１と情報記憶回路２０の対応ビット線ＢＬＰ１とが接続線（広義には上層ビット線）ＢＬＡ１及び選択トランジスターＴＳ１を介して電気的に接続され、入出力回路８０によりＭＣ１、ＭＣ２に情報が書き込まれる。一方、ＭＣ１、ＭＣ２に記憶された情報を読み出す時は、選択トランジスターＴＳ１はオフ状態となり、対応ビット線ＢＬ１とＢＬＰ１とは電気的に非接続となる。そして図７では示していないがビット線ＢＬＰ１は読み出し回路４０内のラッチ用トランジスターＴＲ１を介してラッチ回路と電気的に接続され、読み出された情報がラッチ回路に保持される。

以上ではＭＣ１、ＭＣ２について説明したが、図７に示していないＭＣ３、ＭＣ４についても同様に、接続線（広義には上層ビット線）ＢＬＡ２を介して対応ビット線ＢＬ２と選択トランジスターＴＳ２の一方の端子とが接続される。また、同様にＢＬＡ２は主記憶回路１０の対応ビット線ＢＬ２及び情報記憶回路２０の対応ビット線ＢＬＰ２を形成する配線層の上層の配線層で形成される。具体的には、例えば主記憶回路１０の上層ビット線が接続線ＢＬＡ２として使用される。

このように接続線（広義には上層ビット線）を設けることにより、情報記憶回路２０の上を通って主記憶回路１０の対応ビット線と選択回路３０とを接続することが可能となる。すなわち主記憶回路１０及び情報記憶回路２０のメモリーセルの連続した配置を損なうことなく、上記対応ビット線と選択回路３０とを接続することができる。さらに主記憶回路１０においてビット線が上層及び下層からなる２本のビット線で形成されることにより、ビット線の寄生抵抗が低減され、メモリーセルへのアクセス時間が短縮されるという利点がある。

以上説明したように、図３から図７に示す本実施形態の詳細な構成例によれば、情報メモリーセルＭＣ１〜ＭＣ４に記憶されたアドレス情報は電源投入後のラッチ信号によって読み出し回路４０内に素早くラッチされるから、電源投入後短時間で通常動作を開始することができる。また出力不良アドレス信号を引き出すための多数本の信号線を、選択回路３０及び読み出し回路４０が形成される領域に配線することができるから、効率の良いチップレイアウトが可能になる。

また接続線（広義には上層ビット線）を設けることにより、情報記憶回路２０が形成される領域を通って主記憶回路１０のビット線と選択回路３０を接続することが可能となる。こうすることにより、主記憶回路１０と情報記憶回路２０とのメモリーセルを同一構造にして連続して配置することができる。

さらに主記憶回路１０においてビット線が上層及び下層からなる２本のビット線で形成されることにより、ビット線の寄生抵抗が低減されメモリーセルへのアクセス時間が短縮されるという利点がある。

５．集積回路装置及び電子機器
図８に本実施形態の不揮発性記憶装置を含む集積回路装置及び電子機器の一例を示す。図８に示す集積回路装置２００は不揮発性記憶装置１００、ドライバー１１０、制御回路１２０を含む。不揮発性記憶装置１００は、制御回路１２０からの制御信号に基づいて、表示特性制御パラメーターを読み出してドライバー１１０に出力する。ドライバー１１０は表示特性制御パラメーターに基づいて階調補正などを行って、電気光学パネル２１０を駆動する。このようにすることにより、電気光学パネル２１０に最適な表示特性で画像を表示することができる。なお、電気光学パネル１２０は液晶パネルであってもよいし、例えば有機ＥＬ（Electro Luminescence）や無機ＥＬなどの発光素子を用いたパネルであってもよい。

図８に示す電子機器３００は例えば携帯型情報端末であって、集積回路装置２００、電気光学パネル２１０、送受信回路２２０、ＣＰＵ２３０、ＲＡＭ２４０、操作入力部２５０、アンテナ２６０を含む。送受信回路２２０はアンテナ２６０で受信した信号を復調してＣＰＵ２３０に出力し、またＣＰＵ２３０からのデータを変調してアンテナ２６０から送信する。ＣＰＵ２３０は操作入力部２５０からの操作情報に基づいて、送受信回路２２０及びＲＡＭ２４０とデータをやりとりし、必要なデータ処理を行う。なお、本実施形態の電子機器は携帯型情報端末には限定されず、携帯電話機、ＰＤＡなどであってもよい。

なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置及び電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＡＩＮ 入力アドレス信号、ＡＤ 出力不良アドレス信号、ＤＩＮ 入力データ信号、
ＤＯＵＴ 出力データ信号、ＢＬＫ１〜ＢＬＫｎ 第１〜第ｎのブロック、
１０ 主記憶回路、１１ データメモリーセルブロック、
１２ 冗長メモリーセルブロック、２０ 情報記憶回路、３０ 選択回路、
４０ 読み出し回路、５０ 周辺回路、６０ 一致判定回路、７０ カラムデコーダー、
８０ 入出力回路、９０ ローデコーダー、１００ 不揮発性記憶装置、
１１０ ドライバー、１２０ 制御回路、２００ 集積回路装置、
２１０ 電気光学パネル、２２０ 送受信回路、２３０ ＣＰＵ、２４０ ＲＡＭ、
２５０ 操作入力部、２６０ アンテナ、３００ 電子機器、５１０ 半導体層、
５２０ ソースドレイン領域、５３０ 第１のゲート絶縁層、
５４０ ゲート電荷蓄積層、５５０ 第２のゲート絶縁層、５６０ ゲート導電層、
５７０ 絶縁層

Claims (11)

1. 電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線が配置される主記憶回路と、
   電気的に書き換え可能な不揮発性の複数の情報メモリーセル及び複数のビット線が配置され、少なくとも前記主記憶回路の不良メモリーセルのアドレス情報を記憶する情報記憶回路と、
   前記主記憶回路の前記複数のビット線のうちの対応ビット線と前記情報記憶回路の前記複数のビット線のうちの対応ビット線との電気的接続をオン状態又はオフ状態にするための選択トランジスターが配置される選択回路とを含み、
   前記情報記憶回路は、前記主記憶回路と前記選択回路との間に配置されることを特徴とする不揮発性記憶装置。
2. 請求項１において、
   前記情報記憶回路から前記不良メモリーセルの前記アドレス情報を読み出してラッチする読み出し回路を含み、
   前記選択回路は、前記情報記憶回路と前記読み出し回路との間に配置されることを特徴とする不揮発性記憶装置。
3. 請求項２において、
   前記主記憶回路の前記対応ビット線に沿った方向を第１の方向とし、
   前記第１の方向に直交する方向を第２の方向とした場合に、
   前記読み出し回路にラッチされた出力不良アドレス信号を前記第２の方向に引き出すための複数の信号線が、前記選択回路及び前記読み出し回路が形成される領域に前記第２の方向に沿って配線されることを特徴とする不揮発性記憶装置。
4. 請求項３において、
   前記主記憶回路の前記第２の方向に配置される周辺回路と、
   入力アドレス信号と前記読み出し回路からの前記出力不良アドレス信号との一致判定を行う一致判定回路とを含み、
   前記一致判定回路は、前記周辺回路の前記第１の方向に配置されることを特徴とする不揮発性記憶装置。
5. 請求項１乃至４のいずれかにおいて、
   前記第１の方向の反対方向を第３の方向とした場合に、
   前記主記憶回路の前記第３の方向に配置されたカラムデコーダーと、
   前記主記憶回路の前記第３の方向に配置された入出力回路とを含むことを特徴とする不揮発性記憶装置。
6. 請求項１乃至５のいずれかにおいて、
   前記主記憶回路の前記対応ビット線と前記選択トランジスターの一方の端子とを接続する接続線が、前記主記憶回路が形成される領域から前記情報記憶回路が形成される領域に配線され、
   前記情報記憶回路の前記対応ビット線と前記選択トランジスターの他方の端子とが接続されることを特徴とする不揮発性記憶装置。
7. 請求項６において、
   前記接続線は、前記主記憶回路の前記対応ビット線及び前記情報記憶回路の前記対応ビット線を形成する配線層の上層の配線層で形成されることを特徴とする不揮発性記憶装置。
8. 請求項７において、
   前記主記憶回路の上層ビット線が前記接続線として使用されることを特徴とする不揮発性記憶装置。
9. 請求項１乃至８のいずれかにおいて、
   前記主記憶回路は、
   電気的に書き換え可能な不揮発性の前記複数のメモリーセルが配置されるデータメモリーセルブロックと、
   前記不良メモリーセルが置き換えられる冗長メモリーセルが配置される冗長メモリーセルブロックとを含み、
   前記冗長メモリーセルブロックは前記データメモリーセルブロックと前記情報記憶回路との間に配置されることを特徴とする不揮発性記憶装置。
10. 請求項１乃至９のいずれかに記載の不揮発性記憶装置を含むことを特徴とする集積回路装置。
11. 請求項１０に記載の集積回路装置を含むことを特徴とする電子機器。

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