KR20110080278A - 프로그램이 가능한 퓨즈를 구비한 반도체 집적 회로 - Google Patents

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Abstract

퓨즈 면적을 줄일 수 있고, 패키지후 프로그램이 가능한 퓨즈를 구비한 반도체 집적 회로에 대해 개시한다. 본 실시예에 따른 반도체 집적 회로는 일정 간격을 두고 이격 배치되는 복수의 퓨즈, 및 상기 복수의 퓨즈들과 전기적으로 연결되어, 상기 퓨즈의 컷팅 여부를 결정하는 페이지 버퍼를 포함하며, 상기 퓨즈는 낸드 플래시 스트링으로 구성된다. 상기 낸드 플래시 스트링은, 비트 라인과 연결된 드레인 선택 트랜지스터, 상기 드레인 선택 트랜지스터와 전기적으로 연결된 플래시 메모리 셀, 및 상기 플래시 메모리 셀과 그라운드 터미널 사이에 연결되는 소스 선택 트랜지스터로 구성된다.

Description

프로그램이 가능한 퓨즈를 구비한 반도체 집적 회로{Semiconductor Integrated Circuit Having Fuses capable of programing}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 프로그램이 가능한 퓨즈를 구비한 반도체 집적 회로에 관한 것이다.
반도체 집적 회로 장치를 구성하는 각 소자의 사이즈가 미세화되고, 한 개의 반도체 칩 내에 포함되는 소자의 수가 거대화됨에 따라, 결함 밀도의 수준도 증대되고 있다. 이러한 결함 밀도의 증대는 반도체 장치의 수율을 저하시키는 직접적인 원인이 되며, 심할 경우, 반도체 소자가 형성되는 웨이퍼를 폐기처분하여야 한다.
결함 밀도를 낮추기 위해, 종래에는 결함 셀을 여분의 셀로 교체하는 리던던시(redundancy) 회로가 제안되었다. 리던던시 회로는 반도체 메모리 장치의 경우, 로우(row)계 배선(예컨대, 워드 라인) 및 컬럼(column)계 배선(예컨대, 비트 라인) 각각에 대해 설치될 수 있으며, 결함 셀의 어드레스 정보를 저장하는 퓨즈 셋 그룹을 포함한다. 퓨즈 셋 그룹은 복수의 퓨즈 배선들로 구성되는 퓨즈 셋 어레이를 포함하며, 퓨즈 셋의 프로그램은 퓨즈 배선들의 선택적인 레이저 컷팅(cuting)에 의해 행해질 수 있다.
그런데, 레이저에 의해 컷팅되는 종래의 퓨즈는 이웃하는 퓨즈의 블로잉시 영향을 받지 않도록, 레이저 배열 오차 허용 범위(laser alignment tolerances) 이상 이격 배치되어야 한다. 그러므로, 반도체 메모리 소자의 집적 밀도와 비례하여, 퓨즈 박스의 면적을 줄이는 것이 사실상 어렵다.
또한, 이러한 레이저 리페어 방식을 채용하는 종래의 퓨즈는 패키지 이후 적용할 수 없다는 불편함 또한 상존한다.
본 발명은 퓨즈 면적을 줄일 수 있고, 패키지후 프로그램이 가능한 퓨즈를 구비한 반도체 집적 회로를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 집적 회로는 일정 간격을 두고 이격 배치되는 복수의 퓨즈, 및 상기 복수의 퓨즈들과 전기적으로 연결되어, 상기 퓨즈의 컷팅 여부를 결정하는 페이지 버퍼를 포함하며, 상기 퓨즈는 낸드 플래시 스트링으로 구성된다. 상기 낸드 플래시 스트링은, 비트 라인과 연결된 드레인 선택 트랜지스터, 상기 드레인 선택 트랜지스터와 전기적으로 연결된 플래시 메모리 셀, 및 상기 플래시 메모리 셀과 그라운드 터미널 사이에 연결되는 소스 선택 트랜지스터로 구성된다.
이러한 퓨즈는 리소그라피 공정에 의해 제작할 수 있는 최소 간격을 가지고 이격될 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 집적 회로는 고전압에 의해 턴 오프되도록 프로그램되는 플래시 메모리로 구성된 복수의 퓨즈, 및 상기 복수의 퓨즈와 전기적으로 연결되어, 상기 컷팅된 퓨즈를 판별하는 페이지 버퍼를 포함한다.
상기 고전압은 펌핑 전압보다는 높고, 플래시 메모리 소자의 프로그램 전압 보다는 낮을 수 있다.
상기 퓨즈 및 상기 페이지 버퍼는 상기 비트 라인에 의해 전기적으로 연결될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 퓨즈 어레이를 보여주는 개략도, 및
도 2는 도 1의 퓨즈의 세부 회로도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 퓨즈 어레이를 보여주는 개략도이고, 도 2는 도 1의 퓨즈의 세부 회로도이다.
도 1을 참조하면, 퓨즈 어레이(100)는 복수의 퓨즈 블록(110)으로 구성된다. 복수의 퓨즈 블록(110)은 예를 들어 매트릭스 형태로 배열될 수 있다.
각각의 퓨즈 블록(110)은 동일한 형태를 가질 수 있고, 복수의 퓨즈 (150) 및 페이지 버퍼(200)를 포함한다. 이때, 각각의 퓨즈(150)는 레이저 허용 오차에 관계없이, 리소그라피 공정으로 제작 가능한 최소 간격을 가지고 이격될 수 있다.
각각의 퓨즈(150)는 도 2에 도시된 바와 같이, 낸드 플래시(NAND Flash) 소자의 하나의 스트링(string) 구조로 구성될 수 있다.
이러한 퓨즈(150)는 드레인 선택 트랜지스터(drain select transitor :DST), 소오스 선택 트랜지스터(Source select transistor :SST) 및 드레인 선택 트랜지스터(DST)및 소오스 선택 트랜지스터(SST) 사이에 연결되는 플래시 메모리 셀(fc)로 구성될 수 있다.
플래시 메모리 셀(fc)은 복수의 플래시 메모리 소자(ft)들이 직렬 즉, 낸드 구조로 연결되어 구성된다. 이때, 플래시 메모리 셀(fc)은 하나의 플래시 메모리 소자로도 구현 가능하나, 플래시 메모리 소자의 턴 오프(turn off) 확률을 높이기 위해 복수 개를 직렬로 연결하여 구성된다.
드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)에 응답하여, 비트 라인(BL)의 신호를 플래시 메모리 셀(fc)에 전달한다.
플래시 메모리 셀(fc)을 구성하는 직렬 연결된 복수의 플래시 메모리 소자들(ft)은 그것의 콘트롤 게이트에 워드 라인(WL)이 공통 연결된다.
소오스 선택 트랜지스터(SST)는 소오스 선택 라인에 응답하여 플래시 메모리 셀(fc)에서 제공되는 전압을 그라운드로 배출시킨다.
이와 같은 본 실시예의 퓨즈(150)는 다음과 같은 방식으로 프로그램된다.
즉, 드레인 선택 트랜지스터(DST) 및 소오스 선택 트랜지스터(SST)를 도통시킨 가운데, 워드 라인(WL)을 통해 플래시 메모리 소자(ft)의 콘트롤 게이트에 고전압을 제공한다. 이때, 상기 고전압은 플래시 메모리의 프로그램 전압 범위임이 바람직하나, 그 밖의 메모리를 기반으로 하는 경우, 상기 프로그램 전압보다는 낮고, 펌핑 전압(VPP)보다는 큰 전압 일 수 있다.
그러면, 상기 워드 라인(WL)으로부터 인가되는 고전압에 의해, 상기 플래시 메모리 소자의 플로팅 게이트에 음전하가 차지되어, 플래시 메모리 소자의 문턱 전압이 증가된다.
이에 따라, 프로그램 전, 즉, 워드 라인에 전압 인가 전에는 전류가 지속적으로 흐르다가, 프로그램 후, 즉, 워드 라인에 전압 인가 후에는 전류의 흐름이 차단되어, 턴 오프 상태, 즉, 퓨즈 컷팅이 이루어진다.
한편, 각각의 퓨즈(150)는 그것의 비트 라인(BL)을 통해 페이지 버퍼(200)에 연결된다.
상기 페이지 버퍼(200)는 하나의 퓨즈 블록(110)을 구성하는 복수의 퓨즈(150)에 공유된다. 이러한 페이지 버퍼(200)는 퓨즈(150)의 프로그램 및 리드시, 센싱 및 증폭 역할, 예컨대, 래치 역할을 수행하도록 구성된다. 본 실시예의 페이지 버퍼(200)는 일반적인 낸드 플래시 페이지 버퍼 구조로 구성될 수 있다.
이와 같은 페이지 버퍼(200)는 메모리 장치의 페일을 구제하기 위한 리던던시 회로를 구동시, 플래시 메모리 셀(fc)을 상기와 같이 프로그램하고, 메모리 장치의 리드 또는 라이트 동작시 어드레스를 입력받아 플래시 메모리 셀(fc)의 데이터를 리드하여, 어드레스가 일치하는 경우, 리던던시 셀(도시되지 않음)을 억세스한다.
본 실시예에 따르면, 퓨즈들을 플래시 메모리 셀의 스트링으로 구성한다. 플래시 메모리 셀로 퓨즈를 구성함에 따라, 퓨즈간을 레이저 허용 오차 범위 이상 이격시킬 필요가 없다. 또한,플래시 메모리 셀의 스트링은 알려진 바와 같이 매우 컴팩트한 크기로 구성가능하므로, 퓨즈 자체의 면적 역시 줄일 수 있다.
또한, 플래시 메모리 셀로 구성된 퓨즈는 워드 라인의 전압 인가에 따라, 프로그램이 가능하므로, 패키지 후에도, 리페어 동작을 수행할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (13)

  1. 일정 간격을 두고 이격 배치되는 복수의 퓨즈; 및
    상기 복수의 퓨즈들과 전기적으로 연결되어, 상기 퓨즈의 컷팅 여부를 결정하는 페이지 버퍼를 포함하며,
    상기 퓨즈는 낸드 플래시 스트링으로 구성되는 반도체 집적 회로.
  2. 제 1 항에 있어서,
    상기 낸드 플래시 스트링은,
    비트 라인과 연결된 드레인 선택 트랜지스터;
    상기 드레인 선택 트랜지스터와 전기적으로 연결된 플래시 메모리 셀; 및
    상기 플래시 메모리 셀과 그라운드 터미널 사이에 연결되는 소스 선택 트랜지스터로 구성되는 반도체 집적 회로.
  3. 제 2 항에 있어서,
    상기 플래시 메모리 셀은 직렬로 연결된 복수의 플래시 메모리 소자로 구성되는 반도체 집적 회로.
  4. 제 3 항에 있어서,
    상기 복수의 플래시 메모리 소자는 워드 라인을 통해 입력되는 고전압에 의해 각각 프로그램되도록 구성되는 반도체 집적 회로.
  5. 제 4 항에 있어서,
    상기 고전압은 펌핑 전압보다는 높고, 플래시 메모리 소자의 프로그램 전압 보다는 낮은 반도체 집적 회로.
  6. 제 2 항에 있어서,
    상기 퓨즈 및 상기 페이지 버퍼는 비트 라인에 의해 전기적으로 연결되는 반도체 집적 회로.
  7. 제 1 항에 있어서,
    상기 퓨즈는 리소그라피 공정에 의해 제작할 수 있는 최소 간격을 가지고 이격되는 반도체 집적 회로.
  8. 고전압에 의해 턴 오프되도록 프로그램되는 플래시 메모리로 구성된 복수의 퓨즈; 및
    상기 복수의 퓨즈와 전기적으로 연결되어, 상기 컷팅된 퓨즈를 판별하는 페이지 버퍼를 포함하는 반도체 집적 회로.
  9. 제 8 항에 있어서,
    상기 퓨즈는,
    비트 라인과 연결되고, 드레인 선택 신호에 응답하여 구동되는 드레인 선택 트랜지스터;
    상기 드레인 선택 트랜지스터와 전기적으로 연결되며, 직렬로 연결되어 있으며, 워드 라인을 통해 입력되는 고전압에 응답하여 구동되는 복수의 플래시 메모리 소자; 및
    상기 복수의 플래시 메모리 소자와 그라운드 터미널 사이에 연결되며, 소스 선택 신호에 응답하여 구동되는 소스 선택 트랜지스터로 구성되는 반도체 집적 회로.
  10. 제 9 항에 있어서,
    상기 고전압은 펌핑 전압보다는 높고, 플래시 메모리 소자의 프로그램 전압 보다는 낮은 반도체 집적 회로.
  11. 제 9 항에 있어서,
    상기 퓨즈 및 상기 페이지 버퍼는 상기 비트 라인에 의해 전기적으로 연결되는 반도체 집적 회로.
  12. 제 8 항에 있어서,
    상기 퓨즈는 리소그라피 공정에 의해 제작할 수 있는 최소 간격을 가지고 이격되는 반도체 집적 회로.
  13. 플래시 메모리 셀을 리페어 퓨즈로 이용하는 반도체 집적 회로.
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