TW202307856A - 記憶體位元單元 - Google Patents

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Abstract

本文描述了用於一可程式化記憶體陣列之系統、裝置及方法。一種可程式化記憶體系統包括多個可程式化記憶體位元單元之一陣列。該陣列中之一記憶體位元單元包括：由一位元線控制的一第一類型之一第一電晶體；對經由一邏輯閘的一字線及一第二字線作出回應的一第二類型之一第二電晶體；及對該字線作出回應的該第二類型之一第三電晶體。該第一字線實質上垂直於該位元線定位，且該第二字線實質上平行於該位元線定位。該字線經由一位址之X部分來激活。而該第二字線經由該位址之Y部分來激活。

Description

記憶體程式化中為著降低堆疊結構中之功耗的位元選擇
本案的一實施例所描述之技術總體係關於記憶體程式化中為著降低堆疊結構中之功耗的位元選擇。
非依電性記憶體裝置用於在現代積體電路中儲存資料，並在各種電子裝置中得到廣泛應用。例如，非依電性記憶體裝置包括能夠操作以便在其中儲存資料位元(即，「1」或「0」)的記憶體單元。一次可程式(One-time-programmable，OTP)記憶體係可經程式化一次以儲存隨後不會更改的資訊的一種非依電性記憶體。在另一個實例中，非依電性記憶體可包括含有熔絲的熔絲單元。在一個實例中，當熔絲被燒斷或被程式化時，位元，例如「1」，被儲存在記憶體單元中。否則(即，當熔絲保持完整或未程式化時)，位元，例如「0」，被儲存在記憶體單元中。
無
以下揭露提供許多不同的實施例或實例，以用於實現所提供之主題之不同特徵。在下面描述組件及配置之具體實例以簡化本案的一實施例。當然，該些組件及配置僅僅係實例且並不意欲進行限制。例如，在以下描述中，在第二特徵之上或在其上形成第一特徵可包括將第一特徵與第二特徵形成為直接接觸的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本案的一實施例可在各個實例中重複參考數字及/或字母。此重複係為了簡單及清楚之目的，且本身並不決定所討論之各種實施例及/或組態之間的關係。
此外，為便於描述，在本文中可使用空間相對用語諸如「在......之下」、「在......下方」、「下部」、「在......上方」、「上部」及類似者來描述如圖中所例示之一個元件或特徵與另一或多個元件或特徵之關係。除了圖中所描繪之定向之外，空間相對術語意欲涵蓋元件在使用中或操作中的不同定向。可以其他方式來定向裝置(旋轉90度或以其他定向)，且同樣可相應地解釋本文所使用之空間相對描述詞。
描述了本案之一些實施例。可在此等實施例所描述之階段之前、期間及/或之後提供附加操作。對於不同實施例，可替換或消除所描述之階段中之一些。可將附加特徵添加至半導體裝置。對於不同實施例，可替換或消除下面所描述之特徵中之一些。儘管一些實施例討論了以特定次序執行的操作，但此等操作可以另一邏輯次序執行。
記憶體陣列由沿著位元線成列且沿著字線成行定向的多個個別記憶體位元單元構成。該些記憶體位元單元可經程式化以儲存「0」或「1」。記憶體陣列內的記憶體位元單元之程式化可能由於陣列內電氣組件的不必要激活而消耗大量功率。例如，為了對特定列內的特定記憶體位元單元進行程式化，激活整個列以對該列內的一個記憶體位元單元進行程式化。透過實質上垂直於記憶體陣列內的位元線定向地將邏輯閘結合至各位元單元及第二字線中(如本文更詳細描述的)，可在無需激活記憶體位元單元所在的整個列及/或行的情況下程式化個別記憶體單元。因為不再不必要地激活陣列內的電氣組件，所以這可在程式化模式期間節省功耗。
第1圖係例示根據本案之一實施例的示範性記憶體陣列100的方塊圖。記憶體陣列100包括多個記憶體位元單元110、120、130、140、150、160。各記憶體位元單元用以儲存記憶體位元(例如，『1』位元或『0』位元)。將記憶體位元儲存至記憶體陣列100稱為程式化記憶體或有時稱為程式化模式。此種儲存基於提供至位元線(例如，BL0、BL63)、字線(例如，WL0、WL63)及第二字線(例如，SWL0、SWL255)的位址而發生，如第2圖至第5圖中更詳細解釋的。位址標識記憶體位元單元內應將特定位元寫入的X, Y位置(例如，列及行位置)。
如第1圖所例示，各記憶體單元110、120、130、140、150、160耦接至位元線(例如，BL0、BL255)、字線(例如，WL0、WL63)及第二字線(例如，SWL0、SWL255)。第二字線(例如，SWL0、SWL255)實質上垂直於字線(例如，WL0、WL63)且實質上平行於字線(例如，BL0、BL255)定向。各字線(例如，WL0、WL63)及第二字線(例如，SWL0、SWL255)耦接至各記憶體位元單元110、120、130、140、150、160的邏輯閘(例如，邏輯閘112、122、132、142、152、162)。為了將位元寫入記憶體陣列100內的特定記憶體位元單元，將位址之部分提供至位元線(例如，BL0、……、BL63)、字線(例如，WL0、……、WL63)及第二字線(例如，SWL0、……、SWL255)。各邏輯閘112、122、132、142、152、162比較字線及第二字線二者是否包括信號(位址部分)。若字線及第二字線二者上存在信號，則各別邏輯閘激活各別記憶體位元單元內的電氣組件(例如，一或多個電晶體)，且資料被寫入該記憶體位元單元。此種激活在第3圖至第4圖中更詳細地加以描述。邏輯閘與第二字線定向相結合之存在有利於自記憶體陣列100單獨選擇特定記憶體位元單元。當記憶體陣列100處於程式化模式時，這可避免需要激活整個列及/或行。因為功率被施加至記憶體陣列100之列或行中的單個記憶體位元單元(或特定記憶體位元單元組合)而非較大數目的記憶體位元單元，對特定記憶體位元單元而非整個列或行的此種最小激活可在程式化模式期間節省功率。
如第1圖所例示，記憶體位元單元110耦接至位元線0 (例如，BL0)、字線0 (例如，WL0)及第二字線0 (例如，SWL0)。第二字線0 (例如，SWL0)實質上平行於位元線0 (例如，BL0)且實質上垂直於字線0 (例如，WL0)。在該同一行中，記憶體位元單元120及130二者亦耦接至位元線0 (例如，BL0)及第二字線0 (例如，SWL0)。類似地，記憶體位元單元140與記憶體位元單元110位於同一列中。記憶體位元單元140耦接至位元線255 (例如，BL255)、字線0 (例如，WL0)及第二字線255 (例如，SW255)。第二字線255 (例如，SWL255)實質上平行於位元線255 (例如，BL255)且實質上垂直於字線0 (例如，WL0)。在與記憶體位元單元140相同的行中，記憶體位元單元150及160二者耦接至位元線255 (例如，BL255)及第二字線255 (例如，SWL255)。與記憶體位元單元120位於同一列中的記憶體位元單元150耦接至字線1 (例如，WL1)。第二字線255 (例如，SWL255)實質上垂直於字線1 (例如，WL1)。與記憶體位元單元130位於同一列中的記憶體位元單元160耦接至字線63 (例如，WL63)。第二字線255 (例如，SWL255)實質上垂直於字線63 (例如，WL63)。
儘管第1圖中僅例示幾個記憶體位元單元，但可理解，位元線、字線及第二字線交叉點之各組合耦接至記憶體位元單元。類似地，儘管第1圖中僅例示幾個位元線、字線及第二字線，但可理解，記憶體陣列100包括六十四個字線、二百五十六個位元線及二百五十六個第二字線。另外，記憶體陣列100不局限於64個字線×256個字線的尺寸，且可係任何數目的字線及任何數目的位元線。
第2圖係例示根據本案之一實施例的示範性記憶體位元單元110的方塊圖。記憶體位元單元110包括邏輯閘112、電晶體212及堆疊電晶體214。如先前在第1圖中所討論，位址之部分被提供至位元線0 (例如，BL0)、字線0 (例如，WL0)及第二字線0 (例如，SWL0)。位址標識記憶體位元單元內應將特定位元寫入的X, Y位置(例如，列及行位置)。更具體而言，位元線0接收位址之一部分(例如，Y位址部分)，以用於將資料寫入記憶體陣列100中的特定記憶體位元單元。此位址部分控制電晶體212之操作，該電晶體212耦接至位元線0 (例如，0)。若記憶體位元單元110位於與Y位址部分所指示的相同的位址位置中，則電晶體212係可操作的。否則，電晶體212係不可操作的。電晶體212具有第一類型(例如，P型或N型)。電晶體212耦接至堆疊電晶體214。
堆疊電晶體214亦耦接至邏輯閘112。在第2圖之實例中，邏輯閘112耦接至第二字線0 (例如，SWL0)及字線0 (例如，WL0)。類似於位元線0 (例如，BL0)，第二字線0 (例如，SWL0)接收位址之一部分(例如，Y位址部分)，以用於將資料寫入記憶體陣列100中的特定記憶體位元單元。邏輯閘112有利於自記憶體陣列100單獨選擇記憶體位元單元110，其方式為評估自第二字線0 (例如，SWL0)接收的Y位址部分及自字線0 (例如，WL0)接收的X位址部分二者之存在。若兩個位址部分均存在(例如，X位址部分及Y位址部分)，則邏輯閘112激活堆疊電晶體214，如第3圖更詳細解釋的。否則，堆疊電晶體214保持處於關斷狀態(例如，不可操作)。堆疊電晶體214具有與第一類型相反的第二類型(例如，P型或N型)。例如，若第一類型電晶體212係P型電晶體(例如，PMOS)，則堆疊電晶體214包括N型電晶體(例如，NMOS)，且反之亦然。這在第3圖至第4圖中進一步例示。
第3圖係例示根據本案之一實施例的示範性記憶體陣列300的電氣示意圖。記憶體陣列300例示第1圖之記憶體陣列100內的電氣組件。記憶體陣列300包括多個記憶體位元單元，諸如記憶體位元單元310。記憶體位元單元310包括電晶體312、邏輯閘316及堆疊電晶體320。在第3圖所例示之實例中，電晶體312係P型電晶體(例如，PMOS)，且堆疊電晶體320包括兩個N型電晶體(例如，NMOS) 322、324。記憶體位元單元310可視情況包括電氣熔絲(electrical fuse，eFuse) 314。eFuse通常藉由在兩個墊(通常稱為陽極及陰極)之間使用通常稱為「熔絲鏈」的導電材料(例如金屬、多晶矽等)的窄帶而積體至半導體IC中。向eFuse施加程式化電流會破壞(即，熔斷)該鏈，從而改變eFuse之電阻率。這稱為對eFuse進行「程式化」。可使用感測電路讀取熔絲狀態(即，熔絲是否已程式化)。
電晶體312之閘極耦接至位元線0 (例如，BL0)。電晶體312基於位元線0 (例如，BL0)上存在信號(例如，Y位址部分)而被激活(或可操作)。電晶體312之源極/汲極端耦接至驅動電壓VDD。電晶體312之另一源極/汲極端耦接至eFuse 314。eFuse 314亦耦接至堆疊電晶體320。更具體而言，耦接至電晶體322之源極/汲極端。
堆疊電晶體320基於字線(例如，WL0)上存在X位址部分且位元線(例如，BL0)及第二字線(例如，SWL0)上存在Y位址部分而被激活。更具體而言，邏輯閘316評估其輸入端上信號(例如，位址部分)之存在。邏輯閘316之輸入端耦接至字線(例如，WL0)，且邏輯閘316之另一輸入端耦接至第二字線(例如，SWL0)。若邏輯閘316之兩個輸入端上存在位址部分，則邏輯閘向電晶體322之閘極端(例如，邏輯閘316所耦接至的閘極端)輸出邏輯高(例如，『1』)，從而激活電晶體322。電晶體322之源極/汲極端耦接至電晶體324之源極/汲極端。電晶體324之閘極端耦接至字線(例如，WL0)且基於字線(例如，WL0)上位址部分之存在而激活。如第3圖所例示，電晶體324之源極/汲極端亦耦接至電氣接地。透過所描述之此種操作，記憶體位元單元310將基於X位址部分及Y位址部分二者之存在而單獨激活。這意指在程式化期間將不會激活同一列/行內的任何其他位元單元。在不存在此等位址部分中之一者或二者的情況下，記憶體位元單元310在記憶體陣列300之程式化模式期間保持關斷。
儘管相對於第3圖詳細地討論了單個記憶體位元單元之操作，但可理解，記憶體陣列300內的各記憶體位元單元雖然具有不同的位元線信號、字線信號及第二字線信號但以類似方式操作。例如，記憶體位元單元350之激活係基於沿著字線63 (例如，WL63)上存在X位址部分且沿著位元線255 (例如，BL255)及第二字線255 (例如，WL255)上存在Y位址部分。記憶體位元單元350內的電氣組件之操作類似於上面關於記憶體位元單元310所描述的那些。另外，邏輯閘316例示為及閘。可理解，可使用導致與及閘類似的操作的邏輯元件之任何組合，諸如耦接至反相器的反及閘。
第4圖係例示根據本案之一實施例的另一示範性記憶體陣列400的電氣示意圖。記憶體陣列400之操作類似於第3圖所描述之記憶體陣列300之操作。記憶體陣列400與記憶體陣列300不同之處在於各記憶體位元單元內所用的電晶體類型。例如，記憶體陣列400包括記憶體位元單元410。記憶體位元單元410包括電晶體412、eFuse 414、邏輯閘416及堆疊電晶體420。在此實例中，電晶體412係N型電晶體(例如，NMOS)，而非第3圖所描述之P型電晶體(例如，PMOS)。堆疊電晶體420包括兩個P型電晶體(例如，PMOS) 422、424，而非第3圖所描述之N型電晶體(例如，NMOS)。電晶體之改變以多種方式修改記憶體位元單元410內的電氣耦接。第一，電晶體412之源極/汲極端耦接至接地，而非驅動電壓VDD。第二，電晶體424之源極/汲極端耦接至驅動電壓VDD，而非接地。記憶體位元單元410之所有其他操作保持與關於第3圖中的記憶體位元單元310所描述之那些操作類似。
第5圖係例示根據本案之一實施例的示範性可程式化記憶體系統500的方塊圖。記憶體陣列500包括先前在第3圖中所描述之記憶體陣列300。可程式化記憶體系統500包括位元線解碼器510、位元線位準移位器與第二字線位準移位器520、字線解碼器530、字線位準移位器540及記憶體陣列300。字線解碼器530用以接收X位址部分(例如，列位址信號)並啟用特定字線(例如，WL0至WL63)以選擇特定列的記憶體位元單元。字線位準移位器540將電壓「升高」 (例如，增加)至激活該列記憶體位元單元所需的特定位準。列選擇及增加的電壓被提供至記憶體陣列300之特定字線輸入端。類似地，位元線解碼器510用以接收Y位址部分(例如，行位址信號)並啟用特定位元線以激活該行記憶體位元單元。位元線位準移位器與第二字線位準移位器520將電壓「升高」 (例如，增加)至激活該行記憶體位元單元所需的特定位準。行選擇及增加的電壓被提供至記憶體陣列300之特定位元線與第二字線輸入端。記憶體陣列300利用如第3圖所描述之此輸入端。儘管第5圖例示在可程式化記憶體系統500內使用記憶體陣列300，但可理解，記憶體陣列400亦可在所述系統內使用。
第6圖係例示控制可程式化記憶體之方法的製程流程圖600。雖然為了易於理解在此參考先前所描述之結構來描述第6圖，但應理解，該方法亦適用於許多其他結構。藉由向解碼器(例如，WL解碼器530)提供位址之一部分(例如，X位址部分)且基於解碼該位址之該部分激活第一字線(例如，記憶體陣列300內的WL) (例如，步驟610)來程式化可程式化記憶體300之記憶體位元單元310。向第二解碼器(例如，BL解碼器510)提供位址之第二部分(例如，Y位址部分)且基於解碼該位址之該部分激活位元線(例如，BL0)及第二字線(例如，SWL0) (例如，步驟620)。位元線(例如，BL0)及第二字線(例如，SWL0)在可程式化記憶體300之一部分之上實質上垂直於第一字線(例如，WL0)。使用耦接至第一字線(例如，WL0)及第二字線(例如，SWL0)的邏輯閘(例如，316)，基於第一字線(例如，WL0)及第二字線(例如，SWL0)二者激活所選擇位元單元(例如，記憶體位元單元310)之電晶體(例如，322)以基於位元線上的信號(例如，X位址部分及Y位址部分)對所選擇位元單元(例如，記憶體位元單元310)進行程式化(例如，步驟630)。
如本文所描述之各種電路及方法之使用可提供多個優點。例如，本文所描述之記憶體陣列之使用可減少陣列在程式化模式期間所用的有效功率之量。實質上平行於位元線的第二字線以及耦接至字線及第二字線二者的邏輯閘之使用允許單獨選擇陣列內的單個記憶體位元單元，而非激活含有該記憶體位元單元的整個列及行。記憶體陣列及位元單元內的第二字線與邏輯閘之組合有利於對單個記憶體位元單元的此種單獨化激活。對單個記憶體位元單元(或視使用情況的多個記憶體位元單元)的單獨激活降低陣列之電容性負載，這又降低陣列所用的整體功率。
在一個實施例中，一種記憶體位元單元包括：一位元線，該位元線用以接收一位址之Y部分；一第一字線，該第一字線實質上垂直於該位元線定向；一第二字線，該第二字線實質上垂直於該第一字線且實質上平行於該位元線定向；一邏輯閘，該邏輯閘耦接至該第二字線，用以評估該位址之該Y部分及該位址之X部分二者之存在；一第一類型之多個第一電晶體之一堆疊，該堆疊耦接至該第一字線；及一第二類型之一第二電晶體，該第二電晶體耦接至該位元線。該第一字線用以接收該位址之該X部分。該第二字線用以接收該位址之該Y部分。多個第一電晶體之該堆疊用以基於由該邏輯閘評估的該位址之該Y部分及該位址之該X部分二者之該存在而被激活。該第二電晶體用以基於該位址之該Y部分而被激活。
在另一個實施例中，一種可程式化記憶體系統包括多個可程式化記憶體位元單元之一陣列。該陣列中之一記憶體位元單元包括：由一位元線控制的一第一類型之一第一電晶體；經由一邏輯閘響應於第一字線及第二字線的一第二類型之一第二電晶體；及響應於第一字線的該第二類型之一第三電晶體。該第一字線經由一位址之X部分來激活。該第一字線實質上垂直於該位元線定位，且一第二字線實質上平行於該位元線定位。該第二字線經由該位址之該X部分及該位址之Y部分二者來激活。
在又另一個實施例中，一種控制一可程式化記憶體之方法包括：對一可程式化記憶體之一位元單元進行程式化。此種程式化藉由以下方式而發生：首先向一解碼器提供一位址之一部分且基於解碼該位址之該部分激活一第一字線。向一第二解碼器提供該位址之一第二部分且基於解碼該位址之該部分激活一位元線及一第二字線。該位元線及該第二字線在該可程式化記憶體之一部分之上實質上垂直於該字線。使用耦接至該第一字線及該第二字線的一邏輯閘，基於該字線及該第二字線二者激活一所選擇位元單元之一電晶體以基於該位元線上的一信號對該所選擇位元單元進行程式化。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更好地理解本案的一實施例之態樣。熟習此項技術者應瞭解，他們可容易地將本案的一實施例用作設計或修改用於實施相同目的及/或達成本文所介紹之實施例之優點的其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造不脫離本案的一實施例之精神及範疇，且他們可在不脫離本案的一實施例之精神及範疇的情況下在本文中作出各種改變、取代及變更。
100,300,400:記憶體陣列 110,120,130,140,150,160,310,350,410:記憶體位元單元 112,122,132,142,152,162,316,416:邏輯閘 212,312,412:電晶體 214,320,420:堆疊電晶體 314,414:電熔絲 322,324:N型電晶體 422,424:P型電晶體 500:可程式化記憶體系統 510:位元線(BL)解碼器 520:位元線(BL)位準移位器與第二字線(SWL)位準移位器 530:字線(WL)解碼器 540:字線(WL)位準移位器 600:方法 610,620,630:方法步驟 WL0-WL63:字線 BL0-BL255:位元線 SWL0-SWL255:第二字線 VDD:驅動電壓
當結合附圖閱讀以下詳細描述時可最好地理解本案的一實施例之態樣。應注意，根據業內之標準慣例，各種特徵並未按比例繪製。事實上，為了討論清楚起見，可任意增大或減小各種特徵之尺寸。除非另有指示，否則不同附圖中對應的數字及符號通常係指對應的部分。附圖經繪製來清楚地說明實施例之相關態樣，且不一定按比例繪製。 第1圖係例示根據本案之一實施例的示範性記憶體陣列的方塊圖。 第2圖係例示根據本案之一實施例的示範性記憶體位元單元的方塊圖。 第3圖係例示根據本案之一實施例的示範性記憶體陣列的電氣示意圖。 第4圖係例示根據本案之一實施例的另一示範性記憶體陣列的電氣示意圖。 第5圖係例示根據本案之一實施例的示範性可程式化記憶體系統的方塊圖。 第6圖係例示控制可程式化記憶體之方法的製程流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:記憶體陣列
110,120,130,140,150,160:記憶體位元單元
112,122,132,142,152,162:邏輯閘
WL0-WL63:字線
BL0-BL255:位元線
SWL0-SWL255:第二字線

Claims (20)

  1. 一種記憶體位元單元，包含： 一位元線，該位元線用以接收一位址之Y部分； 一第一字線，該第一字線實質上垂直於該位元線定向，該第一字線用以接收該位址之X部分； 一第二字線，該第二字線實質上垂直於該第一字線且實質上平行於該位元線定向，該第二字線用以接收該位址之該Y部分； 一邏輯閘，該邏輯閘耦接至該第二字線，用以評估該位址之該Y部分及該位址之該X部分二者之一存在； 一第一類型之複數個第一電晶體之一堆疊，該堆疊耦接至該第一字線，其中該些第一電晶體之該堆疊用以基於由該邏輯閘評估的該位址之該Y部分及該位址之該X部分二者之該存在而被激活；及 一第二類型之一第二電晶體，該第二電晶體耦接至該位元線，其中該第二電晶體用以基於該位址之該Y部分而被激活。
  2. 如請求項1所述之記憶體位元單元，其中該位元線、該第一字線及該第二字線之操作在一程式化模式期間發生，且其中該邏輯閘有利於自複數個可程式化記憶體位元單元之一陣列單獨選擇該記憶體位元單元。
  3. 如請求項1所述之記憶體位元單元，其中該邏輯閘包含一及閘或耦接至一反相器的一反及閘中之至少一者。
  4. 如請求項1所述之記憶體位元單元，其中該些第一電晶體之該堆疊包含至少兩個電晶體，其中該些第一電晶體之該堆疊中之一電晶體之一閘極耦接至該邏輯閘之一第一輸入端，且該第二字線耦接至該邏輯閘之另一輸入端。
  5. 如請求項4所述之記憶體位元單元，其中該些第一電晶體之該堆疊中之另一電晶體之一閘極耦接至該第一字線。
  6. 如請求項1所述之記憶體位元單元，其中該第一類型及該第二類型包含一PMOS電晶體或一NMOS電晶體中之至少一者。
  7. 一種可程式化記憶體系統，包含： 複數個可程式化記憶體位元單元之一陣列，其中該陣列中之一記憶體位元單元包含： 一第一類型之一第一電晶體，該第一電晶體由一位元線控制，其中一第一字線實質上垂直於該位元線定位，且一第二字線實質上平行於該位元線定位； 一第二類型之一第二電晶體，該第二電晶體經由一邏輯閘響應於該第一字線及該第二字線；及 該第二類型之一第三電晶體，該第三電晶體響應於該第一字線，其中該第一字線經由一位址之X部分來激活，而該第二字線經由該位址之該X部分及該位址之Y部分二者來激活。
  8. 如請求項7所述之可程式化記憶體系統，其中該記憶體位元單元之操作在一程式化模式期間發生，且其中該邏輯閘有利於自該些可程式化記憶體位元單元之該陣列單獨選擇該記憶體位元單元。
  9. 如請求項7所述之可程式化記憶體系統，其中該邏輯閘包含一及閘或耦接至一反相器的一反及閘中之至少一者。
  10. 如請求項7所述之可程式化記憶體系統，其中具有多個該第一電晶體之一堆疊包含至少兩個電晶體，其中該多個該第一電晶體之該堆疊中之一電晶體之一閘極耦接至該邏輯閘之一第一輸入端，且該第二字線耦接至該邏輯閘之另一輸入端。
  11. 如請求項10所述之可程式化記憶體系統，其中該多個該第一電晶體之該堆疊中之另一電晶體之一閘極耦接至該第一字線。
  12. 如請求項7所述之可程式化記憶體系統，其中該第一類型及該第二類型包含一PMOS電晶體或一NMOS電晶體中之至少一者。
  13. 如請求項7所述之可程式化記憶體系統，進一步包含： 一字線解碼器；及 一字線位準移位器，該字線位準移位器耦接至該字線解碼器及該第一字線， 其中該位址之該X部分被提供至該字線解碼器。
  14. 如請求項7所述之可程式化記憶體系統，進一步包含： 一位元線解碼器； 一位元線位準移位器，該位元線位準移位器耦接至該位元線解碼器、該位元線及該第二字線；及 一第二字線位準移位器，該第二字線位準移位器耦接至該位元線解碼器、該位元線及該第二字線， 其中該位址之該Y部分被提供至該位元線解碼器。
  15. 一種控制一可程式化記憶體之方法，包含以下步驟： 藉由以下方式對一可程式化記憶體之一位元單元進行程式化： 向一解碼器提供一位址之一部分且基於解碼該位址之該部分激活一第一字線； 向一第二解碼器提供該位址之一第二部分且基於解碼該位址之該部分激活一位元線及一第二字線，該位元線及該第二字線在該可程式化記憶體之一部分之上實質上垂直於該第一字線；及 使用耦接至該第一字線及該第二字線的一邏輯閘，基於該第一字線及該第二字線二者激活一所選擇位元單元之一電晶體以基於該位元線上的一信號對該所選擇位元單元進行程式化。
  16. 如請求項15所述之方法，其中該位元線、該第一字線及該第二字線之操作在一程式化模式期間發生，且其中該邏輯閘有利於自多個可程式化位元單元之一陣列單獨選擇該位元單元。
  17. 如請求項15所述之方法，其中該邏輯閘包含一及閘或耦接至一反相器的一反及閘中之至少一者。
  18. 如請求項15所述之方法，其中該電晶體之一閘極耦接至該邏輯閘之一第一輸入端，且該第二字線耦接至該邏輯閘之另一輸入端。
  19. 如請求項15所述之方法，其中該電晶體包含一PMOS電晶體或一NMOS電晶體。
  20. 如請求項15所述之方法，其中該第一解碼器係一字線解碼器，且該第二解碼器係一位元線解碼器。
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