JP2015177126A - 半導体装置 - Google Patents

Abstract

【課題】アンチヒューズ素子及びこれに関連するトランジスタなどをより高密度に配置する。【解決手段】活性領域ＡＲに形成された２つのドライバトランジスタ１１０と、２つのドライバトランジスタ１１０を用いたコネクト動作によってそれぞれプログラミング可能な２つのアンチヒューズ素子ＡＦとを備える。各ドライバトランジスタ１１０は、活性領域ＡＲ上をＹ方向に延在するゲート電極Ｇを含む。アンチヒューズ素子ＡＦは、それぞれ対応する活性領域ＡＲ上をＸ方向に延在するゲート電極Ｇを含む。２つのアンチヒューズ素子ＡＦの活性領域ＡＲは互いにＹ方向にして配置され、アンチヒューズ素子ＡＦの活性領域ＡＲとドライバトランジスタ１１０の活性領域ＡＲはＸ方向に隣接して配置されている。本発明によれば、アンチヒューズ素子ＡＦとこれに割り当てられたドライバトランジスタ１１０を効率よく配置できる。【選択図】図８

Description

本発明は半導体装置に関し、特に、アンチヒューズ素子を備えた半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、不良のあるメモリセルが冗長メモリセルに置換され、これによって当該アドレスが救済される。不良のあるメモリセルのアドレスは、製造段階においてアンチヒューズ素子などの不揮発性記憶素子にプログラミングされる（特許文献１，２参照）。

アンチヒューズ素子は、初期状態において両端間が絶縁されており、両端間に高電圧を印加することによって絶縁破壊すれば導通状態に遷移する。そして、絶縁破壊した後は、導通状態から絶縁状態に戻すことはできないため、不可逆的かつ不揮発的な情報の記憶が可能となる。

米国特許第８１３４８８２号明細書 米国特許出願公開第２００９／０１８９２４８号明細書

不良アドレスを記憶するためのアンチヒューズ素子は、１チップあたり１万個以上も用いられることがある。また、各アンチヒューズ素子に対しては、コネクト動作を行うためのトランジスタや、アンチヒューズ素子から読み出されたデータをラッチするためのラッチ回路などが割り当てられるため、全体として非常に多くの素子が必要となる。このため、アンチヒューズ素子及びこれに関連するトランジスタなどをより高密度に配置することによって、チップ面積を削減することが望まれる。

本発明の一側面による半導体装置は、いずれも第１及び第２の電源間に直列に接続されたトランジスタ及びアンチヒューズ素子からなり、少なくとも第１乃至第４のユニットを含む複数のユニットを備え、前記トランジスタは、ゲート電極、活性領域及びゲート絶縁膜を含み、前記アンチヒューズ素子は、ゲート電極、活性領域及びコネクト動作によって絶縁破壊されるゲート絶縁膜を含み、前記第１及び第２のユニットにそれぞれ含まれる前記トランジスタは、第１のトランジスタ領域に配置され、前記第３及び第４のユニットにそれぞれ含まれる前記トランジスタは、第２のトランジスタ領域に配置され、前記第１乃至第４のユニットにそれぞれ含まれる前記アンチヒューズ素子は、第１の方向から前記第１及び第２のトランジスタ領域に挟まれたアンチヒューズ領域に配置され、前記アンチヒューズ素子の前記ゲート電極は、対応する前記活性領域上を前記第１の方向に延在し、前記トランジスタの前記ゲート電極は、対応する前記活性領域上を前記第１の方向と交差する第２の方向に延在することを特徴とする。

本発明の他の側面による半導体装置は、第１の活性領域に形成された第１及び第２のトランジスタと、前記第１のトランジスタを用いたコネクト動作によってプログラミング可能な第１のアンチヒューズ素子と、前記第２のトランジスタを用いたコネクト動作によってプログラミング可能な第２のアンチヒューズ素子と、を備え、前記第１のトランジスタは、前記第１の活性領域上を第２の方向に延在する第１のゲート電極を含み、前記第２のトランジスタは、前記第１の活性領域上を前記第２の方向に延在する第２のゲート電極を含み、前記第１のアンチヒューズ素子は、第２の活性領域上を前記第２の方向と交差する第１の方向に延在する第３のゲート電極を含み、前記第２のアンチヒューズ素子は、第３の活性領域上を前記第１の方向に延在する第４のゲート電極を含み、前記第２の活性領域と前記第３の活性領域は、前記第２の方向に隣接して配置されており、前記第１の活性領域と前記第２及び第３の活性領域は、前記第１の方向に隣接して配置されていることを特徴とする。

本発明によれば、アンチヒューズ素子とこれに割り当てられたトランジスタなどを効率よく組み合わせて配置することができるため、チップ面積を削減することが可能となる。

本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。 アンチヒューズ回路５１ａの回路図である。 アンチヒューズ素子ＡＦの具体的な構造の一例を示すデバイス構造図である。 アンチヒューズ素子ＡＦがコネクト状態である場合におけるアンチヒューズ回路５１ａの動作を説明するための波形図である。 アンチヒューズ素子ＡＦが未コネクト状態である場合におけるアンチヒューズ回路５１ａの動作を説明するための波形図である。 発明者が発明に至る過程で考えた第１のプロトタイプによるレイアウト図である。 発明者が発明に至る過程で考えた第２のプロトタイプによるレイアウト図である。 本発明の第１の実施形態によるレイアウト図である。 本発明の第２の実施形態によるレイアウト図である。 本発明の第３の実施形態によるレイアウト図である。 本発明の第４の実施形態によるレイアウト図である。 第１〜第４の実施形態による効果を説明するための平面図であり、（ａ）は第１のプロトタイプによるレイアウトを採用した場合を示し、（ｂ）は第１〜第４の実施形態によるレイアウトを採用した場合を示している。 第１の変形例によるアンチヒューズ回路の回路図である。 第２の変形例によるアンチヒューズ回路の回路図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。

本実施形態による半導体装置１０はＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｄ、アドレス端子１３、データ入出力端子１４及び電源端子１５ｖ，１５ｓを少なくとも備える。コマンド端子１２ａ〜１２ｄとアドレス端子１３は共用しても構わない。

クロック端子１１ａ，１１ｂには、相補の外部クロック信号ＣＫ，ＣＫＢがそれぞれ供給される。外部クロック信号ＣＫ，ＣＫＢは、内部クロック生成回路２１に供給される。内部クロック生成回路２１は内部クロック信号ＩＣＬＫを生成し、これをＤＬＬ回路２２や各種内部回路に供給する役割を果たす。ＤＬＬ回路２２は、内部クロック信号ＩＣＬＫを受けて出力用の内部クロック信号ＬＣＬＫを生成し、これをデータ入出力回路８０に供給する。

コマンド端子１２ａ〜１２ｄには、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ及びチップセレクト信号ＣＳなどからなるコマンド信号ＣＭＤが供給される。これらのコマンド信号ＣＭＤは、コマンドデコーダ３１に供給される。コマンドデコーダ３１は、内部クロック信号ＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する。

アドレス端子１３には、複数ビットからなるアドレス信号ＡＤＤが供給される。アドレス信号ＡＤＤはアドレスラッチ回路４１に供給され、内部クロック信号ＩＣＬＫに同期してラッチされる。アドレスラッチ回路４１にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスＸＡについてはロウデコーダ５１に供給され、カラムアドレスＹＡについてはカラムデコーダ５２に供給される。

ロウデコーダ５１は、ロウアドレスＸＡに基づいて、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する。ロウデコーダ５１にはアンチヒューズ回路５１ａ及びアドレス比較回路５１ｂが含まれており、不良のあるワード線ＷＬに対応するロウアドレスＸＡが入力されると、当該ワード線ＷＬの代わりに冗長ワード線ＲＷＬが選択される。これにより、不良のあるメモリセルＭＣの代わりに冗長メモリセルＲＭＣにアクセスすることができる。

不良のあるワード線ＷＬのロウアドレスＸＡは、アンチヒューズ回路５１ａに記憶される。そして、アクセスが要求されたロウアドレスＸＡと、アンチヒューズ回路５１ａに記憶されたロウアドレスＸＡは、アドレス比較回路５１ｂによって比較される。アンチヒューズ回路５１ａへのプログラミングは、コネクト動作に供給される冗長アドレスＲＡに基づいて行われる。

図１に示すように、メモリセルアレイ６０内においては、ワード線ＷＬとビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている。ビット線ＢＬは、センスアンプ列５３内の対応するセンスアンプＳＡに接続されている。

ビット線ＢＬの選択は、カラムアドレスＹＡに基づきカラムデコーダ５２によって行われる。カラムデコーダ５２にはアンチヒューズ回路５２ａ及びアドレス比較回路５２ｂが含まれており、不良のあるビット線ＢＬに対応するカラムアドレスＹＡが入力されると、当該ビット線ＢＬの代わりに冗長ビット線ＲＢＬが選択される。これにより、不良のあるメモリセルＭＣの代わりに冗長メモリセルＲＭＣにアクセスすることができる。

不良のあるビット線ＢＬのカラムアドレスＹＡは、アンチヒューズ回路５２ａに記憶される。そして、アクセスが要求されたカラムアドレスＹＡと、アンチヒューズ回路５２ａに記憶されたカラムアドレスＹＡは、アドレス比較回路５２ｂによって比較される。アンチヒューズ回路５２ａへのプログラミングは、コネクト動作に供給される冗長アドレスＲＡに基づいて行われる。

カラムデコーダ５２によって選択されたビット線ＢＬ又は冗長ビット線ＲＢＬは、センスアンプＳＡ及びメインＩ／Ｏ配線ＭＩＯを介してメインアンプ７０に接続される。メインアンプ７０は、リード動作時においてはメインＩ／Ｏ配線ＭＩＯを介してメモリセルから読み出されたリードデータを増幅してリードライトバスＲＷＢＳに供給し、ライト動作時においてはリードライトバスＲＷＢＳを介して供給されたライトデータをメインＩ／Ｏ配線ＭＩＯに供給する。

リードライトバスＲＷＢＳはデータ入出力回路８０に接続されている。データ入出力回路８０は、リードライトバスＲＷＢＳを介してパラレルに読み出されたリードデータＤＱをデータ入出力端子１４からシリアルに出力するとともに、データ入出力端子１４を介してシリアルに入力されたライトデータＤＱをリードライトバスＲＷＢＳにパラレルに供給する。

電源端子１５ｖ，１５ｓには、それぞれ電源電位ＶＤＤ及び接地電位ＶＳＳが供給される。これら電源端子１５ｖ，１５ｓは電源回路９０に接続されている。電源回路９０は、電源電位ＶＤＤ及び接地電位ＶＳＳに基づき、各種の内部電位を生成する。本実施形態において電源回路９０が生成する内部電位には、内部電位ＶＰＰ，ＶＡＲＹ，ＶＰＥＲＩなどが含まれる。内部電位ＶＰＰは、電源電位ＶＤＤを昇圧することによって生成される電位であり、主にロウデコーダ５１において用いられる。内部電位ＶＡＲＹは、電源電位ＶＤＤを降圧することによって生成される電位であり、主にセンスアンプ列５３において用いられる。内部電位ＶＰＥＲＩは、電源電位ＶＤＤを降圧することによって生成される電位であり、大部分の回路ブロックにおいて電源電位として用いられる。

内部電位ＶＰＰは、ポンプ回路９１，９２にも供給される。後述するように、ポンプ回路９１は内部電位ＶＰＰを用いてコネクト用の高電位を生成し、これを所定の電源配線（ＶＰＰＳＶ）に供給する。また、ポンプ回路９２は内部電位ＶＰＰを用いてコネクト用の負電位を生成し、これを所定の電源配線（ＶＢＢＳＶ）に供給する。

図２は、アンチヒューズ回路５１ａの回路図である。

図２に示すように、アンチヒューズ回路５１ａは、アンチヒューズ素子ＡＦと、アンチヒューズ素子ＡＦへのコネクト動作に使用するドライバトランジスタ１１０、バイアストランジスタ１２０及びデコード回路１３０と、アンチヒューズ素子ＡＦへのロード動作に使用するロードトランジスタ２１０及びラッチ回路２２０からなる。尚、図２に示すアンチヒューズ回路５１ａは１ビット分の回路であり、したがって、実際には記憶可能な冗長アドレス数×冗長アドレスのビット数分のアンチヒューズ回路５１ａが必要である。その他、イネーブルビット用にもアンチヒューズ回路５１ａが必要となる場合がある。また、アンチヒューズ回路５２ａについても、基本的にアンチヒューズ回路５１ａと同じ回路構成を有している。

アンチヒューズ素子ＡＦは初期状態において絶縁されており、コネクト動作によって両端間に高電圧が印加されると絶縁破壊され、導通状態となる。アンチヒューズ素子ＡＦの具体的な構造については特に限定されないが、デプレッション型のＭＯＳトランジスタと類似の構成を利用し、そのゲート絶縁膜を絶縁破壊することによってプログラミングする。

図３は、アンチヒューズ素子ＡＦの具体的な構造の一例を示すデバイス構造図である。

図３に示す例では、シリコン基板１００の表面に素子分離領域ＳＴＩが設けられ、素子分離領域ＳＴＩによって区画されたデプレッション型の活性領域１０１にアンチヒューズ素子ＡＦが形成されている。活性領域１０１の表面はゲート絶縁膜１０２によって覆われており、ゲート絶縁膜１０２を介してゲート電極１０３と活性領域１０１の一部が対向している。活性領域１０１のうちゲート電極１０３に覆われていない部分には、ドーパントが高濃度に導入された拡散領域１０４が形成されている。

シリコン基板１００を覆う層間絶縁膜１０５の表面には、配線１０６，１０７が形成されている。配線１０６は、層間絶縁膜１０５を貫通して設けられたコンタクト導体１０８を介してゲート絶縁膜１０２に接続される。また、配線１０７は、層間絶縁膜１０５及びゲート絶縁膜１０２を貫通して設けられたコンタクト導体１０９を介して拡散領域１０４に接続される。

アンチヒューズ素子ＡＦがこのような構造を有する場合、初期状態では配線１０６と配線１０７は絶縁状態にある。そして、配線１０６，１０７間に高電圧を印加することによってゲート絶縁膜１０２を絶縁破壊すれば、配線１０６と配線１０７が電気的に短絡される。そして、ゲート絶縁膜１０２を絶縁破壊した後は、導通状態から絶縁状態に戻すことはできないため、不可逆的かつ不揮発的な情報の記憶が可能となる。

ここで、配線１０６は図２に示す接続ノードＮ１に対応し、配線１０７は図２に示す電源配線ＶＢＢＳＶに対応する。特に限定されるものではないが、電源配線ＶＢＢＳＶにはコネクト動作において負電位が与えられ、ロード動作において接地電位が与えられる。

図２に戻って、ドライバトランジスタ１１０は、電源配線ＶＰＰＳＶと接続ノードＮ１との間に接続されている。特に限定されるものではないが、電源配線ＶＰＰＳＶにはコネクト動作において内部電位ＶＰＰよりも高い高電位が与えられ、ロード動作において接地電位が与えられる。ドライバトランジスタ１１０はＰチャンネル型のＭＯＳトランジスタからなり、そのゲート電極のレベルはバイアストランジスタ１２０及びデコード回路１３０によって制御される。ドライバトランジスタ１１０及びこれに対応するアンチヒューズ素子ＡＦは、１つのユニットＵを構成する。

バイアストランジスタ１２０はＰチャンネル型のＭＯＳトランジスタからなり、電源配線ＶＰＰＳＶとドライバトランジスタ１１０のゲート電極との間に接続されている。バイアストランジスタ１２０のゲート電極には、コネクト動作においてバイアス電位ＶＢ１が供給される。

デコード回路１３０は、ドライバトランジスタ１１０のゲート電極と、プログラミングデータＰＤが供給される信号配線との間に接続された複数のＮチャンネル型のＭＯＳトランジスタからなる。一例として、図２には、デコード回路１３０が２個のトランジスタ１３１，１３２によって構成されている例を示している。これらトランジスタ１３１，１３２のゲート電極には、コネクト動作に入力される冗長アドレスＲＡの一部である信号ＲＡ１，ＲＡ２が供給される。これにより、所定の冗長アドレスＲＡが入力され、且つ、プログラミングデータＰＤがローレベルを示すと、トランジスタ１３１，１３２がオンするため、ドライバトランジスタ１１０のゲート電極はローレベルとなる。これによりドライバトランジスタ１１０がオンするため、アンチヒューズ素子ＡＦに高電圧が印加され、コネクト動作が行われる。尚、ドライバトランジスタ１１０のゲート−ソース間電圧は、バイアストランジスタ１２０によって調整される。

ロードトランジスタ２１０は、接続ノードＮ１と接続ノードＮ２との間に挿入されたＮチャンネル型のＭＯＳトランジスタからなり、そのゲート電極にはロード信号ＬＯＡＤが供給される。ロード信号ＬＯＡＤは、ロード動作時においてハイレベルとなる信号であり、これにより、ロード動作時においてはアンチヒューズ素子ＡＦが接続ノードＮ２に接続されることになる。

ラッチ回路２２０は、Ｐチャンネル型のＭＯＳトランジスタ２２１及びＮチャンネル型のＭＯＳトランジスタ２２２からなるインバータ回路と、Ｐチャンネル型のＭＯＳトランジスタ２２３及びＮチャンネル型のＭＯＳトランジスタ２２４からなるインバータ回路が循環接続された構成を有している。トランジスタ２２１，２２２のゲート電極は、接続ノードＮ２に接続されている。

また、ラッチ回路２２０は、接続ノードＮ２をプリチャージするプリチャージトランジスタ２２５と、トランジスタ２２３と接続ノードＮ２との間に挿入されたバイアストランジスタ２２６をさらに含んでいる。

プリチャージトランジスタ２２５のゲート電極にはプリチャージ信号ＰＲＥが供給される。プリチャージ信号ＰＲＥは、ロード信号ＬＯＡＤが活性化する前の初期段階でローレベルに活性化する信号であり、これにより、ロード動作時の初期段階において接続ノードＮ２がハイレベルにプリチャージされる。

また、バイアストランジスタ２２６のゲート電極にはバイアス電位ＶＢ２が供給されている。バイアストランジスタ２２６は、ロード動作時にトランジスタ２２３を介して流れるセンス電流の電流量を調整する役割を果たす。

次に、アンチヒューズ回路５１ａに対するロード動作について説明する。

図４は、アンチヒューズ素子ＡＦがコネクト状態である場合におけるアンチヒューズ回路５１ａの動作を説明するための波形図である。

図４に示す例では、まず時刻ｔ１１にバイアス電位ＶＢ２が所定のレベル（ＶＤＤ−β）に設定された後、時刻ｔ１２にプリチャージ信号ＰＲＥがローレベルに活性化する。これにより、時刻ｔ１３にて接続ノードＮ２の電位が上昇し、電源電位ＶＤＤに到達する。

次に、時刻ｔ１４にてプリチャージを解除するとともに、時刻ｔ１５にてロード信号ＬＯＡＤをハイレベルに活性化させる。これによりロードトランジスタ２１０がオンするため、トランジスタ２２３、バイアストランジスタ２２６及びロードトランジスタ２１０を介してアンチヒューズ素子ＡＦにセンス電流が流れる。センス電流の電流量は、アンチヒューズ素子ＡＦの抵抗値、つまり、コネクト状態であるか未コネクト状態であるかによって異なる。

図４に示す例では、アンチヒューズ素子ＡＦがコネクト状態であるため、時刻ｔ１６からアンチヒューズ素子ＡＦにセンス電流が流れ始め、これにより接続ノードＮ２の電位が徐々に低下する。そして、接続ノードＮ２の電位がトランジスタ２２１，２２２からなるインバータ回路の論理しきい値を下回ると、該インバータ回路の出力が反転し、この状態がラッチされる。つまり、出力信号ＬＴ，ＬＢがそれぞれハイレベル及びローレベルとなる。

そして、時刻ｔ１７，ｔ１８にロード信号ＬＯＡＤ及びバイアス電位ＶＢ１がローレベルに戻り、一連のロード動作が完了する。

図５は、アンチヒューズ素子ＡＦが未コネクト状態である場合におけるアンチヒューズ回路５１ａの動作を説明するための波形図である。

図５に示す例においても、時刻ｔ２１にバイアス電位ＶＢ２が所定のレベル（ＶＤＤ−β）に設定された後、時刻ｔ２２にプリチャージ信号ＰＲＥがローレベルに活性化する。これにより、時刻ｔ２３にて接続ノードＮ２の電位が上昇し、電源電位ＶＤＤに到達する。次に、時刻ｔ２４にてプリチャージを解除するとともに、時刻ｔ２５にてロード信号ＬＯＡＤをハイレベルに活性化させる。これによりロードトランジスタ２１０がオンする。

図５に示す例では、アンチヒューズ素子ＡＦが未コネクト状態であるため、時刻ｔ２６になってもアンチヒューズ素子ＡＦにはセンス電流がほとんど流れない。このため、接続ノードＮ２の電位はＶＤＤレベルに維持され、出力信号ＬＴ，ＬＢはそれぞれローレベル及びハイレベルの状態が維持される。

そして、時刻ｔ２７，ｔ３８にロード信号ＬＯＡＤ及びバイアス電位ＶＢ１がローレベルに戻り、一連のロード動作が完了する。

以上、ロウデコーダ５１に含まれるアンチヒューズ回路５１ａの回路構成及びその動作について説明したが、カラムデコーダ５２に含まれるアンチヒューズ回路５２ａの回路構成及びその動作についても同様である。

次に、アンチヒューズ回路５１ａ，５２ａのレイアウトについて説明する。

図６は、発明者が発明に至る過程で考えた第１のプロトタイプによるレイアウト図である。

図６に示すプロトタイプでは、１ビット分のアンチヒューズ回路５１ａ又は５２ａが一箇所に集中して配置され、これが必要ビット分繰り返してレイアウトされている。より具体的に説明すると、１ビット分のアンチヒューズ回路５１ａ又は５２ａは、Ｘ方向を長手方向とする領域Ｒ１に集約され、複数の領域Ｒ１がＹ方向に配列されている。

領域Ｒ１は、図６の左側から順に、ドライバトランジスタ領域Ｒ１１０、アンチヒューズ領域ＲＡＦ、ロードトランジスタ領域Ｒ２１０、バイアストランジスタ領域Ｒ１２０及びデコードラッチ領域ＲＤＬによって構成されている。

ドライバトランジスタ領域Ｒ１１０は、ドライバトランジスタ１１０が形成された領域であり、活性領域ＡＲ上を横切るようにゲート電極ＧがＸ方向に延在する構成を有している。当然ながら、活性領域ＡＲとゲート電極Ｇとの間には、ゲート絶縁膜が介在している。この点は、他のトランジスタについても同様である。

アンチヒューズ領域ＲＡＦは、アンチヒューズ素子ＡＦが形成された領域であり、活性領域ＡＲ上をゲート電極ＧがＸ方向に延在する構成を有している。アンチヒューズ素子ＡＦにおいては、ゲート電極Ｇが活性領域ＡＲを完全には横切らず、途中で終端した構造となっている。アンチヒューズ素子ＡＦは、トランジスタのように必要な駆動能力に応じたチャネル長やチャネル幅などの設計が不要であることから、原則として、ゲート電極Ｇの延在方向（Ｘ方向）が長手方向となる。したがって、ゲート電極Ｇの延在方向と直行する方向（Ｙ方向）における幅は小さい。

ロードトランジスタ領域Ｒ２１０は、ロードトランジスタ２１０が形成された領域であり、活性領域ＡＲ上をゲート電極ＧがＹ方向に延在する構成を有している。

バイアストランジスタ領域Ｒ１２０は、バイアストランジスタ１２０が形成された領域であり、活性領域ＡＲ上をゲート電極ＧがＹ方向に延在する構成を有している。

デコードラッチ領域ＲＤＬは、デコード回路１３０及びラッチ回路２２０が形成された領域であり、複数の活性領域ＡＲ上をゲート電極ＧがＸ方向に延在する構成を有している。

ここで、領域Ｒ１のＹ方向における幅Ｌｙ１は、Ｐチャンネル型のＭＯＳトランジスタ２２３，２２５，２２６によって決まる。図６に示すように、トランジスタ２２３，２２５，２２６はＹ方向に配列されるため、これらトランジスタ２２３，２２５，２２６を形成する部分においてＹ方向における幅が最も大きくなる。このため、他の領域においてはＹ方向における幅がやや過剰であり、これにより発生する空きスペースによってチップ面積が増大する懸念があった。例えば、ドライバトランジスタ領域Ｒ１１０に必要なＹ方向における幅はＬｙ１１０（＜Ｌｙ１）であるが、領域Ｒ１のＹ方向における幅がＬｙ１であることから、その差分であるＬｙ１−Ｌｙ１１０だけ無駄な空きスペースが生じていた。

図７は、発明者が発明に至る過程で考えた第２のプロトタイプによるレイアウト図である。

図７に示すプロトタイプでは、Ｙ方向における空きスペースを抑制すべく領域Ｒ１を２つに分離している。このうち、図７にはドライバトランジスタ領域Ｒ１１０及びアンチヒューズ領域ＲＡＦからなる領域Ｒ２のみを図示している。その他の領域Ｒ５、つまり、ロードトランジスタ領域Ｒ２１０、バイアストランジスタ領域Ｒ１２０及びデコードラッチ領域ＲＤＬは、チップ上の別のエリアにまとめてレイアウトされる。

図７に示すように、ドライバトランジスタ領域Ｒ１１０をデコードラッチ領域ＲＤＬなどとは別のエリアに形成すれば、ドライバトランジスタ領域Ｒ１１０のＹ方向における幅をＬｙ１１０に圧縮することができる。

しかしながら、この場合であっても、領域Ｒ２のＹ方向における幅Ｌｙ１１０はアンチヒューズ領域ＲＡＦにおいては過剰である。つまり、アンチヒューズ領域ＲＡＦに必要なＹ方向における幅はＬｙＡＦ（＜Ｌｙ１１０）であるが、領域Ｒ２のＹ方向における幅がＬｙ１１０であることから、その差分であるＬｙ１１０−ＬｙＡＦだけ無駄な空きスペースが生じてしまう。

図８は、本発明の第１の実施形態によるレイアウト図である。

図８に示すように、第１の実施形態においては、２個のドライバトランジスタ１１０を含むドライバトランジスタ領域Ｒ１１０と、２個のアンチヒューズ素子ＡＦを含むアンチヒューズ領域ＲＡＦが集中配置され、領域Ｒ３を構成している。これら２個のドライバトランジスタ１１０及び２個のアンチヒューズ素子ＡＦは、互いに異なるアンチヒューズ回路５１ａ又は５２ａに属する素子である。

第１の実施形態におけるドライバトランジスタ領域Ｒ１１０では、活性領域ＡＲ上を横切るように２本のゲート電極ＧがＹ方向に延在している。各ゲート電極Ｇは、互いに異なるドライバトランジスタ１１０のゲート電極である。

活性領域ＡＲには３つの拡散領域１１１〜１１３が含まれている。このうち、Ｘ方向における両端に位置する拡散領域１１１，１１３は、それぞれのドライバトランジスタ１１０のドレイン領域であり、中央に位置する拡散領域１１２は、２つのドライバトランジスタ１１０に共通なソース領域である。拡散領域１１２には、電源配線ＶＰＰＳＶが接続される。

また、アンチヒューズ領域ＲＡＦに含まれる２個のアンチヒューズ素子ＡＦは、それぞれの活性領域ＡＲ上をゲート電極ＧがＸ方向に延在した構成を有している。これら２個のアンチヒューズ素子ＡＦは、アンチヒューズ領域ＲＡＦ内においてＹ方向に隣接して配置されている。そして、一方のアンチヒューズ素子ＡＦのゲート電極は拡散領域１１１に接続され、他方のアンチヒューズ素子ＡＦのゲート電極は拡散領域１１３に接続される。

かかる構成により、領域Ｒ３のＹ方向における幅Ｌｙ３は、図７に示した幅Ｌｘ１１０とほぼ一致する。幅Ｌｙ３は、図７に示した幅Ｌｙ１１０よりも大きいが、領域Ｒ３には２個のドライバトランジスタ１１０及び２個のアンチヒューズ素子ＡＦを配置することができるため、高密度なレイアウトが可能となる。たとえば、図７及び図８で示される素子を同一サイズおよび同一形状で作成した場合、図７のレイアウトと比較して、図８のレイアウトであれば、約２４％の面積の削減が実現できる。アンチヒューズ領域ＲＡＦに２個のアンチヒューズ素子ＡＦをＹ方向に隣接して配置することができるのは、上述の通り、アンチヒューズ素子ＡＦにおいては、ゲート電極Ｇの延在方向と直行する方向（Ｙ方向）における幅が小さいためである。また、アンチヒューズ領域ＲＡＦのＸ方向における幅ＬｘＡＦは、第１及び第２のプロトタイプと変わらない。

本実施形態では、以上のレイアウトによって複数の素子をより高密度に配置することができることから、チップ上における空きスペースを減少させることが可能となる。

図９は、本発明の第２の実施形態によるレイアウト図である。

図９に示すように、第２の実施形態によるレイアウトは、図８に示した領域Ｒ３の２つを結合し、Ｙ方向に延在する線Ｃを軸として線対称に配置している。これにより、２つのドライバトランジスタ領域Ｒ１１０によって、１つのアンチヒューズ領域ＲＡＦがＸ方向に挟まれた構造となる。本実施形態では、１つのアンチヒューズ領域ＲＡＦに４個のアンチヒューズ素子ＡＦが含まれることになる。

そして、これら４つのアンチヒューズ素子ＡＦのゲート電極は、対応するドライバトランジスタ１１０のドレイン領域に接続される。図９に示す例では、線Ｃから見て左側に位置する２つのアンチヒューズ素子ＡＦは、線Ｃから見て左側に位置する２つのドライバトランジスタ１１０に接続され、線Ｃから見て右側に位置する２つのアンチヒューズ素子ＡＦは、線Ｃから見て右側に位置する２つのドライバトランジスタ１１０に接続されている。但し、これら４つのドライバトランジスタ１１０と４つのアンチヒューズ素子ＡＦの接続関係がこれに限定されるものではない。

このように、本実施形態のレイアウトによれば、４個分のアンチヒューズ回路５１ａ又は５２ａに含まれるドライバトランジスタ１１０及びアンチヒューズ素子ＡＦを効率よく配置することが可能となる。

図１０は、本発明の第３の実施形態によるレイアウト図である。

図１０に示すように、第３の実施形態においては、３個のドライバトランジスタ１１０を含むドライバトランジスタ領域Ｒ１１０と、３個のアンチヒューズ素子ＡＦを含むアンチヒューズ領域ＲＡＦが集中配置され、領域Ｒ４を構成している。これら３個のドライバトランジスタ１１０及び３個のアンチヒューズ素子ＡＦは、互いに異なるアンチヒューズ回路５１ａ又は５２ａに属する素子である。

第３の実施形態におけるドライバトランジスタ領域Ｒ１１０には、２つの活性領域ＡＲ１，ＡＲ２が含まれている。そして、活性領域ＡＲ１上を２本のゲート電極ＧがＹ方向に横切り、活性領域ＡＲ２上を１本のゲート電極ＧがＹ方向に横切っている。各ゲート電極Ｇは、互いに異なるドライバトランジスタ１１０のゲート電極である。

活性領域ＡＲ１には、図８に示した活性領域ＡＲと同様、３つの拡散領域１１１〜１１３が含まれている。このうち、Ｘ方向における両端に位置する拡散領域１１１，１１３は、それぞれのドライバトランジスタ１１０のドレイン領域であり、中央に位置する拡散領域１１２は、２つのドライバトランジスタ１１０に共通なソース領域である。拡散領域１１２には、電源配線ＶＰＰＳＶが接続される。

一方、活性領域ＡＲ２には、２つの拡散領域１１４，１１５が含まれている。このうち、拡散領域１１４は対応するドライバトランジスタ１１０のドレイン領域であり、拡散領域１１５対応するドライバトランジスタのソース領域である。拡散領域１１５には、電源配線ＶＰＰＳＶが接続される。

また、アンチヒューズ領域ＲＡＦに含まれる３個のアンチヒューズ素子ＡＦは、それぞれの活性領域ＡＲ上をゲート電極ＧがＸ方向に延在した構成を有している。これら３個のアンチヒューズ素子ＡＦは、アンチヒューズ領域ＲＡＦ内においてＹ方向に配列されている。そして、各アンチヒューズ素子ＡＦのゲート電極は拡散領域１１１，１１３，１１４にそれぞれ接続される。

領域Ｒ４のＹ方向における幅Ｌｙ４は、図８に示した幅Ｌｙ３よりも大きい。これは、本実施形態においてはドライバトランジスタ１１０に必要なチャネル幅が広いためである。これにより、領域Ｒ４のＹ方向における幅Ｌｙ４が拡大するため、領域Ｒ４に３個のアンチヒューズ素子ＡＦを配置することができる。尚、アンチヒューズ領域ＲＡＦのＸ方向における幅ＬｘＡＦは、第１の実施形態と変わらない。

本実施形態では、以上のレイアウトにより、ドライバトランジスタ１１０に必要なチャネル幅が広い場合であっても、複数の素子を高密度に配置することができる。

図１１は、本発明の第４の実施形態によるレイアウト図である。

図１１に示すように、第４の実施形態によるレイアウトは、図１０に示した領域Ｒ４の２つを結合し、Ｙ方向に延在する線Ｃを軸として線対称に配置している。これにより、２つのドライバトランジスタ領域Ｒ１１０によって、１つのアンチヒューズ領域ＲＡＦがＸ方向に挟まれた構造となる。本実施形態では、１つのアンチヒューズ領域ＲＡＦに６個のアンチヒューズ素子ＡＦが含まれることになる。

そして、これら６つのアンチヒューズ素子ＡＦのゲート電極は、対応するドライバトランジスタ１１０のドレイン領域に接続される。図１１に示す例では、線Ｃから見て左側に位置する３つのアンチヒューズ素子ＡＦは、線Ｃから見て左側に位置する３つのドライバトランジスタ１１０に接続され、線Ｃから見て右側に位置する３つのアンチヒューズ素子ＡＦは、線Ｃから見て右側に位置する３つのドライバトランジスタ１１０に接続されている。但し、これら６つのドライバトランジスタ１１０と６つのアンチヒューズ素子ＡＦの接続関係がこれに限定されるものではない。

このように、本実施形態のレイアウトによれば、６個分のアンチヒューズ回路５１ａ又は５２ａに含まれるドライバトランジスタ１１０及びアンチヒューズ素子ＡＦを効率よく配置することが可能となる。

図１２は、第１〜第４の実施形態による効果を説明するための平面図であり、（ａ）は第１のプロトタイプによるレイアウトを採用した場合を示し、（ｂ）は第１〜第４の実施形態によるレイアウトを採用した場合を示している。

図１２（ａ），（ｂ）に示す例では、メモリセルアレイ６０が４分割され、チップ上においてマトリクス状に配置されている。そして、Ｘ方向に隣接する２つのメモリセルアレイ６０に挟まれた領域や、Ｙ方向に隣接する２つのメモリセルアレイ６０に挟まれた領域は、図１に示した種々の周辺回路が配置される周辺回路領域ＰＥとして用いられる。周辺回路領域ＰＥは、Ｘ方向に延在する周辺回路領域ＰＥｘ１，ＰＥｘ２と、Ｙ方向に延在する周辺回路領域ＰＥｙ１，ＰＥｙ２を含む。

そして、図１２（ａ）に示す第１のプロトタイプによるレイアウトにおいては、周辺回路領域ＰＥｘ１，ＰＥｘ２に内部電圧調整用のアンチヒューズ回路９３が配置され、周辺回路領域ＰＥｙ１，ＰＥｙ２に不良アドレスを記憶するためのアンチヒューズ回路５１ａ及び５２ａが配置される。内部電圧調整用のアンチヒューズ回路９３は、電源回路９０の特性を調整するためのトリミングデータを記憶する回路であり、その回路構成及びレイアウトは、図６を用いて説明したレイアウトと同じレイアウトを有している。つまり、１ビット分のアンチヒューズ回路９３が領域Ｒ１に集中して配置され、これが多数繰り返し配列されている。

尚、図１２（ａ）に示すアンチヒューズ回路５１ａ，５２ａ，９３において、ハッチングが付されている部分は、ドライバトランジスタ１１０及びアンチヒューズ素子ＡＦからなる部分（領域Ｒ２）である。図６に示した通り、第１のプロトタイプによるレイアウトでは、ドライバトランジスタ１１０及びアンチヒューズ素子ＡＦからなる部分（領域Ｒ２）と、その他の部分（領域Ｒ５）とは、必ず隣接して配置される。

また、周辺回路領域ＰＥｘ２には、電源回路９０及びポンプ回路９１，９２が配置されている。電源回路９０によって生成される各種内部電位は、電源配線ＶＬを介して各回路ブロックに供給される。ポンプ回路９１，９２は、アンチヒューズ回路５１ａ，５２ａ，９３の動作電圧を生成するための回路であり、それぞれ電源配線ＶＰＰＳＶ，ＶＢＢＳＶに接続されている。電源配線ＶＬ，ＶＰＰＳＶ，ＶＢＢＳＶは、周辺回路領域ＰＥｘ１，ＰＥｘ２をＸ方向に延在するように設けられるとともに、周辺回路領域ＰＥｙ１，ＰＥｙ２をＹ方向に延在するように設けられる。

これに対し、図１２（ｂ）に示す第１〜第４の実施形態によるレイアウトでは、ドライバトランジスタ１１０及びアンチヒューズ素子ＡＦが形成された領域Ｒ３又はＲ４が集中配置されている。領域Ｒ３又はＲ４は、周辺回路領域ＰＥｘ１においてチップのエッジＥＧの近傍に配置されている。領域Ｒ３又はＲ４には、不良アドレスを記憶するためのアンチヒューズ回路５１ａ及び５２ａに含まれるドライバトランジスタ１１０及びアンチヒューズ素子ＡＦだけでなく、内部電圧調整用のアンチヒューズ回路９３に含まれるドライバトランジスタ１１０及びアンチヒューズ素子ＡＦも配置される。

また、領域Ｒ３又はＲ４の近傍には、ポンプ回路９１，９２が配置されている。ポンプ回路９１，９２によって生成される電圧は、電源配線ＶＰＰＳＶ，ＶＢＢＳＶを介して領域Ｒ３又はＲ４に供給される。

アンチヒューズ回路５１ａ，５２ａ，９３を構成するその他の回路は、領域Ｒ５に配置される。領域Ｒ５は、主に周辺回路領域ＰＥｙ１，ＰＥｙ２に配置されるが、アンチヒューズ回路９３に対応する部分など一部については、周辺回路領域ＰＥｘ１，ＰＥｘ２にも配置される。

かかる構成により、第１〜第４の実施形態によるレイアウトでは、チップのＸ方向における幅が第１のプロトタイプによるレイアウトに比べて縮小される。しかも、電源配線ＶＰＰＳＶ，ＶＢＢＳＶの配線長を大幅に短縮することができる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記の実施形態におけるアンチヒューズ回路の回路構成はあくまで一例であり、本発明がこれに限定されるものではない。したがって、図１３に示すアンチヒューズ回路や、図１４に示すアンチヒューズ回路など、他の回路構成を有するアンチヒューズ回路を用いることも可能である。

図１３に示すアンチヒューズ回路は、ドライバトランジスタ１１０に接続されたラッチ回路３２０と、ラッチ回路３２０にプログラミングデータＰＤを供給するトランスファゲート３１０を含んでいる。トランスファゲート３１０は、冗長アドレスＲＡをデコードすることに得られる選択信号ＳＥＬの活性化に応答して、ラッチ回路３２０にプログラミングデータＰＤを出力する。ラッチ回路３２０の電源は電源配線ＶＰＰＳＶに接続されているため、プログラミングデータＰＤがローレベルである場合、ラッチ回路３２０の出力は高電位となる。

そして、ドライバトランジスタ１１０のゲート電極に供給されるドライブ信号ＤＲＶが活性化すると、ラッチ回路３２０がアンチヒューズ素子ＡＦに接続され、ラッチ回路３２０の出力が高電位である場合、アンチヒューズ素子ＡＦが絶縁破壊される。

また、図１３に示すアンチヒューズ回路では、ラッチ回路２２０にプリチャージトランジスタ２２７が設けられている。プリチャージトランジスタ２２７は、接続ノードＮ３を基準電位Ｖｒｅｆ（＜ＶＤＤ）にプリチャージする。これにより、プリチャージ信号ＰＲＥが活性化すると、接続ノードＮ２の方が接続ノードＮ３よりも高電位となる。その後、ロード信号ＬＯＡＤが活性すると、アンチヒューズ素子ＡＦの抵抗値に応じて接続ノードＮ２の電位が低下し、出力信号ＬＢが反転する。出力信号ＬＢは、制御信号Ｄａを受けるトランジスタ２２８によって、初期状態はハイレベルとされる。

一方、図１４に示すアンチヒューズ回路は、１ビット当たり２個のアンチヒューズ素子ＡＦ１，ＡＦ２を用いる。アンチヒューズ素子ＡＦ１を含むブロック４００Ａは、ロードトランジスタ２１１及びプリチャージトランジスタ４０１を含む。同様に、アンチヒューズ素子ＡＦ２を含むブロック４００Ｂは、ロードトランジスタ２１２及びプリチャージトランジスタ４０２を含む。

そして、ロードトランジスタ２１１，２１２がオンすると、接続ノードＮ１１，Ｎ１２は、それぞれアンプ回路４１１，４１２に接続される。アンプ回路４１１，４１２は、それぞれアンチヒューズ素子ＡＦ１，ＡＦ２にセンス電流を流すことによってその抵抗値を検出する回路であり、検出結果はそれぞれラッチ回路４２１，４２２にラッチされる。

ラッチ回路４２１，４２２からの出力信号ＬＴ１，ＬＴ２は、ＯＲゲート回路４３０に入力される。これにより、出力信号ＬＴ１，ＬＴ２の少なくとも一方がハイレベル、つまり、アンチヒューズ素子ＡＦ１，ＡＦ２の少なくとも一方がコネクト状態であれば、出力信号ＬＴ３はハイレベルとなる。出力信号ＬＴ３がローレベルとなるのは、アンチヒューズ素子ＡＦ１，ＡＦ２が両方とも未コネクト状態である場合に限られる。

出力信号ＬＴ３は、比較回路４４０によってアドレス信号ＡＤＤの所定のビットＡｉと比較され、その結果に応じてヒット信号ＨＩＴｉが生成される。これにより、アンチヒューズ素子ＡＦ１，ＡＦ２の両方に対してコネクト動作を行えば、アンチヒューズ素子ＡＦ１，ＡＦ２の一方に対してコネクト動作が失敗した場合であっても、所望の値を保持することが可能となる。

さらに、出力信号ＬＴ１，ＬＴ２は比較回路４５０にも供給され、比較の結果は検出信号ＤＥＴとして出力される。検出信号ＤＥＴは、アンチヒューズ素子ＡＦ１，ＡＦ２が異なる値を記憶しているか否か、つまり、アンチヒューズ素子ＡＦ１，ＡＦ２の一方についてコネクト動作が失敗したか否かを示しており、設計段階における評価に利用することができる。

このように、本発明は、種々の回路構成を持ったアンチヒューズ回路を備える半導体装置に適用することが可能である。

１０ 半導体装置
１１ａ，１１ｂ クロック端子
１２ａ〜１２ｄ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ｖ，１５ｓ 電源端子
２１ 内部クロック生成回路
２２ ＤＬＬ回路
３１ コマンドデコーダ
４１ アドレスラッチ回路
５１ ロウデコーダ
５１ａ，５２ａ，９３ アンチヒューズ回路
５１ｂ，５２ｂ アドレス比較回路
５２ カラムデコーダ
５３ センスアンプ列
６０ メモリセルアレイ
７０ メインアンプ
８０ データ入出力回路
９０ 電源回路
９１，９２ ポンプ回路
１００ シリコン基板
１０１ 活性領域
１０２ ゲート絶縁膜
１０３ ゲート電極
１０４ 拡散領域
１０５ 層間絶縁膜
１０６，１０７ 配線
１０８，１０９ コンタクト導体
１１０ ドライバトランジスタ
１１１〜１１５ 拡散領域
１２０ バイアストランジスタ
１３０ デコード回路
１３１，１３２ トランジスタ
２１０〜２１２ ロードトランジスタ
２２０ ラッチ回路
２２１〜２２４，２２８ トランジスタ
２２５，２２７ プリチャージトランジスタ
２２６ バイアストランジスタ
３１０ トランスファゲート
３２０ ラッチ回路
４００Ａ，４００Ｂ ブロック
４０１，４０２ プリチャージトランジスタ
４１１，４１２ アンプ回路
４２１，４２２ ラッチ回路
４３０ ＯＲゲート回路
４４０，４５０ 比較回路
ＡＦ，ＡＦ１，ＡＦ２ アンチヒューズ素子
ＡＲ，ＡＲ１，ＡＲ２ 活性領域
ＢＬ ビット線
ＥＧ エッジ
Ｇ ゲート電極
ＭＣ メモリセル
Ｎ１〜Ｎ３，Ｎ１１，Ｎ１２ 接続ノード
ＰＥｘ１，ＰＥｘ２，ＰＥｙ１，ＰＥｙ２ 周辺回路領域
Ｒ１〜Ｒ５ 領域
Ｒ１１０ ドライバトランジスタ領域
Ｒ１２０ バイアストランジスタ領域
Ｒ２１０ ロードトランジスタ領域
ＲＡＦ アンチヒューズ領域
ＲＢＬ 冗長ビット線
ＲＤＬ デコードラッチ領域
ＲＭＣ 冗長メモリセル
ＲＷＢＳ リードライトバス
ＲＷＬ 冗長ワード線
ＳＡ センスアンプ
ＳＴＩ 素子分離領域
Ｕ ユニット
ＶＬ，ＶＰＰＳＶ，ＶＢＢＳＶ 電源配線
ＷＬ ワード線

Claims (11)

1. いずれも第１及び第２の電源間に直列に接続されたトランジスタ及びアンチヒューズ素子からなり、少なくとも第１乃至第４のユニットを含む複数のユニットを備え、
   前記トランジスタは、ゲート電極、活性領域及びゲート絶縁膜を含み、
   前記アンチヒューズ素子は、ゲート電極、活性領域及びコネクト動作によって絶縁破壊されるゲート絶縁膜を含み、
   前記第１及び第２のユニットにそれぞれ含まれる前記トランジスタは、第１のトランジスタ領域に配置され、
   前記第３及び第４のユニットにそれぞれ含まれる前記トランジスタは、第２のトランジスタ領域に配置され、
   前記第１乃至第４のユニットにそれぞれ含まれる前記アンチヒューズ素子は、第１の方向から前記第１及び第２のトランジスタ領域に挟まれたアンチヒューズ領域に配置され、
   前記アンチヒューズ素子の前記ゲート電極は、対応する前記活性領域上を前記第１の方向に延在し、
   前記トランジスタの前記ゲート電極は、対応する前記活性領域上を前記第１の方向と交差する第２の方向に延在することを特徴とする半導体装置。
2. 前記第１乃至第４のユニットに含まれる２つの前記アンチヒューズ素子は、前記第２の方向に隣接して配置され、
   前記第１乃至第４のユニットに含まれる残りの２つの前記アンチヒューズ素子は、前記第２の方向に隣接して配置されることを特徴とする請求項１に記載の半導体装置。
3. 前記第１のユニットに含まれる前記アンチヒューズ素子と、前記第３のユニットに含まれる前記アンチヒューズ素子は前記第１の方向に隣接して配置され、
   前記第２のユニットに含まれる前記アンチヒューズ素子と、前記第４のユニットに含まれる前記アンチヒューズ素子は前記第１の方向に隣接して配置されることを特徴とする請求項２に記載の半導体装置。
4. 前記第１のユニットに含まれる前記アンチヒューズ素子と、前記第２のユニットに含まれる前記アンチヒューズ素子は前記第２の方向に隣接して配置され、
   前記第３のユニットに含まれる前記アンチヒューズ素子と、前記第４のユニットに含まれる前記アンチヒューズ素子は前記第２の方向に隣接して配置されることを特徴とする請求項３に記載の半導体装置。
5. 前記複数のユニットは第５及び第６のユニットをさらに含み、
   前記第１、第２及び第５のユニットにそれぞれ含まれる前記トランジスタは、前記第１のトランジスタ領域に配置され、
   前記第３、第４及び第６のユニットにそれぞれ含まれる前記トランジスタは、前記第２のトランジスタ領域に配置され、
   前記第１乃至第６のユニットにそれぞれ含まれる前記アンチヒューズ素子は、前記アンチヒューズ領域に配置されることを特徴とする請求項１に記載の半導体装置。
6. 前記第１乃至第６のユニットに含まれる３つの前記アンチヒューズ素子は、前記第２の方向に配列され、
   前記第１乃至第６のユニットに含まれる残りの３つの前記アンチヒューズ素子は、前記第２の方向に配列されることを特徴とする請求項５に記載の半導体装置。
7. 前記第１及び第２のユニットにそれぞれ含まれる前記トランジスタは、ソース領域を共有しており、
   前記第３及び第４のユニットにそれぞれ含まれる前記トランジスタは、ソース領域を共有していることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
8. 前記複数のユニットにそれぞれ対応して設けられ、前記アンチヒューズ素子から読み出されたデータをラッチする複数のラッチ回路と、
   複数のメモリセルアレイと、をさらに備え、
   前記複数のユニットは、前記第１及び第２の方向の一方に隣接する前記メモリセルアレイ間に配置され、
   前記複数のラッチ回路は、前記第１及び第２の方向の他方に隣接する前記メモリセルアレイ間に配置されていることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
9. 第１の活性領域に形成された第１及び第２のトランジスタと、
   前記第１のトランジスタを用いたコネクト動作によってプログラミング可能な第１のアンチヒューズ素子と、
   前記第２のトランジスタを用いたコネクト動作によってプログラミング可能な第２のアンチヒューズ素子と、を備え、
   前記第１のトランジスタは、前記第１の活性領域上を第２の方向に延在する第１のゲート電極を含み、
   前記第２のトランジスタは、前記第１の活性領域上を前記第２の方向に延在する第２のゲート電極を含み、
   前記第１のアンチヒューズ素子は、第２の活性領域上を前記第２の方向と交差する第１の方向に延在する第３のゲート電極を含み、
   前記第２のアンチヒューズ素子は、第３の活性領域上を前記第１の方向に延在する第４のゲート電極を含み、
   前記第２の活性領域と前記第３の活性領域は、前記第２の方向に隣接して配置されており、
   前記第１の活性領域と前記第２及び第３の活性領域は、前記第１の方向に隣接して配置されていることを特徴とする半導体装置。
10. 前記第１及び第２のトランジスタは、ソース領域を共有しており、
    前記第１のトランジスタのドレイン領域は、前記第１のアンチヒューズ素子の前記第３のゲート電極に接続され、
    前記第２のトランジスタのドレイン領域は、前記第２のアンチヒューズ素子の前記第４のゲート電極に接続されていることを特徴とする請求項９に記載の半導体装置。
11. 第４の活性領域に形成された第３のトランジスタと、
    前記第３のトランジスタを用いたコネクト動作によってプログラミング可能な第３のアンチヒューズ素子と、をさらに備え、
    前記第３のトランジスタは、前記第４の活性領域上を前記第２の方向に延在する第５のゲート電極を含み、
    前記第３のアンチヒューズ素子は、第５の活性領域上を前記第１の方向に延在する第６のゲート電極を含み、
    前記第２、第３及び第５の活性領域は、前記第２の方向に配列されており、
    前記第１及び第４の活性領域は、前記第１の方向に隣接して配置されていることを特徴とする請求項９又は１０に記載の半導体装置。

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