JP7065007B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、トランジスタ及びトランジスタの周辺に形成された配線を備えた半導体装置に関する。
半導体基板に形成されたトランジスタの周辺の配線は、隣り合うトランジスタの間の領域、または、トランジスタの上層の導電層に形成されるのが一般的である。近年、半導体装置のチップサイズが縮小化されるにつれ、配線ピッチの縮小化も進んでいる。
特開２０１０－１２９８９５号公報
図１０に示すように、特許文献１に記載された関連技術の半導体装置において、トランジスタＴＲの周囲の配線ＭＥＴＡＬ１及び配線ＭＥＴＡＬ２は、隣り合うトランジスタＴＲの間の領域に、横方向及び縦方向に配置されている。トランジスタＴＲの上層の配線層を通過していないため、配線ＭＥＴＡＬ１及びＭＥＴＡＬ２の本数が増えるほど、トランジスタＴＲの間隔が拡がる。よって、レイアウト面積が増大することになる。また、トランジスタＴＲの上層の配線層を通過させると、上層の配線層の配置パターンが制約され、配線層の自由度が低減する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板の主面側の部分に形成された第１拡散層と、前記主面側の部分に形成された第２拡散層と、前記第１拡散層及び前記第２拡散層間の電流を制御するゲートと、を含むトランジスタと、第１コンタクトを介して前記第１拡散層に接続された第１配線と、第２コンタクトを介して前記第２拡散層に接続された第２配線と、の間に配置され、前記第１拡散層、前記第２拡散層及び前記ゲートと絶縁された通過配線と、を備える。
前記一実施の形態によれば、レイアウト面積の増大を抑制することができる半導体装置を提供することができる。
実施形態１に係る半導体装置を例示した平面図である。 実施形態１に係る半導体装置のフラッシュモジュールを例示した構成図である。 実施形態１に係る半導体装置の電源スイッチ回路を例示した平面図である。 実施形態１に係る半導体装置のトランジスタ及び通過配線を例示した平面図である。 実施形態１に係る半導体装置のトランジスタ及び通過配線を例示した断面図であり、図４のＶ－Ｖ線における断面を示す。 実施形態２に係る半導体装置のトランジスタ及び通過配線を例示した平面図である。 実施形態３に係る半導体装置のトランジスタ及び通過配線を例示した平面図である。 実施形態４に係る半導体装置のトランジスタ及び通過配線を例示した平面図である。 実施形態４に係る半導体装置のトランジスタ及び通過配線を例示した断面図であり、図８のＩＸ－ＩＸ線における断面を示す。 関連技術の半導体装置を例示した平面図である。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
（実施形態１）
実施形態１に係る半導体装置を説明する。図１は、実施形態１に係る半導体装置を例示した平面図である。図１に示すように、半導体装置１は、半導体基板１０に形成されている。半導体装置１は、例えば、板状の形状であり、矩形の主面を有している。半導体装置１は、例えば、フラッシュ（Ｆｌａｓｈ）モジュール６０または高耐圧素子（図示せず）が搭載されたマイコン等の半導体チップ５０である。なお、半導体装置１は、後述するトランジスタ及び通過配線を備えていれば、フラッシュモジュール６０または高耐圧素子が搭載されたマイコン等の半導体チップ５０に限らない。
ここで、半導体装置１の説明の便宜上、ＸＹＺ直交座標軸系を導入する。主面に平行な面内において、直交する２つの方向を、Ｘ軸方向及びＹ軸方向に設定する。主面に直交する方向をＺ軸方向とする。Ｚ軸方向において、主面の反対側の裏面から主面に向かう向きを＋Ｚ軸方向とする。
半導体装置１の主面には、Ｉ／Ｏ領域５１、ハードマクロ領域５２、及び、ソフトマクロ領域５３が形成されている。Ｉ／Ｏ領域５１は、主面の周縁に沿うように、主面の周辺部分に形成されている。Ｉ／Ｏ領域５１には、半導体装置１と外部との入出力を行う入出力回路が配置されている。ハードマクロ領域５２及びソフトマクロ領域５３は、主面の中央部分、すなわち、Ｉ／Ｏ領域５１で囲まれた領域に形成されている。
ハードマクロ領域５２には、フラッシュモジュール６０、ＳＲＡＭモジュール及びアナログ回路等のハードマクロモジュールが形成されている。このようなハードマクロモジュールが配置されるハードマクロ領域５２は、Ｉ／Ｏ領域５１より内側の部分に、Ｉ／Ｏ領域５１に沿って配置されている。
ソフトマクロ領域５３には、ソフトマクロモジュールが配置されている。ソフトマクロモジュールは、例えば、ＣＰＵである。ソフトマクロモジュールは、フラッシュモジュール６０等のハードマクロモジュールを制御する。ソフトマクロ領域５３は、ハードマクロ領域５２よりも中央部に配置され、ハードマクロ領域５２は、Ｉ／Ｏ領域５１に取り囲まれている。よって、Ｉ／Ｏ領域５１と、ソフトマクロ領域５３との間に、ハードマクロ領域５２が配置されている。例えば、ハードマクロ領域５２におけるフラッシュモジュール６０から見て、フラッシュモジュール６０の－Ｘ軸方向側にＩ／Ｏ領域５１が形成され、フラッシュモジュール６０の＋Ｘ軸方向側にソフトマクロ領域５３が形成されている。フラッシュモジュール６０と、ソフトマクロモジュールとの間には、数百本の信号配線が形成され、両者の間で信号のやり取りが行われている。
フラッシュモジュール６０を混載したマイコン等の半導体装置１は、主面の多くの部分をフラッシュモジュール６０が占めている。したがって、ソフトマクロ領域５３との間において、必要最小限の配線で接続するためには、フラッシュモジュール６０を、Ｉ／Ｏ領域５１寄りに配置することが多い。これにより、フラッシュモジュール６０の信号端子を、ソフトマクロ領域５３側に集中させ、配線性を向上させつつ、チップサイズの縮小化を図ることができる。
図２は、実施形態１に係る半導体装置１のフラッシュモジュール６０を例示した構成図である。図２に示すように、フラッシュモジュール６０は、電源回路６１、制御ロジック回路６２、電源スイッチ回路６３、書込・消去用デコーダ回路６４、読出用デコーダ回路６５、書込回路６６、メモリセル６７、出力バッファ回路６８を有している。
電源回路６１は、フラッシュモジュール６０用の電源を供給する。制御ロジック回路６２は、フラッシュモジュール６０のデコーダ回路を制御し、メモリセル６７の書き込み、読み込み等の制御を行う。電源スイッチ回路６３は、フラッシュモジュール６０で用いる電源のＯＮ及びＯＦＦを制御する。書込・消去用デコーダ回路６４、読出用デコーダ回路６５、書込回路６６は、メモリセル６７に対する書き込み、読み込み等を行う。メモリセル６７は、複数の記憶素子を含む。メモリセル６７から信号を読み出す場合には、センスアンプ回路によって信号を増幅する。よって、ここでは、センスアンプ回路を含めてメモリセル６７と呼ぶ。出力バッファ回路６８は、メモリセル６７から取り出された情報を出力する。
フラッシュモジュール６０の－Ｘ軸方向側の部分に、電源回路６１、制御ロジック回路６２、書込回路６６が配置されている。フラッシュモジュール６０の＋Ｘ軸方向側の部分に出力バッファ回路６８が配置されている。出力バッファ回路６８は、信号端子６９を有している。信号端子６９は、フラッシュモジュール６０の＋Ｘ軸方向側の辺に形成されている。フラッシュモジュール６０よりも＋Ｘ軸方向側には、ソフトマクロ領域５３及びハードマクロ領域５２が形成されている。したがって、信号端子６９は、フラッシュモジュール６０と、ソフトマクロモジュール及び他のハードマクロモジュールとの間の信号の送受信を可能にする。
信号端子６９を、フラッシュモジュール６０の＋Ｘ軸方向側以外の辺に配置することも可能であるが、その場合には、信号端子６９を配置した辺から、主面の中央部のソフトマクロ領域５３まで配線を配置する配線領域を必要とする。このことは、半導体装置１の主面におけるレイアウト面積の増大につながる。したがって、信号端子６９を、ソフトマクロ領域５３及びハードマクロ領域５２側に配置することが望ましい。
しかしながら、図２に示すように、信号端子６９をフラッシュモジュール６０のソフトマクロ領域５３側の辺に配置したとしても、フラッシュモジュール６０の内部を通過する配線３０ａが必要となる。フラッシュモジュール６０は、上述のように種々の回路を有している。例えば、制御ロジック回路６２は、フラッシュモジュール６０の－Ｘ軸方向側の部分に配置されているので、制御ロジック回路６２と、ソフトマクロ領域５３との間の信号の送受信のために、フラッシュモジュール６０の内部を通過する配線３０ａが必要となる。
フラッシュモジュール６０における種々の回路の配置は、処理の高速化及び記憶容量の大容量化を考慮して設計されている。フラッシュモジュール６０のＩ／Ｏ領域５１側の部分に制御ロジック回路６２を配置し、制御ロジック回路６２よりもソフトマクロ領域５３側に、デコーダ回路６４、６５及び電源スイッチ回路６３を配置することが、フラッシュモジュール６０の高速化及び大容量化に適している。よって、制御ロジック回路６２と、ソフトマクロモジュールとの間の信号の送受信のために、電源スイッチ回路６３の内部を通過する配線３０ａが必要である。
このような場合には、電源スイッチ回路６３内の隣り合うトランジスタの間、または、電源スイッチ回路６３の上層の導電層に配線３０ａを形成することが一般的である。しかしながら、本実施形態では、電源スイッチ回路６３における主面から第１層目の導電層を用いて通過配線を配置する。
図３は、実施形態１に係る半導体装置１の電源スイッチ回路６３を例示した平面図である。図３に示すように、電源スイッチ回路６３は、ウェル給電用の複数の拡散層１２及び複数のトランジスタ２０を有している。なお、図３では、図面が煩雑にならないように、一部の拡散層１２及びトランジスタ２０のみ符号を付している。実際は、電源スイッチ回路６３において、Ｙ軸方向に複数の拡散層１２が並び、拡散層１２におけるＸ軸方向に複数のトランジスタ２０が並んでいる。以降の他の図でも、図面が煩雑にならないように、一部の符号を省略する場合がある。
トランジスタ２０は、ドレイン２１、ソース２２及びゲート２３を含んでいる。電源スイッチ回路６３は、フラッシュモジュール６０の電源を切り替えるためのトランジスタ２０により構成されている。トランジスタ２０は、例えば、ＭＯＳトランジスタである。
電源スイッチ回路６３のトランジスタ２０は、ＯＮ抵抗を低くするために、幅Ｗ、すなわち、Ｙ軸方向の長さを大きくしている。具体的には、ドレイン２１、ソース２２及びゲート２３をＹ軸方向に延在させている。また、フラッシュモジュール６０以外のハードマクロモジュール及びソフトマクロモジュールの電源は、１［Ｖ］前後であるのに比べ、電源スイッチ回路６３で扱うフラッシュモジュール６０用の電源は、１０［Ｖ］以上の高電圧である。よって、トランジスタ２０における耐圧確保のため、トランジスタ２０のゲート長も大きくなっている。
なお、近年の先端プロセスでは製造上の微細加工のために、レイアウトの制約が厳しくなっている。トランジスタ２０のゲート最大面積やゲート最大密度の制約を確保するため、電源スイッチ回路６３で用いるトランジスタ２０は、分割してアレイ配置する場合がある。このような電源スイッチ回路６３の構成を用いて、電源スイッチ回路６３の内部を通過する配線を形成する。
図４は、実施形態１に係る半導体装置のトランジスタ及び通過配線を例示した平面図である。図５は、実施形態１に係る半導体装置のトランジスタ及び通過配線を例示した断面図であり、図４のＶ－Ｖ線における断面を示す。図が煩雑にならないように、一部のハッチングを省略してある。図４及び図５に示すように、半導体装置１は、トランジスタ２０と、通過配線３０とを備えている。半導体装置１におけるトランジスタ２０は、例えば、電源スイッチ回路６３における電源のスイッチである。
トランジスタ２０は、半導体基板１０の主面側に形成されている。トランジスタ２０は、ドレイン２１となる拡散層、ソース２２となる拡散層及びゲート２３を含んでいる。ゲート２３は、ドレイン２１及びソース２２間の電流を制御する。ゲート２３は、例えば、半導体基板１０上に形成されている。ゲート２３は、半導体基板１０の主面に平行な面内において、一方向に延在している。例えば、Ｙ軸方向に延在している。ゲート２３の延在した一方向は、トランジスタの幅方向である。その場合には、ゲート長方向は、Ｘ軸方向である。ゲート２３は、複数本形成されていてもよい。複数のゲート２３は、ゲート長方向に並んで配置されている。
ドレイン２１及びソース２２は、ゲート２３と同じ一方向、すなわち、Ｙ軸方向に延在している。ドレイン２１及びソース２２は、ゲート２３を挟んで両側に形成されている。具体的には、ドレイン２１及びソース２２は、半導体基板１０の主面側の部分に形成されている。例えば、複数のゲート２３のうち、ゲート２３ａから見て、＋Ｘ軸方向側の主面側の部分にドレイン２１が形成され、－Ｘ軸方向側の主面側の部分にソース２２が形成されている。ゲート２３ａの隣に配置されたゲート２３ｂから見ると、－Ｘ軸方向側の主面側の部分にドレイン２１が形成され、＋Ｘ軸方向側の主面側の部分にソース２２が形成されている。したがって、Ｘ軸方向に間隔を空けて配置された複数のゲート２３の間には、ドレイン２１、ソース２２、ドレイン２１、ソース２２・・と交互にドレイン２１及びソース２２が形成されている。
半導体基板１０及びゲート２３上には、ドレイン配線３１及びソース配線３２が形成されている。ドレイン配線３１及びソース配線３２は、主面に平行な面内におけるゲート２３の延在方向と交差した他方向、すなわち、ゲート長方向に延在している。具体的には、ドレイン配線３１及びソース配線３２は、Ｘ軸方向に延在している。また、ドレイン配線３１とソース配線３２とは、Ｙ軸方向に間隔を空けて配置されている。
ドレイン配線３１は、コンタクト４１を介してドレイン２１に接続されている。コンタクト４１は、例えば、ドレイン２１上の図示しない絶縁層に設けられたスルーホール内に形成されている。そして、ドレイン配線３１は、絶縁層上に形成されている。コンタクト４１は、Ｙ軸方向に延在したドレイン２１と、Ｘ軸方向に延在したドレイン配線３１との交差部分に配置されている。
ソース配線３２は、コンタクト４２を介してソース２２に接続されている。コンタクト４２は、例えば、ソース２２上の図示しない絶縁層に設けられたスルーホール内に形成されている。そして、ソース配線３２は、絶縁層上に形成されている。コンタクト４２は、ソース２２とソース配線３２との交差部分に配置されている。
ドレイン配線３１及びソース配線３２は、半導体基板１０の主面側から＋Ｚ軸方向に数えて第１層目の導電層に属している。例えば、半導体基板１０上に図示しない絶縁層を形成し、スルーホール内にコンタクト４１及び４２を形成する。その後、絶縁層上に第１層目の導電層を形成する。そして、導電層をパターニングすることにより、ドレイン配線３１及びソース配線３２を形成してもよい。この場合には、ドレイン配線３１及びソース配線３２は、半導体基板１０の主面から略同一の距離だけ離れている。
通過配線３０は、ドレイン配線３１とソース配線３２との間に配置されている。通過配線３０は、複数本配置されてもよい。通過配線３０は、ゲート２３の延在方向に交差する他方向、すなわち、Ｘ軸方向に延在している。通過配線３０は、ドレイン配線３１及びソース配線３２と同様に、半導体基板１０の主面側から＋Ｚ軸方向に数えて第１層目の導電層に属している。よって、通過配線３０は、ドレイン配線３１及びソース配線３２と同様に、半導体基板１０の主面から略同一の距離だけ離れている。
複数のゲート２３をゲート長方向、すなわち、Ｘ軸方向に並んで配置させた場合には、ゲート長方向に隣接する複数のトランジスタ２０が配置される。その場合には、ドレイン配線３１及びソース配線３２は、複数のトランジスタ２０のドレイン２１及びソース２２に接続される。
通過配線３０は、ドレイン配線３１、ソース配線３２及びゲート２３と絶縁されている。通過配線３０は、ドレイン配線３１及びソース配線３２と接続されていないし、ゲート２３及びゲート２３に接続されたゲート配線とも接続されていない。よって、通過配線３０は、トランジスタ２０とは電気的に接続されていない。
通過配線３０は、トランジスタ２０を含む電源スイッチ回路６３以外のモジュールに接続されている。通過配線３０は、例えば、制御ロジック回路６２とソフトマクロモジュールとを接続する。通過配線３０は、例えば、制御ロジック回路６２とＣＰＵとの間のデジタル信号を伝達させる。なお、通過配線３０は、アナログ信号を伝達させてもよい。その場合には、通過配線３０をシールドで覆ってもよい。
トランジスタ２０の動作電圧ＶＴは、通過配線３０が接続されたモジュールの動作電圧ＶＭと異なってもよい。例えば、動作電圧ＶＴは、動作電圧ＶＭよりも高くてもよいし、動作電圧ＶＴは、動作電圧ＶＭに対して負電圧となってもよい。動作電圧ＶＴが、動作電圧ＶＭよりも高い場合及び動作電圧ＶＭに対して負電圧の場合には、トランジスタ２０のサイズが大きくなるので、通過配線３０のスペースを確保することができる。
次に、本実施形態の半導体装置１の動作を説明する。
電源スイッチ回路６３におけるトランジスタ２０は、例えば、フラッシュモジュール６０に対して、電源のＯＮ及びＯＦＦを制御する。例えば、トランジスタ２０のゲート２３の電圧を制御して、ドレイン２１及びソース２２間の導通を制御する。これにより、フラッシュモジュール６０への電源の供給及び停止を制御する。
電源スイッチ回路６３におけるトランジスタ２０は、他のハードマクロモジュール及びソフトマクロモジュールに含まれたトランジスタ等の素子に比べ、サイズが大きくなっている。配線ピッチの縮小化が進んでいるのに対し、フラッシュモジュール６０の内部で使用される電源スイッチ等の高耐圧素子は、高電圧を扱うためにサイズ縮小化が進んでいない。本実施形態では、サイズが比較的大きいトランジスタ２０の第１層の導電層を利用して、通過配線３０を形成している。具体的には、制御ロジック回路６２とソフトマクロモジュールとを接続する通過配線３０は、ドレイン配線３１とソース配線３２の間を通過している。そして、通過配線３０は、制御ロジック回路６２とソフトマクロモジュールとの間の信号を伝達している。
次に、本実施形態の効果を説明する。本実施形態では、トランジスタ２０のドレイン２１、ソース２２及びゲート２３と絶縁された通過配線３０は、コンタクト４１及び４２を介してソース２２及びゲート２３に接続されたドレイン配線３１及びソース配線３２の間に配置されている。よって、隣り合うトランジスタ２０の間に配線領域を形成する必要がなく、半導体装置１の主面に占める配線領域を減少させることができる。
また、高電圧または負電圧を扱うために他の素子と比べてサイズが大きい電源スイッチ回路６３に着目し、今まで使用されなかった電源スイッチ回路６３におけるトランジスタ２０の最下層の導電層に通過配線３０を形成させている。よって、トランジスタ２０のサイズをそのままにして、通過配線３０のスペースを確保することができる。これにより、レイアウト面積の増大を抑制することができる。
また、トランジスタ２０のサイズが大きくなるほど、通過配線３０のスペースを多く確保できるため、配線領域の増加を抑制することができる。一方、サイズが小さいトランジスタの場合には、コンタクトを形成するだけで第１層の導電層のリソースを使用し、通過配線３０のスペースを確保することは困難である。
ドレイン配線３１、ソース配線３２及びそれらの間を通る通過配線３０は、ゲート長方向に延在している。よって、通過配線３０を、ドレイン配線３１及びソース配線３２が属する最下層の導電層に形成することができ、配線領域の増加を抑制することができる。また、トランジスタ２０の第２層以上の上層に形成された導電層に対して、レイアウトの自由度を向上させることができる。
複数のトランジスタ２０を設け、各トランジスタ２０のドレイン２１及びソース２２を共有させている。よって、トランジスタ２０を高電圧化させた場合に、信頼性を向上させることができる。
（実施形態２）
次に、実施形態２を説明する。本実施形態では、ソース配線をトランジスタ２０の幅方向であるＹ軸方向に分割して配線している。図６は、実施形態２に係る半導体装置のトランジスタ及び通過配線を例示した平面図である。
図６に示すように、本実施形態の半導体装置２では、ソース配線は、複数設けられている。複数のソース配線３２ａ及び３２ｂは、同じトランジスタ２０のソース２２に接続されている。例えば、トランジスタ２０ａのソース２２には、コンタクト４２ａを介してソース配線３２ａが接続され、コンタクト４２ｂを介して、ソース配線３２ｂが接続されている。ドレイン配線３１は、複数のソース配線３２ａ及び３２ｂの間に配置されている。通過配線３０は、ドレイン配線３１とソース配線３２ａとの間、及び、ドレイン配線３１とソース配線３２ｂとの間に配置されている。複数の通過配線３０が配置されてもよい。
本実施形態の半導体装置２によれば、ソース２２とソース配線３２ａ及び３２ｂとの間のコンタクト４２ａ及び４２ｂは、Ｙ軸方向において、２箇所に分割して配置させることができる。よって、拡散層抵抗を低減させることができる。トランジスタ２０の幅方向が大きい場合には、特に、拡散層抵抗の低減効果を顕著にすることができる。これ以外の構成及び効果は、実施形態１の記載に含まれている。
（実施形態３）
次に、実施形態３を説明する。本実施形態では、ドレイン配線をトランジスタ２０の幅方向であるＹ軸方向に分割して配置している。図７は、実施形態３に係る半導体装置のトランジスタ及び通過配線を例示した平面図である。
図７に示すように、本実施形態の半導体装置３では、ドレイン配線は、複数設けられている。複数のドレイン配線３１ａ及び３１ｂは、同じトランジスタ２０のドレイン２１に接続されている。例えば、トランジスタ２０ｂのドレイン２１には、コンタクト４１ａを介して、ドレイン配線３１ａが接続され、コンタクト４１ｂを介して、ドレイン配線３１ｂが接続されている。ソース配線３２は、複数のドレイン配線３１ａ及び３１ｂの間に配置されている。通過配線３０は、ソース配線３２とドレイン配線３１ａとの間、及び、ソース配線３２とドレイン配線３１ｂとの間に配置されている。複数の通過配線３０が配置されてもよい。
本実施形態の半導体装置３によれば、ドレイン２１とドレイン配線３１ａ及び３１ｂとの間のコンタクト４１ａ及び４１ｂは、Ｙ軸方向において、２箇所に分割して配置させることができる。よって、拡散層抵抗を低減させることができる。トランジスタ２０の幅方向が大きい場合には、特に、拡散層抵抗の低減効果を顕著にすることができる。これ以外の構成及び効果は、実施形態１及び２の記載に含まれている。
（実施形態４）
次に、実施形態４を説明する。本実施形態では、ドレイン配線３１およびソース配線３２をゲート長方向、すなわちＸ軸方向に延在させていない。そして、ドレイン配線３１にコンタクトを介して接続させた第２層の配線と、ソース配線３２にコンタクトを介して接続させた第２層の配線とが形成されている。
図８は、実施形態４に係る半導体装置のトランジスタ及び通過配線を例示した平面図である。図９は、実施形態４に係る半導体装置のトランジスタ及び通過配線を例示した断面図であり、図８のＩＸ－ＩＸ線における断面を示す。図８及び図９に示すように、半導体装置４は、トランジスタ２０と、通過配線３０を備えていること、トランジスタ２０は、ドレイン２１、ソース２２及びゲート２３を含んでいること、ドレイン２１、ソース２２及びゲート２３は、Ｙ軸方向に延在していることは、実施形態１～３と同様である。
本実施形態では、ドレイン配線は、複数のドレイン配線７１ａ、７１ｂ及び７１ｃを含んでいる。ドレイン配線７１ａ、７１ｂ及び７１ｃは、＋Ｚ軸方向から見て、ドレイン２１上に、Ｙ軸方向に間隔を空けて並んでいる。ドレイン配線７１ａは、コンタクト８１ａを介して、ドレイン２１に接続されている。ドレイン配線７１ｂは、コンタクト８１ｂを介して、同じくドレイン２１に接続されている。ドレイン配線７１ｃは、コンタクト８１ｃを介して、同じくドレイン２１に接続されている。このように、ドレイン２１には、複数のドレイン配線７１ａ、７１ｂ及び７１ｃが接続されている。
ソース配線は、複数のソース配線７２ａ、７２ｂ及び７２ｃを含んでいる。ソース配線７２ａ、７２ｂ及び７２ｃは、＋Ｚ軸方向から見て、ソース２２上に、Ｙ軸方向に間隔を空けて並んでいる。ソース配線７２ａは、コンタクト８２ａを介して、ソース２２に接続されている。ソース配線７２ｂは、コンタクト８２ｂを介して、同じくソース２２に接続されている。ソース配線７２ｃは、コンタクト８２ｃを介して、同じくソース２２に接続されている。このように、ソース２２には、複数のソース配線７２ａ、７２ｂ及び７２ｃが接続されている。
ドレイン配線７１ａ、７１ｂ及び７１ｃ、並びに、ソース配線７２ａ、７２ｂ及び７２ｃは、半導体基板１０の主面側から＋Ｚ軸方向に数えて第１層目の導電層に属している。
本実施形態の半導体装置４は、第３配線７３及び第４配線７４をさらに有している。第３配線７３は、コンタクト８３ａを介してドレイン配線７１ａに接続されている。また、第３配線７３は、コンタクト８３ｂを介してドレイン配線７１ｂに接続され、コンタクト８３ｃを介してドレイン配線７１ｃに接続されている。よって、ドレイン配線７１ａ、７１ｂ及び７１ｃは、それぞれコンタクト８３ａ、８３ｂ及び８３ｃを介して第３配線７３に接続されている。コンタクト８３ａ、８３ｂ及び８３ｃは、例えば、第１層目の導電層上の図示しない絶縁層に設けられたスルーホール内に形成されている。
第４配線７４は、コンタクト８４ａを介してソース配線７２ａに接続されている。また、第４配線７４は、コンタクト８４ｂを介してソース配線７２ｂに接続され、コンタクト８４ｃを介してソース配線７２ｃに接続されている。よって、ソース配線７２ａ、７２ｂ及び７２ｃは、それぞれコンタクト８４ａ、８４ｂ及び８４ｃを介して第４配線７４に接続されている。コンタクト８４ａ、８４ｂ及び８４ｃは、例えば、第１層目の導電層上の図示しない絶縁層に設けられたスルーホール内に形成されている。
第３配線７３及び第４配線７４は、半導体基板１０の主面側から＋Ｚ軸方向に数えて第２層目の導電層に属している。例えば、第１層目の導電層上に絶縁膜を形成し、スルーホール内にコンタクト８３ａ、８３ｂ、８３ｃ、８４ａ、８４ｂ及び８４ｃを形成する。その後、絶縁層上に第２層目の導電層を形成する。そして、当該導電層をパターニングすることにより、第３配線７３及び第４配線７４を形成してもよい。
この場合には、第３配線７３及び第４配線７４は、半導体基板１０の主面から略同一の距離だけ離れている。第３配線７３及び第４配線７４は、Ｙ軸方向に延在している。
通過配線３０は、例えば、ドレイン配線７１ａとソース配線７２ｂとの間に配置されている。また、通過配線３０は、ドレイン配線７１ｂとソース配線７２ｃとの間等に配置されている。
通過配線３０は、複数のドレイン配線７１ａ、７１ｂ及び７１ｃの間に配置されている。例えば、通過配線３０は、ドレイン配線７１ａとドレイン配線７１ｂとの間、及び、ドレイン配線７１ｂとドレイン配線７１ｃとの間に配置されている。また、通過配線３０は、複数のソース配線７２ａ、７２ｂ及び７２ｃの間に配置されている。例えば、通過配線３０は、ソース配線７２ａとソース配線７２ｂとの間、及び、ソース配線７２ｂとソース配線７２ｃとの間に配置されている。
通過配線３０は、複数本配置されてもよい。通過配線３０は、ゲート２３の延在方向に交差するＸ軸方向に延在している。通過配線３０は、ドレイン配線７１ａ、７１ｂ及び７１ｃ、並びに、ソース配線７２ａ、７２ｂ及び７２ｃと同様に、半導体基板１０の主面側から＋Ｚ軸方向に数えて第１層目の導電層に属している。
本実施形態では、ドレイン２１及びソース２２に接続するコンタクト８１ａ、８１ｂ、８１ｃ、８２ａ、８２ｂ及び８２ｃの数を増やすことができる。よって、拡散層抵抗及びコンタクト抵抗をさらに低減することができる。また、ゲート２３の上方には、ドレイン配線７１ａ、７１ｂ及び７１ｃ、並びに、ソース配線７２ａ、７２ｂ及び７２ｃが形成されていない。このため、通過配線３０と、ドレイン配線及びソース配線とが対向する距離を低減することができる。よって、通過配線３０と、ドレイン配線及びソース配線とのカップリング容量を低減することができる。
また、通過配線３０下のトランジスタ２０の要求特性に応じて、実施形態１～４の形状を自由に選択することができる。さらに、コンタクト数やドレイン配線及びソース配線の幅も同様にトランジスタ２０の要求特性で決定することができる。ドレイン配線及びソース配線の数やドランジスタ２０の幅に応じて、通過配線３０の本数を可変してもよい。これ以外の構成及び効果は、実施形態１～３の記載に含まれている。
１、２、３、４ 半導体装置
１０ 半導体基板
１２ 拡散層
２０、２０ａ、２０ｂ トランジスタ
２１ ドレイン
２２ ソース
２３、２３ａ、２３ｂ ゲート
３０ 通過配線
３０ａ 配線
３１ ドレイン配線
３２、３２ａ、３２ｂ ソース配線
４１、４２、４２ａ、４２ｂ コンタクト
５０ 半導体チップ
５１ Ｉ／Ｏ領域
５２ ハードマクロ領域
５３ ソフトマクロ領域
６０ フラッシュモジュール
６１ 電源回路
６２ 制御ロジック回路
６３ 電源スイッチ回路
６４ 書込・消去用デコーダ回路
６５ 読出用デコーダ回路
６６ 書込回路
６７ メモリセル
６８ 出力バッファ回路
６９ 信号端子
７１ａ、７１ｂ、７１ｃ ドレイン配線
７２ａ、７２ｂ、７２ｃ ソース配線
７３ 第３配線
７４ 第４配線
８１ａ、８１ｂ、８１ｃ、８２ａ、８２ｂ、８２ｃ コンタクト
８３ａ、８３ｂ、８３ｃ、８４ａ、８４ｂ、８４ｃ コンタクト

Claims (20)

  1. 半導体基板の主面側の部分に形成された第１拡散層と、前記主面側の部分に形成された第２拡散層と、前記第１拡散層及び前記第２拡散層間の電流を制御するゲートと、を含むトランジスタと、
    第１コンタクトを介して前記第１拡散層に接続された第１配線と、第２コンタクトを介して前記第２拡散層に接続された第２配線と、の間に配置され、前記第１拡散層、前記第２拡散層及び前記ゲートと絶縁された通過配線と、
    を備え、
    前記第１拡散層、前記第２拡散層及び前記ゲートは、前記主面に平行な面内において、一方向に延在し、
    前記第１配線、前記第２配線及び前記通過配線は、前記面内における前記一方向と交差する他方向に延在した、
    半導体装置。
  2. 前記一方向は、前記トランジスタの幅方向であり、前記他方向は、前記ゲートのゲート長方向である、
    請求項１に記載の半導体装置。
  3. 前記第１コンタクトは、前記第１拡散層と前記第１配線との交差部分に配置され、
    前記第２コンタクトは、前記第２拡散層と前記第２配線との交差部分に配置された、
    請求項１に記載の半導体装置。
  4. 前記第１配線、前記第２配線及び前記通過配線は、前記半導体基板の主面側から数えて第１層目の導電層に属する、
    請求項１に記載の半導体装置。
  5. 前記第１配線、前記第２配線及び前記通過配線は、前記半導体基板の主面から同一の距離だけ離れている、
    請求項１に記載の半導体装置。
  6. 前記通過配線は、前記トランジスタを含むモジュール以外のモジュールに接続され、
    前記トランジスタの動作電圧は、前記通過配線が接続された前記モジュールの動作電圧と異なる、
    請求項１に記載の半導体装置。
  7. 前記第１配線は複数設けられ、
    前記複数の前記第１配線は、同じ前記トランジスタの前記第１拡散層に接続され、
    前記第２配線は、前記複数の前記第１配線の間に配置された、
    請求項１に記載の半導体装置。
  8. 前記第２配線は複数設けられ、
    前記複数の前記第２配線は、同じ前記トランジスタの前記第２拡散層に接続され、
    前記第１配線は、前記複数の前記第２配線の間に配置された、
    請求項１に記載の半導体装置。
  9. 前記他方向に隣接する複数のトランジスタを含み、
    前記第１配線及び前記第２配線は、前記複数のトランジスタの前記第１拡散層及び前記第２拡散層に接続された、
    請求項１に記載の半導体装置。
  10. 半導体基板の主面側の部分に形成された第１拡散層と、前記主面側の部分に形成された第２拡散層と、前記第１拡散層及び前記第２拡散層間の電流を制御するゲートと、を含むトランジスタと、
    第１コンタクトを介して前記第１拡散層に接続された第１配線と、第２コンタクトを介して前記第２拡散層に接続された第２配線と、の間に配置され、前記第１拡散層、前記第２拡散層及び前記ゲートと絶縁された通過配線と、
    を備え、
    前記通過配線は、前記トランジスタを含むモジュール以外のモジュールに接続され、
    前記トランジスタの動作電圧は、前記通過配線が接続された前記モジュールの動作電圧と異なる、
    半導体装置。
  11. 半導体基板の主面側の部分に形成された第１拡散層と、前記主面側の部分に形成された第２拡散層と、前記第１拡散層及び前記第２拡散層間の電流を制御するゲートと、を含むトランジスタと、
    第１コンタクトを介して前記第１拡散層に接続された第１配線と、第２コンタクトを介して前記第２拡散層に接続された第２配線と、の間に配置され、前記第１拡散層、前記第２拡散層及び前記ゲートと絶縁された通過配線と、
    を備え、
    前記第１拡散層、前記第２拡散層及び前記ゲートは、前記主面に平行な面内における一方向に延在し、
    前記通過配線は、前記面内における前記一方向と交差する他方向に延在した、
    半導体装置。
  12. 前記第１拡散層には、複数の前記第１配線が接続され、
    前記第２拡散層には、複数の前記第２配線が接続され、
    前記通過配線は、前記複数の前記第１配線の間及び前記複数の前記第２配線の間に配置された、
    請求項１１に記載の半導体装置。
  13. 第３コンタクトを介して前記第１配線に接続された第３配線と、
    第４コンタクトを介して前記第２配線に接続された第４配線と、
    をさらに備え、
    前記第３配線及び前記第４配線は、前記一方向に延在した、
    請求項１１に記載の半導体装置。
  14. 前記他方向に隣接する複数のトランジスタを含む、
    請求項１１に記載の半導体装置。
  15. 半導体基板の主面に形成されたフラッシュモジュールと、
    前記主面に形成されたＣＰＵを含むソフトマクロモジュールと、
    を備え、
    前記フラッシュモジュールは、
    前記フラッシュモジュールで用いる電源のＯＮ及びＯＦＦを制御する電源スイッチ回路と、
    前記フラッシュモジュールのデコーダを制御する制御ロジック回路と、
    を有し、
    前記電源スイッチ回路は、前記半導体基板の前記主面側の部分に形成された第１拡散層と、前記主面側の部分に形成された第２拡散層と、前記第１拡散層及び前記第２拡散層間の電流を制御するゲートと、を含むトランジスタを有し、
    前記制御ロジック回路と前記ソフトマクロモジュールとを接続する通過配線は、第１コンタクトを介して前記第１拡散層に接続された第１配線と、第２コンタクトを介して前記第２拡散層に接続された第２配線と、の間に配置され、前記第１拡散層、前記第２拡散層及び前記ゲートと絶縁された、
    半導体装置。
  16. 前記第１拡散層、前記第２拡散層及び前記ゲートは、前記主面に平行な面内において、一方向に延在し、
    前記第１配線、前記第２配線及び前記通過配線は、前記面内における一方向と交差する他方向に延在した、
    請求項１５に記載の半導体装置。
  17. 前記通過配線は、前記トランジスタを含むモジュール以外のソフトマクロモジュールに接続され、
    前記トランジスタの動作電圧は、前記通過配線が接続された前記ソフトマクロモジュールの動作電圧と異なる、
    請求項１５に記載の半導体装置。
  18. 前記第１配線は複数設けられ、
    前記複数の前記第１配線は、同じ前記トランジスタの前記第１拡散層に接続され、
    前記第２配線は、前記複数の前記第１配線の間に配置された、
    請求項１５に記載の半導体装置。
  19. 前記第１拡散層、前記第２拡散層及び前記ゲートは、前記主面に平行な面内における一方向に延在し、
    前記第１拡散層には、複数の前記第１配線が接続され、
    前記第２拡散層には、複数の前記第２配線が接続され、
    前記通過配線は、前記面内における前記一方向と交差する他方向に延在し、
    前記通過配線は、前記複数の前記第１配線の間及び前記複数の前記第２配線の間に配置された、
    請求項１５に記載の半導体装置。
  20. 第３コンタクトを介して前記第１配線に接続された第３配線と、
    第４コンタクトを介して前記第２配線に接続された第４配線と、
    をさらに備え、
    前記第３配線及び前記第４配線は、前記一方向に延在した、
    請求項１９に記載の半導体装置。
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