JP2005197518A - 半導体装置とセル - Google Patents

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Abstract

【課題】 電源電圧及びグランド電圧のばらつきを抑制でき、かつ、半導体装置の面積が小さく、また、信号配線の迂回が発生しにくい半導体装置を提供する。
【解決手段】 セル１００は、トランジスタが形成された半導体基板上に、３層の配線層（ゲート電極層、ソースドレイン電極層、端子層）を備えている。セル間の接続に用いる入力端子１５１、出力端子１５２が形成されている配線層に、電源配線を通過させることができる電源配線通過領域１５３が設けられている。この電源配線通過領域１５３には、外部電源からセル内のトランジスタに電源電圧及びグランド電圧を供給するための電源配線を敷設することができる。
【選択図】 図１

Description

本発明は、半導体装置とセルに関する。
微細化技術の向上にしたがって、集積回路（半導体装置）の高集積化が進んでいる。図１２は、従来の半導体装置１２００の一部破断した平面図を示している（特許文献１）。この半導体装置１２００は、複数のセル１２０１と、電源配線１２０３ｂ、グランド配線１２０３ａ、ストラップ電源配線１２０２ｂ、ストラップグランド配線１２０２ａで構成されている。各セル１２０１は、例えばＡＮＤゲートやＮＡＮＤゲートが実現される基本セルや、ＡＮＤゲート等の複数のゲートを含むセルなど、回路を構成する単位になっている。セルの組み合わせによって所望の集積回路が実現される。
電源配線１２０３ｂは、半導体装置１２００の周辺に形成されている図示していないＩ／Ｏ領域の電源パッドと電気的に接続されている。また、グランド配線１２０３ａは、半導体装置１２００の周辺に形成されている図示していないＩ／Ｏ領域のグランドパッドと電気的に接続されている。電源配線１２０３ｂとグランド配線１２０３ａは、平行に敷設されている。図１２では示されていないが、電源配線１２０３ｂとグランド配線１２０３ａは交互に配置されている。また、電源配線１２０３ｂとグランド配線１２０３ａとは同じ配線層に形成されている。
電源配線１２０３ｂと延伸方向が垂直なストラップ電源配線１２０２ｂは、電源配線１２０３ｂと同じ配線層に形成されて電源配線１２０２ｂと電気的に接続されている。グランド配線１２０３ａと延伸方向が垂直なストラップグランド配線１２０２ａは、グランド配線１２０３ａと電気的に接続されている。ストラップ電源配線１２０２ｂとストラップグランド配線１２０２ａとは、セルの高さで決まる所定の間隔で交互に配置されている。図１２で横一列に並べられたセル行１２０１Ｘを構成する各セル１２０１には、電源配線１３０３ａからストラップ電源配線１２０２ｂを介して電源電圧が、また、グランド配線１２０２ａからストラップグランド配線１２０２ａを介してグランド電圧が供給される。各セル１２０１の入力端子は、他のセルの出力端子と信号配線１２０６、１２０７などによって接続されている。
ところで、電源電圧を変化させずに回路の集積度を上げると、消費電力が増大するため、従来から集積回路の高集積化に合わせて電源電圧が低減されてきた。また、電源電圧の低減に伴って、各セルに形成されたトランジスタをオン、オフさせる閾値電圧の絶対値も小さくなっている。閾値電圧が小さくなればなるほど、ノイズによって変動した電圧によりトランジスタの誤動作が発生しやすくなるため、各セルには、ばらつきのない安定した電源電圧を供給する必要がある。
各セルに供給される電源電圧のばらつきを抑制するには、配線抵抗を抑制する必要がある。配線抵抗を抑制するためには、並列接続される電源配線の数を増やすことで、各電源配線における抵抗を低減させる方法や、電源配線の配線幅を広げる方法がある。
特開２００２−２６１２４５号公報
しかしながら、電源配線の数を増やしたり、電源配線の配線幅を広くすると、電源配線又はグランド配線が形成される領域の面積が広くなるために、半導体装置のサイズが大きくなる。半導体装置のサイズが大きくなると、ウエハの１枚当たりの半導体チップの採れ数が減少し、また、歩留まりが低下するために、半導体装置の製造コストが増大する。
また、電源配線の幅を広げると、信号配線を配線できるスペースも減少するため、信号配線を迂回させてセルを接続しなければならず、信号伝搬のタイミング制約を満たしにくくなる。タイミング制約を満たさない信号配線が見つかった場合、タイミング制約を満たすようになるまでＨＤＬ設計（ハードウェア記述言語での設計）の見直しや、レイアウト設計の修正を繰り返さなければならないため設計工数が増え、設計期間が長期間化する。したがって、信号配線の迂回が頻繁に発生しない程度に信号配線を配置するスペースが必要となる。
したがって、本発明は、電源電圧及びグランド電圧のばらつきを抑制でき、かつ、半導体装置の面積が小さく、また、信号配線を迂回なく配線できるスペースを有する半導体装置を提供することを目的としている。
本発明にかかる半導体装置は、２層以上の配線層を有する半導体集積回路を構成するセルであって、半導体基板に形成される１以上のトランジスタと、トランジスタに電源電圧及びグランド電圧を供給する一対のセル内電源配線と、トランジスタによって構成される回路の接続端子とを備え、セル内電源配線が敷設されていない配線層に、セル内電源配線よりも幅の広いセル間電源配線を通過させるための電源配線通過領域が少なくとも１つ設けられることを特徴とする。
接続端子は、電源配線通過領域が設けられる配線層に形成されていてもよい。
一対のセル内電源配線は、互いに平行に敷設され、電源配線通過領域は、セル内電源配線と直交する方向にセル間電源配線を通過させる形状を有していてもよい。
外周を構成する２辺の少なくとも一部が、電源配線通過領域の境界を構成する２辺と一致していてもよい。例えば、電源配線通過領域の形状は四角形であってもよい。
電源配線通過領域の境界を構成する辺は、接続端子から所定距離以上離れていることが望ましい。また、所定距離は、あらかじめ定められたセル間電源配線の幅によって決定されてもよい。
端子の配置は、あらかじめ定められた隣合うセル間電源配線の間隔によって決定されてもよい。
端子の配置は、あらかじめ定められたセル間電源配線を通過させる方向によって決定されてもよい。
本発明のセルは、セル間電源配線の幅よりも幅が広い。
半導体基板の電源配線通過領域と一致する領域にトランジスタの少なくとも一部が形成されていることが望ましい。
電源配線通過領域の最小幅はセル間電源配線の幅よりも広くなっている。
本発明のセルの外周の一辺よりも、セル間電源配線の長さは長くてもよい。
本発明にかかる半導体装置は、２層以上の配線層を有したセル構造の半導体集積回路であって、半導体基板に形成されるトランジスタと、トランジスタに電源電圧及びグランド電圧を供給する一対のセル内電源配線と、セル間を接続する接続配線とを備え、セル内電源配線が敷設されていない配線層に、セル内電源配線よりも広い幅を有する電源配線を通過させるための電源配線通過領域が設けられたことを特徴とする１以上のセルと、少なくなくとも１以上のセルに設けられた電源配線通過領域を通過するセル間電源配線とを備えている。
セル間電源配線と、セル内電源配線とが、１以上のセル内で電気的に接続されていてもよい。
接続配線の端部に設けられる接続端子を備え、接続端子の配置が異なるセルを１以上備えていてもよい。
本発明にかかるセルは、配線層の一つに電源配線通過領域を備えているので、セル間電源配線の下に配置することができる。したがって、電源配線を敷設する領域とセルを配置する領域とを個別に設ける場合のように半導体装置のサイズの増大を憂慮する必要がなく、セル間電源配線の幅を広くすることができる。セル間電源配線の幅を広くすれば、セルに供給される電源電圧のばらつきを抑制することができ、トランジスタの誤動作を防止することができる。
電源配線通過領域は、接続端子を設ける配線層など、他の配線も形成される領域に設ければ、配線層数が増えず、製造工程数や製造コストを抑制することができる。
電源配線通過領域の境界を構成する辺が、接続端子から所定距離以上離れていれば、歩留まりを向上させることができる。なお、所定距離とは、デザインルールを満たす距離とも言え、セル間電源配線の幅等によって決定される。
端子の配置は、あらかじめ定められた隣合う前記セル間電源配線の間隔や方向によって決定すれば、敷設するセル間電源配線に合わせて配線通過領域を設けることができる。
半導体基板の電源配線通過領域と一致する領域にトランジスタの少なくとも一部が形成されていれば、電源配線を敷設する領域と、トランジスタを配置する領域とを個別に設けるよりも、半導体装置のサイズを小さくすることができる。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るセル１００のレイアウト図である。図１に示すセル１００は、Ｐチャンネルトランジスタ領域１０１とＮチャンネルトランジスタ領域１０２とが形成された半導体基板の上に、前段ゲート電極部１２１ａ（入力ゲート）、後段ゲート電極部１２１ｂ、前段ドレイン電極部１３１ａ、後段ドレイン電極部１３１ｂ（出力ドレイン）、ソース電極１４１ａ、１４１ｂ、ストラップ電源配線１４０、ストラップグランド配線１４２、入力端子１５１、及び、出力端子１５２を備えている。セル１００は、その外周が長辺１００ａ、１００ｂと、短辺１００ｃ、１００ｄとで構成される長方形をしている。
セル１００は、図２に示すように、２つのインバータ２３０，２０４が並列接続された前段部２１０と、３つのインバータ２５０、２６０，２７０が並列接続された後段部２２０とが直列接続された論理回路を実現するセルである。セル１００の構造等の詳細は後述するが、セル１００は、配線層の一つに電源配線通過領域１５３を有している。セル１００のようなセルは、自動設計ツールを用いた集積回路設計で利用されるセルライブラリに登録される論理回路の機能単位である。
図３は、本発明の半導体装置の一例である半導体装置３００の平面図である。セル配置領域３１０は、所望の集積回路を実現させるようにセル１００などのセルが配置される領域である。セル配置領域３１０には、セル配置領域３１０を所定の間隔で平行に横断する電源配線３２０から電源電圧が供給される。電源配線３２０は、セル配置領域３１０を囲むように敷設されているリング配線３３０の対向する辺を電気的に接続している。リング配線３３０の外周部には、半導体装置３００の外部から電源の供給を受け、セル配置領域３１０に並べられたセルに所定の電源電圧及びグランド電圧を印加する電源供給ＩＯセル３４０（電源パッド）が形成されている。電源供給ＩＯセル３４０は、ＩＯ接続配線３５０によってリング配線３３０と電気的に接続されている。セル配置領域３１０の外部に配置されたＳＲＡＭ３６０も、リング配線３３０と電気的に接続されて、電源供給ＩＯセル３４０から電源の供給を受けている。
なお、本発明の半導体装置は、セル１００のように電源配線通過領域１５３を有する少なくとも一つのセルと電源配線３２０とを最低限備えていればよく、図３に示すリング配線３３０や電源供給ＩＯセル３４０は、本発明の半導体装置に必須の構成要素ではない。また、図３に示す電源配線３２０の配置は一例にすぎない。また、セル配置領域３１０には、どのような向きでセルが並べられていてもよい。なお、本実施形態においては、電源配線もグランド配線も電源配線と記載する。
次に、セル１００の多層配線構造について図４（ａ）〜（ｃ）を用いて説明する。半導体基板のＰチャンネルトランジスタ領域１０１には、図４（ａ）に破線で示すように、３つのソース領域１１１と３つのドレイン領域１１２が形成されている。隣り合うソース領域１１１とドレイン領域１１２とが、一つのトランジスタのソース領域とドレイン領域になっている。また、Ｎチャンネルトランジスタ領域１０２も同様に、３つのソース領域１１３と３つのドレイン領域１１４とが形成されている。この半導体基板の上には、図４（ａ）〜（ｃ）に示す３層の配線層が形成されている。図４（ａ）は、半導体基板の上にゲート絶縁膜を介して形成されたゲート電極層１２０である。また、図４（ｂ）は、ゲート電極層１２０の上に絶縁膜を介して形成されるソースドレイン電極層１３０である。また、図４（ｃ）は、ソースドレイン電極層１３０の上に絶縁膜を介して形成される端子層１５０である。
図４（ａ）に示すゲート電極層１２０には、前段ゲート電極部１２１ａ、後段ゲート電極部１２１ｂ、コンタクト１２２、１２３が形成されている。前段ゲート電極部１２１ａは、４つのゲート電極１２７ａと、ゲート電極１２７ａを接続する配線１２８ａとで構成されている。前段ゲート電極部１２１ａは、端子層１５０に形成された入力端子１５１とコンタクト１３４によって電気的に接続される。
図４（ａ）に示す後段ゲート電極部１２１ｂは、６つのゲート電極１２７ｂと、ゲート電極１２７ｂを接続する配線１２８ｂとで構成されている。後段ゲート電極部１２１ｂは、ソースドレイン電極層１３０に形成された前段ドレイン電極部１３１ａとコンタクト１３５によって電気的に接続される。コンタクト１２２は、ソースドレイン電極層１３０に形成されたソース電極１４１ａ、１４１ｂと、半導体基板のソース領域１１１、１１３とを電気的に接続する。また、コンタクト１２３は、ソースドレイン電極層１３０に形成されたドレイン電極１３７ａ、１３７ｂと基板のドレイン領域１１２、１１４とを接続する。
図４（ｂ）に示すソースドレイン電極層１３０には、ソース電極１４１ａ、１４１ｂ、ストラップ電源配線１４０、ストラップグランド配線１４２、前段ドレイン電極部１３１ａ、後段ドレイン電極部１３１ｂ、及びコンタクト１３４が形成されている。ストラップ電源配線１４０は、図３に示す電源配線３４０のいずれかと電気的に接続されて、ＰＭＯＳトランジスタのソース電極１４１ａに電源電圧を供給する配線である。また、ストラップグランド配線１４２は、ＮＭＯＳトランジスタのソース電極１４１ｂにグランド電圧を供給する配線である。ストラップ電源配線１４０及びストラップグランド配線１４２は、セル１００の外周の対向する２辺１００ｃ、１００ｄを結ぶ直線状の配線である。ソース電極１４１ａ、１４１ｂは、コンタクト１２２によって基板のソース領域１１１と電気的に接続される。
図４（ｂ）に示す前段ドレイン電極部１３１ａは、２つのドレイン電極１３７ａと、ドレイン電極１３７ａを接続する配線１３８ａで構成されている。後段ドレイン電極部１３１ｂは、４つのドレイン電極１３７ｂと、ドレイン電極１３７ｂを接続する配線１３８ｂで構成されている。ドレイン電極１３７ａ、１３７ｂは、コンタクト１２３で基板のドレイン領域１１２、１１４と電気的に接続される。
前段ドレイン電極部１３１ａの配線１３８ａは、ドレイン電極１３７ａ、１３７ｂからの出力を後段ゲート電極部１２１ｂに入力するための配線である。配線１３８ａは、コンタクト１２５によって下層の後段ゲート電極部１２１ｂと電気的に接続されている。後段ドレイン電極部１３１ｂは、コンタクト１３６によって出力端子１５２と電気的に接続されている。
図４（ｃ）に示すセル１００の端子層１５０には、長方形状の入力端子１５１と、出力端子１５２とが形成されている。入力端子１５１は、図３に示したセル配置領域３１０に並べられた他のセルの出力端子に接続される。また、出力端子１５２は、他のセルの入力端子に接続される。セルの端子どうしを接続する信号配線は、端子層１５０に形成される。
端子層１５０には、図３に示した電源配線３２０を通過させることができる電源配線通過領域１５３を有している。図４（ｃ）に示す電源配線通過領域１５３には、図５（ａ）、（ｂ）、（ｃ）に示すように、セル１００の長手方向（長辺１００ａ、１００ｂと平行な方向）に対して垂直に、幅Ｗの電源配線３２０を横断させることができる。
電源配線通過領域１５３は、破線で示された辺１５３ａ〜１５３ｄで構成される四角形の内部領域である。この電源配線通過領域１５３を構成する４辺のうちの２辺１５３ａ、１５３ｂは、セル１００の対向する２辺１００ａ、１００ｂの一部と一致する。また、電源配線通過領域１５３を構成する他の２辺１５３ｃ、１５３ｄは、辺１５３ａ、１５３ｂと垂直で、端子１５１、１５２（より詳しくは、端子１５１、１５２の内部に形成されているコンタクトホール）から所定の距離Ｄａ離れた位置を通る。
所定の距離Ｄａは、配置する電源配線３２０の幅Ｗによって変化する。端子１５１、１５２と電源配線３２０とが近づきすぎると、歩留まりが著しく低下するため、デザインルールを満たすよう、端子１５１、１５２と配線電極３２０とは、所定距離以上離しておく。
したがって、同じセル１００であっても、敷設される電源配線３２０の幅が、図６（ａ）に示す幅Ｗａのように狭い場合と、図６（ｂ）に示す幅Ｗｂ（Ｗｂ＞Ｗａ）ように広い場合とでは、距離Ｄａが変化し、電源配線通過領域１５３の形状も変化する。なお、入力端子１５１や出力端子１５２の電源配線通過領域１５３とは逆側の領域６５０の幅は、電源配線がとりうる最小幅よりも狭いため、電源配線通過領域１５３とはならない。しかしながら、この領域の幅が電源配線の最小幅よりも広い場合には、セル１００は２つないし３つの電源配線通過領域１５３を有する。このように、セル１００に含まれる電源配線通過領域の個数は１つに限定されるわけではない。
また、セル１００の幅方向（長手方向）と電源配線３２０とを平行に配置する場合、図７（ａ）に破線で囲む領域１５７、１５８が、電源配線通過領域１５３となりうる。長方形の領域１５７を構成する２辺１５７ｃ、１５７ｄは、セル１００の対向する２辺１６０ｃ、１６０ｄの一部である。また、領域１５７を構成する辺１５７ｃは、セルの辺１５０ａである。また、辺１５７ｂは、入力端子１５１及び出力端子１５２から距離Ｄａの位置を通る直線である。この領域１５７は、電源配線３２０の延伸方向とセル１００の幅方向とが平行で、かつ、電源配線の幅Ｗが、辺１５７ａ、１５７ｂ間の距離Ｄｓよりも狭い場合に電源配線通過領域になる。領域１５８についても同様である。
また、電源配線通過領域１５３の形状は、正方形や長方形に限定されない。例えば、図７（ｂ）に斜線で示す領域１５７のように、電源配線３２０の延伸方向に対してセル１００の長手方向が平行や垂直以外の傾きをもって配置される場合には、電源配線通過領域１５３の形状を平行四辺形にしてもよい。
上述のようにセル１００における電源配線通過領域１５３の形状や個数等は、敷設される配線幅や、同一層に形成されている端子等の配線の配置等によって変化する。セル１００の電源配線通過領域１５３の形状や個数は、自動レイアウトツールに領域判断部を設けておき、判断させるようにしてもよい。
セル１００のように電源配線通過領域１５３を有する本発明のセルは、図３に示すようなセル配置領域３１０のうち電源配線３２０が敷設されない領域に配置できるのはもちろんのこと、従来セルを配置することができなかった電源配線３２０が敷設されている領域にも配置することができる。よって、本発明のセルを用いれば、セルの敷きつめ率を向上させることができ、面積の小さな半導体装置を設計することができる。別の言い方をすれば、電源配線３２０の直下にもトランジスタ等の回路を形成することができるため、セル配置領域３１０の面積が小さくなり、ひいては半導体装置３００のサイズを小さくすることができる。また、本発明のセル１００では、電源配線３２０を横断させるためだけの配線層を設けるのではなく、端子１５１、１５２や信号配線等他の配線が形成されている層内に電源配線３２０を通過させるので、配線層の数が増加せず、製造工程数や製造コストを抑制することができる。
また、本発明のセルのように配線配置可能領域を有するセルを用いれば、半導体装置にセル配置領域と電源配線を敷設する領域とを別個に設ける必要がないため、電源配線の幅を太くしても半導体装置のサイズは大きくならない。電源配線の幅を太くすると、配線抵抗が小さくなり、ストラップ電源配線に供給される電圧のばらつきを抑制することができる。よって、ストラップ電源配線やグランド配線を介して各トランジスタにばらつきのない電圧が印加されるため、トランジスタの閾値電圧を小さくした場合でも、ノイズによるトランジスタの誤動作を防止することができる。また、電源配線の幅を広くすると、エレクトロマイグレーションによる電源配線の断線を防止することもできる。
また、セルの上に電源配線を通過させれば、電源配線とストラップ電源配線がコンタクトによって接続された電圧供給点から各セルまでの距離が短くなるために、各セルによりばらつきのない電圧を供給することができる。
なお、本実施形態では入力端子や出力端子が形成される端子層に電源配線通過領域を設けたが、電源配線通過領域は、端子層以外の比較的スペースのある配線層に設けてもよい。
（第２の実施形態）
図８は、本発明の別の実施形態による半導体装置８００の一部破断した平面図である。図８は、例えば第１の実施形態において説明した、図３に示す半導体装置３００のセル配置領域３１０の一部を拡大して示した図である。半導体装置８００は、複数のセル８０１、８０２、８０３、８０４、８０５と、電源配線５００と、グランド配線６００を備えている。
各セル８０１〜８０５は、第１の実施形態で説明したセルと同様に、トランジスタ等が形成された半導体基板上に、複数の配線層を有する。配線層には、トランジスタの電極や、電源配線と電極とを接続するためのストラップ電源配線１４０、ストラップグランド配線１４２、入力端子、及び出力信号等が形成されている。ストラップ電源配線１４０、及び、ストラップグランド配線１４２は、各セル８０１〜８０５の電源配線通過領域８８０〜８８３を有する層よりも下層に配置されている。電源配線５００とストラップ電源配線１４０との接続、及び、グランド配線６００とストラップグランド配線１４２とは、導電性材料で形成されたコンタクト８５０によって行われる。これにより、電源配線からストラップ電源配線を経由して、横一列に並んだ各セルに電源電圧が供給される。また、同様に、グランド配線６００からストラップグランド配線１４０を経由して、横一列に並んだ各セルにグランド電圧が供給される。
セル８０１は、同一配線層に電源配線通過領域８８０及び電源配線通過領域８８１を有している。また、セル８０２は、セル８０１の電源配線通過領域８８０、８８１と基板底面からの高さが同じ配線層に、電源配線通過領域８８２を有している。同様に、セル８０５も、電源配線通過領域８８３を有している。以下、このように電源配線通過領域を有するセル８０１、８０２、８０５を電源配線配置可能セルという。なお、各電源配線通過領域８８０、８８１、８８２、８８３についての考え方は、第１の実施形態と同じであるため、本実施形態中での説明を省略する。
図８に示す半導体装置８００では、電源配線５００の直下で電源配線通過領域８８０、８８２が並び、グランド配線６００の直下で、電源配線通過領域８８１、８８３が並ぶように電源配線配置可能セル８０１、８０２、８０５が配置されている。
各セル８０１〜８０５に供給される電源電圧のばらつきを抑制し、また、エレクトロマイグレーションによる断線を防止するために、通常、電源配線５００やグランド配線６００は、信号配線に比べて太い配線幅を有している。本実施形態の半導体装置８００では、従来デッドスペースであった電源配線５００及びグランド配線６００の下のスペースにもセルを配置できるため、セル配置領域の面積を削減でき、ひいては半導体装置を小型化できる。
また、電源配線５００及びグランド配線６００の下にセルを配置できれば、配線領域全体の面積は小さくなるが、セルが並べられてなるひとまとまりの領域の面積を大きくすることができるので、セルの配置自由度が向上する。自動レイアウトツールを用いてセルの配置を行う場合、セル配置自由度が高いほど信号配線の迂回が発生しにくくなり、タイミング収束性が良好になる。したがって、配置設計の見直しの必要性が低減し、設計期間が短縮化される。
（第３の実施形態）
図９（ａ）（ｂ）は、本発明のさらに別の実施形態による半導体装置９００、９０１の一部破断した平面図である。この半導体装置９００は、第１及び第２の実施形態で説明した電源配線配置可能セル９３１、９３３、９３６、９３７、９３８、９３９、９４１、電源配線通過領域を有さないセル９３２，９３４、９３５、９４０、電源配線５００、及び、グランド配線６００を備えている。各セル９３１、９３３、９３６、９３７、９３８、９３９、９４１は、第１の実施形態で説明したように半導体基板上に複数の配線層を有する多層配線構造になっている。また、同じ配線層に電源配線通過領域９３１ａ、９３３ａ、９３３ｂ、９３６ａ、９３７ａ、９３８ａ、９３９ａ、９４１ａを有している。電源配線通過領域の考え方は、第１の実施形態と同様であるため、説明を省略する。図９（ａ）に示す半導体装置９００における電源配線５００とグランド配線６００は、一定の間隔Ｄｅで交互に配置されている。
半導体装置９００では、各電源配線配置可能セル９３１、９３３、９３６、９３７、９３８、９３９、９４１は、電源配線通過領域９３１ａ、９３３ａ、９３３ｂ、９３６ａ、９３７ａ、９３８ａ、９３９ａ、９４１ａが各配線５００、６００の下に配置されるように並べられている。
ところで、電源配線から各セルに供給される電圧のばらつきを抑制するには、並列接続される電源配線及びグランド配線の数を増やすとよい。同じ面積のセル配置領域に敷設される電源配線の数を増やすには、電源配線及びグランド配線の間隔を狭くするとよい。例えば、図９（ａ）に示す電源配線５００とグランド配線６００の間隔Ｄｅでは、電源配線５００から各セルに供給される電圧のばらつきを抑制できない場合、図９（ｂ）に示すように、電源配線５００とグランド配線６００との間隔を、間隔Ｄｅよりも狭い間隔Ｄｅ’にするとよい。配線間隔を間隔Ｄｅから間隔Ｄｅ’にすると、図９（ａ）に示されているセル配置領域に配置されていた各セルが、他の領域にあったセルと一部入れ替わり、図９（ｂ）に示すように再配置される。
電源配線５００とグランド配線６００の配線幅を変えずに間隔を狭くすると、セル配置領域における電源配線又はグランド配線が占める面積が大きくなる。しかしながら、本発明の半導体装置９００では、電源配線５００やグランド配線６００の下にもセルを配置できるので、設計中に配線数や配線間隔を変化させても、配線数を変更する前より半導体装置が大きくなりにくい。
（第４の実施形態）
図１０（ａ）（ｂ）は、本発明のさらに別の実施形態によるセル１１００と、セルの電源配線通過領域１１０１、１１０３にそれぞれ配置される電源配線５００及びグランド配線６００の配置の様子を示している。本実施形態のセル１１００は、例えば第１の実施形態で図４を用いて説明したセル１００と同様に、トランジスタ等が形成された半導体基板上に、ゲート電極層、ソースドレイン電極層、端子層が形成されている。ただし、セル１１００で表される論理回路は第１の実施形態で説明したセル１００とは異なり、端子層に２つの入力端子１５１ａ、１５１ｂと２つの出力端子１５２ａ、１５２ｂを有している。
本実施形態のセル１１００は、セルライブラリに登録されている時点では、図１０（ａ）に示すように端子１５１ａ、１５１ｂ、１５２ａ、１５２ｂが配置されている。図１０（ａ）に示すセル１１００の電源配線通過領域１１０１、１１０２、１１０３の幅は、それぞれＷ１、Ｗ２、Ｗ３になっている。図１０（ａ）は、配線間隔がＤｂの電源配線５００とグランド配線６００とをセルに配置しようとした場合のセル１１００と配線５００、６００との様子を示している。図１０（ａ）では、グランド配線６００の配線幅Ｗａが電源配線通過領域１１０３の幅Ｗ３よりも狭いため、このままではグランド配線６００を配置することができない。
しかしながら、本発明のセル１１００は、端子１５１ａ、１５１ｂ、１５２ａ、１５２ｂの位置を移動させることによって、図１０（ｂ）に示すように、電源配線通過領域１１０１，１１０２、１１０３の形状を変化させることができる。端子の位置を移動させられるセルを、第１の実施形態で説明したセルを用いて以下簡単に説明する。
図１に示したセルは、図４（ａ）に示したように、ゲート電極層１２０の前段ゲート電極部１２１ａの配線１２８ａ上にコンタクト１３４が形成されて、入力端子１５１と電気的に接続される。したがって、配線１２８ａを長くして、コンタクト１２４と接続される位置を図４（ａ）に示すよりもセルの外側に移動させれば、端子１５１の位置を移動させることができる。もしくは、ソースドレイン電極層１３０など、端子層１５０よりも下層に配線を形成し、入力端子１５１と前段ゲート電極部１２１ａとを、コンタクト及び配線で接続するようにしてもよい。この場合、前段ゲート電極部１２１ａと入力端子１５１とは、前段ゲート電極部１２１ａと配線とを接続するコンタクト、配線、及び、配線と端子１５１とを接続するコンタクトによって接続される。
このように端子の配置に自由度を持たせておけば、電源配線やグランド配線の間隔に応じて端子を移動させて電源配線通過領域の形状を変化させ、電源配線やグランド配線をセル内で通過させられるようにできる。このセルを用いれば、電源配線やグランド配線の下にセルを配置できるので、半導体装置の面積を小さくすることができる。
また、電源配線やグランド配線の配置間隔を決めていない状態でセルのレイアウトを行う場合でも、後に設定された配線間隔に合わせて端子を移動することができるので、半導体装置の設計の度にセルを開発する必要が無くなる。つまり、セルの汎用性が高くなるので、半導体装置やセルのコストを抑制することができる。
（第５の実施形態）
図１１（ａ）、（ｂ）は、本発明のさらに別の実施形態によるセル１１００を示している。セル１１００の構造等については、第１の実施形態等と同様であるため説明を省略する。図１１（ａ）に示す長方形の端子１５１ａ、１５１ｂ、１５２ａ、１５２ｂは、その長手方向がセル１１００の長手方向と平行に配置されている。この端子１５１ａ、１５１ｂ、１５２ａ、１５２ｂの配置は、セル１１００の長手方向と平行に電源配線及びグランド配線が配置されることを想定した配置である。このときの電源配線通過領域１１２０、１１３０を破線で囲って示している。このセル１２０１を、セル１２０１の長手方向が幅Ｗの電源配線５００、及びグランド配線６００の延伸方向と垂直になるように配置する場合、図１１（ａ）に示すように端子１５１ａ、１５２ｂと配線５００、６００とが接触してしまう。
このような場合、図１２（ａ）の配置から、図１２（ｂ）の配置に、端子１５１ａ、１５１ｂ、１５１ａ、１５１ｂの向きと位置を移動させる。端子１５１ａ、１５１ｂ、１５２ａ、１５２ｂを移動させることによって、電源配線通過領域１２４０、１２５０ができる。この電源配線通過領域１１４０、１１５０の間隔は、電源配線５００、及びグランド配線６００の間隔に適した間隔にされている。
本実施形態のように、配線方向に応じて端子を移動させるようにすれば、電源配線等の配線幅や間隔に適した電源配線通過領域を作ることができる。端子を移動させることによって電源配線やグランド配線の下にセルを配置できるようにすれば、セル配置領域の面積が狭くなり、半導体装置を小型化できる。また、端子の位置を移動させるようにすれば、セルの汎用性が高くなり、半導体装置毎にセルを開発する必要がないため、半導体装置の開発コストを抑制することができる。
本発明にかかる半導体装置とセルは、小型で低電力の半導体装置等として有用である。
本発明のセルを説明するための図 図１のセルが示す論理回路を示した図 本発明の半導体装置の平面図 （ａ）〜（ｃ）は、図１のセルの配線層を示す図 （ａ）〜（ｃ）は、配線が配置されたセルの図 （ａ）、（ｂ）は、配線配置可能領域と配線幅との関係を説明する図 （ａ）、（ｂ）は、配線配置可能領域の別な例を示す図 本発明の別な半導体装置の一部破断した平面図 （ａ）、（ｂ）は、さらに別の実施形態による半導体装置を説明する図 （ａ）、（ｂ）は、さらに別の実施形態によるセルを説明する図 （ａ）、（ｂ）は、さらに別の実施形態によるセルを説明する図 従来の半導体装置の概略平面図
符号の説明
１００ セル
１５１ 入力端子
１５２ 出力端子
１５３ 電源配線通過領域

Claims (16)

  1. ２層以上の配線層を有する半導体集積回路を構成するセルであって、
    半導体基板に形成される１以上のトランジスタと、
    前記トランジスタに電源電圧及びグランド電圧を供給する一対のセル内電源配線と、
    前記トランジスタによって構成される回路の接続端子とを備え、
    前記セル内電源配線が敷設されていない配線層に、前記セル内電源配線よりも幅の広いセル間電源配線を通過させるための電源配線通過領域が少なくとも１つ設けられることを特徴とする、半導体集積回路用のセル。
  2. 前記接続端子は、前記電源配線通過領域が設けられる配線層に形成されていることを特徴とする、請求項１に記載のセル。
  3. 前記一対のセル内電源配線は、互いに平行に敷設され、前記電源配線通過領域は、前記セル内電源配線と直交する方向に前記セル間電源配線を通過させる形状を有することを特徴とする、請求項１に記載のセル。
  4. 外周を構成する２辺の少なくとも一部が、前記電源配線通過領域の境界を構成する２辺と一致することを特徴とする、請求項１に記載のセル。
  5. 前記電源配線通過領域の形状は四角形であることを特徴とする、請求項４に記載のセル。
  6. 前記電源配線通過領域の境界を構成する辺は、前記接続端子から所定距離以上離れていることを特徴とする、請求項２に記載のセル。
  7. 前記所定距離は、あらかじめ定められたセル間電源配線の幅によって決定されることを特徴とする、請求項６に記載のセル。
  8. 前記端子の配置は、あらかじめ定められた隣合う前記セル間電源配線の間隔によって決定されることを特徴とする、請求項２に記載のセル。
  9. 前記端子の配置は、あらかじめ定められた前記セル間電源配線を通過させる方向によって決定されることを特徴とする、請求項１に記載のセル。
  10. 前記セル間電源配線の幅よりも幅が広いことを特徴とする、請求項１に記載のセル。
  11. 前記半導体基板の電源配線通過領域と一致する領域に前記トランジスタの少なくとも一部が形成されていることを特徴とする請求項１に記載のセル。
  12. 前記電源配線通過領域の最小幅が前記セル間電源配線の幅よりも広いことを特徴とする、請求項１に記載のセル。
  13. 外周の一辺よりも前記セル間電源配線の長さが長いことを特徴とする、請求項１に記載のセル。
  14. ２層以上の配線層を有したセル構造の半導体集積回路であって、
    半導体基板に形成されるトランジスタと、前記トランジスタに電源電圧及びグランド電圧を供給する一対のセル内電源配線と、セル間を接続する接続配線とを備え、前記セル内電源配線が敷設されていない配線層に、前記セル内電源配線よりも広い幅を有する電源配線を通過させるための電源配線通過領域が設けられたことを特徴とする１以上のセルと、
    少なくなくとも１以上の前記セルに設けられた電源配線通過領域を通過するセル間電源配線とを備えた、半導体集積回路。
  15. 前記セル間電源配線と、前記セル内電源配線とが、１以上の前記セル内で電気的に接続されていることを特徴とする、請求項１４に記載の半導体装置。
  16. 前記接続配線の端部に設けられる接続端子を備え、
    前記接続端子の配置が異なる前記セルを１以上備えていることを特徴とする、請求項１５に記載の半導体装置。
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