CN1638129A - 半导体器件及单元 - Google Patents

Abstract

一种单元(100)包括在半导体衬底上的三层布线层(栅电极层、源/漏电极层和端子层)，该半导体衬底含有其上形成晶体管。形成了用于连接一个单元到另一个单元的输入端子(151)和输出端子(152)的布线层(端子层)之一包括电源线经过区(153)，可以设置电源线穿过该电源线经过区，以从外部电源向单元内的晶体管施加电源电压和地电压的。

Description

半导体器件及单元

发明背景

发明领域

本发明涉及一种半导体器件及一种单元。

背景技术的说明

随着微型化技术的近来发展，增加了集成电路(半导体器件)的集成度。图12示出了如在日本特开专利公开号No.2002-261245中公开的常规半导体器件1200的局部剖面图。半导体器件1200包括多个单元1201、电源线1203b、地线1203a、带状电源线1202b和带状地线1202a。每个单元1201可以是，例如，实现AND门或NAND门的基础单元、或包括多个门(例如AND门)的单元，每个单元1201是一个电路部件，和其他单元一起形成电路。通过把多个这种单元结合在一起可以实现所需要的集成电路。

电源线1203b电连接设置在半导体器件1200周围的I/O区内的电源焊盘(未示出)。地线1203a电连接设置在半导体器件1200周围的I/O区内的接地焊盘(未示出)。电源线1203b和地线1203a相互平行延伸。尽管图12中未示出，但电源线1203b和地线1203a相互交替排列。此外，电源线1203b和地线1203a形成在同一布线层中。

垂直于电源线1203b延伸的带状电源线1202b形成在与电源线1203b相同的布线层中，并且电连接电源线1203b。垂直于地线1203a延伸的带状地线1202a电连接地线1203a。带状电源线1202b和带状地线1202a相互交替排列，在它们之间具有由单元1201的高度确定的间距。如图12中所示，在每个水平行1201X中的单元1201上，通过带状电源线1202b施加来自电源线1203b的电源电压，并通过带状地线1202a施加来自地线1203a的地电压。每个单元1201的输入端子通过信号线1206、1207等连接另一单元的输出端子。

如果在不改变电源电压的情况下增加了电路集成度，那么电路的功耗增加。考虑到这种情况，按照常规，随电路集成度增加，减少电源电压。由于减少了电源电压，也减少了形成在单元中的每个晶体管的阈值电压的绝对值。阈值电压越低，由于由噪声引起的电压波动使晶体管出现故障的可能性越大。因此，应对单元施加没有变化的稳定的电源电压。

为了抑制施加到所述单元的电源电压之间的变化，应抑制线性电阻。通过增加相互并联连接的电源线的数目来减少每条电源线的电阻，或通过增加每条电源线的宽度，可以抑制线性电阻。

然而，如果增加电源线的数目或其宽度，那么形成电源线或地线的区域的面积增加，由此增加了半导体器件的总尺寸。半导体器件的更大尺寸意味着每晶片的半导体芯片的更少的数量和更低的生产量，这两方面都增加了生产成本。

如果增加电源线的宽度，那么可以设置信号线的空间减少，将多个单元连接在一起的信号线可能需要被绕路布线，使得更难符合信号定时限制。如果存在不符合定时限制的信号线，必须复查HDL设计(使用硬件描述语言的设计)或修正版图设计，直到符合定时限制，由此增加了设计步骤的数量和总设计周期。从而，应具有用于设置信号线的足够空间而不必绕路布线。

发明内容

因此，本发明的一个目的是提供一种半导体器件，其能抑制电源电压和地电压中的变化，该半导体器件具有小的总面积并且还具有用于放置数据线的充足空间而不用绕路布线。

根据本发明的单元是一种包括两层或多层布线层并且是半导体集成电路的一个部件，该单元包括：形成在半导体衬底上的一个或多个晶体管；用于给一个或多个晶体管施加电源电压和地电压的一对单元内电源线；以及由一个或多个晶体管形成的电路的连接端子，其中在没有设置单元内电源线的一个布线层中设置至少一个电源线经过区，使得具有比单元内电源线的宽度大的宽度的单元内电源线能通过该至少一个电源线经过区。

在一个优选实施例中，连接端子与所述至少一个电源线经过区形成在同一布线层中。

在一个优选实施例中，成对的单元内电源线相互平行延伸，并且所述至少一个电源线经过区具有一形状，使得单元内电源线能沿垂直于单元内单元线的方向通过所述至少一个电源线经过区。

在一个优选实施例中，所述至少一个电源线经过区的周长的两条边与单元的周长的两条边的至少部分相一致。在一个优选实施例中，所述至少一个电源线经过区具有矩形形状。

在一个优选实施例中，所述至少一个电源线经过区的周长的一条边离所述连接端子的距离是预定距离或更远。在一个优选实施例中，根据单元内电源线的预定宽度确定所述预定距离。

在一个优选实施例中，其中根据两条相邻的单元内电源线之间的预定间距确定所述端子的排列。

在一个优选实施例中，根据预定的单元内电源线通过的方向确定端子的排列。

在一个优选实施例中，单元的宽度比单元内电源线的宽度大。

在一个优选实施例中，一个或多个晶体管中的至少一个形成在对应所述至少一个电源线经过区的半导体衬底的区域中。

在一个优选实施例中，所述至少一个电源线经过区的最小宽度比单元内电源线的宽度大。

在一个优选实施例中，单元内电源线的长度比单元的周长的一条边长。

根据本发明的半导体器件是一种含有两层或多层布线层的以单元为基础的半导体集成电路，该半导体集成电路包括：分别含有形成在半导体衬底上的晶体管的一个或多个单元，用于给所述晶体管施加电源电压和地电压的一对单元内电源线，以及用于连接一个单元到另一个单元的连接线，其中在没有设置单元内电源线的布线层之一中设置电源线经过区，使得宽度比单元内电源线的宽度大的电源线能通过电源线经过区；以及穿过所述一个或多个单元中的至少一个内的电源线经过区的单元内电源线。

在一个优选实施例中，单元内电源线电连接所述一个或多个单元的至少一个中的单元内电源线。

在一个优选实施例中，半导体器件包括设置在连接线一端处的连接端子；以及在一个或多个单元的至少一个中的连接端子的排列与其它单元中的不同。

从结合附图的本发明的详细说明中，本发明的这些和其它目的、特征、方案和优点将变得更加显而易见。

附图简介

图1示出了本发明的单元；

图2示出了图1的单元的逻辑电路图；

图3是本发明的半导体器件的平面示图；

图4A至图4C分别示出了图1的单元的布线层；

图5A至图5C分别示出了其中设置有线的单元；

图6A和图6B示出了可布线的(routable)区域和线宽度之间的关系的示图；

图7A和图7B示出了可布线的区域的其它例子；

图8是根据本发明另一实施例的半导体器件的局部剖面示图；

图9A和图9B示出了根据本发明又一实施例的半导体器件；

图10A和图10B示出了根据本发明又一实施例的单元；

图11A和图11B示出了根据本发明又一实施例的单元；

图12示出了常规半导体器件的示意平面图。

优选实施例的描述

第一实施例

图1示出了根据本发明第一实施例的单元100的布局图。参考图1，单元100包括其上设置有P沟道晶体管区101和N沟道晶体管区102的半导体衬底。在半导体衬底上，单元100包括前级栅电极部分121a(输入栅极)、后级栅电极部分121b、前级漏电极部分131a、后级漏电极部分131b(输出漏极)、源电极141a和141b、带状电源线140、带状地线142、输入端子151和输出端子152。单元100具有矩形形状，其周长由长边100a和100b以及短边100c和100d限定。

参考图2，单元100是包括相互串联连接的前级模块210和后级模块220的逻辑电路。前级模块210包括相互并联连接的两个反相器230和240，以及后级模块220包括彼此并联连接的三个反相器250、260和270。单元100包括在一个布线层中的电源线经过区153，随后将更详细介绍单元100的结构等。例如单元100的单元是储存在使用自动设计工具设计集成电路时所使用的单元程序库中的逻辑电路的功能单元。

图3示出了半导体器件300的平面图，半导体器件300是本发明的示范性半导体器件。在单元排列区310中如单元100这样的单元排列在一起以实现所需要的集成电路。单元排列区310提供有来自电源线320的电源电压，电源线320相互以预定间距彼此平行延伸横跨单元排列区310。电源线320将环绕单元排列区310的环形线330的两条相对边电连接在一起。电源I/O单元340(电源焊盘)设置在环形线330周围。电源I/O单元340接受来自半导体器件300外部的电源，并且给设置在单元排列区310中的单元施加预定的电源电压和地电压。每个电源I/O单元340通过I/O连接线350电连接环形线330。设置在单元排列区310外部的SRAM 360也电连接环形线330，并接受来自电源I/O单元340的供电。

仅要求本发明的半导体器件包括至少一个单元，与单元100一样，该单元具有单元线经过区153和电源线320。图3所示的环形线330和电源I/O单元340不是本发明的半导体器件的必不可少的部件。图3所示的电源线320的排列仅仅是一个例子。在单元排列区310中，单元可以以任何方向排列。应注意，在本实施例中，电源线和地线都称为电源线。

接着，将参考图4A至图4C介绍单元100的多层布线结构。参考图4A，三个源区111和三个漏区112形成在半导体衬底的P沟道晶体管区101中，如用虚线所指示的。每个源区111和一个相邻的漏区112是一个晶体管的源和漏区。相似的，三个源区113和三个漏区114形成在N沟道晶体管区102中。图4A至图4C中所示的三层布线层形成在半导体衬底上。图4A示出了通过中间的栅极绝缘膜形成在半导体衬底上的栅电极层120。图4B示出了通过中间的绝缘膜形成在栅电极层120上的源/漏电极层130。图4C示出了通过中间的绝缘膜形成在源/漏电极层130上的端子层150。

在图4A中所示的栅电极层120中形成的是前级栅电极部分121a、后级栅电极部分121b以及触头(contact)122和123。前级栅电极部分121a包括四个栅电极127a和与栅电极127a连接在一起的线128a。前级栅电极部分121a通过触头134电连接形成在端子层150中的输入端子151。

图4A中所示的后级栅电极部分121b包括六个栅电极127b和与栅电极127b连接在一起的线128b。后级栅电极部分121b通过触头135电连接形成在源/漏电极层130中的前级漏电极部分131a。触头122将形成在源/漏电极层130中的源电极141a和141b与半导体衬底的源区111和113电连接起来。触头123将形成在源/漏电极层130的漏电极137a和137b与半导体衬底的漏区112和114电连接起来。

在图4B中所示的源/漏电极层130中形成的是源电极141a和141b、带状电源线140、带状地线142、前级漏电极部分131a、后级漏电极部分131b和触头134。带状电源线140电连接图3中所示的电源线320之一，用于给PMOS晶体管的源电极141a提供电源电压。带状地线142给NMOS晶体管的源电极141b施加地电压。带状电源线140和带状地线142每一个均为连接单元100的周长的两条相对边100c和100d的直线。源电极141a和141b通过触头122电连接衬底的源区111。

图4B中所示的前级漏电极部分131a包括两个漏电极137a以及将漏电极137a连接在一起的线138a。后级漏电极部分131b包括四个漏电极137b以及将漏电极137b连接在一起的线138b。漏电极137a和137b通过触头123电连接衬底的漏区112和114。

前级漏电极部分131a的线138a是用于输入漏电极137a和137b的输出到后级栅电极部分121b的线。线138a通过触头125电连接下层中的后级栅电极部分121b。后级漏电极部分131b通过触头136电连接输出端子152。

在图4C中所示的单元100的端子层150中形成的是矩形输入端子151和矩形输出端子152。输入端子151连接图3中所示的单元排列区310中排列的单元的另一个的输出端子。输出端子152连接另一个单元的输入端子。用于连接不同单元的端子的信号线形成在端子层150中。

端子层150包括电源线经过区153，该电源线经过区153能使图3中所示的电源线320穿过。参考图5A、图5B和图5C，具有宽度W的电源线320能沿垂直于单元100的纵向方向(平行于长边100a和100b的方向)的方向通过电源线经过区153延伸。

电源线经过区153是由虚线边153a至153d划定界限的矩形内部区域。电源线经过区153的四条边中的两条边153a和153b与单元100的两条相对边100a和100b的部分一致。电源线经过区153的其它两条边153c和153d垂直于边153a和153b，并分别与端子151和152(更具体地，是形成在端子151和152中的接触孔)保持预定距离Da。

根据电源线320的宽度W改变预定距离Da。由于如果端子151和152太靠近电源线320，产量显著降低，那么端子51和152和电源线320彼此分开预定距离或更远，以便符合设计规格。

因此，对于相同的单元100，在电源线320具有图6A中所示的小宽度Wa的情况与电源线320具有图6B中所示的大宽度Wb(Wb＞Wa)的情况下，电源线经过区153的距离Da和形状会发生改变。在输入端子151或输出端子152的相对电源线经过区153的另一侧的区域650不能用作电源线经过区153，因为其宽度比电源线的最小宽度更小。然而，如果区域650具有比电源线的最小宽度大的宽度，那么单元100可以具有两个或三个电源线经过区153。从而，包含在一个单元100内的电源线经过区153的数目不限于一个。

参考图7A，在单元100的宽度方向(纵向方向)和电源线320相互平行的情况下，由虚线限定的区域157和158可以是电源线经过区153。矩形区域157的两条边157c和157d是单元100的两条相对边160c和160d的两个部分。区域157的另一边157a与单元100的边160a一致。其另一条边157b在距离输入端子151和输出端子152Da处形成直线。如果电源线320延伸方向平行于单元100的宽度方向，并且如果该电源线的宽度W小于边157a和157b之间的距离Ds，区域157可以为电源线经过区。上述说明还适用于区域158。

电源线经过区153的形状不局限于正方形或矩形形状。例如，在单元100的纵向与电源线320延伸方向成倾斜角，既不平行于也不垂直于电源线320延伸的方向的情况下，电源线经过区153的形状可以是平行四边形，如图7B中用虚线限定界限的区域159。

如上所述，每个单元100中的电源线经过区153的形状、数目等可以根据各种因素，例如要设置从此处通过的线的宽度、或形成在同一层中的端子之间线的排列，而改变。可以通过按自动版图工具设置的区域判断部分(region determination section)来确定每个单元100的电源线经过区153的形状和数量。

与单元100一样，本发明的具有电源线经过区153的单元不仅可以放置在没有提供电源线320的单元排列区310(参看图3)的部分中，还可以在提供了电源线320的其它部分(在现有技术中不能放置单元的区域)中。因此，本发明的单元可以更加紧密地放置在一起，并能够实现具有更小总面积的半导体器件。换句话说，例如晶体管的电路部件可以形成在电源线320下面，由此减少单元排列区310的面积，并因此能够降低半导体器件300的总尺寸。此外，在本发明的单元100中，电源线320通过形成端子151和152以及例如信号线的其它线的层，而不是提供一个只设置电源线320的专门布线层。因此，没有增加布线层的数目，由此能够抑制生产步骤的数目和生产成本。

此外，与本发明的单元一样，对于具有可布线区域的单元，不必在半导体器件中分别地提供单元排列区和用于提供电源线的其它区域，由此即使增加了每条电源线的宽度，也不会增加半导体器件的总尺寸。如果增加了每条电源线的宽度，那么降低了其线性电阻，由此能够抑制施加到带状电源线的电压之间的变化。因此，通过带状电源线和地线对晶体管施加均匀的电压，由此即使降低了晶体管的阈值电压，也能够阻止晶体管受到由噪声引起的故障。此外，如果增加每条电源线的宽度，能够防止电源线受到由电迁移引起的中断。

此外，如果电源线穿过所述单元上方，则缩短了每个单元和电压馈送点之间的距离，在电压馈送点处通过触头使电源线和带状电源线连接在一起，由此能够供应均匀的电压给所述单元。

虽然在本发明中电源线经过区域设置在形成输入端子和输出端子的端子层中，电源线经过区也可以设置在具有剩余的相对大的空间的不同布线层中。

第二实施例

图8是根据本发明第二实施例的半导体器件800的局部剖面示图。图8按放大比例示出了，例如，图3中所示的第一实施例的半导体器件300的单元排列区310的一部分。半导体器件800包括多个单元801、802、803、804和805、电源线500和地线600。

和第一实施例的单元的情况一样，单元801至805中的每一个包括在半导体衬底上的多层布线层，所述衬底包含在其上形成的晶体管等。形成在布线层中的是晶体管的电极、用于把电源线连接到电极上的带状电源线140、带状地线142、输入端子、输出端子，等等。带状电源线140和带状地线142设置在比设置单元801至805的电源线经过区880至883的层低的层中。通过导电材料的触头850形成电源线500和带状电源线140之间的连接以及地线600和带状地线142之间的连接。这样，通过带状电源线140从电源线500对在沿水平向排列成线的单元施加电源电压。类似的，通过带状地线142从地线600对在水平方向排列成线的单元施加地电压。

单元801包括在同一布线层中的电源线经过区880和881。单元802包括在一个布线层中的电源线经过区882，该布线层距所述衬底底部表面的高度与单元801的电源线经过区880和881的高度相同。类似的，单元805包括电源线经过区883。具有上述电源线经过区的单元801、802和805在下文中称为“电源线可布线单元”。电源线经过区880、881、882和883的概念如第一实施例中所述，在本实施例中不再进一步说明。

在图8中所示的半导体器件800中，排列电源线可布线单元801、802和805，使得电源线经过区880和882位于电源线500下面，并使电源线经过区881和883位于地线600下面。

一般来说，电源线500和地线600具有比信号线宽的宽度，以便阻止对单元801至805的电源电压之间的变化，以及阻止电源线受到由电迁移引起的损坏。在本发明的半导体器件800中，所述单元还可以排列在电源线500和地线600下面的空间中，该空间在现有技术中为静空间(dead space)，由此能够减少单元排列区的面积并从而减小半导体器件的尺寸。

如果所述单元能排列在电源线500和地线600下面，那么就减少了可布线区域的总面积。此外，由于可布线区域不被电源线500和地线600分成几片，排列单元的每块区域的面积比现有技术中的面积大，由此增加了单元排列的自由度。在用自动版图工具排列单元的情况下，单元排列的更高自由度意味着信号线的更少的绕路布线和更好的定时收敛(timing convergence)。因此，所得到的排列就更不太会需要复检，由此缩短总设计周期。

第三实施例

图9A和图9B分别示出了根据本发明第三实施例的半导体器件900和901的部分截面图。半导体器件900包括如在第一和第二实施例中所述的电源线可布线的单元931、933、936、937、938、939和941、不具有电源线经过区的单元932、934、935和940、电源线500和地线600。如在第一实施例中所述，单元931、933、936、937、938、939和941均具有多层布线结构，其中多层布线层设置在半导体衬底上。电源线经过区931a、933a、933b、936a、937a、938a、939a和941a设置在同一布线层中。电源线经过区的概念如上面第一实施例中说明的相同，在本实施例中不再进一步说明。在图9A中所示的半导体器件900中，电源线500和地线600以预定间距De交替排列。

在半导体器件900中，排列电源线可布线单元931、933、936、937、938、939和941，使得电源线经过区931a、933a、933b、936a、937a、938a、939a和941a位于线500和600下面。

抑制从电源线施加到单元的电压的变化的一种方法是增加要并联连接的电源线和地线的数量。通过减少电源线和地线之间的间距，能增加要设置在具有一定面积的单元排列区中的电源线的数量而不用增加该单元排列区面积。例如，如图9A中所示，如果电源线500和地线600之间的间距De，从电源线500对单元施加的电压具有变化，间距可以减少到De′，如图9B所示。当线间距从De变化到De′时，图9A中所示的单元排列区中的一些单元被其它区域中的单元取代，产生如图9B所示的排列。

如果减少电源线500和地线600之间的间距不用改变其宽度，那么就增加了单元排列区中被电源线和地线占据的面积。然而，用本发明的半导体器件900，单元能排列在电源线500和地线600下面，由此，即使在设计步骤期间改变线的数量和线间距，该半导体器件的尺寸也不太可能增加。

第四实施例

图10A和图10B示出了根据本发明第四实施例的单元1000，以及电源线500和地线600是如何排列在单元1000的电源线经过区1101和1103中的。与图4中所示的第一实施例的单元100一样，本实施例的单元1000包括形成在半导体衬底上的栅电极层、源/漏电极层和端子层，所述半导体衬底含有形成在其上的晶体管等。然而，与第一实施例的单元100不同，单元1000的逻辑电路包括在端子层中的两个输入端子151a和151b以及两个输出端子152a和152b。

在本实施例的单元1000中，如在单元程序库中所存储的，按图10A所示排列端子151a、151b、152a和152b。在图10A中所示的单元1000中，电源线经过区1101、1102和1103分别具有宽度W1、W2和W3。图10A示出了具有线间距Db的电源线500和地线600是怎样排列在单元1000中的。在图10A中，地线600的宽度Wa比电源线经过区1103的宽度W3小，由此不能按所应该的那样适当地放置地线600。

然而，用本发明的单元1000，通过改变端子151a、151b、152a和152b的位置，能修改电源线经过区1101、1102和1103的形状，如图10B所示。下面将参考图1中所示的第一实施例的单元100简要介绍端子位置能改变的单元。

在图1中所示的单元100中，栅电极层120中的前级栅电极部分121a通过触头134电连接输入端子151，触头134形成在前级栅电极部分121a的线128a中，如图4A所示。因此，例如通过拉长线128a能改变端子151的位置，以便朝外移动和触头134的连接点，如图4A所示。或者，从触头134朝外延伸的线可以形成在比端子层150低的层中，例如，图4B中所示的源/漏电极层130，使得输入端子151和前级栅电极部分121a通过该附加线和触头134相互连接。在这种情况下，通过前级栅电极部分121a和附加线之间的触头、附加线、以及附加线和端子151之间的另一头触，前级栅电极部分121a和输入端子151相互连接。

利用端子排列中的这种自由度，能够根据电源线和地线之间的间距移动端子并改变电源线经过区的形状，使得电源线和地线能通过所述单元。然后，所述单元能排列在电源线和地线下面，因此能够减少半导体器件的总面积。

即使在设定电源线和地线之间的间距之前判断单元版图的情况下，随后也能根据所确定的线间距来移动所述端子。因此，不再在每次设计半导体器件时，都阐明单元。换句话说，本发明提供了更一般意义上的单元，并由此能够抑制半导体器件或单元的成本。

第五实施例

图11A和图11B示出了根据本发明第五实施例的单元1100。单元1100的结构等类似于第一及其它实施例的那些结构等，在下面将不再进一步说明。参考图11A，排列矩形端子151a、151b、152a和152b，以便它们的纵向方向平行于单元1100的纵向方向。端子151a、151b、152a和152b的这种排列是设定电源线和地线要排列成平行于单元1100的纵向方向。采用这种排列，电源线经过区1120和1130如图11A中的虚线所示。如果将单元1100排列成使得其纵向方向垂直于具有宽度W的电源线500和地线600延伸方向，端子151a和152b将接触线500和600，如图11A中所示。

在这种情况下，可以将图12A中所示端子151a、151b、152a和152b的排列(包括其定向和位置)改变为图12B中所示的排列。以这种方式重新排列端子151a、151b、152a和152b，产生如图12B所示的电源线经过区1140和1150。根据电源线500和地线600之间的间距调整电源线经过区1140和1150之间的间距。

因此，根据本实施例，可以根据线延伸方向排列端子，以便产生适合于电源线的宽度和间距等的电源线经过区。当可以重新排列端子使得单元能放置在电源线和地线下面时，减少了单元排列区的面积，并能够减小半导体器件的总尺寸。此外，允许端子的重新排置使单元更有普遍适用性，所以不再必须针对每个半导体器件设置单元，由此抑制了用于研制半导体器件的成本。

如上所述的本发明的半导体器件和单元对例如小尺寸、低功率半导体器件的应用是有效的。

虽然详细说明了本发明，上述说明在所有的方面都是示例性的而非限制性的。应理解，在不脱离本发明的范围的情况下，可以设计许多的其它修改和变化。

Claims (16)

1、一种单元，包括两层或更多层布线层并且是半导体集成电路的部件，该单元包括：

形成在半导体衬底上的一个或多个晶体管；

用于给一个或多个晶体管施加电源电压和地电压的一对单元内电源线；以及

由一个或多个晶体管形成的电路的连接端子，

其中在没有设置单元内电源线的布线层之一中设置至少一个电源线经过区，使得宽度比单元内电源线的宽度大的所述单元内电源线能通过所述至少一个电源线经过区。

2、根据权利要求1所述的单元，其中连接端子与所述至少一个电源线经过区形成在同一布线层中。

3、根据权利要求1所述的单元，其中所述一对单元内电源线相互平行延伸，并且所述至少一个电源线经过区具有这样的形状，使得单元内电源线能沿垂直于所述单元内单元线的方向通过所述至少一个电源线经过区。

4、根据权利要求1所述的单元，其中所述至少一个电源线经过区的周长的两条边与所述单元的周长的两条边的至少部分一致。

5、根据权利要求4所述的单元，其中所述至少一个电源线经过区具有矩形形状。

6、根据权利要求2所述的单元，其中所述至少一个电源线经过区的周长的一条边距离连接端子预定距离或更远。

7、根据权利要求6所述的单元，其中根据单元内电源线的预定宽度确定所述预定距离。

8、根据权利要求2所述的单元，其中根据两条相邻的单元内电源线之间的预定间距确定端子的排列。

9、根据权利要求1所述的单元，其中根据单元内电源线通过的预定方向确定所述端子的排列。

10、根据权利要求1所述的单元，其中所述单元的宽度比所述单元内电源线的宽度大。

11、根据权利要求1所述的单元，其中所述一个或多个晶体管中的至少一个形成在对应所述至少一个电源线经过区的半导体衬底的区域中。

12、根据权利要求1所述的单元，其中所述至少一个电源线经过区的最小宽度比单元内电源线的宽度大。

13、根据权利要求1所述的单元，其中单元内电源线的长度比所述单元的周长的一条边大。

14、一种含有两层或更多层布线层的以单元为基础的半导体集成电路，该半导体集成电路包括：

一个或多个单元，每一个单元包含形成在半导体衬底上的晶体管，用于给晶体管施加电源电压和地电压的一对单元内电源线，以及用于将所述单元连接到另一个单元的连接线，其中在没有设置单元内电源线的布线层之一中设置电源线经过区，使得宽度比单元内电源线的宽度大的电源线能通过所述电源线经过区；以及

通过在所述一个或多个单元的至少一个内的电源线经过区的单元内电源线。

15、根据权利要求14所述的半导体器件，其中所述单元内电源线电连接所述一个或多个单元中的至少一个内的单元内电源线。

16、根据权利要求15所述的半导体器件，其中：

所述半导体器件包括设置在连接线一端处的连接端子；以及

在所述一个或多个单元的至少一个中的连接端子的排列与其它单元中的连接端子的排列不同。

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