KR20120122984A - 반도체 디바이스, 반도체 디바이스 설계 방법, 반도체 디바이스 설계 장치, 및 프로그램 - Google Patents

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KR20120122984A
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마사유끼 쯔꾸다
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

전위 공급 접속 상호접속부가 다층 상호접속 층 내에 제공된다. 전위 공급 접속 상호접속부는, 평면도에서 외부 주변 셀 컬럼 내의 I/O 셀들 중 일부 셀, 및 내부 주변 셀 컬럼 내의 I/O 셀들 중 일부 셀과 겹친다. 전위 공급 접속 상호접속부는 외부 주변 셀 컬럼 아래에 위치된 전력 전위 공급 상호접속부를 내부 주변 셀 컬럼 아래에 위치된 전력 전위 공급 상호접속부에 접속하며, 또한 외부 주변 셀 컬럼 아래에 위치된 그라운드 전위 공급 상호접속부를 내부 주변 셀 컬럼 아래에 위치된 그라운드 전위 공급 상호접속부에 접속한다.

Description

반도체 디바이스, 반도체 디바이스 설계 방법, 반도체 디바이스 설계 장치, 및 프로그램{SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE DESIGN METHOD, SEMICONDUCTOR DEVICE DESIGN APPARATUS, AND PROGRAM}
본 출원은 일본 특허 출원 제2011-101656호에 기초하며, 그 내용은 참조에 의해 여기에 포함된다.
본 발명은 반도체 디바이스, 반도체 디바이스 설계 방법, 반도체 디바이스 설계 장치, 및 프로그램에 관한 것이다.
반도체 디바이스는 외부 디바이스에 대한 신호들의 입력 및 출력을 위한 입력/출력(I/O) 셀들을 구비한다. 반도체 디바이스에 전기 전력을 공급하기 위해, 전력 전위 공급 셀 및 그라운드 전위 공급 셀도 반도체 디바이스 내에 제공된다. 이러한 셀들은 평면도에서 반도체 디바이스의 가장자리를 따라 제공된다.
최근 수년 간, 반도체 디바이스가 더 소형화됨에 따라, 각각의 반도체 디바이스의 한 변은 더 짧아졌다. 또한, 반도체 디바이스 내의 핀들의 수도 증가하고 있다. 그럼에도 불구하고, 셀들은 어느 정도 이하로는 소형화될 수 없다. 따라서, 몇 가지 연구들이 셀들의 다단식 어레이(multiple-stage array)에 대해 이루어져 왔다.
예를 들어, 일본 특허 공보 제3947119호는 내부 주변 측 셀들 사이의 배치 간격이 외부 주변 측 셀들 사이의 배치 간격보다 크게 되는 것을 개시한다. 일본 특허 공보 제3259763호는 동일 컬럼 내에 제공된 I/O 셀들의 전력 공급 상호접속부들이 서로 접속되는 것, 및 내부 주변 측에 위치된 셀이 외부 주변 측에 위치된 셀보다 작게 되는 것을 개시한다. 일본 특허 공개 공보 제2002-151590호는 긴 I/O 셀들을 길이 방향으로 배열하는 것을 개시한다. 일본 특허 공개 공보 제2008-141168호는, 일부 부분들은 셀들의 다단식 어레이를 포함하는 반면에, 다른 부분들은 셀들의 일단 어레이(one stage array)를 포함하는 것을 개시한다. 일본 특허 공개 공보 제2006-147610호는, 칩 영역을 감소시키기 위해 한 I/O 셀이 각각의 기능에 따라 서브블록들로 분할되는 것, 및 서브블록들의 배열 및 조합이 하나의 I/O 셀의 기능을 제공하는 것을 개시한다.
미국 미심사 특허 출원 공개 제2005/0116356호는 그라운드 셀, 전력 전위 공급 셀, 및 I/O 셀을 이 순서대로 외부 주변 측으로부터 배열하는 것, 및 하위 층들의 상호접속부들을 사용하여 이러한 셀들을 내부 영역에 접속하는 것을 개시한다. 미국 특허 제6798075호는 상이한 전압 레벨들을 갖는 패드들을 상이한 단들에 배열한 다음, 복수의 패드를 하나의 I/O 셀에 접속하는 것을 개시한다. 미국 미심사 특허 출원 공개 제2007/0187808호는 셀들의 다단식 어레이를 갖는 반도체 칩이 상호접속 기판 상에 배치되는 것, 및 반도체 칩의 셀들의 패드들이 본딩 와이어들을 통해 상호접속 기판 상의 상호접속부들에 접속되는 것을 개시한다.
반도체 디바이스들이 최근 수 년간 소형화됨에 따라, 각각의 반도체 디바이스의 한 변은 더 짧아졌다. 또한, 반도체 칩에 집적되는 반도체 소자들의 개수가 증가함에 따라, 반도체 칩에 의해 실현가능한 기능성의 수준도 향상되었다. 이 경우, 입력 및 출력 신호들의 수가 증가하므로, 반도체 디바이스 내의 핀의 수도 증가하고 있다. 이러한 이유로 인해, 반도체 디바이스의 한 변에 최대한 많은 I/O 셀들을 배열할 필요가 있다. 따라서, 셀들이 다단식으로 배열되는 경우에는, 각각의 단에 전력 전위 및 그라운드 전위를 공급할 필요가 있다. 일반적으로, 전력 전위 공급 셀 및 그라운드 전위 공급 셀이 각각의 단에 제공된다. 그러나, 이 경우, 전력 전위 공급 셀들의 수 및 그라운드 전위 셀들의 수가 증가함에 따라, I/O 셀들의 수가 감소한다.
일 실시예에서, 반도체 디바이스가 제공되는데,
그 반도체 디바이스는 반도체 칩을 포함하고, 그 반도체 칩은,
기판;
기판 위에 형성된 다층 상호접속 층;
평면도에서 기판의 가장자리를 따라 배치된 외부 주변 셀 컬럼 -외부 주변 셀 컬럼은 적어도 하나의 제1 I/O 셀을 가짐- ;
외부 주변 셀 컬럼의 내부 주변 측에 형성된 내부 주변 셀 컬럼 -내부 주변 셀 컬럼은 적어도 하나의 제2 I/O 셀을 가짐- ;
외부 주변 셀 컬럼 또는 내부 주변 셀 컬럼 중 적어도 어느 하나에 제공된 전위 공급 셀 -전위 공급 셀은 전력 전위 공급 셀 또는 그라운드 전위 공급 셀 중 어느 하나임- ;
다층 상호접속 층의 최상위 상호접속 층 내에 형성된 전극 패드들 -제1 I/O 셀, 전위 공급 셀, 전극 패드들 중 적어도 하나는 제1 I/O 셀 내에 제공되고, 전극 패드들 중 적어도 하나는 전위 공급 셀 내에 제공되며, 전극 패드들 중 적어도 하나는 제2 I/O 셀 내에 제공됨- ;
최상위 상호접속 층 아래의 상호접속 층 내에 제공되는 제1 전위 공급 상호접속부 -제1 전위 공급 상호접속부는 외부 주변 셀 컬럼과 동일한 방향으로 연장되며, 제1 전위 공급 상호접속부는 제1 I/O 셀에 접속됨- ;
최상위 상호접속 층 아래의 그 상호접속 층 또는 다른 상호접속 층 내에 제공되는 제2 전위 공급 상호접속부 -제2 전위 공급 상호접속부는 내부 주변 셀 컬럼과 동일한 방향으로 연장되며, 제2 전위 공급 상호접속부는 평면도에서 제1 전위 공급 상호접속부의 내부 주변 측에 위치되며, 제2 전위 공급 상호접속부는 제2 I/O 셀에 접속됨- ; 및
제1 전위 공급 상호접속부와 제2 전위 공급 상호접속부를 접속하는 전위 공급 접속 상호접속부
를 포함하며, 전위 공급 셀은 제1 전위 공급 상호접속부 또는 제2 전위 공급 상호접속부 중 어느 하나에 직접 접속되며, 전위 공급 셀은 제1 전위 공급 상호접속부 또는 제2 전위 공급 상호접속부 중 하나 및 전위 공급 접속 상호접속부를 통해 제1 전위 공급 상호접속부 또는 제2 전위 공급 상호접속부 중 다른 하나에 접속된다.
본 발명의 실시예에 따른 반도체 디바이스에서, 전위 공급 셀은 내부 주변 셀 컬럼 또는 외부 주변 셀 컬럼 중 어느 하나 내에 제공된다. 내부 주변 셀 컬럼 아래에 위치된 제2 전위 공급 상호접속부 및 외부 주변 셀 컬럼 아래에 위치된 제1 전위 공급 상호접속부는 전위 공급 접속 상호접속부를 사용하여 서로 접속된다. 제1 전위 공급 상호접속부 또는 제2 전위 공급 상호접속부 중 어느 하나는 전위 공급 셀에 접속된다. 이러한 이유로 인해, 전위 공급 셀이 내부 주변 셀 컬럼 또는 외부 주변 셀 컬럼 중 어느 하나에 제공되지 않더라도, 미리 결정된 전기 전위가 내부 주변 셀 컬럼 및 외부 주변 셀 컬럼 둘 다에 공급될 수 있다. 그 결과, 더 많은 수의 I/O 셀들이 배열될 수 있다.
다른 실시예에서, 컴퓨터를 사용하여 반도체 디바이스를 설계하기 위한 반도체 디바이스 설계 방법이 제공되는데, 그 방법은,
적어도 하나의 제1 I/O 셀을 포함하는 외부 주변 셀 컬럼을 반도체 디바이스의 기판의 가장자리를 따라 배치하는 단계;
적어도 하나의 제2 I/O 셀을 포함하는 적어도 하나의 내부 주변 셀 컬럼을 외부 주변 셀 컬럼의 내부 주변 측에 배치하는 단계;
외부 주변 셀 컬럼 또는 내부 주변 셀 컬럼 중 어느 하나 내에 전위 공급 셀을 배치하는 단계 -전위 공급 셀은 전력 전위 공급 셀 또는 그라운드 전위 공급 셀 중 어느 하나임- ;
최상위 상호접속 층 아래의 상호접속 층 내에 제1 전위 공급 상호접속부를 배치하는 단계 -제1 전위 공급 상호접속부는 외부 주변 셀 컬럼과 동일한 방향으로 연장되며, 제1 전위 공급 상호접속부는 제1 I/O 셀에 접속됨- ;
최상위 상호접속 층 아래의 그 상호접속 층 또는 다른 상호접속 층 내에 제2 전위 공급 상호접속부를 배치하는 단계 -제2 전위 공급 상호접속부는 내부 주변 셀 컬럼과 동일한 방향으로 연장되고, 제2 전위 공급 상호접속부는 평면도에서 제1 전위 공급 상호접속부의 내부 주변 측에 위치되며, 제2 전위 공급 상호접속부는 제2 I/O 셀에 접속됨- ;
전위 공급 셀을 전위 공급 셀과 겹치는 제1 전위 공급 상호접속부 또는 제2 전위 공급 상호접속부 중 어느 하나에 접속하는 단계; 및
제1 전위 공급 상호접속부를 제2 전위 공급 상호접속부에 접속하는 전위 공급 접속 상호접속부를 배치하는 단계
를 포함한다.
또 다른 실시예에서, 반도체 디바이스의 설계를 지원하는 반도체 디바이스 설계 장치가 제공되는데, 그 장치는,
적어도 하나의 제1 I/O 셀을 포함하는 외부 주변 셀 컬럼을 반도체 디바이스의 기판의 가장자리를 따라 배치하고,
적어도 하나의 제2 I/O 셀을 포함하는 적어도 하나의 내부 주변 셀 컬럼을 외부 주변 셀 컬럼의 내부 주변 측에 배치하며,
외부 주변 셀 컬럼 또는 내부 주변 셀 컬럼 중 어느 하나 내에 전위 공급 셀을 배치하는 -전위 공급 셀은 전력 전위 공급 셀 또는 그라운드 전위 공급 셀 중 어느 하나임-
셀 배열 유닛;
최상위 상호접속 층 아래의 상호접속 층 내에 제1 전위 공급 상호접속부를 배치하고 -제1 전위 공급 상호접속부는 외부 주변 셀 컬럼과 동일한 방향으로 연장되고, 제1 전위 공급 상호접속부는 제1 I/O 셀에 접속됨- ,
최상위 상호접속 층 아래의 그 상호접속 층 또는 다른 상호접속 층 내에 제2 전위 공급 상호접속부를 배치하며 -제2 전위 공급 상호접속부는 내부 주변 셀 컬럼과 동일한 방향으로 연장되고, 제2 전위 공급 상호접속부는 평면도에서 제1 전위 공급 상호접속부의 내부 주변 측에 위치되며, 제2 전위 공급 상호접속부는 제2 I/O 셀에 접속됨- ,
전위 공급 셀을 전위 공급 셀과 겹치는 제1 전위 공급 상호접속부 또는 제2 전위 공급 상호접속부 중 어느 하나에 접속하는
전위 공급 상호접속부 배열 유닛; 및
제1 전위 공급 상호접속부를 제2 전위 공급 상호접속부에 접속하는 전위 공급 접속 상호접속부를 배치한 접속 상호접속부 배열 유닛
을 포함한다.
또 다른 실시예에서, 컴퓨터로 하여금 반도체 디바이스의 설계를 지원하는 반도체 디바이스 설계 장치로서 기능하게 하는 프로그램이 제공되는데, 그 프로그램은 컴퓨터로 하여금,
적어도 하나의 제1 I/O 셀을 포함하는 외부 주변 셀 컬럼을 반도체 디바이스의 기판의 가장자리를 따라 배치하고,
적어도 하나의 제2 I/O 셀을 포함하는 적어도 하나의 내부 주변 셀 컬럼을 외부 주변 셀 컬럼의 내부 주변 측에 배치하며,
외부 주변 셀 컬럼 또는 내부 주변 셀 컬럼 중 어느 하나 내에 전위 공급 셀을 배치하는 -전위 공급 셀은 전력 전위 공급 셀 또는 그라운드 전위 공급 셀 중 어느 하나임-
기능;
최상위 상호접속 층 아래의 상호접속 층 내에 제1 전위 공급 상호접속부를 배치하고 -제1 전위 공급 상호접속부는 외부 주변 셀 컬럼과 동일한 방향으로 연장되고, 제1 전위 공급 상호접속부는 제1 I/O 셀에 접속됨- ;
최상위 상호접속 층 아래의 그 상호접속 층 또는 다른 상호접속 층 내에 제2 전위 공급 상호접속부를 배치하며 -제2 전위 공급 상호접속부는 내부 주변 셀 컬럼과 동일한 방향으로 연장되고, 제2 전위 공급 상호접속부는 평면도에서 제1 전위 공급 상호접속부의 내부 주변 측에 위치되며, 제2 전위 공급 상호접속부는 제2 I/O 셀에 접속됨- ,
전위 공급 셀을 전위 공급 셀과 겹치는 제1 전위 공급 상호접속부 또는 제2 전위 공급 상호접속부 중 어느 하나에 접속하는
기능; 및
제1 전위 공급 상호접속부를 제2 전위 공급 상호접속부에 접속하는 전위 공급 접속 상호접속부를 배치하는 기능
을 갖게 한다.
본 발명의 실시예들에 따르면, 더 많은 수의 I/O 셀들이 배열될 수 있다.
본 발명의 상기 및 다른 목적들, 이점들 및 특징들은 첨부 도면들과 함께 취해지는 이하의 일부 바람직한 실시예들의 설명으로부터 더 명확해질 것이다.
도 1은 제1 실시예에 따른 반도체 디바이스의 구성을 도시한 평면도이다.
도 2는 도 1에 도시된 I/O 셀의 구성을 도시한 평면도이다.
도 3은 상호접속 기판 상에 탑재된 도 1에 도시된 반도체 칩을 도시한 평면도이다.
도 4는 비교예에서의 반도체 디바이스의 구성을 도시한 평면도이다.
도 5는 도 3에 도시된 예 및 도 4에 도시된 예에서의 I/O 셀들의 수, 전력 전위 공급 셀들의 수, 그라운드 전위 공급 셀들의 수, 및 전력 전위 공급 셀들 및 그라운드 전위 공급 셀들에 접속된 긴 본딩 와이어들의 수를 도시한 도면이다.
도 6은 반도체 디바이스 설계 장치의 기능적 구성을 도시한 블록도이다.
도 7은 제2 실시예에 따른 반도체 디바이스의 구성을 도시한 평면도이다.
도 8은 제2 비교예에서의 반도체 디바이스의 구성을 도시한 평면도이다.
도 9는 제3 비교예에서의 반도체 디바이스의 구성을 도시한 평면도이다.
도 10은 도 7에 도시된 예, 도 8에 도시된 예, 및 도 9에 도시된 예에서의 이점들 및 단점들을 나타낸 표이다.
도 11은 제3 실시예에 따른 반도체 칩의 구성을 도시한 평면도이다.
도 12는 도 11에 사용된 I/O 셀의 구성을 도시한 평면도이다.
도 13은 제4 실시예에 따른 반도체 칩의 구성을 도시한 평면도이다.
도 14는 제5 실시예에 따른 반도체 칩의 구성을 도시한 평면도이다.
도 15는 도 14에서 사용된 I/O 셀의 구성을 도시한 평면도이다.
도 16은 도 14의 변형을 도시한 평면도이다.
도 17은 제6 실시예에 따른 반도체 칩의 구성을 도시한 평면도이다.
도 18은 제7 실시예에 따른 반도체 칩의 구성을 도시한 평면도이다.
도 19는 제8 실시예에 따른 반도체 칩 내에 제공되는 셀들의 레이아웃을 도시한 도면이다.
도 20은 도 19의 변형을 도시한 도면이다.
도 21은 제9 실시예에 따른 반도체 칩 내에 제공되는 셀들의 레이아웃을 도시한 도면이다.
도 22는 도 21의 변형을 도시한 도면이다.
도 23은 제10 실시예에 따른 반도체 칩 내에 제공되는 셀들의 레이아웃을 도시한 도면이다.
도 24는 도 23의 변형을 도시한 도면이다.
도 25는 도 23의 변형을 도시한 도면이다.
도 26은 제11 실시예에 따른 반도체 칩 내에 제공되는 셀들의 레이아웃을 도시한 도면이다.
도 27은 도 26의 변형을 도시한 도면이다.
도 28a는 I/O 셀의 구성을 도시한 도면이다.
도 28b는 2개의 수직으로 배열된 전력 전위 공급 셀들(또는 2개의 그라운드 전위 공급 셀들)의 구성을 도시한 도면이다.
도 29는 제12 실시예에 따른 반도체 칩 내에 제공되는 셀들의 레이아웃을 도시한 도면이다.
도 30은 제12 실시예에 따른 반도체 칩 내에 제공되는 셀들의 레이아웃을 도시한 도면이다.
도 31은 제13 실시예에 따른 반도체 디바이스의 구성을 도시한 단면도이다.
도 32는 제1 실시예의 변형에서의 반도체 디바이스의 구성을 도시한 단면도이다.
이제, 예시적인 실시예들을 참조하여 본 발명이 여기에 설명될 것이다. 본 기술분야에 숙련된 자들은, 많은 대안적인 실시예들이 본 발명의 교시를 사용하여 달성될 수 있다는 것, 및 본 발명은 설명적 목적으로 도시된 실시예들에 한정되지 않는다는 것을 알 것이다.
이하에서, 본 발명의 실시예들이 도면을 사용하여 설명될 것이다. 추가로, 동일한 컴포넌트들은 모든 도면에서 동일한 참조 번호들에 의해 표기되며, 그 설명은 반복되지 않을 것이다.
(제1 실시예)
도 1은 제1 실시예에 따른 반도체 디바이스의 구성을 도시한 평면도이다. 반도체 디바이스는 반도체 칩(10)을 갖는다. 반도체 칩(10)은 기판(예를 들어, 실리콘 기판) 및 기판 상에 형성된 다층 상호접속 층을 갖는다. 반도체 칩(10) 내에서, 외부 주변 셀 컬럼(20) 및 내부 주변 셀 컬럼(30)이 평면도에서 배열된다. 외부 주변 셀 컬럼(20)은 평면도에서 반도체 칩(10)의 기판의 가장자리(12)를 따라 배열된 복수의 셀이다. 이러한 셀들은 복수의 I/O 셀(200)(제1 I/O 셀들), 및 적어도 전력 전위 공급 셀(202) 또는 그라운드 전위 공급 셀(204) 중 어느 하나를 포함한다. 내부 주변 셀 컬럼(30)은 평면도에서 외부 주변 셀 컬럼(20)의 내부 주변 측에 형성되며, 복수의 I/O 셀(200)(제2 I/O 셀들)을 포함한다. 전극 패드(226)는 I/O 셀(200), 전력 전위 공급 셀(202), 및 그라운드 전위 공급 셀(204) 각각에 제공된다. 전극 패드(226)는 다층 상호접속 층의 최상위 상호접속 층 내에 형성된다.
최상위 상호접속 층 아래의 상호접속 층 내에서, 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224)(제1 전위 공급 상호접속부)가 평면도에서 외부 주변 셀 컬럼(20)과 겹치는 영역 내에 제공된다. 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224)는 외부 주변 셀 컬럼(20)을 따른 방향으로 연장된다. 전력 전위 공급 상호접속부(222)는 전력 전위 공급 셀(202)에 접속된다. 그라운드 전위 공급 상호접속부(224)는 그라운드 전위 공급 셀(204)에 접속된다. 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224)는 각각 전력 전위 및 그라운드 전위를 외부 주변 셀 컬럼(20)을 형성하는 I/O 셀들(200)에 공급한다.
최상위 상호접속 층 아래의 상호접속 층에서, 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224)(제2 전위 공급 배선)가 또한 평면도에서 내부 주변 셀 컬럼(30)과 겹치는 영역 내에 제공된다. 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224)는 내부 주변 셀 컬럼(30)을 따른 방향으로 연장된다. 평면도에서, 그러한 전력 전위 공급 상호접속부(222) 및 그러한 그라운드 전위 공급 상호접속부(224)는, 외부 주변 셀 컬럼(20) 아래에 위치된 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224)에 대하여 내부 주변 측에 위치된다. 상기 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224)는 내부 주변 셀 컬럼(30)을 형성하는 I/O 셀들(200)에 접속된다. 따라서, 전력 전위 및 그라운드 전위가 I/O 셀들(200)에 공급된다.
전위 공급 접속 상호접속부(230)가 다층 상호접속 층 내에 제공된다. 평면도에서, 전위 공급 접속 상호접속부(230)는 외부 주변 셀 컬럼(20)의 일부 I/O 셀들(200) 및 내부 주변 셀 컬럼(30)의 일부 I/O 셀들(200)과 겹친다. 전위 공급 접속 상호접속부(230)는 외부 주변 셀 컬럼(20) 아래에 위치된 전력 전위 공급 상호접속부(222)를 내부 주변 셀 컬럼(30) 아래에 위치된 전력 전위 공급 상호접속부(222)에 접속한다. 전위 공급 접속 상호접속부(230)는 또한 외부 주변 셀 컬럼(20) 아래에 위치된 그라운드 전위 공급 상호접속부(224)를 내부 주변 셀 컬럼(30) 아래에 위치된 그라운드 전위 공급 상호접속부(224)에 접속한다. 도 1에 도시된 하나의 전위 공급 접속 상호접속부(230)는 일단의 복수의 상호접속부에 의해 형성된다. 상호접속부들 중 일부(전력 접속 상호접속부들)는 전력 전위 공급 상호접속부(222)에 접속되고, 다른 상호접속부들(그라운드 접속 상호접속부들)은 그라운드 전위 공급 상호접속부(224)에 접속된다.
도 1에 도시된 예에서, 전력 전위 공급 셀(202) 또는 그라운드 전위 공급 셀(204) 중 적어도 어느 하나는 내부 주변 셀 컬럼(30) 내에 제공되지 않는다. 특히, 전력 전위 공급 셀(202) 및 그라운드 전위 공급 셀(204) 어느 것도 내부 주변 셀 컬럼(30) 내에 제공되지 않는다. 이것은 더 많은 수의 I/O 셀들(200)을 내부 주변 셀 컬럼(30) 내에 배치하는 것을 가능하게 한다.
전위 공급 접속 상호접속부(230)는 전극 패드(226) 아래의 상호접속 층 내에 형성된다. 특히, 도 1에 도시된 예에서, 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224)는 동일한 상호접속 층(전극 패드(226) 아래의 상호접속 층) 내에 형성된다. 예를 들어, 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224)는 전극 패드(226) 바로 아래의 상호접속 층 내에 형성된다. 전위 공급 접속 상호접속부(230)는 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224) 아래의 상호접속 층 내에 형성된다. 예를 들어, 전위 공급 접속 상호접속부(230)는 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224) 바로 아래의 상호접속 층 내에 형성된다. 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224)가 훨씬 더 아래의 상호접속 층 내에 형성되면, 전위 공급 접속 상호접속부(230)는 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224) 위의 상호접속 층 내에 형성될 수 있다.
전위 공급 접속 상호접속부(230)는 전극 패드(226) 위에 제공될 수 있다. 그러나 이 경우, 전극 패드(226)는 전위 공급 접속 상호접속부(230)와 겹치는 부분 내에서 전위 공급 접속 상호접속부(230)에 의해 가려진다. 이것은 본딩 와이어를 전극 패드(226)에 접속하는 것을 통한 신호들의 입력 및 출력을 방해한다. 이러한 이유로 인해, 이 경우에는 I/O 셀들(200)이 제공될 수 없다.
도 1에 도시된 예에서, 외부 주변 셀 컬럼(20)의 각각의 셀 및 내부 주변 셀 컬럼(30)의 각각의 셀은 가장자리(12)를 따른 방향으로 교대로 배열된다. 특히, 가장자리(12)를 따른 방향으로, 외부 주변 셀 컬럼(20)의 각각의 셀의 중심과 내부 주변 셀 컬럼(30)의 각각의 셀의 경계 부분이 서로 겹친다. 또한, 가장자리(12)를 따른 방향으로, 외부 주변 셀 컬럼(20)의 전극 패드(226)의 중심은 내부 주변 셀 컬럼(30)의 전극 패드들(226) 간의 중심과 겹친다.
외부 주변 셀 컬럼(20)에서, I/O 셀(200)의 전위 공급 접속 상호접속부(230)는 가장자리(12)에 수직인 방향으로 연장된다. 내부 주변 셀 컬럼(30)에서, 전위 공급 접속 상호접속부(230)는 가장자리(12)에 수직인 방향으로 연장된다. 외부 주변 셀 컬럼(20) 내에 포함된 전위 공급 접속 상호접속부들(230)은 내부 주변 셀 컬럼(30) 내에 포함된 각자의 전위 공급 접속 상호접속부들(230)에 접속된다. 즉, 복수의 전위 공급 접속 상호접속부(230)는 가장자리(12)에 수직인 방향으로 연장되며, 외부 주변 셀 컬럼(20)으로부터 내부 주변 셀 컬럼(30)으로 펼쳐진다.
도 1에 도시된 예에서, 2개의 전위 공급 접속 상호접속부(230)가 하나의 I/O 셀(200)에 제공된다. 2개의 전위 공급 접속 상호접속부(230)는, I/O 셀(200)의 중심을 통과하여 가장자리(12)에 수직인 선에 대해 축 대칭으로 배치된다. 특히, 전위 공급 접속 상호접속부(230)의 중심선은 I/O 셀(200)의 중심을 통과하는 선으로부터 I/O 셀(200)의 폭의 1/4만큼 떨어져 있다.
외부 주변 셀 컬럼(20) 또는 내부 주변 셀 컬럼(30) 중 어느 하나(도 1에 도시된 예에서는, 내부 주변 셀 컬럼(30))에서, 단부에 위치된 I/O 셀(200)은 그것의 절반측이 다른 주변 셀 컬럼(도 1에 도시된 예에서는, 외부 주변 셀 컬럼(20))의 셀로부터 돌출된다. 이러한 이유로 인해, 다른 I/O 셀들(200)과 달리, 단부에 위치된 I/O 셀(200)은 그것의 절반 단부측에 위치될 전위 공급 접속 상호접속부(230)를 구비하지 않는다.
내부 순환 전력 공급 상호접속부(300)가 내부 주변 셀 컬럼(30) 내부에 제공된다. 내부 순환 전력 공급 상호접속부(300)는 반도체 칩(10)을 순회하며 반도체 칩(10) 의 내부 회로에 전력 전위 및 그라운드 전위를 공급한다.
도 2는 도 1에 도시된 I/O 셀(200)의 구성을 도시한 평면도이다. I/O 셀(200)은 전극 패드(226) 및 소자 배열 영역(228)을 갖는다. 소자 배열 영역(228)은 I/O 셀(200)의 각각의 소자(예를 들어, 트랜지스터)가 배치되는 영역이다. 전극 패드(226)의 중심은 소자 배열 영역(228)의 중심과 겹칠 수 있다.
추가로, I/O 셀(200)은 전력 전위 공급 상호접속부(222), 그라운드 전위 공급 상호접속부(224), 및 전위 공급 접속 상호접속부(230)를 갖는다.
전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224)는, I/O 셀(200)의 한 단부로부터 다른 단부까지 폭 방향(도 1에서 가장자리(12)를 따른 방향)으로 연장된다. 전위 공급 접속 상호접속부(230)는 I/O 셀(200)의 한 단부로부터 다른 단부까지 높이 방향(도 1에서 가장자리(12)에 수직인 방향)으로 연장된다. I/O 셀들(200)이 수평으로 배열되는 경우, 전력 전위 공급 상호접속부들(222) 및 그라운드 전위 공급 상호접속부들(224)은 인접 I/O 셀들(200) 사이에 접속된다.
I/O 셀(200) 내에서의 전위 공급 접속 상호접속부들(230)의 위치들은, 전위 공급 접속 상호접속부들(230)이 수직 방향으로 교대로 배열된 I/O 셀들(200) 사이에 접속될 수 있도록 설정된다. 전위 공급 접속 상호접속부(230)는 I/O 셀(200)의 중심을 통과하는 선 A에 대하여 I/O 셀(200)의 좌측 절반부와 우측 절반부에서 동일한 형상으로 반복된다. 특히, 도 2에 도시된 예에서, 2개의 전위 공급 접속 상호접속부들(230)은 I/O 셀(200)의 중심을 통과하는 선 A에 대해 축 대칭이며, 2개의 전위 공급 접속 상호접속부들(230)의 중심들 간의 거리는 서로 인접한 I/O 셀들(200)의 중심들 간의 거리의 절반이다. 2개의 전위 공급 접속 상호접속부들(230)의 각자의 내부는 전력 전위 공급 상호접속부(222)를 접속하기 위한 상호접속부 및 그라운드 전위 공급 상호접속부(224)를 접속하기 위한 상호접속부를 동일 위치에서 포함한다.
추가로, I/O 셀(200), 전력 전위 공급 셀(202), 및 그라운드 전위 공급 셀(204)은 동일한 평면 형상을 가지며, 전력 전위 공급 배선(222), 그라운드 전위 공급 배선(224), 및 전위 공급 접속 상호접속부(230)의 배열도 동일하다. 이러한 이유로 인해, 이러한 셀들은 레이아웃을 결정함에 있어서 호환 가능하다.
도 3은 상호접속 기판(50) 상에 탑재되는 도 1에 도시된 반도체 칩(10)을 도시한 평면도이다. 배선 기판(50)은 제1 전극 컬럼을 형성하는 복수의 전극(52) 및 제2 전극 컬럼을 형성하는 복수의 전극(54)을 갖는다. 전극(54)보다 전극(52)이 반도체 칩(10)에 더 가깝게 위치된다. 외부 주변 셀 컬럼(20)의 각각의 셀은 본딩 와이어(56)를 통해 전극(52)에 접속되며, 내부 주변 셀 컬럼(30)의 각각의 셀은 본딩 와이어(56)를 통해 전극(54)에 접속된다. 즉, 내부 주변 셀 컬럼(30)과 전극(54)을 접속하는 본딩 와이어(56)는 외부 주변 셀 컬럼(20)과 전극(52)을 접속하는 본딩 와이어(56)보다 더 길다.
다음으로, 본 실시예의 동작들 및 효과들이 설명될 것이다. 본 실시예에 따르면, 내부 주변 셀 컬럼(30) 아래에 위치된 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224)는 외부 주변 셀 컬럼(20) 아래에 위치된 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224)에 전위 공급 접속 상호접속부(230)를 통해 접속된다. 그러므로, 전력 전위 공급 셀(202) 및 그라운드 전위 공급 셀(204)이 내부 주변 셀 컬럼(30) 내에 제공되지 않더라도, 전력 전위 및 그라운드 전위가 내부 주변 셀 컬럼(30) 아래에 위치된 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224)에 공급될 수 있다. 그 결과, 더 많은 수의 I/O 셀(200)이 내부 주변 셀 컬럼(30) 내에 배열될 수 있다.
추가로, 전력 전위 공급 셀(202) 및 그라운드 전위 공급 셀(204)에 접속된 본딩 와이어(56)는 짧은 것이 바람직하다. 본 실시예에서, 전력 전위 공급 셀(202) 및 그라운드 전위 공급 셀(204)은 내부 주변 셀 컬럼(30) 내에 제공되지 않는다. 이러한 이유로 인해, 전력 전위 공급 셀(202) 및 그라운드 전위 공급 셀(204)에 접속된 본딩 와이어(56)의 길이의 증가를 억제하는 것이 가능하다.
상기 효과는 도 4 및 5를 사용하여 더 설명될 것이다. 도 4는 비교예에서의 반도체 디바이스의 구성을 도시한 평면도이며, 제1 실시예에서의 도 3에 대응한다. 이러한 비교예에서, 전위 공급 접속 상호접속부(230)는 제공되지 않는다. 대신, 전력 전위 공급 셀(202) 및 그라운드 전위 공급 셀(204)이 내부 주변 셀 컬럼(30) 내에 제공된다.
도 5는 I/O 셀들(200)의 수 및 전위 공급 셀들(전력 전위 공급 셀들(202) 및 그라운드 전위 공급 셀들(204))의 수, 및 제1 실시예(도 3에 도시된 예) 및 제1 비교예(도 4에 도시된 예)에서의 전위 공급 셀들에 접속된 긴 본딩 와이어들의 수를 나타낸다. 도 3에 도시된 예에서는 11개의 I/O 셀들(200)이 제공되지만, 도 4에 도시된 예에서는 9개의 I/O 셀들(200)만이 제공된다. 이는 도 4에 도시된 예에서의 전위 공급 셀들의 수가 도 3에서 도시된 예에서보다 2만큼 더 크기 때문이다. 도 3에 도시된 예에서는 전위 공급 셀들에 접속된 긴 본딩 와이어들의 수가 0이지만, 도 4에 도시된 예에서는 전위 공급 셀들에 접속된 긴 본딩 와이어들의 수가 2이다. 따라서, 제1 실시예에 따른 반도체 디바이스가 제1 비교예에서의 반도체 디바이스에 비하여 다양한 점에서 유리하다.
반도체 칩(10)은 예를 들어 도 6에 도시된 반도체 디바이스 설계 장치(500)을 사용하여 형성될 수 있다. 반도체 디바이스 설계 장치(500)는 셀 배열 유닛(510), 접속 상호접속부 배열 유닛(520), 및 전위 공급 상호접속부 배열 유닛(530)을 갖는다.
셀 배열 유닛(510)은 설계자로부터의 입력에 따라 외부 주변 셀 컬럼(20) 및 내부 주변 셀 컬럼(30)의 레이아웃을 설정한다. 예를 들어, 설계자가 전극 패드(226)의 배열을 외부 주변 셀 컬럼(20) 및 내부 주변 셀 컬럼(30)의 레이아웃으로서 입력하면, 셀 배열 유닛(510)은 입력에 따라 각각의 셀을 배치한다. 셀 배열 유닛(510)은 셀 데이터 저장 유닛(512) 및 배열 규칙 저장 유닛(514)에 저장된 다양한 종류의 데이터를 사용한다. 셀 데이터 저장 유닛(512)은 I/O 셀(200), 전력 전위 공급 셀(202), 및 그라운드 전위 공급 셀(204)의 설계 데이터를 저장한다. 셀 데이터 저장 유닛(512)은 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224)의 설계 데이터를 포함하지 않는다. 배열 규칙 저장 유닛(514)은 I/O 셀(200), 전력 전위 공급 셀(202), 및 그라운드 전위 공급 셀(204)의 배열 규칙들을 저장한다. 필요한 경우, 셀 배열 유닛(510)은 갭을 채우기 위한 셀을 배치한다. 이러한 셀의 데이터도 셀 데이터 저장 유닛(512)에 저장된다. 추가로, 셀 배열 유닛(510)은 필요에 따라, 셀들의 레이아웃이 배열 규칙 저장 유닛(514)에 저장된 배열 규칙들을 만족하는지 여부를 검증한다.
접속 상호접속부 배열 유닛(520)은 전위 공급 접속 상호접속부(230)를 배치하기 위한 처리를 수행한다. 특히, 전위 공급 접속 상호접속부(230)는 I/O 셀(200), 전력 전위 공급 셀(202), 및 그라운드 전위 공급 셀(204) 각각에 포함된다. 접속 상호접속부 배열 유닛(520)은 이러한 셀들에 포함된 전위 공급 접속 상호접속부들(230)이 수직 방향으로 배열된 셀들 사이에 접속되었는지 여부를 확인한다. 또한, 접속 상호접속부 배열 유닛(520)은 이러한 상호접속부들을 하나의 상호접속부로서 취급하기 위한 처리를 수행한다.
전위 공급 상호접속부 배열 유닛(530)은 셀 배열 유닛(510)에 의해 설정된 외부 주변 셀 컬럼(20) 및 내부 주변 셀 컬럼(30)의 레이아웃에 따라 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224)를 배치한다. 전위 공급 상호접속부 배열 유닛(530) 내에서 처리된 설계 데이터는 설계 데이터 저장 유닛(532)에 저장된다.
도 6에 도시된 반도체 디바이스 설계 장치(500)의 각각의 컴포넌트는 하드웨어 유닛 내의 구성이 아니라 기능적 유닛 내의 블록이다. 반도체 디바이스 설계 장치(500)의 각각의 컴포넌트는 임의의 컴퓨터의 CPU, 메모리, 메모리 내에 로딩되어 본 도면 내의 컴포넌트를 구현하는 프로그램, 프로그램을 저장하는 하드 디스크와 같은 저장 유닛, 및 네트워크 접속을 위한 인터페이스에 기초한 하드웨어 및 소프트웨어의 임의의 조합에 의해 실현된다. 추가로, 구현 방법 및 장치에 있어서 다양한 변형이 존재한다.
본 실시예에서, 전력 전위 공급 셀(202) 및 그라운드 전위 공급 셀(204)은 둘 다 외부 주변 셀 컬럼(20) 내에 배치된다. 그럼에도 불구하고, 전력 전위 공급 셀(202) 및 그라운드 전위 공급 셀(204) 중 하나 또는 둘 다는, 외부 주변 셀 컬럼(20) 대신, 내부 주변 셀 컬럼(30) 내에만 제공될 수 있다. 또한 이 경우, I/O 셀들(200)의 수가 외부 주변 셀 컬럼(20)과 내부 주변 셀 컬럼(30)의 총합으로 가정되면, 더 많은 수의 I/O 셀들(200)이 배열될 수 있다.
도 32는 제1 실시예의 변형에서의 반도체 칩(10)의 구성을 도시한 평면도이며, 제1 실시예에서의 도 1에 대응한다. 이러한 변형에서의 반도체 칩(10)은 다음의 점들을 제외하고는, 제1 실시예에 따른 반도체 칩과 동일하다.
먼저, 그라운드 전위를 공급하기 위한 전위 공급 접속 상호접속부들(230) 중 하나(도 32에서 전위 공급 접속 상호접속부(230a))는 그라운드 전위를 공급하기 위한 내부 순환 전력 공급 상호접속부들(300) 중 하나에 접속된다. 즉, 본 실시예에서, 그라운드 전위 공급 셀(204)은 내부 회로와 I/O 셀들 사이에서 공통인 그라운드 전위를 공급하는 셀이다.
외부 주변 셀 컬럼(20) 및 내부 주변 셀 컬럼(30) 각각은 내부 회로를 위한 전력 공급 상호접속부(301)를 갖는다. 내부 회로(301)를 위한 전력 공급 상호접속부(301)는 전력 전위 공급 상호접속부(222)와 동일한 층에 위치되며, 전력 전위 공급 상호접속부(222)에 평행하게 연장된다. 외부 주변 셀 컬럼(20) 또는 내부 주변 셀 컬럼(30) 중 어느 하나(도 32에 도시된 예에서는 외부 주변 셀 컬럼(20))는 I/O 셀(200)을 위한 전위 공급 셀 용량성 소자(202)와 별개로, 내부 회로를 위한 전력 전위 공급 셀(206)을 갖는다. 전력 전위 공급 셀(206)은, 내부 회로를 위한 전력 전위를 전위 공급 접속 상호접속부(230)와 동일한 층에서 상호접속부(233)를 통해 내부 순환 전력 공급 상호접속부(300)에 공급한다. 전력 전위 공급 셀(206)은 또한 내부 회로를 위한 전력 전위를 전력 공급 상호접속부(301)에 공급한다. 상호접속부(233)와 유사한 상호접속부가 외부 주변 셀 컬럼(20) 및 내부 주변 셀 컬럼(30) 각각의 임의의 위치에서 내부 순환 전력 공급 상호접속부(300)로 연장되면, 내부 순환 전력 공급 상호접속부(300)의 전력 전위는 더 안정화될 수 있다. 전력 공급 상호접속부(301)는 또한 I/O 셀(200)의 설계 데이터에 포함된다.
I/O 셀(200)의 전력 전위의 변화(전력 공급 잡음)가 크기 때문에, 전력 공급 잡음이 내부 회로로 전해지면 내부 회로가 오작동할 수 있다. 반면, 본 실시예에서는, 내부 회로의 전력 전위와 I/O 셀(200)의 전력 전위가 서로 분리될 수 있다. 따라서, 내부 회로가 오작동할 가능성을 감소시키는 것이 가능하다.
(제2 실시예)
도 7은 제2 실시예에 따른 반도체 디바이스의 구성을 도시한 평면도이며, 제1 실시예에서의 도 3에 대응한다. 본 실시예에 따른 반도체 디바이스는 I/O 셀(200)이 제공되지 않는 영역(32)이 반도체 칩(10)의 내부 주변 셀 컬럼(30) 내에 존재한다는 점을 제외하고는, 제1 실시예에 따른 반도체 디바이스와 동일한 구성을 갖는다.
특히, 복수의 I/O 셀(200)이 내부 주변 셀 컬럼(30) 내에 제공된다. 영역(32)은 I/O 셀들(200) 중 일부를 솎아냄으로써 형성된다. 영역(32)에서, 다른 상호접속부들(예를 들어, 반도체 칩(10)의 내부 회로를 형성하기 위한 상호접속부들)이 전력 전위 공급 상호접속부(222), 그라운드 전위 공급 상호접속부(224), 및 전위 공급 접속 상호접속부(230)가 형성되는 각각의 상호접속 층 내에서 라우팅된다.
또한 본 실시예에서, 제1 실시예에서와 동일한 효과들이 달성될 수 있다. I/O셀(200)이 제공되지 않는 영역(32)은 내부 주변 셀 컬럼(30) 내에 형성된다. 영역(32) 내에서, 다른 상호접속부들은 전력 전위 공급 상호접속부(222), 그라운드 전위 공급 상호접속부(224), 및 전위 공급 접속 상호접속부(230)가 형성될 상호접속 층들 내에서 라우팅될 수 있다. 그 결과, 다른 상호접속부들의 라우팅에서의 자유도가 개선된다.
상기 효과가 도 8 내지 10을 사용하여 더 설명될 것이다.
도 8은 제2 비교예에서 반도체 디바이스의 구성을 도시한 평면도이며, 제2 실시예에서의 도 7에 대응한다. 제2 비교예에서, 전위 공급 접속 상호접속부(230)는 제공되지 않는다. 대신, 전력 전위 공급 셀(202) 및 그라운드 전위 공급 셀(204)이 내부 주변 셀 컬럼(30) 내에 제공된다. 영역(32)이 제공되기 때문에, 전력 전위 공급 상호접속부들(222) 및 그라운드 전위 공급 상호접속부들(224)의 각각은 내부 주변 셀 컬럼(30) 내에서 2개의 부분으로 분할된다. 이러한 이유로 인해, 분할된 전력 전위 공급 상호접속부들(222) 및 그라운드 전위 공급 상호접속부들(224)의 각각의 집합에 대해 전력 전위 공급 셀(202) 및 그라운드 전위 공급 셀(204)을 제공하는 것이 필요하다.
도 9는 제3 비교예에서 반도체 디바이스의 구성을 도시한 평면도이며, 제2 실시예에서의 도 7에 대응한다. 제3 비교예는, 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224)가 또한 영역(32) 내에 형성된다는 점을 제외하고는, 도 8에 도시된 비교예와 동일하다. 제2 실시예와 달리, 다른 상호접속부들은 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224)가 형성된 영역(32)의 부분에 형성될 수 없다.
도 10은 제2 실시예(도 7에 도시된 예), 제2 비교예(도 8에 도시된 예), 및 제3 비교예(도 9에 도시된 예)에서의 이점들 및 단점들을 도시한 표이다. 도 7에 도시된 예에서는 9개의 I/O 셀(200)이 제공되지만, 도 8에 도시된 예에서는 5개의 I/O 셀(200)만이 제공되며, 도 9에 도시된 예에서는 7개의 I/O 셀(200)만이 제공된다. 이는 도 8 및 9에 도시된 예들에서의 전위 공급 셀들의 수가 도 7에 도시된 예에서보다 더 많기 때문이다. 도 7에 도시된 예에서, 전위 공급 셀들에 접속된 긴 본딩 와이어들의 수는 0이지만, 도 8 및 9에 도시된 예들에서는 전위 공급 셀들에 접속된 복수의 긴 본딩 와이어가 제공된다. 도 7 및 8에 도시된 예들에서는 영역(32) 내에 다른 상호접속부들이 배치될 수 있지만, 도 9에 도시된 예에서는 영역(32) 내에 다른 상호접속부들이 배치될 수 없다. 따라서, 제2 실시예에 따른 반도체 디바이스는 다양한 점에서 비교예들에서의 반도체 디바이스들에 비하여 유리하다.
(제3 실시예)
도 11은 제3 실시예에 따른 반도체 칩(10)의 구성을 도시한 평면도이며, 제1 실시예에서의 도 1에 대응한다. 도 12는 도 11에서 사용되는 I/O 셀(200)의 구성을 도시한 평면도이다. 본 실시예에 따른 반도체 디바이스는 각각의 셀에서의 전위 공급 접속 상호접속부(230)의 레이아웃을 제외하고는, 제1 실시예에 따른 반도체 칩(10)과 동일한 구성을 갖는다.
본 실시예에서는, 각각의 셀에서, 2개의 전위 공급 접속 상호접속부(230)의 중심들 간의 거리는 도 1에 도시된 예에서와 같이 서로 인접한 I/O 셀들(200)의 중심들 간의 거리의 반이다. 전위 공급 접속 상호접속부(230)는 I/O 셀(200)의 중심을 통과하는 선에 관하여 I/O 셀(200)의 좌측 절반부와 우측 절반부에서 동일한 형상으로 반복된다. 예를 들어, 소자들이 더 아래 층의 소자 배열 영역(228)에 배치되기 때문에, 제1 실시예에서의 도 2에 도시된 것과 같이, 2개의 전위 공급 접속 상호접속부(230)를 기준선 A에 대해 축대칭으로 배치하는 것이 어려울 수 있다. 또한 이 경우, 제3 실시예에서와 같이 동일한 형상이 좌측 절반부와 우측 절반부에서 반복되는 경우, 축대칭적 배열이 반드시 요구되지는 않는다. 그 결과, 전위 공급 접속 상호접속부들(230)의 레이아웃의 자유도가 제1 실시예에서와 비교하여 더 개선될 수 있다.
(제4 실시예)
도 13은 제4 실시예에 따른 반도체 칩(10)의 구성을 도시한 평면도이며, 제1 실시예에서의 도 1에 대응한다. 본 실시예에 따른 반도체 디바이스는 외부 주변 셀 컬럼(20)의 각각의 셀 및 내부 주변 셀 컬럼(30)의 각각의 셀이 가장자리(12)를 따른 방향으로 같은 위치에 배치된다는 점을 제외하고는, 제1 실시예에 따른 반도체 칩(10)과 동일한 구성을 갖는다. 즉, 본 실시예에서, 외부 주변 셀 컬럼(20)의 각각의 셀 및 내부 주변 셀 컬럼(30)의 각각의 셀에 의해 격자(예를 들어, 정사각형 격자)가 형성된다. 각각의 셀은 격자점 역할을 하는 위치에 배치된다. 본 실시예에서의 레이아웃은 제2 실시예에서도 이용될 수 있다.
특히, 외부 주변 셀 컬럼(20) 내에 포함된 전극 패드(226)의 중심 및 내부 주변 셀 컬럼(30) 내에 포함된 전극 패드(226)의 중심은 가장자리(12)를 따른 방향으로 동일한 위치에 배치된다. 전위 공급 접속 상호접속부(230)는 외부 주변 셀 컬럼(20) 내의 각각의 셀의 전극 패드(226) 아래에서부터 내부 주변 셀 컬럼(30) 내의 각각의 셀의 전극 패드(226) 아래까지 연장된다. 모든 전위 공급 접속 상호접속부(230)는 반도체 칩(10)의 가장자리(12)에 수직인 방향으로 연장된다. 전극 패드(226)의 중심에 대한 전위 공급 접속 상호접속부(230)의 위치는 모든 셀에서 동일하다.
본 실시예에 따르면, 제1 실시예와 동일한 효과들을 달성하는 것이 가능하며, 외부 주변 셀 컬럼(20)의 각각의 셀 및 내부 주변 셀 컬럼(30)의 각각의 셀을 교대로 배치할 필요가 없다. 따라서, 더 작은 데드 스페이스를 갖는 효율적인 레이아웃이 실현될 수 있으며, 그 결과, 더 많은 수의 I/O 셀들(200)이 배열될 수 있다.
(제5 실시예)
도 14는 제5 실시예에 따른 반도체 칩(10)의 구성을 도시한 평면도이며, 제 4 실시예에서의 도 13에 대응한다. 도 15는 도 14에서 사용되는 I/O 셀(200)의 구성을 도시한 평면도이다. 본 실시예에 따른 반도체 디바이스는 각각의 셀 내의 전위 공급 접속 상호접속부(230)의 레이아웃을 제외하고는, 제4 실시예에 따른 반도체 칩(10)과 동일한 구성을 갖는다. 본 실시예에서, 전위 공급 접속 상호접속부들(230)로 구성된 일단의 상호접속부들의 중심선 B는 I/O 셀(200)의 중심을 통과한다.
대안적으로, 본 실시예에서, 전위 공급 접속 상호접속부(230)의 중심선은 도 16에 도시된 바와 같이 I/O 셀(200)의 중심을 통과할 필요가 없다.
본 실시예에 따르면, 제3 실시예의 효과들 및 제4 실시예의 효과들이 둘 다 달성될 수 있다.
(제6 실시예)
도 17은 제6 실시예에 따른 반도체 칩(10)의 구성을 도시한 평면도이며, 제1 실시예에서의 도 1에 대응한다. 본 실시예에 따른 반도체 칩(10)은 다음의 점들을 제외하고는, 제1 실시예에 따른 반도체 칩(10)과 동일한 구성을 갖는다.
먼저, 외부 주변 셀 컬럼(20) 및 내부 주변 셀 컬럼(30) 각각이 제1 및 제2 셀 그룹(11 및 13)으로 분할된다. 제1 셀 그룹(11)에 속하는 I/O 셀들(200) 및 제2 셀 그룹(13)에 속하는 I/O 셀들(210)은 상이한 전력 전위들에 의해 구동된다. 전력 전위 공급 셀(202) 및 그라운드 전위 공급 셀(204)은 제1 셀 그룹(11)에 속하는 외부 주변 셀 컬럼(20) 내에 제공된다. 전력 전위 공급 셀(212) 및 그라운드 전위 공급 셀(214)이 제2 셀 그룹(13)에 속하는 외부 주변 셀 컬럼(20) 내에 제공된다. 전력 전위 공급 셀(212) 및 그라운드 전위 공급 셀(214)의 구성은 전력 전위 공급 셀(202) 및 그라운드 전위 공급 셀(204)의 구성과 동일하다.
외부 주변 셀 컬럼(20) 및 내부 주변 셀 컬럼(30) 각각에서, 전력 고립 영역(14)이 제1 셀 그룹(11)과 제2 셀 그룹(13) 사이에 제공된다. 전력 고립 영역(14)은 제1 셀 그룹(11)과 제2 셀 그룹(13) 사이에 공간을 제공하는 영역이다. 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224)는 전력 고립 영역(14) 내에 제공되지 않는다. 이러한 방식으로, 제1 및 제2 셀 그룹(11 및 13) 간의 고립이 보장된다. 전력 고립 영역(14)의 설계 데이터는 도 6에 도시된 반도체 디바이스 설계 장치(500)의 셀 데이터 저장 유닛(512)에 저장된다.
본 실시예에 따르면, 제1 실시예에서와 동일한 효과들을 달성하는 것이 가능하며, 상이한 전력 전위들을 갖는 제1 및 제2 셀 그룹(11 및 13)이 셀 컬럼들의 집합 내에 용이하게 배치될 수 있다. 또한, 제1 및 제2 셀 그룹(11 및 13), 및 전력 고립 영역(14)은 본 실시예에서와 동일한 방법으로 제2 내지 제5 실시예에도 제공될 수도 있다.
(제7 실시예)
도 18은 제7 실시예에 따른 반도체 칩(10)의 구성을 도시한 평면도이며, 제1 실시예에서의 도 1에 대응한다. 본 실시예에 따른 반도체 칩(10)은 내부 주변 셀 컬럼(30) 내에 포함된 일부 전위 공급 접속 상호접속부들(230)이 내부 순환 전력 공급 상호접속부(300)에 접속된다는 점을 제외하고는, 제1 실시예에 따른 반도체 칩(10)과 동일한 구성을 갖는다.
본 실시예에 따르면, 제1 실시예에서와 동일한 효과들이 달성될 수 있다. 또한, 외부 주변 셀 컬럼(20) 및 내부 주변 셀 컬럼(30)에 공급되는 전력 전위 및 그라운드 전위가 반도체 칩(10)의 내부 회로의 전력 전위 및 그라운드 전위로서도 공급되면, 전력 전위 및 그라운드 전위는 외부 주변 셀 컬럼(20)의 전력 전위 공급 셀(202) 및 그라운드 전위 공급 셀(204)을 통해 내부 순환 전력 공급 상호접속부(300)에 공급될 수 있다.
전위 공급 접속 상호접속부(230)는 본 실시예와 동일한 방식으로 제2 내지 제6 실시예에서의 내부 순환 전력 공급 상호접속부(300)에 접속될 수 있다.
(제8 실시예)
도 19는 제8 실시예에 따라, 반도체 칩(10)에 제공되는 I/O 셀(200), 전력 전위 공급 셀(202), 및 그라운드 전위 공급 셀(204)의 레이아웃을 도시한 도면이다. 본 실시예에서, 내부 주변 셀 컬럼(40)이 내부 주변 셀 컬럼(30)의 내측에 더 제공된다. 내부 주변 셀 컬럼(40) 내에는 전력 전위 공급 셀(202) 및 그라운드 전위 공급 셀(204)이 제공되지 않는다. 내부 주변 셀 컬럼(30)과 내부 주변 셀 컬럼(40) 사이의 전위 공급 접속 상호접속부(230)의 레이아웃은 외부 주변 셀 컬럼(20)과 내부 주변 셀 컬럼(30) 사이의 전위 공급 접속 상호접속부(230)의 레이아웃과 동일하다. 따라서, 전력 전위 공급 셀(202)에 공급되는 전력 전위 및 그라운드 전위 공급 셀(204)에 공급되는 그라운드 전위는 전위 공급 접속 상호접속부(230)(도 19에는 도시되지 않음)를 통해 내부 주변 셀 컬럼(40)의 I/O 셀(200)에 공급된다. 제8 실시예에서, 전력 전위 및 그라운드 전위 둘 다는 최외곽 주변 셀 컬럼(20)으로부터 공급될 수 있으며, 이는 내부 주변 셀 컬럼들(30 및 40) 내에 전력 전위 공급 셀(202) 및 그라운드 전위 공급 셀(204)을 배치할 필요가 없게 한다. 그 결과, 더 많은 수의 I/O 셀들(200)이 내부 주변 셀 컬럼들(30 및 40) 내에 배열될 수 있다.
따라서, 내부 주변 셀 컬럼들의 수, 즉 셀들의 단(stage)의 수가 임의로 설정된다.
또한, 본 실시예에서, 제1 및 제2 셀 그룹(11 및 13)은 도 17에 도시된 제6 실시예에서와 동일한 방식으로, 도 20에 도시된 바와 같이 제공될 수 있다. 이 경우, 전력 전위 공급 셀(202) 및 그라운드 전위 공급 셀(204)은 도 17에서와 동일한 방식으로 제1 셀 그룹(11)의 외부 주변 셀 컬럼(20) 내에 제공된다. 또한, 전력 전위 공급 셀(212) 및 그라운드 전위 공급 셀(214)은 도 17에서와 동일한 방식으로 제2 셀 그룹(13)의 외부 주변 셀 컬럼(20) 내에 제공된다. 또한, 내부 주변 셀 컬럼(40) 내에도, 외부 주변 셀 컬럼(20) 및 내부 주변 셀 컬럼(30)과 마찬가지로, 전력 고립 영역(14)이 제1 셀 그룹(11)과 제2 셀 그룹(13) 사이에 제공된다. 제8 실시예에 따르면, 제6 실시예의 효과들 및 제8 실시예에서의 효과들이 둘 다 동시에 달성될 수 있다.
(제9 실시예)
도 21은 제9 실시예에 따른 반도체 칩(10)에 제공되는 셀들의 레이아웃을 도시한 도면이다. 본 실시예에서의 레이아웃은 I/O 셀(240)이 외부 주변 셀 컬럼(20) 및 내부 주변 셀 컬럼(30) 옆에 제공된다는 점을 제외하고는, 제1 실시예에 따른 반도체 디바이스에서와 동일하다. 도 32에 도시된 전력 공급 상호접속부(301)가 도 21에 도시된 예에 제공된다.
I/O 셀(240)은 I/O 셀(200)과 다른 평면 형상을 갖는다. 도 21에 도시된 예에서, I/O 셀(240)은 가장자리(12)에 수직한 방향에서 I/O 셀(200)보다 더 길며, 외부 주변 셀 컬럼(20) 및 내부 주변 셀 컬럼(30) 둘 다의 위에 배치된다. 배치된 I/O 셀(240)은 단일 컬럼이다. 높이 맞춤 셀(242)이 I/O 셀(240)과 외부 주변 셀 컬럼(20)의 사이 및 I/O 셀(240)과 내부 주변 셀 컬럼(30)의 사이에 제공된다. I/O 셀(240)의 설계 데이터 및 높이 맞춤 셀(242)의 설계 데이터는 도 6에 도시된 반도체 디바이스 설계 장치(500)의 셀 데이터 저장 유닛(512)에 저장된다.
또한, 제9 실시예에서, 내부 주변 셀 컬럼(20) 내에 포함된 I/O 셀(200)(또는, 전력 전위 공급 셀(202) 또는 그라운드 전위 공급 셀(204))은 도 2에 도시된 것과 같은 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224)를 갖는다. 기판의 가장자리(12)로부터 이러한 상호접속부들까지의 거리는, 바람직하게는 기판의 가장자리(12)로부터 I/O 셀(240)에 제공된 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224)까지의 거리와 동일하다. 이 경우, 상이한 형상들을 갖는 I/O 셀들(200 및 240)은, 높이 맞춤 셀(242)을 이용하여 하나의 반도체 칩 내에 함께 제공될 수 있다. 그 결과, 더 높은 설계 자유도를 갖고서 반도체 칩을 구현하는 것이 가능하다. 또한, 도 21에 도시된 예에서, 각각의 셀은 도 31에 도시된 전력 공급 상호접속부(301)를 갖는다.
도 22에 도시된 바와 같이, 내부 주변 셀 컬럼(30)에 제공된 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224), 및 내부 주변 셀 컬럼(40)에 제공된 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224)를 I/O 셀(240)에 제공된 전력 전위 공급 상호접속부(222) 및 그라운드 전위 공급 상호접속부(224)에 접속하기 위해, 높이 맞춤 셀(242) 내에 상호접속부들을 구비하는 것이 바람직하다. 이는 내부 주변 셀 컬럼(30) 또는 내부 주변 셀 컬럼(40)의 전력 공급을 개선하며, 동시에, 상이한 형상들을 갖는 I/O 셀들(200 및 240)을 함께 자유롭게 배치하는 것을 허용한다. 이러한 방식으로, 설계 자유도를 더 개선하는 반도체 칩을 구현하는 것이 가능하다. 또한, 본 실시예에서, 제2 컬럼 상의 내부 주변 셀 컬럼(30)과 높이 맞춤 셀(242) 사이에 공간이 존재한다. 이러한 이유로 인해, (그라운드 상호접속부를 포함하는) 전력 공급 상호접속부를 이 공간 내에 배치하기 위한 셀(244)이 배치된다. 따라서, 제2 컬럼 상의 내부 주변 셀 컬럼(30) 내의 전력 전위 공급 상호접속부(222), 그라운드 전위 공급 상호접속부 및 전력 공급 상호접속부(301)는 높이 맞춤 셀(242)의 상호접속부들을 통해 각각, 외부 주변 셀 컬럼(20) 내의 전력 전위 공급 상호접속부(222), 그라운드 전위 공급 상호접속부, 및 전력 공급 상호접속부(301)에 또한 접속된다.
I/O 셀(240) 및 높이 맞춤 셀(242)은 본 실시예에서와 동일한 방식으로 제2 내지 제8 실시예들에도 제공될 수 있다.
(제10 실시예)
도 23은 제10 실시예에 따른 반도체 칩(10) 내에 제공되는 셀들의 레이아웃을 도시한 도면이다. 본 실시예의 레이아웃은 전력 전위 공급 셀(202) 또는 그라운드 전위 공급 셀(204) 중 어느 하나가 외부 주변 셀 컬럼(20) 내에 제공되며, 전력 전위 공급 셀(202) 및 그라운드 전위 공급 셀(204) 중 나머지는 내부 주변 셀 컬럼(30) 내에 제공된다는 점을 제외하고는 제1 실시예에서와 동일하다.
도 23에 도시된 예에서, 복수의 전력 전위 공급 셀(202)은 외부 주변 셀 컬럼(20) 내에 제공되고, 복수의 그라운드 전위 공급 셀(204)은 내부 주변 셀 컬럼(30) 내에 제공된다. 복수의 전력 전위 공급 셀(202) 및 복수의 그라운드 전위 공급 셀(204)의 제공은 전력 전위 및 그라운드 전위를 안정화하기 위한 것이다.
도 24 및 도 25에 도시된 바와 같이, 전력 전위 공급 셀들(202)이 상이한 셀 컬럼들 내에 제공될 수 있으며, 그라운드 전위 공급 셀(204)이 다른 셀 컬럼들 내에 제공될 수 있다. 또한 이 경우, 전력 전위 및 그라운드 전위는 안정해질 수 있다.
특히, 도 24에 도시된 예에서, 전력 전위 공급 셀들(202)은 소정 셀 컬럼(예를 들어, 외부 주변 셀 컬럼(20)) 내에 제공되며, 그라운드 전위 공급 셀들(204)은 다른 셀 컬럼들(예를 들어, 내부 주변 셀 컬럼들(30 및 40)) 내에 제공된다. 도 25에 도시된 예에서, 제1 전력 전위 공급 셀(202)은 외부 주변 셀 컬럼(20) 내에 제공된다. 제2 전력 전위 공급 셀(202) 및 제1 그라운드 전위 공급 셀(204)은 내부 주변 셀 컬럼 (30) 내에 제공된다. 제2 그라운드 전위 공급 셀(204)은 내부 주변 셀 컬럼(40) 내에 제공된다. 제1 전력 전위 공급 셀(202) 및 제1 그라운드 전위 공급 셀(204)을 배치하는 방식은, 가장자리(12)를 따른 방향에서 볼 때 그들이 서로 부분적으로 겹치게 한다. 제2 전력 전위 공급 셀(202) 및 제2 그라운드 전위 공급 셀(204)을 배치하는 방식은, 가장자리(12)를 따른 방향에서 볼 때 그들이 서로 부분적으로 겹치게 한다.
위에서 설명된 두 경우 모두에서, 소정 셀 컬럼 내에 위치되는 전력 전위 공급 셀(202)(또는 그라운드 전위 공급 셀(204)), 및 그 소정 셀 컬럼의 다음 안쪽의 셀 컬럼 내에 위치되는 전력 전위 공급 셀(202) 또는 그라운드 전위 공급 셀(204)을 배치하는 방식은, 가장자리(12)를 따른 방향에서 볼 때 그들이 부분적으로 서로 겹치게 한다. 이것은 소정 셀 컬럼 내에 위치된 전력 전위 공급 셀(202)(또는 그라운드 전위 공급 셀(204))과 그 소정 셀 컬럼의 다음 안쪽의 셀 컬럼 내에 위치된 전력 전위 공급 셀(202) 또는 그라운드 전위 공급 셀(204)을, 전위 공급 접속 상호접속부(230)를 통해 직접 접속하는 것을 가능하게 한다.
(제11 실시예)
도 26은 제11 실시예에 따른 반도체 칩(10) 내에 제공되는 셀들의 레이아웃을 도시한 도면이다. 본 실시예에서의 레이아웃에서, 내부 주변 셀 컬럼(30) 및 내부 주변 셀 컬럼(40)은 외부 주변 셀 컬럼(20)의 일부와 겹치는 위치들에 제공된다. 전력 전위 공급 셀(202)은 내부 주변 셀 컬럼(30) 및 내부 주변 셀 컬럼(40)과 겹치지 않는 외부 주변 셀 컬럼(20)의 영역 내에 배치된다. 이러한 영역 내에서, 내부 순환 전력 공급 상호접속부(300)가 외부 주변 셀 컬럼(20) 바로 안으로 라우팅된다. 전력 전위 공급 셀(202)은 전위 공급 접속 상호접속부(230)를 통해 내부 순환 전력 공급 상호접속부(300)에 직접 접속된다. 이 경우, 전력 전위는 전력 전위 공급 셀(202)로부터 직접 내부 순환 전력 공급 상호접속부(300)에 공급될 수 있다. 따라서, 상호접속부의 기생 저항 및 유사한 것이 아주 약간의 전위 하강을 야기한다. 그 결과, 내부 순환 전력 공급 상호접속부(300)의 전력 전위가 안정될 수 있다.
추가로, 도 27에 도시된 바와 같이, 전력 전위 공급 셀(202)이 내부 주변 셀 컬럼(40) 내에 제공되면, 내부 주변 셀 컬럼(40) 내에 제공된 전력 전위 공급 셀(202)은 전위 공급 접속 상호접속부(230)를 통해 내부 순환 전력 공급 상호접속부(300)에 접속될 수 있다.
도 27에 도시된 예에서, 전력 전위 공급 셀(202)(또는 그라운드 전위 공급 셀(204): 도 27에는 도시되지 않음)은 외부 주변 셀 컬럼(20), 내부 주변 셀 컬럼(30) 및 내부 주변 셀 컬럼(40) 각각에 제공된다. 외부 주변 셀 컬럼(20) 내에 제공되는 전력 전위 공급 셀(202)을 배치하는 방식은, 가장자리(12)를 따른 방향에서 볼 때 그것이 내부 주변 셀 컬럼(30) 내에 제공된 전력 전위 공급 셀(202)과 부분적으로 겹치게 한다. 이것은 외부 주변 셀 컬럼(20)의 전력 전위 공급 셀(202)과 내부 주변 셀 컬럼(30)의 전력 전위 공급 셀(202)을, 전위 공급 접속 상호접속부(230)를 통해 직접 접속하는 것을 가능하게 한다.
내부 주변 셀 컬럼(30) 내에 제공되는 전력 전위 공급 셀(202)을 배치하는 방식은, 그것이 내부 주변 셀 컬럼(40) 내에 제공되는 전력 전위 공급 셀(202)과 부분적으로 겹치게 한다. 이것은 내부 주변 셀 컬럼(30)의 전력 전위 공급 셀(202)과 내부 주변 셀 컬럼(40)의 전력 전위 공급 셀(202)을, 전위 공급 접속 상호접속부(230)를 통해 직접 접속하는 것을 가능하게 한다. 이것은 상호접속부의 기생 저항 및 유사한 것이 내부 순환 전력 공급 상호접속부(300) 상의 전위 강하에 영향을 미치는 것을 방지한다. 그 결과, 내부 순환 전력 공급 상호접속부(300)의 전력 전위가 안정될 수 있다.
도 28a 및 28b는 I/O 셀(200)의 레이아웃(도 28a)과 비교하여 서로 위 아래에 위치되는 2개의 전력 전위 공급 셀(202)(또는 2개의 그라운드 전위 공급 셀(204))의 레이아웃(도 28b)을 도시한 도면이다. 도 28a에 도시된 바와 같이, I/O 셀(200) 내에 제공된 복수의 전위 공급 접속 상호접속부(230)는 동일한 두께를 갖는다. 반면, 도 28b에 도시된 바와 같이, 2개의 전력 전위 공급 셀(202)이 서로 위 아래에 위치되면, 2개의 전력 전위 공급 셀(202)을 접속하기 위한 전위 공급 접속 상호접속부(231)는 다른 전위 공급 접속 상호접속부들(230)보다 큰 두께를 갖는다. 이러한 방식으로, 복수의 전력 전위 공급 셀(202) 간의 전력 전위 차이의 발생을 억제하는 것이 가능하다.
도 28b에 도시된 복수의 단에 대한 전위 공급 셀들의 설계 데이터는 도 6에 도시된 반도체 디바이스 설계 장치(500)의 셀 데이터 저장 유닛(512)에 저장된다.
(제12 실시예)
도 29는 제12 실시예에 따른 반도체 칩(10) 내에 제공되는 셀들의 레이아웃을 도시한 도면이다. 도 29에 도시된 레이아웃은 반도체 칩(10)의 코너에서의 레이아웃(400)을 도시한다. 외부 주변 셀 컬럼(20) 및 내부 주변 셀 컬럼(30)이 코너를 형성하는 가장자리들(12 및 16) 각각에 제공된다. 셀 비-배치 영역(402)이 코너 부근에 설정된다. 셀 비-배치 영역(402)은 셀이 배치되지 않는 영역이다. 가장자리(12)를 따른 셀들, 및 가장자리(16)를 따른 셀들을 배치하는 방식은, 그들이 서로 간섭하는 것을 방지한다.
도 30은 도 29에 도시된 레이아웃을 설명하기 위한 도면이다. 도 30에 도시된 바와 같이, 도 29에 도시된 최소한의 요구되는 형상의 셀 비-배치 영역은 원래 참조 번호 403에 의해 나타나는 영역이다. 여전히, 도 29에서 참조 번호 402에 의해 나타나는 바와 같이, 셀 비-배치 영역은 불필요하게 확보된다. 이 경우, 반도체 칩(10)의 각 측에 별개로 배치되는 셀 컬럼들의 전력 공급들 간의 접속을 만들기 위한 상호접속부(404)가 도 30에 도시된 바와 같은 셀 비-배치 영역(402)의 일부 영역 내에 임의로 배치되는 경우, 각 측에 배치된 셀 컬럼들에 공통으로 전기 전력을 공급하는 것이 가능하게 된다. 그 결과, 더 많은 수의 I/O 셀들(200)이 반도체 칩(10) 내에 배열될 수 있다.
레이아웃(400)의 설계 데이터는 도 6에 도시된 반도체 디바이스 설계 장치(500)의 셀 데이터 저장 유닛(512)에 저장된다.
(제13 실시예)
도 30은 제13 실시예에 따른 반도체 디바이스의 구성을 도시한 단면도이다. 본 실시예에 따른 반도체 디바이스는, 반도체 칩(10)이 플립-칩 본딩을 통해 상호접속 기판(50)에 접속된다는 점을 제외하고는, 상기의 실시예들 각각에 따른 반도체 디바이스와 동일한 구성을 갖는다.
본 실시예에서도, I/O 셀들(200)의 수를 증가시키는 것이 가능하다.
본 발명의 실시예들이 도면들을 참조하여 설명되었지만, 이들은 단지 본 발명의 예시들에 지나지 않으며, 다른 다양한 구성들도 적용될 수 있다. 예를 들어, 전위 공급 접속 상호접속부(230)가 위에서 설명된 실시예들 각각에서는 반도체 칩(10)의 가장자리(12)에 수직인 방향으로 직선으로 연장되지만, 전위 공급 접속 상호접속부(230)는 계단식으로 연장될 수 있다. 또한, 비록 위에서 설명된 실시예들 각각에서는 전위 공급 접속 상호접속부(230)가 각각의 셀 내에 배치되지만, 전위 공급 접속 상호접속부(230)가 제공되지 않는 셀이 있을 수도 있다.
본 발명이 상기의 실시예들에 한정되지 않으며, 본 발명의 범위 및 취지를 벗어나지 않고 변형 및 변경될 수 있음이 명백하다.

Claims (14)

  1. 반도체 디바이스로서,
    반도체 칩을 포함하고, 상기 반도체 칩은,
    기판;
    상기 기판 위에 형성된 다층 상호접속 층;
    평면도에서 상기 기판의 가장자리를 따라 배치된 외부 주변 셀 컬럼 -상기 외부 주변 셀 컬럼은 적어도 하나의 제1 I/O 셀을 가짐- ;
    상기 외부 주변 셀 컬럼의 내부 주변 측에 형성된 내부 주변 셀 컬럼 -상기 내부 주변 셀 컬럼은 적어도 하나의 제2 I/O 셀을 가짐- ;
    상기 외부 주변 셀 컬럼 또는 상기 내부 주변 셀 컬럼 중 적어도 어느 하나 내에 제공된 전위 공급 셀 -상기 전위 공급 셀은 전력 전위 공급 셀 또는 그라운드 전위 공급 셀 중 어느 하나임- ;
    상기 다층 상호접속 층의 최상위 상호접속 층 내에 형성된 전극 패드들 -상기 전극 패드들 중 적어도 하나는 상기 제1 I/O 셀 내에 제공되고, 상기 전극 패드들 중 적어도 하나는 상기 전위 공급 셀 내에 제공되며, 상기 전극 패드들 중 적어도 하나는 상기 제2 I/O 셀 내에 제공됨- ;
    상기 최상위 상호접속 층 아래의 상호접속 층 내에 제공되는 제1 전위 공급 상호접속부 -상기 제1 전위 공급 상호접속부는 상기 외부 주변 셀 컬럼과 동일한 방향으로 연장되며, 상기 제1 전위 공급 상호접속부는 상기 제1 I/O 셀에 접속됨- ;
    상기 최상위 상호접속 층 아래의 상기 상호접속 층 또는 다른 상호접속 층 내에 제공되는 제2 전위 공급 상호접속부 -상기 제2 전위 공급 상호접속부는 상기 내부 주변 셀 컬럼과 동일한 방향으로 연장되며, 상기 제2 전위 공급 상호접속부는 평면도에서 상기 제1 전위 공급 상호접속부의 내부 주변 측에 위치되며, 상기 제2 전위 공급 상호접속부는 상기 제2 I/O 셀에 접속됨- ; 및
    상기 제1 전위 공급 상호접속부와 상기 제2 전위 공급 상호접속부를 접속하는 전위 공급 접속 상호접속부
    를 포함하며,
    상기 전위 공급 셀은 상기 제1 전위 공급 상호접속부 또는 상기 제2 전위 공급 상호접속부 중 어느 하나에 직접 접속되며, 상기 전위 공급 셀은 상기 제1 전위 공급 상호접속부 또는 상기 제2 전위 공급 상호접속부 중 하나 및 상기 전위 공급 접속 상호접속부를 통해 상기 제1 전위 공급 상호접속부 또는 상기 제2 전위 공급 상호접속부 중 다른 하나에 접속되는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 전위 공급 접속 상호접속부는 상기 최상위 상호접속 층 아래의 상기 상호접속 층 또는 다른 상호접속 층 내에 형성되는 반도체 디바이스.
  3. 제1항에 있어서,
    상기 전위 공급 접속 상호접속부는 평면도에서 상기 제1 I/O 셀들 중 일부 셀 및 상기 제2 I/O 셀들 중 일부 셀과 겹치도록 형성되는 반도체 디바이스.
  4. 제1항에 있어서,
    상기 전위 공급 셀은 상기 외부 주변 셀 컬럼 내에 제공되지만, 상기 내부 주변 셀 컬럼 내에는 제공되지 않는 반도체 디바이스.
  5. 제1항에 있어서,
    상기 전위 공급 셀을 갖는 상기 외부 주변 셀 컬럼 또는 상기 내부 주변 셀 컬럼 중 어느 하나는,
    상기 전위 공급 셀로서 기능하는 전력 전위 공급 셀 및 그라운드 전위 공급 셀 둘 다;
    상기 제1 전위 공급 상호접속부로서 기능하는 제1 전력 공급 상호접속부 및 제1 그라운드 상호접속부;
    상기 제2 전위 공급 상호접속부로서 기능하는 제2 전력 공급 상호접속부 및 제2 그라운드 상호접속부; 및
    상기 전위 공급 접속 상호접속부로서 기능하는 전력 접속 상호접속부 및 그라운드 접속 상호접속부 -상기 전력 접속 상호접속부는 상기 제1 전력 공급 상호접속부를 상기 제2 전력 공급 상호접속부에 접속하며, 상기 그라운드 접속 상호접속부는 상기 제1 그라운드 상호접속부를 상기 제2 그라운드 상호접속부에 접속함-
    를 가지며,
    상기 제1 전력 공급 상호접속부 또는 상기 제2 전력 공급 상호접속부 중 어느 하나는 상기 전력 전위 공급 셀에 접속되며,
    상기 제1 그라운드 상호접속부 또는 상기 제2 그라운드 상호접속부 중 어느 하나는 상기 그라운드 전위 공급 셀에 접속되는 반도체 디바이스.
  6. 제1항에 있어서,
    상기 외부 주변 셀 컬럼 내에 포함된 상기 제1 I/O 셀, 및 상기 외부 주변 셀 컬럼의 다음 안쪽의 상기 내부 주변 셀 컬럼 내에 포함된 상기 제2 I/O 셀은 상기 기판의 가장자리를 따른 방향에 대하여 동일한 위치에 배치되는 반도체 디바이스.
  7. 제6항에 있어서,
    상기 전위 공급 접속 상호접속부는 상기 복수의 제1 I/O 셀의 전극 패드들 중 하나의 아래로부터 상기 제2 I/O 셀들의 전극 패드들 중 하나의 아래로 연장되고, 상기 복수의 제1 I/O 셀의 상기 전극 패드들 중 다른 하나의 아래로부터 상기 제2 I/O 셀들의 상기 전극 패드들 중 다른 하나의 아래로 연장되며,
    상기 복수의 제1 I/O 셀 및 상기 복수의 제2 I/O 셀 각각 내의 상기 전위 공급 접속 상호접속부는, 상기 기판의 상기 가장자리에 수직인 방향으로 연장되고, 상기 제1 I/O 셀들과 상기 제2 I/O 셀들의 각각의 중심에 대하여 상기 제1 I/O 셀들 및 상기 제2 I/O 셀들의 좌측 절반부 및 우측 절반부에서 동일한 형상으로 반복되는 반도체 디바이스.
  8. 제1항에 있어서,
    상기 외부 주변 셀 컬럼 내에 포함된 상기 제1 I/O 셀 및 상기 외부 주변 셀 컬럼의 다음 안쪽의 상기 내부 주변 셀 컬럼 내에 포함된 상기 제2 I/O 셀은 상기 기판의 가장자리를 따른 방향으로 교대로 배치되는 반도체 디바이스.
  9. 제8항에 있어서,
    상기 외부 주변 셀 컬럼 내의 복수의 제1 전위 공급 접속 상호접속부는 상기 기판의 상기 가장자리에 수직인 방향으로 연장되고,
    상기 내부 주변 셀 컬럼 내의 복수의 제2 전위 공급 접속 상호접속부는 상기 기판의 상기 가장자리에 수직인 방향으로 연장되며,
    상기 복수의 제1 전위 공급 접속 상호접속부 중 하나는 상기 복수의 제2 전위 공급 접속 상호접속부 중 하나에 접속되고, 상기 복수의 제1 전위 공급 접속 상호접속부 중 다른 하나는 상기 복수의 제2 전위 공급 접속 상호접속부 중 다른 하나에 접속되는 반도체 디바이스.
  10. 제1항에 있어서,
    상기 반도체 칩을 탑재하는 상호접속 기판; 및
    상기 반도체 칩과 상기 상호접속 기판을 접속하는 본딩 와이어
    를 더 포함하는 반도체 디바이스.
  11. 제1항에 있어서,
    플립 칩 본딩을 통해 상기 반도체 칩에 접속되는 상호접속 기판을 더 포함하는 반도체 디바이스.
  12. 컴퓨터를 사용하여 반도체 디바이스를 설계하기 위한 반도체 디바이스 설계 방법으로서,
    적어도 하나의 제1 I/O 셀을 포함하는 외부 주변 셀 컬럼을 상기 반도체 디바이스의 기판의 가장자리를 따라 배치하는 단계;
    적어도 하나의 제2 I/O 셀을 포함하는 적어도 하나의 내부 주변 셀 컬럼을 상기 외부 주변 셀 컬럼의 내부 주변 측에 배치하는 단계;
    상기 외부 주변 셀 컬럼 또는 상기 내부 주변 셀 컬럼 중 어느 하나 내에 전위 공급 셀을 배치하는 단계 -상기 전위 공급 셀은 전력 전위 공급 셀 또는 그라운드 전위 공급 셀 중 어느 하나임- ;
    최상위 상호접속 층 아래의 상호접속 층 내에 제1 전위 공급 상호접속부를 배치하는 단계 -상기 제1 전위 공급 상호접속부는 상기 외부 주변 셀 컬럼과 동일한 방향으로 연장되며, 상기 제1 전위 공급 상호접속부는 상기 제1 I/O 셀에 접속됨- ;
    상기 최상위 상호접속 층 아래의 상기 상호접속 층 또는 다른 상호접속 층 내에 제2 전위 공급 상호접속부를 배치하는 단계 -상기 제2 전위 공급 상호접속부는 상기 내부 주변 셀 컬럼과 동일한 방향으로 연장되고, 상기 제2 전위 공급 상호접속부는 평면도에서 상기 제1 전위 공급 상호접속부의 내부 주변 측에 위치되며, 상기 제2 전위 공급 상호접속부는 상기 제2 I/O 셀에 접속됨- ;
    상기 전위 공급 셀을 상기 전위 공급 셀과 겹치는 상기 제1 전위 공급 상호접속부 또는 상기 제2 전위 공급 상호접속부 중 어느 하나에 접속하는 단계; 및
    상기 제1 전위 공급 상호접속부를 상기 제2 전위 공급 상호접속부에 접속하는 전위 공급 접속 상호접속부를 배치하는 단계
    를 포함하는 방법.
  13. 반도체 디바이스의 설계를 지원하는 반도체 디바이스 설계 장치로서,
    적어도 하나의 제1 I/O 셀을 포함하는 외부 주변 셀 컬럼을 상기 반도체 디바이스의 기판의 가장자리를 따라 배치하고,
    적어도 하나의 제2 I/O 셀을 포함하는 적어도 하나의 내부 주변 셀 컬럼을 상기 외부 주변 셀 컬럼의 내부 주변 측에 배치하며,
    상기 외부 주변 셀 컬럼 또는 상기 내부 주변 셀 컬럼 중 어느 하나 내에 전위 공급 셀을 배치하는 -상기 전위 공급 셀은 전력 전위 공급 셀 또는 그라운드 전위 공급 셀 중 어느 하나임-
    셀 배열 유닛;
    최상위 상호접속 층 아래의 상호접속 층 내에 제1 전위 공급 상호접속부를 배치하고 -상기 제1 전위 공급 상호접속부는 상기 외부 주변 셀 컬럼과 동일한 방향으로 연장되고, 상기 제1 전위 공급 상호접속부는 상기 제1 I/O 셀에 접속됨- ,
    상기 최상위 상호접속 층 아래의 상기 상호접속 층 또는 다른 상호접속 층 내에 제2 전위 공급 상호접속부를 배치하며 -상기 제2 전위 공급 상호접속부는 상기 내부 주변 셀 컬럼과 동일한 방향으로 연장되고, 상기 제2 전위 공급 상호접속부는 평면도에서 상기 제1 전위 공급 상호접속부의 내부 주변 측에 위치되며, 상기 제2 전위 공급 상호접속부는 상기 제2 I/O 셀에 접속됨- ,
    상기 전위 공급 셀을 상기 전위 공급 셀과 겹치는 상기 제1 전위 공급 상호접속부 또는 상기 제2 전위 공급 상호접속부 중 어느 하나에 접속하는
    전위 공급 상호접속부 배열 유닛; 및
    상기 제1 전위 공급 상호접속부를 상기 제2 전위 공급 상호접속부에 접속하는 전위 공급 접속 상호접속부를 배치하는 접속 상호접속부 배열 유닛
    을 포함하는 반도체 디바이스 설계 장치.
  14. 컴퓨터로 하여금 반도체 디바이스의 설계를 지원하는 반도체 디바이스 설계 장치로서 기능하게 하는 프로그램으로서,
    상기 프로그램은 상기 컴퓨터로 하여금,
    적어도 하나의 제1 I/O 셀을 포함하는 외부 주변 셀 컬럼을 상기 반도체 디바이스의 기판의 가장자리를 따라 배치하고,
    적어도 하나의 제2 I/O 셀을 포함하는 적어도 하나의 내부 주변 셀 컬럼을 상기 외부 주변 셀 컬럼의 내부 주변 측에 배치하며,
    상기 외부 주변 셀 컬럼 또는 상기 내부 주변 셀 컬럼 중 어느 하나 내에 전위 공급 셀을 배치하는 -상기 전위 공급 셀은 전력 전위 공급 셀 또는 그라운드 전위 공급 셀 중 어느 하나임-
    기능;
    최상위 상호접속 층 아래의 상호접속 층 내에 제1 전위 공급 상호접속부를 배치하고 -상기 제1 전위 공급 상호접속부는 상기 외부 주변 셀 컬럼과 동일한 방향으로 연장되고, 상기 제1 전위 공급 상호접속부는 상기 제1 I/O 셀에 접속됨-,
    상기 최상위 상호접속 층 아래의 상기 상호접속 층 또는 다른 상호접속 층 내에 제2 전위 공급 상호접속부를 배치하며 -상기 제2 전위 공급 상호접속부는 상기 내부 주변 셀 컬럼과 동일한 방향으로 연장되고, 상기 제2 전위 공급 상호접속부는 평면도에서 상기 제1 전위 공급 상호접속부의 내부 주변 측에 위치되며, 상기 제2 전위 공급 상호접속부는 상기 제2 I/O 셀에 접속됨- ,
    상기 전위 공급 셀을 상기 전위 공급 셀과 겹치는 상기 제1 전위 공급 상호접속부 또는 상기 제2 전위 공급 상호접속부 중 어느 하나에 접속하는
    기능; 및
    상기 제1 전위 공급 상호접속부를 상기 제2 전위 공급 상호접속부에 접속하는 전위 공급 접속 상호접속부를 배치하는 기능
    을 갖게 하는 프로그램.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9166594B2 (en) * 2012-05-28 2015-10-20 Baysand Inc. Flexible, space-efficient I/O circuitry for integrated circuits
US9679916B2 (en) * 2013-02-01 2017-06-13 Sony Corporation Semiconductor integrated circuit
JP6118652B2 (ja) * 2013-02-22 2017-04-19 ルネサスエレクトロニクス株式会社 半導体チップ及び半導体装置
WO2016063458A1 (ja) * 2014-10-24 2016-04-28 株式会社ソシオネクスト 半導体集積回路装置
TWI567891B (zh) * 2015-01-30 2017-01-21 矽品精密工業股份有限公司 封裝基板之整版面結構
US10777507B2 (en) 2016-02-23 2020-09-15 Renesas Electronics Corporation Semiconductor device including a pad and a wiring line arranged for bringing a probe into contact with the pad and method of manufacturing the same
CN105897178B (zh) * 2016-05-04 2018-09-11 苏州雷诚芯微电子有限公司 一种高良率的倒装芯片线性功率放大器及其应用
CN105897180B (zh) * 2016-05-04 2018-10-30 苏州雷诚芯微电子有限公司 一种高良率的平衡散热的倒装芯片线性功率放大器及其应用
CN105978494B (zh) * 2016-05-04 2018-09-11 苏州雷诚芯微电子有限公司 一种高良率的倒装芯片功率放大器及其应用
CN107958905B (zh) * 2017-12-11 2024-06-21 柳州臻驱电控科技有限公司 功率半导体模块衬底
CN109037337A (zh) * 2018-06-28 2018-12-18 华为技术有限公司 一种功率半导体器件及制造方法
US10892236B2 (en) * 2019-04-30 2021-01-12 Qualcomm Incorporated Integrated circuit having a periphery of input/output cells

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11186500A (ja) * 1997-12-22 1999-07-09 Matsushita Electric Ind Co Ltd 半導体装置
JP2001351983A (ja) * 2000-06-08 2001-12-21 Nec Corp 半導体装置及びその製造方法
JP2017002121A (ja) * 2015-06-05 2017-01-05 三菱鉛筆株式会社 筆記具用水性インク組成物

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63199444A (ja) * 1987-02-16 1988-08-17 Oki Electric Ind Co Ltd 標準セル方式半導体装置
US6212089B1 (en) * 1996-03-19 2001-04-03 Hitachi, Ltd. Semiconductor memory device and defect remedying method thereof
JPH0449663A (ja) * 1990-06-18 1992-02-19 Seiko Epson Corp 半導体装置
JP3369382B2 (ja) * 1995-12-11 2003-01-20 東芝マイクロエレクトロニクス株式会社 半導体装置
JP3989038B2 (ja) * 1996-04-17 2007-10-10 株式会社ルネサステクノロジ 半導体集積回路装置
JP3259763B2 (ja) 1997-11-14 2002-02-25 日本電気株式会社 半導体ｌｓｉ
JP3433731B2 (ja) 2000-11-10 2003-08-04 セイコーエプソン株式会社 Ｉ／ｏセル配置方法及び半導体装置
TW495940B (en) 2001-07-20 2002-07-21 Via Tech Inc Method for forming a grid array packaged integrated circuit
JP2003289104A (ja) * 2002-03-28 2003-10-10 Ricoh Co Ltd 半導体装置の保護回路及び半導体装置
JP3947119B2 (ja) 2003-03-06 2007-07-18 富士通株式会社 半導体集積回路
TWI245390B (en) 2003-11-27 2005-12-11 Via Tech Inc Circuit layout structure
JP2006147610A (ja) 2004-11-16 2006-06-08 Seiko Epson Corp Ｉ／ｏセル及び半導体装置
JP2006229186A (ja) * 2005-01-18 2006-08-31 Matsushita Electric Ind Co Ltd 半導体集積回路およびその製造方法
JP2006202866A (ja) * 2005-01-19 2006-08-03 Nec Electronics Corp 半導体装置
US20070187808A1 (en) 2006-02-16 2007-08-16 Easic Corporation Customizable power and ground pins
JP2007305822A (ja) * 2006-05-12 2007-11-22 Kawasaki Microelectronics Kk 半導体集積回路
US7872283B2 (en) 2006-11-09 2011-01-18 Panasonic Corporation Semiconductor integrated circuit and multi-chip module
JP5264135B2 (ja) 2006-11-09 2013-08-14 パナソニック株式会社 半導体集積回路及びマルチチップモジュール
JP5190913B2 (ja) 2007-01-15 2013-04-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP5467736B2 (ja) * 2008-06-23 2014-04-09 ルネサスエレクトロニクス株式会社 半導体集積回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11186500A (ja) * 1997-12-22 1999-07-09 Matsushita Electric Ind Co Ltd 半導体装置
JP2001351983A (ja) * 2000-06-08 2001-12-21 Nec Corp 半導体装置及びその製造方法
JP2017002121A (ja) * 2015-06-05 2017-01-05 三菱鉛筆株式会社 筆記具用水性インク組成物

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