JP2002164474A - チップスケールパッケージ、回路基板、電子モジュール、及び、回路基板の設計方法 - Google Patents
チップスケールパッケージ、回路基板、電子モジュール、及び、回路基板の設計方法Info
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Abstract
(57)【要約】
【課題】 チップスケールパッケージ、印刷回路基板、
印刷回路基板の設計方法を提供する。 【解決手段】 本発明のパッケージは、一面の第１領域
に配置される複数個の第１信号端子、及び一面の第２領
域に複数個の第１信号端子が配置される間隔より少なく
とも一方向に広く配置される複数個の第２信号端子、か
らなっている。そのモジュールの回路基板は、複数個の
チップスケールパッケージがマウントされる複数個のチ
ップスケールパッケージ領域各々の第１領域に配置され
る複数個の第１信号端子、及び複数個のチップスケール
パッケージがマウントされる複数個のチップスケールパ
ッケージ領域各々の第２領域に複数個の第１信号端子
が、配置される間隔より少なくとも一方向に広く配置さ
れる複数個の第２信号端子を備えて、複数本の第１信号
端子の信号ライン及び複数個の第２信号端子間に共通に
連結される共通信号ラインが外面に配置されることを特
徴とする。したがって、モジュールの前面部と後面部に
信号ラインが配置されることができるので層数を減らす
ことができる。
印刷回路基板の設計方法を提供する。 【解決手段】 本発明のパッケージは、一面の第１領域
に配置される複数個の第１信号端子、及び一面の第２領
域に複数個の第１信号端子が配置される間隔より少なく
とも一方向に広く配置される複数個の第２信号端子、か
らなっている。そのモジュールの回路基板は、複数個の
チップスケールパッケージがマウントされる複数個のチ
ップスケールパッケージ領域各々の第１領域に配置され
る複数個の第１信号端子、及び複数個のチップスケール
パッケージがマウントされる複数個のチップスケールパ
ッケージ領域各々の第２領域に複数個の第１信号端子
が、配置される間隔より少なくとも一方向に広く配置さ
れる複数個の第２信号端子を備えて、複数本の第１信号
端子の信号ライン及び複数個の第２信号端子間に共通に
連結される共通信号ラインが外面に配置されることを特
徴とする。したがって、モジュールの前面部と後面部に
信号ラインが配置されることができるので層数を減らす
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、チップスケールパ
ッケージ(ＣＳＰ;Chip Scale Package)及び印刷回路基
板(printed circuit board)に係り、特にはチップスケ
ールパッケージがマウントされて集積できるようにする
印刷回路基板に関するものであり、さらに詳細には前記
チップスケールパッケージ外側端子のレイアウトの設
計、及び印刷回路基板の信号線(ワイヤ)パターン及び端
子に対応するレイアウトに関する。
ッケージ(ＣＳＰ;Chip Scale Package)及び印刷回路基
板(printed circuit board)に係り、特にはチップスケ
ールパッケージがマウントされて集積できるようにする
印刷回路基板に関するものであり、さらに詳細には前記
チップスケールパッケージ外側端子のレイアウトの設
計、及び印刷回路基板の信号線(ワイヤ)パターン及び端
子に対応するレイアウトに関する。
【０００２】
【従来の技術】チップの小型化及び高速化趨勢によって
これに用いられるパッケージ構造も漸次軽薄短小化の趨
勢に発展している。そして、チップの高速化によって従
来の低速作動で問題にならなかったパッケージの電気的
特性がチップの作動速度を制限する主要要因になる。一
方、パッケージの多くの要素中でも、チップの内部と外
側を連結するパッケージピンの電気的な性質が高速作動
の関鍵になるために、ピンの物理的な構造及び配置方式
によっていろいろ多様なパッケージ構造が提案されてき
た。低速で作動するチップパッケージは、リードフレー
ム(lead frame)と前記パッケージの一側面に一次元的に
配置された複数のピンを備えており、前記リードフレー
ムを利用してパッケージの辺に一定な間隔を置いて、複
数個のピンを一次元的に配置する場合が大部分であっ
た。
これに用いられるパッケージ構造も漸次軽薄短小化の趨
勢に発展している。そして、チップの高速化によって従
来の低速作動で問題にならなかったパッケージの電気的
特性がチップの作動速度を制限する主要要因になる。一
方、パッケージの多くの要素中でも、チップの内部と外
側を連結するパッケージピンの電気的な性質が高速作動
の関鍵になるために、ピンの物理的な構造及び配置方式
によっていろいろ多様なパッケージ構造が提案されてき
た。低速で作動するチップパッケージは、リードフレー
ム(lead frame)と前記パッケージの一側面に一次元的に
配置された複数のピンを備えており、前記リードフレー
ムを利用してパッケージの辺に一定な間隔を置いて、複
数個のピンを一次元的に配置する場合が大部分であっ
た。
【０００３】しかし、この方法はパッケージの大きさが
小型化されるによって収容することができる最大ピン数
に制限が生じるようになり、チップ内部のボンディング
パッドとリードフレーム間に発生するインダクタンス及
び附加的なキャパシタ・抵抗などの干渉要因で高周波作
動における電気的特性が落ちるために高速作動には望ま
しくない。
小型化されるによって収容することができる最大ピン数
に制限が生じるようになり、チップ内部のボンディング
パッドとリードフレーム間に発生するインダクタンス及
び附加的なキャパシタ・抵抗などの干渉要因で高周波作
動における電気的特性が落ちるために高速作動には望ま
しくない。
【０００４】また、リードフレームを利用したパッケー
ジの短所とパッケージを小型化するためにチップスケー
ルパッケージが開発された。このチップスケールパッケ
ージは、パッケージの片側面に複数個のピン(ボール)を
２次元格子状に配列でき、各ボールの電気的な寄生成分
もリードフレームを利用したパッケージに比べて減らす
ことができる長所がある。したがって、チップスケール
パッケージは小型、高速作動用パッケージに好適であ
る。
ジの短所とパッケージを小型化するためにチップスケー
ルパッケージが開発された。このチップスケールパッケ
ージは、パッケージの片側面に複数個のピン(ボール)を
２次元格子状に配列でき、各ボールの電気的な寄生成分
もリードフレームを利用したパッケージに比べて減らす
ことができる長所がある。したがって、チップスケール
パッケージは小型、高速作動用パッケージに好適であ
る。
【０００５】図１（Ａ）は、ボールグリッドアレーパッ
ケージ(ball grid array package;ＢＧＡ)だと知られた
従来のチップスケールパッケージ１０の断面図である。
ＢＧＡパッケージ１０は、Ｉ／Ｏライン(solder ball)
１２と電気的に連結された半導体チップ１３を含む。こ
のチップ１３は、印刷回路基板(ＰＣＢ)１１によって支
持される。このＰＣＢ１１は、前記のチップ１３がピン
(ボール)１２に連結されるようにする。米国特許第６,
０４１,４９５号では、従来のＢＧＡパッケージを詳細
に開示している。
ケージ(ball grid array package;ＢＧＡ)だと知られた
従来のチップスケールパッケージ１０の断面図である。
ＢＧＡパッケージ１０は、Ｉ／Ｏライン(solder ball)
１２と電気的に連結された半導体チップ１３を含む。こ
のチップ１３は、印刷回路基板(ＰＣＢ)１１によって支
持される。このＰＣＢ１１は、前記のチップ１３がピン
(ボール)１２に連結されるようにする。米国特許第６,
０４１,４９５号では、従来のＢＧＡパッケージを詳細
に開示している。
【０００６】図１（Ｂ）は、従来のチップスケールパッ
ケージ１０のピン(ボール)レイアウトの平面図である。
基本的に、複数個のボール１２は格子(grid)に沿って規
則的に配置される。チップスケールパッケージ１０がメ
モリデバイスを構成する時、ボール１２は、各々アドレ
ス及び命令信号を伝達して、データを入出力する。図１
（Ｂ）で、ｄ１は格子からｘ軸に沿って位置した隣接の
ボール間の距離を示しており、ｄ２は格子からｘ軸と直
角であるｙ軸を沿って位置した隣接のボール間の距離を
示す。
ケージ１０のピン(ボール)レイアウトの平面図である。
基本的に、複数個のボール１２は格子(grid)に沿って規
則的に配置される。チップスケールパッケージ１０がメ
モリデバイスを構成する時、ボール１２は、各々アドレ
ス及び命令信号を伝達して、データを入出力する。図１
（Ｂ）で、ｄ１は格子からｘ軸に沿って位置した隣接の
ボール間の距離を示しており、ｄ２は格子からｘ軸と直
角であるｙ軸を沿って位置した隣接のボール間の距離を
示す。
【０００７】上のような複数個のチップスケールパッケ
ージは、印刷回路基板(例えば、マザーボード）の一つ
の表面上にマウントされている。前記ピン(ボール)は規
則的な間隔ｄ１とｄ２に相互各々離隔されており、ま
た、チップスケールパッケージのピン(ボール)を収容す
る印刷回路基板のピン(ボール)ランドは規則的な間隔に
相互各々離隔されて配置される。以下で詳細に説明する
ように、単に１本の単一線のみ２個の隣接したピン(ボ
ール)ランド間に配置されることができる。結果的に、
要求されるすべての信号線はチップスケールパッケージ
がマウントされる印刷回路基板の前面上には配置できな
い。それゆえ、信号線を備えるためには追加的なワイヤ
層が必要である。それゆえ、前記層はチップスケールパ
ッケージを用いる基板製造技術の費用を高くする短所が
ある。
ージは、印刷回路基板(例えば、マザーボード）の一つ
の表面上にマウントされている。前記ピン(ボール)は規
則的な間隔ｄ１とｄ２に相互各々離隔されており、ま
た、チップスケールパッケージのピン(ボール)を収容す
る印刷回路基板のピン(ボール)ランドは規則的な間隔に
相互各々離隔されて配置される。以下で詳細に説明する
ように、単に１本の単一線のみ２個の隣接したピン(ボ
ール)ランド間に配置されることができる。結果的に、
要求されるすべての信号線はチップスケールパッケージ
がマウントされる印刷回路基板の前面上には配置できな
い。それゆえ、信号線を備えるためには追加的なワイヤ
層が必要である。それゆえ、前記層はチップスケールパ
ッケージを用いる基板製造技術の費用を高くする短所が
ある。
【０００８】図２は複数のチップスケールパッケージが
マウントされる印刷回路基板の平面図である。図２に図
示したように、８個のチップスケールパッケージ１０−
１、．．．、１０−８は印刷回路基板１００上にマウン
トされる。端子回路１４は第１チップスケールパッケー
ジ１０−１の一側(図２で左側)に配置される。端子回路
１４は複数個の端子抵抗Ｒｔと端子電圧Ｖｔ対を含む。
端子抵抗と端子電圧は相互各々直列に連結されている。
端子回路１４は、チップスケールパッケージ１０−
１、．．．、１０−８に共通に信号線の端部分で、イン
ピーダンスを整合させる役割をする。入／出力端子１６
−１及び１６−２は、信号を印刷回路基板１００からま
たは印刷回路基板１００に入力及び出力する。
マウントされる印刷回路基板の平面図である。図２に図
示したように、８個のチップスケールパッケージ１０−
１、．．．、１０−８は印刷回路基板１００上にマウン
トされる。端子回路１４は第１チップスケールパッケー
ジ１０−１の一側(図２で左側)に配置される。端子回路
１４は複数個の端子抵抗Ｒｔと端子電圧Ｖｔ対を含む。
端子抵抗と端子電圧は相互各々直列に連結されている。
端子回路１４は、チップスケールパッケージ１０−
１、．．．、１０−８に共通に信号線の端部分で、イン
ピーダンスを整合させる役割をする。入／出力端子１６
−１及び１６−２は、信号を印刷回路基板１００からま
たは印刷回路基板１００に入力及び出力する。
【０００９】しかし、上述したように、チップスケール
パッケージ１０がマウントされる印刷回路基板の前面
に、すべての信号線を配置することはむずかしい。なぜ
なら、ボール１２が相互あまりに近く配置されていて一
つの信号線がボール間に通過できないためである。それ
ゆえ、信号線の大部分は印刷回路基板１００の残り(下
部)層に提供される。
パッケージ１０がマウントされる印刷回路基板の前面
に、すべての信号線を配置することはむずかしい。なぜ
なら、ボール１２が相互あまりに近く配置されていて一
つの信号線がボール間に通過できないためである。それ
ゆえ、信号線の大部分は印刷回路基板１００の残り(下
部)層に提供される。
【００１０】以下、図３ないし図９を参照して、８個の
層構造を有する従来の印刷回路基板の構成を説明する。
これらの図面は各々従来の印刷回路基板の(第６層を除
外した)層の平面図である。図３に図示したように、第
１層は、チップスケールパッケージがマウントされる８
個のチップスケールパッケージ領域１０−１、．．．、
１０−８を有する。ボールランド１８は、ボールがマウ
ントされるチップスケールパッケージ１０(図１（Ｂ）
参照）のボール１２に対応する位置にあるチップスケー
ルパッケージ領域１０−１、．．．、１０−８各々に提
供される。ビアホール２０は、隣接のボールランド１８
各々が印刷回路基板の下部層にあるボールランド１８と
信号線間で電気的に連結されるように提供される。図示
されなかったが、図２に図示されている入出力端子１６
−１及び１６−２は、またビアホール２０を通して印刷
回路基板の下部層の信号線と連結される。
層構造を有する従来の印刷回路基板の構成を説明する。
これらの図面は各々従来の印刷回路基板の(第６層を除
外した)層の平面図である。図３に図示したように、第
１層は、チップスケールパッケージがマウントされる８
個のチップスケールパッケージ領域１０−１、．．．、
１０−８を有する。ボールランド１８は、ボールがマウ
ントされるチップスケールパッケージ１０(図１（Ｂ）
参照）のボール１２に対応する位置にあるチップスケー
ルパッケージ領域１０−１、．．．、１０−８各々に提
供される。ビアホール２０は、隣接のボールランド１８
各々が印刷回路基板の下部層にあるボールランド１８と
信号線間で電気的に連結されるように提供される。図示
されなかったが、図２に図示されている入出力端子１６
−１及び１６−２は、またビアホール２０を通して印刷
回路基板の下部層の信号線と連結される。
【００１１】図４に図示されたように、第２層は、グラ
ウンド層(ground layer）として機能する。(単に図示す
るために)三角形(△)に図示された第２層にあるビアホ
ール２０は、グラウンドビアホールとして機能する。特
に、三角形(triangular)状のビアホール２０は、電気的
に印刷回路基板１００の第１層にあるボールランド１８
中の任意の一つと関連する。このようなボールパッド上
にマウントされたチップスケールパッケージ１０のグラ
ウンドボールは、三角形状のビアホール２０を通して接
地される。
ウンド層(ground layer）として機能する。(単に図示す
るために)三角形(△)に図示された第２層にあるビアホ
ール２０は、グラウンドビアホールとして機能する。特
に、三角形(triangular)状のビアホール２０は、電気的
に印刷回路基板１００の第１層にあるボールランド１８
中の任意の一つと関連する。このようなボールパッド上
にマウントされたチップスケールパッケージ１０のグラ
ウンドボールは、三角形状のビアホール２０を通して接
地される。
【００１２】図５に図示したように、第３層は、各々、
第２層に対応するビアホールに電気的に連結されている
複数のビアホール２０を備える。すなわち、図３及び図
４に図示したようなビアホール２０は、伝導性物質で充
填されて印刷回路基板の各層間に電気的連結を提供す
る。前記チップスケールパッケージ領域１０−１ないし
１０−８(図で図示されたように）の一側面に配置され
ている前記ビアホール２０は、まず、アドレス及び命令
信号線にのみ関連する第１ビアホールであって、前記チ
ップスケールパッケージ領域１０−１ないし１０−８の
他の一側に位置するビアホール２０は、データを入出力
するためのデータ線にのみ関連する。
第２層に対応するビアホールに電気的に連結されている
複数のビアホール２０を備える。すなわち、図３及び図
４に図示したようなビアホール２０は、伝導性物質で充
填されて印刷回路基板の各層間に電気的連結を提供す
る。前記チップスケールパッケージ領域１０−１ないし
１０−８(図で図示されたように）の一側面に配置され
ている前記ビアホール２０は、まず、アドレス及び命令
信号線にのみ関連する第１ビアホールであって、前記チ
ップスケールパッケージ領域１０−１ないし１０−８の
他の一側に位置するビアホール２０は、データを入出力
するためのデータ線にのみ関連する。
【００１３】参照番号２２−１は、第１ビアホール中各
々一つと連結されたアドレス及び命令信号線を示す。ア
ドレス及び命令信号線２２−１はまた第１ビアホールの
隣接したロー(ｒｏｗ)間に通過する。データ線２４−１
１ないし２４−８１は、第２ビアホール２０と各々連結
されている。図示しなかったが、前記アドレス及び命令
信号線２２−１及びデータ線２４−１１ないし２４−８
１は、入出力端子(例えば、図２に図示された端子１６
−１及び１６−２)中の対応する一つと連結がなされ
る。すべてのアドレス及び命令信号線とデータ線は、隣
接したビアホール２０の各対が単に１本の線のみをビア
ホール間に通過されるようにするため、印刷回路基板１
００の第３層のみを用いては配線できない。すなわち、
アドレス及び命令信号線と、データ線中の単にいくつか
のみが、第３層に形成される。
々一つと連結されたアドレス及び命令信号線を示す。ア
ドレス及び命令信号線２２−１はまた第１ビアホールの
隣接したロー(ｒｏｗ)間に通過する。データ線２４−１
１ないし２４−８１は、第２ビアホール２０と各々連結
されている。図示しなかったが、前記アドレス及び命令
信号線２２−１及びデータ線２４−１１ないし２４−８
１は、入出力端子(例えば、図２に図示された端子１６
−１及び１６−２)中の対応する一つと連結がなされ
る。すべてのアドレス及び命令信号線とデータ線は、隣
接したビアホール２０の各対が単に１本の線のみをビア
ホール間に通過されるようにするため、印刷回路基板１
００の第３層のみを用いては配線できない。すなわち、
アドレス及び命令信号線と、データ線中の単にいくつか
のみが、第３層に形成される。
【００１４】図６に図示されたように、第４層は、図５
に図示されたような第３層のビアホール２０と連結され
ているビアホール２０を含む。第４層は、チップスケー
ルパッケージが電源と連結される個所である。四角形(r
ectangular)状のビアホール２０は、電源ビアホールと
して機能する。すなわち、第４層にある前記四角形状の
電源ビアホール２０は、第１ないし第３層にある対応す
るビアホールと連結されており、電源から引き出される
線と連結されている。
に図示されたような第３層のビアホール２０と連結され
ているビアホール２０を含む。第４層は、チップスケー
ルパッケージが電源と連結される個所である。四角形(r
ectangular)状のビアホール２０は、電源ビアホールと
して機能する。すなわち、第４層にある前記四角形状の
電源ビアホール２０は、第１ないし第３層にある対応す
るビアホールと連結されており、電源から引き出される
線と連結されている。
【００１５】図７に図示したように、第５層は、図６に
図示された第４層のビアホール２０と連結されているビ
アホール２０を含む。第３層と類似して、第５層はアド
レス及び命令信号線２２−２とデータ線２４−１２ない
し２４−８２中のいくつかを含む。言い替えれば、第３
層に配置できない配線中のいくつかが第５層に提供され
る。
図示された第４層のビアホール２０と連結されているビ
アホール２０を含む。第３層と類似して、第５層はアド
レス及び命令信号線２２−２とデータ線２４−１２ない
し２４−８２中のいくつかを含む。言い替えれば、第３
層に配置できない配線中のいくつかが第５層に提供され
る。
【００１６】ところで、印刷回路基板の第６層の構成
は、図４に図示したような第２層の構成と同一である。
それゆえ、第６層に対する説明は省略する。第６層で三
角形状のビアホール２０は第１及び第２層の対応するビ
アホールと連結されていて、前者はチップスケールパッ
ケージ１０−１ないし１０−８のグラウンドボールを収
容する。それゆえ、チップスケールパッケージ１０−１
ないし１０−８は、単にグラウンドボールを通じてのみ
接地される。チップスケールパッケージがマウントされ
る印刷回路基板を設計する時、グラウンド層及び／また
は電源層はアドレス及び命令信号線とデータ線が提供さ
れる層間に一般的に挿入される。
は、図４に図示したような第２層の構成と同一である。
それゆえ、第６層に対する説明は省略する。第６層で三
角形状のビアホール２０は第１及び第２層の対応するビ
アホールと連結されていて、前者はチップスケールパッ
ケージ１０−１ないし１０−８のグラウンドボールを収
容する。それゆえ、チップスケールパッケージ１０−１
ないし１０−８は、単にグラウンドボールを通じてのみ
接地される。チップスケールパッケージがマウントされ
る印刷回路基板を設計する時、グラウンド層及び／また
は電源層はアドレス及び命令信号線とデータ線が提供さ
れる層間に一般的に挿入される。
【００１７】次に、図８に図示されたように、第７層
は、図７に図示された第６層のビアホール２０と連結さ
れている。第５層と類似して、第７層はアドレス及び命
令信号線２２−３とデータ線２４−１３ないし２４−８
３中のいくつかを含む。言い替えれば、第３及び第５層
に配置できない配線は、第７層に提供される。最後に、
図９に図示したように、第８層は、図８に図示された第
７層にあるビアホール２０と連結されたビアホール２０
を含む。
は、図７に図示された第６層のビアホール２０と連結さ
れている。第５層と類似して、第７層はアドレス及び命
令信号線２２−３とデータ線２４−１３ないし２４−８
３中のいくつかを含む。言い替えれば、第３及び第５層
に配置できない配線は、第７層に提供される。最後に、
図９に図示したように、第８層は、図８に図示された第
７層にあるビアホール２０と連結されたビアホール２０
を含む。
【００１８】印刷回路基板の８個層構造で、図３ないし
９に図示したように、アドレス及び命令信号線各々はチ
ップスケールパッケージ領域１０−１ないし１０−８に
よって共通的に共有されるが、これとは違って、データ
線は共通に共有されなくて、その代わりに、データをチ
ップスケールパッケージ１０−１ないし１０−８中の単
に一つから／一つにのみ伝達する。このような構成で、
ビアホール２０中のいくつかは、配線(ｗｉｒｅ)中どの
ものとも連結されないにもかかわらず、８個の層は必要
である。さらに、前記チップスケールパッケージ領域１
０−１に前記ビアホール２０の全部またはそれ以上を配
線する必要があるならば、８個層の印刷回路基板は不十
分であるということができ、そうした場合には追加的な
層が要求される。
９に図示したように、アドレス及び命令信号線各々はチ
ップスケールパッケージ領域１０−１ないし１０−８に
よって共通的に共有されるが、これとは違って、データ
線は共通に共有されなくて、その代わりに、データをチ
ップスケールパッケージ１０−１ないし１０−８中の単
に一つから／一つにのみ伝達する。このような構成で、
ビアホール２０中のいくつかは、配線(ｗｉｒｅ)中どの
ものとも連結されないにもかかわらず、８個の層は必要
である。さらに、前記チップスケールパッケージ領域１
０−１に前記ビアホール２０の全部またはそれ以上を配
線する必要があるならば、８個層の印刷回路基板は不十
分であるということができ、そうした場合には追加的な
層が要求される。
【００１９】継続される高速作動に対する要求に応じる
ために、チップスケールパッケージは、高速入出力速度
で多くのアドレス及び命令信号の伝達を難無くするため
に、多くのコンタクトボールを有するように設計され
る。そうしたチップスケールパッケージがマウントされ
る印刷回路基板は、信号線に対応できる数ほどを有しな
ければならない。そうすることによって、連結が必要な
チップスケールパッケージのコンタクトボールの数が増
加するほど、従来回路基板の層の数はまた増加しなけれ
ばならない。それゆえ、従来印刷回路基板は多くの層間
ワイヤ層が必要であって、したがって、製造費用が高ま
るという問題点がある。
ために、チップスケールパッケージは、高速入出力速度
で多くのアドレス及び命令信号の伝達を難無くするため
に、多くのコンタクトボールを有するように設計され
る。そうしたチップスケールパッケージがマウントされ
る印刷回路基板は、信号線に対応できる数ほどを有しな
ければならない。そうすることによって、連結が必要な
チップスケールパッケージのコンタクトボールの数が増
加するほど、従来回路基板の層の数はまた増加しなけれ
ばならない。それゆえ、従来印刷回路基板は多くの層間
ワイヤ層が必要であって、したがって、製造費用が高ま
るという問題点がある。
【００２０】
【発明が解決しようとする課題】本発明の目的は、チッ
プスケールパッケージがマウントされた印刷回路基板
が、チップスケールパッケージに対して必要な外側信号
線の全部を備えるために、最小限の層を備えるようにす
るチップスケールパッケージを提供することにある。
プスケールパッケージがマウントされた印刷回路基板
が、チップスケールパッケージに対して必要な外側信号
線の全部を備えるために、最小限の層を備えるようにす
るチップスケールパッケージを提供することにある。
【００２１】また、本発明の他の目的は、前記パッケー
ジの下部表面の各側面にロー及びコラムに配置された外
側信号端子(ピン／ボール)の第１及び第２セットを備え
ているチップスケールパッケージを提供する、ことにあ
る。ここで、信号端子の前記第１セットのロー及び／ま
たはコラム間の間隔は、信号端子の前記第２セットのロ
ー及び／またはコラム間の間隔より大きい。“間隔”と
いう用語は隣接したロー及びコラム間の平均距離を意味
することであって、例えば、離隔されているローの平均
ピッチ及び離隔されているコラムの平均ピッチをいう。
ジの下部表面の各側面にロー及びコラムに配置された外
側信号端子(ピン／ボール)の第１及び第２セットを備え
ているチップスケールパッケージを提供する、ことにあ
る。ここで、信号端子の前記第１セットのロー及び／ま
たはコラム間の間隔は、信号端子の前記第２セットのロ
ー及び／またはコラム間の間隔より大きい。“間隔”と
いう用語は隣接したロー及びコラム間の平均距離を意味
することであって、例えば、離隔されているローの平均
ピッチ及び離隔されているコラムの平均ピッチをいう。
【００２２】前記第１セットの前記信号端子は、チップ
スケールパッケージによって共通的に共有される印刷回
路基板(ＰＣＢ）の第１信号線を経由して、複数個の前
記チップスケールパッケージ間を通過するようになって
いる、例えば、アドレス及び命令信号のような低周波信
号を伝送することに用いられる形態である。反面、前記
第２セットの前記信号端子は、単にチップスケールパッ
ケージだけのチップから／チップに、例えば、データ信
号のような高周波信号を伝送するようになっている形態
である。すなわち、前記第２端子セットに連結されてい
るＰＣＢ信号線は共有されない。
スケールパッケージによって共通的に共有される印刷回
路基板(ＰＣＢ）の第１信号線を経由して、複数個の前
記チップスケールパッケージ間を通過するようになって
いる、例えば、アドレス及び命令信号のような低周波信
号を伝送することに用いられる形態である。反面、前記
第２セットの前記信号端子は、単にチップスケールパッ
ケージだけのチップから／チップに、例えば、データ信
号のような高周波信号を伝送するようになっている形態
である。すなわち、前記第２端子セットに連結されてい
るＰＣＢ信号線は共有されない。
【００２３】前記第１信号端子セットの前記ロー間の間
隔は、望ましくは前記第２信号端子セットのロー間の間
隔より大きくなければならなくて、したがって、複数本
の信号線は、前記チップパッケージが前記ＰＣＢにマウ
ントされる時、前記第１信号端子のロー間に提供でき
る。また、前記第２信号端子のコラム間の間隔は、望ま
しくは前記第１信号端子セットのコラム間の間隔より小
さくなければならなくて、したがって、複数本の信号線
は、前記チップパッケージが前記ＰＣＢにマウントされ
る時、前記信号端子セットに隣接するように提供でき
る。それで、前記チップスケールパッケージの設計は、
先行技術よりは前記ＰＣＢ層に前記信号線よりさらに多
く提供できるようにする。したがって、残り信号線を配
置することにはさらに少ない数の追加的な層が要求され
る。
隔は、望ましくは前記第２信号端子セットのロー間の間
隔より大きくなければならなくて、したがって、複数本
の信号線は、前記チップパッケージが前記ＰＣＢにマウ
ントされる時、前記第１信号端子のロー間に提供でき
る。また、前記第２信号端子のコラム間の間隔は、望ま
しくは前記第１信号端子セットのコラム間の間隔より小
さくなければならなくて、したがって、複数本の信号線
は、前記チップパッケージが前記ＰＣＢにマウントされ
る時、前記信号端子セットに隣接するように提供でき
る。それで、前記チップスケールパッケージの設計は、
先行技術よりは前記ＰＣＢ層に前記信号線よりさらに多
く提供できるようにする。したがって、残り信号線を配
置することにはさらに少ない数の追加的な層が要求され
る。
【００２４】上と類似するが、本発明の他の目的は、チ
ップスケールパッケージがマウントされており、信号線
を効率的に配線できる印刷回路基板を提供することであ
って、印刷回路基板の層数を最小限に維持できるように
なる。
ップスケールパッケージがマウントされており、信号線
を効率的に配線できる印刷回路基板を提供することであ
って、印刷回路基板の層数を最小限に維持できるように
なる。
【００２５】そして、本発明のまたの他の目的は、経済
的に製造できる電子モジュールを提供することにある。
このような目的を達成するために、本発明は前記記述し
た印刷回路基板と前記印刷回路基板にマウントされたチ
ップスケールパッケージの組合を提供する。
的に製造できる電子モジュールを提供することにある。
このような目的を達成するために、本発明は前記記述し
た印刷回路基板と前記印刷回路基板にマウントされたチ
ップスケールパッケージの組合を提供する。
【００２６】そのうえ、本発明のさらなる他の目的は、
前記他の目的を達成するためのチップスケールパッケー
ジがマウントされるモジュールの回路基板の設計方法を
提供することにある。前記方法は前記チップスケールパ
ッケージを集積することに用いられる信号線を提供する
ように製造される層の数を最少化できる。
前記他の目的を達成するためのチップスケールパッケー
ジがマウントされるモジュールの回路基板の設計方法を
提供することにある。前記方法は前記チップスケールパ
ッケージを集積することに用いられる信号線を提供する
ように製造される層の数を最少化できる。
【００２７】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、直線上に離隔されて配置されてい
るチップスケールパッケージを備えている基板、複数本
のロー及びコラムにあるチップスケールパッケージ領域
各々の一側面に配置された第１収容端子(ランド)セッ
ト、複数本のロー及びコラムにある前記チップスケール
パッケージの他の一側面に配置された第２収容端子(ラ
ンド)セット、前記チップスケールパッケージ領域各々
にある前記第１端子セットの隣接した各ロー対間に隣接
するように延長されている複数本の第１信号線セット、
及び前記チップスケールパッケージ領域各々にある前記
第２セットの収容端子に連結されている複数本の第２信
号線を備えている印刷回路基板を提供する。ここで、前
記第１端子セットのロー間の間隔は前記第２端子セット
のロー間の間隔より大きい。
るために、本発明は、直線上に離隔されて配置されてい
るチップスケールパッケージを備えている基板、複数本
のロー及びコラムにあるチップスケールパッケージ領域
各々の一側面に配置された第１収容端子(ランド)セッ
ト、複数本のロー及びコラムにある前記チップスケール
パッケージの他の一側面に配置された第２収容端子(ラ
ンド)セット、前記チップスケールパッケージ領域各々
にある前記第１端子セットの隣接した各ロー対間に隣接
するように延長されている複数本の第１信号線セット、
及び前記チップスケールパッケージ領域各々にある前記
第２セットの収容端子に連結されている複数本の第２信
号線を備えている印刷回路基板を提供する。ここで、前
記第１端子セットのロー間の間隔は前記第２端子セット
のロー間の間隔より大きい。
【００２８】前記第１信号線は、アドレス及び命令信号
線として用いられる。前記第１セットの信号線各々は、
前記チップスケールパッケージ領域の各々にある隣接し
たロー対を構成する各端子に連結されている。前記第２
信号線はデータ線として用いられる。前記第２信号線各
々は、各チップスケールパッケージ領域にある前記第２
セットの単に一つの収容端子にのみ連結される。要求さ
れるすべての信号線の多くは、前記チップスケールパッ
ケージ領域が定義されるＰＣＢの層上に提供できて、望
ましくは前記ＰＣＢ基板の上部外側面に提供される。残
り信号線は、例えば、下部外側面のような他の層に全部
提供されることができる。
線として用いられる。前記第１セットの信号線各々は、
前記チップスケールパッケージ領域の各々にある隣接し
たロー対を構成する各端子に連結されている。前記第２
信号線はデータ線として用いられる。前記第２信号線各
々は、各チップスケールパッケージ領域にある前記第２
セットの単に一つの収容端子にのみ連結される。要求さ
れるすべての信号線の多くは、前記チップスケールパッ
ケージ領域が定義されるＰＣＢの層上に提供できて、望
ましくは前記ＰＣＢ基板の上部外側面に提供される。残
り信号線は、例えば、下部外側面のような他の層に全部
提供されることができる。
【００２９】本発明のさらに他の目的を達成するため
に、本発明は印刷回路基板を設計する方法を提供する。
前記方法は、前記印刷回路基板にチップスケールパッケ
ージ領域のレイアウトを作る段階、前記チップスケール
パッケージ領域にマウントされているチップスケールパ
ッケージ中前記印刷回路基板を沿って伝えられる信号を
通して第１信号線の全体数ｎを各々決定する段階、第１
信号線の数ｎを因子ｃ及びγに因子化して各チップスケ
ールパッケージ領域に複数の第１端子位置の収容端子レ
イアウトを作る段階、各チップスケールパッケージ領域
にあるγと同一なローの数及び各チップスケールパッケ
ージ領域でｃと同一なコラムの数で前記第１端子位置を
配置する段階、及び、十分な間隔に相互各々前記ローが
離隔されて前記第１信号線の最小限ｃ／２を前記収容端
子のレイアウトによって前記印刷回路基板上に形成され
た前記端子の隣接したロー間にある前記回路基板上に印
刷されるようにする段階、を含む。
に、本発明は印刷回路基板を設計する方法を提供する。
前記方法は、前記印刷回路基板にチップスケールパッケ
ージ領域のレイアウトを作る段階、前記チップスケール
パッケージ領域にマウントされているチップスケールパ
ッケージ中前記印刷回路基板を沿って伝えられる信号を
通して第１信号線の全体数ｎを各々決定する段階、第１
信号線の数ｎを因子ｃ及びγに因子化して各チップスケ
ールパッケージ領域に複数の第１端子位置の収容端子レ
イアウトを作る段階、各チップスケールパッケージ領域
にあるγと同一なローの数及び各チップスケールパッケ
ージ領域でｃと同一なコラムの数で前記第１端子位置を
配置する段階、及び、十分な間隔に相互各々前記ローが
離隔されて前記第１信号線の最小限ｃ／２を前記収容端
子のレイアウトによって前記印刷回路基板上に形成され
た前記端子の隣接したロー間にある前記回路基板上に印
刷されるようにする段階、を含む。
【００３０】前記第１信号線が、前記チップスケール領
域が定義される前記ＰＣＢ層に形成される第１信号線レ
イアウトを作る。前記第１信号線レイアウトは、各チッ
プスケールパッケージ領域の位置で、第１信号線トレー
ス(trace）の(最小限)ｎ／２が一つのチップスケール領
域の位置から他の残り一つの位置に通過して、前記第１
端子位置の各々一つを有する前記チップスケールパッケ
ージ領域各々から連結される信号線トレース各々は、前
記トレースの隣接したローを含んで、前記第１端子位置
の隣接したローの各対間にレイアウトすることによって
製造される。収容端子及び信号線のレイアウトは、前記
第２信号線のためにまた作られる。そうしてから、前記
チップスケールパッケージ領域が定義される前記ＰＣＢ
層に信号線と連結されないように設計された前記第１及
び第２収容端子の各々と連結されているビアホールのレ
イアウトが作られる。
域が定義される前記ＰＣＢ層に形成される第１信号線レ
イアウトを作る。前記第１信号線レイアウトは、各チッ
プスケールパッケージ領域の位置で、第１信号線トレー
ス(trace）の(最小限)ｎ／２が一つのチップスケール領
域の位置から他の残り一つの位置に通過して、前記第１
端子位置の各々一つを有する前記チップスケールパッケ
ージ領域各々から連結される信号線トレース各々は、前
記トレースの隣接したローを含んで、前記第１端子位置
の隣接したローの各対間にレイアウトすることによって
製造される。収容端子及び信号線のレイアウトは、前記
第２信号線のためにまた作られる。そうしてから、前記
チップスケールパッケージ領域が定義される前記ＰＣＢ
層に信号線と連結されないように設計された前記第１及
び第２収容端子の各々と連結されているビアホールのレ
イアウトが作られる。
【００３１】信号線の追加的なセットのレイアウトは、
前記ＰＣＢのまた他の層のために作られる。前記ビアホ
ールのレイアウトによって表現される前記ビアホールは
信号線の追加的なセットのレイアウトによって表現され
る前記信号線との連結のための層に延長される。上で説
明したように、本発明による印刷回路基板の層にある共
通信号線の数はすべての信号線を収容するように要求さ
れる印刷回路基板の全体層数が減少できるように増加さ
れる。それで、前記ＰＣＢの製造費用は低く維持するこ
とができる。
前記ＰＣＢのまた他の層のために作られる。前記ビアホ
ールのレイアウトによって表現される前記ビアホールは
信号線の追加的なセットのレイアウトによって表現され
る前記信号線との連結のための層に延長される。上で説
明したように、本発明による印刷回路基板の層にある共
通信号線の数はすべての信号線を収容するように要求さ
れる印刷回路基板の全体層数が減少できるように増加さ
れる。それで、前記ＰＣＢの製造費用は低く維持するこ
とができる。
【００３２】
【発明の実施の形態】以下、添付した図面を参考しなが
ら本発明のチップスケールパッケージ、このパッケージ
がマウントされるモジュールの回路基板、及びこの基板
の設計方法、を説明するが、その前に従来のチップスケ
ールパッケージ、このパッケージがマウントされるモジ
ュールの回路基板、及びこの基板の設計方法を説明する
と、次のようである。
ら本発明のチップスケールパッケージ、このパッケージ
がマウントされるモジュールの回路基板、及びこの基板
の設計方法、を説明するが、その前に従来のチップスケ
ールパッケージ、このパッケージがマウントされるモジ
ュールの回路基板、及びこの基板の設計方法を説明する
と、次のようである。
【００３３】本発明のチップスケールパッケージは、米
国特許第６,０４１,４９５号に開示されたように、同一
な一般的な構造(チップ・パッケージ本体・外側端子)を
必ず具備しなければならない。それゆえ、図１（Ａ）を
参照して、本発明のチップスケールパッケージの一般的
な構造に対する詳細な説明は省略する。
国特許第６,０４１,４９５号に開示されたように、同一
な一般的な構造(チップ・パッケージ本体・外側端子)を
必ず具備しなければならない。それゆえ、図１（Ａ）を
参照して、本発明のチップスケールパッケージの一般的
な構造に対する詳細な説明は省略する。
【００３４】一方、図１０は、本発明の一実施例による
チップスケールパッケージの端子のレイアウトを図示し
ており、図１０に図示したように、チップスケールパッ
ケージ３０は、複数個の第１ボールセット３２とパッケ
ージ本体の底表面にマウントされている第２ボールセッ
ト３３を含んでいる。前記第１セットはｘ軸方向に前記
第２セットと離隔されて配置されている。
チップスケールパッケージの端子のレイアウトを図示し
ており、図１０に図示したように、チップスケールパッ
ケージ３０は、複数個の第１ボールセット３２とパッケ
ージ本体の底表面にマウントされている第２ボールセッ
ト３３を含んでいる。前記第１セットはｘ軸方向に前記
第２セットと離隔されて配置されている。
【００３５】さらに詳細には、前記第１ボール３２はチ
ップスケールパッケージ３０の一側面３４の側に配置さ
れており、直交軸ｘ及びｙ軸方向に相互各々離隔されて
配置されている。ここで、ｘ軸方向はコラム方向といっ
て、ｙ軸方向をロー方向という。参照番号ｄ３は、ｘ軸
方向の前記第１ボール３２のロー間の距離を示して、参
照番号ｄ４はｙ軸方向の前記第１ボール３２のコラム間
の距離を示す。前記第１ボール３２はアドレス及び命令
信号の伝達のためのものである。
ップスケールパッケージ３０の一側面３４の側に配置さ
れており、直交軸ｘ及びｙ軸方向に相互各々離隔されて
配置されている。ここで、ｘ軸方向はコラム方向といっ
て、ｙ軸方向をロー方向という。参照番号ｄ３は、ｘ軸
方向の前記第１ボール３２のロー間の距離を示して、参
照番号ｄ４はｙ軸方向の前記第１ボール３２のコラム間
の距離を示す。前記第１ボール３２はアドレス及び命令
信号の伝達のためのものである。
【００３６】前記第２ボール３３は、チップスケールパ
ッケージ３０の他の一側面３６の側に配置されて、ま
た、同一直交軸であるｘ軸及びｙ軸方向に、相互各々離
隔されて配置されている。参照番号ｄ５はｘ軸方向の第
２ボール３３のロー間の距離を示して、参照番号ｄ６は
ｙ軸方向の前記第２ボール３３のコラム間の距離を示
す。前記第２ボール３３は、データ信号を入／出力する
ためのものである。
ッケージ３０の他の一側面３６の側に配置されて、ま
た、同一直交軸であるｘ軸及びｙ軸方向に、相互各々離
隔されて配置されている。参照番号ｄ５はｘ軸方向の第
２ボール３３のロー間の距離を示して、参照番号ｄ６は
ｙ軸方向の前記第２ボール３３のコラム間の距離を示
す。前記第２ボール３３は、データ信号を入／出力する
ためのものである。
【００３７】前記第１ボール３２間の間隔は前記第２ボ
ール３３間の平均間隔より大きい。本実施例で、前記第
１及び第２方向であるｘ及びｙ軸における平均間隔は、
前記第２ボール３３より前記第１ボール３２に対してさ
らに大きい。図１０で、前記第１ボール３２の隣接した
ロー間の距離ｄ３は、前記第２ボール３３より前記第２
ボール３３の隣接したロー間の距離ｄ５より大きくて、
前記第１ボール３２の隣接したコラム間の距離ｄ４は、
前記第２ボール３３の隣接したコラム間の距離ｄ６より
大きい。
ール３３間の平均間隔より大きい。本実施例で、前記第
１及び第２方向であるｘ及びｙ軸における平均間隔は、
前記第２ボール３３より前記第１ボール３２に対してさ
らに大きい。図１０で、前記第１ボール３２の隣接した
ロー間の距離ｄ３は、前記第２ボール３３より前記第２
ボール３３の隣接したロー間の距離ｄ５より大きくて、
前記第１ボール３２の隣接したコラム間の距離ｄ４は、
前記第２ボール３３の隣接したコラム間の距離ｄ６より
大きい。
【００３８】図１１は、チップスケールパッケージ３０
がマウントされてモジュールを形成する印刷回路基板を
示している。図１１で図示したように、８個のチップス
ケールパッケージ３０−１ないし３０−８は、印刷回路
基板２００上にマウントされている。端子回路３８は、
前記第１チップスケールパッケージ３０−１の一側面
(図面で左側)に提供される。前記端子回路３８は、複数
個の端子抵抗Ｒｔ及び端子電圧Ｖｔの対を含んでおり、
その対は相互各々直列に連結されている。端子回路３８
は、チップスケールパッケージ３０−１ないし３０−８
の信号線の端部分でインピーダンスを整合させる役割を
する。信号入出力端子４４−１と４４−２は印刷回路基
板の一側面に提供されて、相互各々離隔されて配置され
ている。
がマウントされてモジュールを形成する印刷回路基板を
示している。図１１で図示したように、８個のチップス
ケールパッケージ３０−１ないし３０−８は、印刷回路
基板２００上にマウントされている。端子回路３８は、
前記第１チップスケールパッケージ３０−１の一側面
(図面で左側)に提供される。前記端子回路３８は、複数
個の端子抵抗Ｒｔ及び端子電圧Ｖｔの対を含んでおり、
その対は相互各々直列に連結されている。端子回路３８
は、チップスケールパッケージ３０−１ないし３０−８
の信号線の端部分でインピーダンスを整合させる役割を
する。信号入出力端子４４−１と４４−２は印刷回路基
板の一側面に提供されて、相互各々離隔されて配置され
ている。
【００３９】アドレス及び命令信号線４０とデータ線４
２−１ないし４２−８を含んでいる信号線は、印刷回路
基板の外側上部(前面)に印刷される。しかし、前記アド
レス及び命令信号線４０とデータ線４２−１ないし４２
−８は、印刷回路基板の下部底に印刷される場合もあ
る。データ線４２−１ないし４２−８は、印刷回路基板
２００上にマウントされているチップスケールパッケー
ジ３０−１ないし３０−８間で共通に共有されない。む
しろ、データ線４２−１ないし４２−８の各セットは、
チップスケールパッケージ３０−１ないし３０−８中の
各々一つと連結されている。反面、前記チップスケール
パッケージ３０−１ないし３０−８は、アドレス及び命
令信号線４０を共有する。前記信号入出力端子４４−１
と４４−２とは、アドレス及び命令信号線４０、データ
線４２−１ないし４２−８と連結されている。
２−１ないし４２−８を含んでいる信号線は、印刷回路
基板の外側上部(前面)に印刷される。しかし、前記アド
レス及び命令信号線４０とデータ線４２−１ないし４２
−８は、印刷回路基板の下部底に印刷される場合もあ
る。データ線４２−１ないし４２−８は、印刷回路基板
２００上にマウントされているチップスケールパッケー
ジ３０−１ないし３０−８間で共通に共有されない。む
しろ、データ線４２−１ないし４２−８の各セットは、
チップスケールパッケージ３０−１ないし３０−８中の
各々一つと連結されている。反面、前記チップスケール
パッケージ３０−１ないし３０−８は、アドレス及び命
令信号線４０を共有する。前記信号入出力端子４４−１
と４４−２とは、アドレス及び命令信号線４０、データ
線４２−１ないし４２−８と連結されている。
【００４０】印刷回路基板２００は４層構造である。図
１２ないし図１５は、各々印刷回路基板２００の各層の
構成を示している。図１２に図示したように、前記第１
層はチップスケールパッケージがマウントされていて、
８個の直線上に離隔されて配置されているチップスケー
ルパッケージ領域３０−１ないし３０−８を含んでい
る。前記チップスケールパッケージ領域３０−１ないし
３０−８各々は、第１及び第２ランドセット４６・４７
を含む。前記第１及び第２ランドセット４６・４７各々
は、チップスケールパッケージのボールの配置に対応す
る複数のロー及びコラムに配置されており、チップスケ
ールパッケージの前記第１及び第２ボールセット３２・
３３と各々連結されている。それで、第１ランドセット
４６各々は各チップスケールパッケージ領域の一側面に
提供されて、第２ランドセット４７各々は各チップスケ
ールパッケージ領域の他の一側面に提供される。前記第
１ランドセット４６はｘ軸方向に前記第２ランドセット
４７から離隔されて位置して、前記ｘ軸はチップスケー
ルパッケージ領域３０−１ないし３０−８が離隔されて
位置しているｙ軸と直角をなしている。
１２ないし図１５は、各々印刷回路基板２００の各層の
構成を示している。図１２に図示したように、前記第１
層はチップスケールパッケージがマウントされていて、
８個の直線上に離隔されて配置されているチップスケー
ルパッケージ領域３０−１ないし３０−８を含んでい
る。前記チップスケールパッケージ領域３０−１ないし
３０−８各々は、第１及び第２ランドセット４６・４７
を含む。前記第１及び第２ランドセット４６・４７各々
は、チップスケールパッケージのボールの配置に対応す
る複数のロー及びコラムに配置されており、チップスケ
ールパッケージの前記第１及び第２ボールセット３２・
３３と各々連結されている。それで、第１ランドセット
４６各々は各チップスケールパッケージ領域の一側面に
提供されて、第２ランドセット４７各々は各チップスケ
ールパッケージ領域の他の一側面に提供される。前記第
１ランドセット４６はｘ軸方向に前記第２ランドセット
４７から離隔されて位置して、前記ｘ軸はチップスケー
ルパッケージ領域３０−１ないし３０−８が離隔されて
位置しているｙ軸と直角をなしている。
【００４１】前記第１層にある第１及び第２ビアホール
セット４８・４９は、前記第１及び第２ランド４６・４
７と電気的に連結されて、また、印刷回路基板の下部層
上でワイヤ(信号線)パターンを提供する。前述したよう
に、前記アドレス及び命令信号線４０−１は共有され
る。さらに詳細には、各アドレス及び命令信号線は、チ
ップスケールパッケージ領域３０−１ないし３０−８の
各々に提供される第１ランド４６各々と連結されてい
る。アドレス及び命令信号線４０−１と連結されていな
い前記第１ランド４６は、各々前記第１ビアホール４８
と連結されている。
セット４８・４９は、前記第１及び第２ランド４６・４
７と電気的に連結されて、また、印刷回路基板の下部層
上でワイヤ(信号線)パターンを提供する。前述したよう
に、前記アドレス及び命令信号線４０−１は共有され
る。さらに詳細には、各アドレス及び命令信号線は、チ
ップスケールパッケージ領域３０−１ないし３０−８の
各々に提供される第１ランド４６各々と連結されてい
る。アドレス及び命令信号線４０−１と連結されていな
い前記第１ランド４６は、各々前記第１ビアホール４８
と連結されている。
【００４２】さらに、前記第１ランドセットの隣接した
ロー間の間隔は、前記第２ランドセット４７の隣接した
ロー間の間隔より大きい。前記第１ランド４６間の相対
的に大きな間隔は、３本の信号線４０−１が前記第１ラ
ンド４６の隣接したロー間から延長されるようにする。
データ線４２−１は、チップスケールパッケージ間で共
有されなくて、それで、前記チップスケールパッケージ
領域３０−１ないし３０−８の第２ランド４７によって
共有されない。すなわち、前記各セットのデータ線４２
−１ないし４２−８は各チップスケールパッケージ領域
に提供された前記第２ランド４７と各々連結されてい
る。前記データ線４２−１ないし４２−８は、前記入出
力端子４４−１及び４４−２を通してデータを入力また
は出力する。
ロー間の間隔は、前記第２ランドセット４７の隣接した
ロー間の間隔より大きい。前記第１ランド４６間の相対
的に大きな間隔は、３本の信号線４０−１が前記第１ラ
ンド４６の隣接したロー間から延長されるようにする。
データ線４２−１は、チップスケールパッケージ間で共
有されなくて、それで、前記チップスケールパッケージ
領域３０−１ないし３０−８の第２ランド４７によって
共有されない。すなわち、前記各セットのデータ線４２
−１ないし４２−８は各チップスケールパッケージ領域
に提供された前記第２ランド４７と各々連結されてい
る。前記データ線４２−１ないし４２−８は、前記入出
力端子４４−１及び４４−２を通してデータを入力また
は出力する。
【００４３】図１３に図示したように、印刷回路基板２
００の前記第２層は、図１２に図示された前記１層にあ
る前記第１及び第２ビアホール４８・４９と連結されて
いる第１及び第２ビアホール４８・４９を含む。前記第
２ビアホール４９中の三角形状のビアホール４９は接地
として用いられる。特に、三角形状のビアホール４９
は、チップスケールパッケージの接地ボールと連結され
ており、チップスケールパッケージの他のどのボール
も、前記第２層と電気的に連結されていない。それゆ
え、単にチップスケールパッケージの接地ボール(groun
d ball)のみ接地されている。
００の前記第２層は、図１２に図示された前記１層にあ
る前記第１及び第２ビアホール４８・４９と連結されて
いる第１及び第２ビアホール４８・４９を含む。前記第
２ビアホール４９中の三角形状のビアホール４９は接地
として用いられる。特に、三角形状のビアホール４９
は、チップスケールパッケージの接地ボールと連結され
ており、チップスケールパッケージの他のどのボール
も、前記第２層と電気的に連結されていない。それゆ
え、単にチップスケールパッケージの接地ボール(groun
d ball)のみ接地されている。
【００４４】次に、図１４に図示したように、前記第３
層は、図１３に図示された前記第２層にある前記第１及
び第２ビアホール４８・４９と連結されている第１及び
第２ビアホール４８・４９を含む。第２ビアホール４９
中、矩形(rectangular)状のビアホール４９は、チップ
スケールパッケージの電源と連結されている。チップス
ケールパッケージの他のボールは、前記第３層と電気的
に連結されていない。それゆえ、電源は矩形状のビアホ
ールを通してひたすらチップスケールパッケージの電源
ボール(power ball)にのみ供給される。
層は、図１３に図示された前記第２層にある前記第１及
び第２ビアホール４８・４９と連結されている第１及び
第２ビアホール４８・４９を含む。第２ビアホール４９
中、矩形(rectangular)状のビアホール４９は、チップ
スケールパッケージの電源と連結されている。チップス
ケールパッケージの他のボールは、前記第３層と電気的
に連結されていない。それゆえ、電源は矩形状のビアホ
ールを通してひたすらチップスケールパッケージの電源
ボール(power ball)にのみ供給される。
【００４５】図１５に図示したように、前記第４層は、
図１４に図示された前記第３層にある前記第１及び第２
ビアホール４８と連結されている第１及び第２ビアホー
ル４８・４９を含む。３本のアドレス及び命令信号線４
０−２は、前記第１ビアホール４８の隣接したロー間に
延長されて、図１２に図示された前記第１層にある前記
第１ランド４６と連結されていない前記第１ビアホール
４８と、連結されている。
図１４に図示された前記第３層にある前記第１及び第２
ビアホール４８と連結されている第１及び第２ビアホー
ル４８・４９を含む。３本のアドレス及び命令信号線４
０−２は、前記第１ビアホール４８の隣接したロー間に
延長されて、図１２に図示された前記第１層にある前記
第１ランド４６と連結されていない前記第１ビアホール
４８と、連結されている。
【００４６】図１２ないし１５と、図２ないし９、とを
比較して分かるように、本発明の一実施例の印刷回路基
板は、いくつかの点で従来印刷回路基板とは相互に相異
なる。まず、命令及び制御信号用前記第１端子のロー
は、一つのチップスケールパッケージ領域からその次に
あるチップスケールパッケージ領域に、端子間に延長さ
れる複数の信号線を許すように、相当な間隔に離隔され
て位置している。第二には、前記データ信号用端子のコ
ラムは、各チップスケールパッケージ領域にある端子セ
ット間または端子セットに隣接して位置している追加的
な専用データ線を許すように、一緒に近接して離隔され
て位置する。前記結果は、従来構成の８個層構造の印刷
回路基板と比較すると、本発明の一実施例の４層構造の
印刷回路基板になる。
比較して分かるように、本発明の一実施例の印刷回路基
板は、いくつかの点で従来印刷回路基板とは相互に相異
なる。まず、命令及び制御信号用前記第１端子のロー
は、一つのチップスケールパッケージ領域からその次に
あるチップスケールパッケージ領域に、端子間に延長さ
れる複数の信号線を許すように、相当な間隔に離隔され
て位置している。第二には、前記データ信号用端子のコ
ラムは、各チップスケールパッケージ領域にある端子セ
ット間または端子セットに隣接して位置している追加的
な専用データ線を許すように、一緒に近接して離隔され
て位置する。前記結果は、従来構成の８個層構造の印刷
回路基板と比較すると、本発明の一実施例の４層構造の
印刷回路基板になる。
【００４７】図１６は、本発明によるチップスケールパ
ッケージの望ましい第２実施例のピン(ボール）のレイ
アウトを図示する図面であって、図１６に図示したよう
に、前記チップスケールパッケージ５０は、複数個の第
１及び第２ボール５２・５３セットを含む。前記第１ボ
ール５２は、チップスケールパッケージ５０の側面５４
にある４本のコラム内に配置される。参照番号ｄ７は、
２本の直交軸ｘ−ｙ軸のｘ軸方向に前記第１ボール５２
間の距離を示して、ｄ８は他の軸であるｙ軸方向に前記
ボール５２間の距離を示す。前記ボール５２は、アドレ
ス及び命令信号の伝達のためのものである。
ッケージの望ましい第２実施例のピン(ボール）のレイ
アウトを図示する図面であって、図１６に図示したよう
に、前記チップスケールパッケージ５０は、複数個の第
１及び第２ボール５２・５３セットを含む。前記第１ボ
ール５２は、チップスケールパッケージ５０の側面５４
にある４本のコラム内に配置される。参照番号ｄ７は、
２本の直交軸ｘ−ｙ軸のｘ軸方向に前記第１ボール５２
間の距離を示して、ｄ８は他の軸であるｙ軸方向に前記
ボール５２間の距離を示す。前記ボール５２は、アドレ
ス及び命令信号の伝達のためのものである。
【００４８】前記第２ボール５３は、チップスケールパ
ッケージ５０の他の側面５６にある６本のコラム内に配
置される。ｘ軸方向に前記第２ボール５３間の距離は参
照番号ｄ９に示して、ｙ軸方向に前記第２ボール５３間
の距離は参照番号ｄ１０に示した。前記ボール５３はデ
ータ信号の入出力のためのものである。前記ボール５２
の間隔は前記ボール５３の間隔より大きくて、前記ボー
ル５２間の距離ｄ７・ｄ８は、各々ｘ軸及びｙ軸方向に
前記第２ボール５３間の距離ｄ９・ｄ１０より大きい。
ッケージ５０の他の側面５６にある６本のコラム内に配
置される。ｘ軸方向に前記第２ボール５３間の距離は参
照番号ｄ９に示して、ｙ軸方向に前記第２ボール５３間
の距離は参照番号ｄ１０に示した。前記ボール５３はデ
ータ信号の入出力のためのものである。前記ボール５２
の間隔は前記ボール５３の間隔より大きくて、前記ボー
ル５２間の距離ｄ７・ｄ８は、各々ｘ軸及びｙ軸方向に
前記第２ボール５３間の距離ｄ９・ｄ１０より大きい。
【００４９】チップスケールパッケージがマウントされ
ている印刷回路基板は、４個の層を備えている。図１７
及び図１８は、印刷回路基板の第１及び第４層のパター
ンを示している。印刷回路基板の第２及び第３層は、図
１３及び図１４に図示されたことと類似したパターンを
有する。
ている印刷回路基板は、４個の層を備えている。図１７
及び図１８は、印刷回路基板の第１及び第４層のパター
ンを示している。印刷回路基板の第２及び第３層は、図
１３及び図１４に図示されたことと類似したパターンを
有する。
【００５０】図１７を参照すると、前記第１層は、チッ
プスケールパッケージがマウントされた８個のチップス
ケールパッケージ領域５０−１ないし５０−８を含む。
チップスケールパッケージ５０−１ないし５０−８各々
は、チップスケールパッケージの第１及び第２ボールセ
ット５２・５３と、第１及び第２ビアホール６０・６１
セットと同一なパターンである第１及び第２ランドセッ
ト５８・５９を含む。前記第１及び第４コラム内にある
前記第１ランド５８は、アドレス及び命令信号線６２−
１と連結されている。第１ランド５８の隣接したロー間
の相対的に大きな間隔は、アドレス及び命令信号線６２
−１中最小限２本が隣接したロー間に延長されるように
する。前記第２ランド５９は、前記第１実施例と関連し
て説明されて図１０に図示された同一な方法で、データ
線４２−１ないし４２−８と連結されている。
プスケールパッケージがマウントされた８個のチップス
ケールパッケージ領域５０−１ないし５０−８を含む。
チップスケールパッケージ５０−１ないし５０−８各々
は、チップスケールパッケージの第１及び第２ボールセ
ット５２・５３と、第１及び第２ビアホール６０・６１
セットと同一なパターンである第１及び第２ランドセッ
ト５８・５９を含む。前記第１及び第４コラム内にある
前記第１ランド５８は、アドレス及び命令信号線６２−
１と連結されている。第１ランド５８の隣接したロー間
の相対的に大きな間隔は、アドレス及び命令信号線６２
−１中最小限２本が隣接したロー間に延長されるように
する。前記第２ランド５９は、前記第１実施例と関連し
て説明されて図１０に図示された同一な方法で、データ
線４２−１ないし４２−８と連結されている。
【００５１】図１８に図示されたように、前記第２及び
第３コラム内にある前記第１ランド５８は、前記第１ビ
アホール６０を通してアドレス及び命令信号線６２−２
と連結されている。それで、最小限２本のアドレス及び
命令信号線６２−２は、前記第４層で前記第１ビアホー
ル６０の隣接したロー間に延長される。
第３コラム内にある前記第１ランド５８は、前記第１ビ
アホール６０を通してアドレス及び命令信号線６２−２
と連結されている。それで、最小限２本のアドレス及び
命令信号線６２−２は、前記第４層で前記第１ビアホー
ル６０の隣接したロー間に延長される。
【００５２】次に、図２２を参照すると、図２２は、図
１２ないし図１７に開示された印刷回路基板を含んで設
計されることができる、印刷回路基板の設計方法の流れ
図である。第１段階であるＳ３００で、チップスケール
パッケージのレイアウトは、印刷回路基板の(例えば、
ＰＣＢの外側上部表面によって構成される上部層)層の
一つのために考案された。前記チップスケールパッケー
ジ領域のレイアウトは、チップスケールパッケージが直
接的にマウントされる印刷回路基板の領域の表現であ
る。それで、前記チップスケールパッケージ領域のレイ
アウトは、マウントされていて印刷回路基板によって集
積されたチップスケールパッケージの大きさ及び数に対
応する、直線上に離隔されて位置するチップスケールパ
ッケージ領域の位置を含んでいる。
１２ないし図１７に開示された印刷回路基板を含んで設
計されることができる、印刷回路基板の設計方法の流れ
図である。第１段階であるＳ３００で、チップスケール
パッケージのレイアウトは、印刷回路基板の(例えば、
ＰＣＢの外側上部表面によって構成される上部層)層の
一つのために考案された。前記チップスケールパッケー
ジ領域のレイアウトは、チップスケールパッケージが直
接的にマウントされる印刷回路基板の領域の表現であ
る。それで、前記チップスケールパッケージ領域のレイ
アウトは、マウントされていて印刷回路基板によって集
積されたチップスケールパッケージの大きさ及び数に対
応する、直線上に離隔されて位置するチップスケールパ
ッケージ領域の位置を含んでいる。
【００５３】段階Ｓ４００で、第１信号線を通してチッ
プスケールパッケージ間に印刷回路基板を沿って信号が
伝えられる必要がある前記第１信号線の総数ｎは、マウ
ントされていて印刷回路基板によって集積されたチップ
スケールパッケージの特性に基づいて、決定がなされ
る。例えば、基板上に印刷される必要があるアドレス及
び命令信号線の総数が決定される。第２信号線(データ
線)各々を通して単にチップスケールパッケージの各一
つから／一つに印刷回路基板を沿って信号が伝えられる
必要がある第２信号線は、また、チップスケールパッケ
ージの特性に基づいて決定される。
プスケールパッケージ間に印刷回路基板を沿って信号が
伝えられる必要がある前記第１信号線の総数ｎは、マウ
ントされていて印刷回路基板によって集積されたチップ
スケールパッケージの特性に基づいて、決定がなされ
る。例えば、基板上に印刷される必要があるアドレス及
び命令信号線の総数が決定される。第２信号線(データ
線)各々を通して単にチップスケールパッケージの各一
つから／一つに印刷回路基板を沿って信号が伝えられる
必要がある第２信号線は、また、チップスケールパッケ
ージの特性に基づいて決定される。
【００５４】Ｓ５００段階では、チップスケールパッケ
ージのランドを示している収容端子のレイアウトが作ら
れる。この段階は、チップスケールパッケージ領域各々
の1側面にある複数の第１端子位置と、第１方向(ｘ軸方
向)に前記第１端子位置から離隔されて位置しているチ
ップスケールパッケージ領域各々の他の側面にある複数
の第２端子位置とに対してレイアウトすることと、関連
している。前記ｘ軸は第２方向(ｙ軸方向)と直角をなし
ており、前記ｙ軸方向には、チップスケールパッケージ
領域の位置が相互各々離隔されて位置している。
ージのランドを示している収容端子のレイアウトが作ら
れる。この段階は、チップスケールパッケージ領域各々
の1側面にある複数の第１端子位置と、第１方向(ｘ軸方
向)に前記第１端子位置から離隔されて位置しているチ
ップスケールパッケージ領域各々の他の側面にある複数
の第２端子位置とに対してレイアウトすることと、関連
している。前記ｘ軸は第２方向(ｙ軸方向)と直角をなし
ており、前記ｙ軸方向には、チップスケールパッケージ
領域の位置が相互各々離隔されて位置している。
【００５５】前記チップスケールパッケージ領域の位置
各々にある前記第１端子位置をレイアウトするために、
必要な第１信号線の数ｎは、ｎの因子を算出するために
因子化される。ここで、前記ｎの因子は、ｃ及びγに示
される(Ｓ５１０)。前記第１端子位置は、γと同一な数
のロー及びｃと同一な数のコラムに配置されて、ロー間
隔は、第１信号線の最小限ｃ／２がランドレイアウトに
よって印刷回路基板上に形成された端子(ランド）の隣
接したロー上で、印刷回路基板上に印刷されるようにす
る(Ｓ５２０)。第１端子位置のレイアウトは、各チップ
スケールパッケージ領域の一側面に提供される(Ｓ５３
０)。
各々にある前記第１端子位置をレイアウトするために、
必要な第１信号線の数ｎは、ｎの因子を算出するために
因子化される。ここで、前記ｎの因子は、ｃ及びγに示
される(Ｓ５１０)。前記第１端子位置は、γと同一な数
のロー及びｃと同一な数のコラムに配置されて、ロー間
隔は、第１信号線の最小限ｃ／２がランドレイアウトに
よって印刷回路基板上に形成された端子(ランド）の隣
接したロー上で、印刷回路基板上に印刷されるようにす
る(Ｓ５２０)。第１端子位置のレイアウトは、各チップ
スケールパッケージ領域の一側面に提供される(Ｓ５３
０)。
【００５６】本発明の一実施例として図１２を参照する
と、前記ＰＣＢ２００は、チップスケールパッケージか
ら／チップスケールパッケージにアドレス及び命令信号
を遂行することができるように、３６本の信号線を提供
しなければならない。このような３６という数はｃ＝６
及びγ＝６という因子に因子化される。図１２に図示さ
れたＰＣＢの一つの層にある第１端子セットは、六本の
コラムと六つのローに配置される。前記ローは、第１信
号線４０−１のｃ／２、すなわち３がチップスケールパ
ッケージ領域４２−１ないし４２−８各々からローの隣
接した各々の対間に延長されるように、離隔されてい
る。
と、前記ＰＣＢ２００は、チップスケールパッケージか
ら／チップスケールパッケージにアドレス及び命令信号
を遂行することができるように、３６本の信号線を提供
しなければならない。このような３６という数はｃ＝６
及びγ＝６という因子に因子化される。図１２に図示さ
れたＰＣＢの一つの層にある第１端子セットは、六本の
コラムと六つのローに配置される。前記ローは、第１信
号線４０−１のｃ／２、すなわち３がチップスケールパ
ッケージ領域４２−１ないし４２−８各々からローの隣
接した各々の対間に延長されるように、離隔されてい
る。
【００５７】図１７に図示された実施例で、３６という
因子はｃ＝４及びγ＝９に選択されて、前記第１端子位
置(ランド５８の位置）は、四本のコラムと九本のロー
に結果的にレイアウトされる。前記各チップスケールパ
ッケージ領域の位置に存在する第２端子位置をレイアウ
トするために、必要であると決定された第２信号線の数
に基づいて、いくつかの第２端子位置が複数のロー及び
コラムに配置される。第２端子位置のこのようなレイア
ウトは、各チップスケールパッケージ領域の側面に提供
される(Ｓ５４０)。
因子はｃ＝４及びγ＝９に選択されて、前記第１端子位
置(ランド５８の位置）は、四本のコラムと九本のロー
に結果的にレイアウトされる。前記各チップスケールパ
ッケージ領域の位置に存在する第２端子位置をレイアウ
トするために、必要であると決定された第２信号線の数
に基づいて、いくつかの第２端子位置が複数のロー及び
コラムに配置される。第２端子位置のこのようなレイア
ウトは、各チップスケールパッケージ領域の側面に提供
される(Ｓ５４０)。
【００５８】次に、信号線が印刷回路基板層に形成され
るようにする位置を示している第１信号線のレイアウト
が作られる(Ｓ６００)。前記方法中の一部分では、一つ
のチップスケール領域の位置から他のチップスケール領
域の位置に通過する第１信号線のトレースの最小限ｃ／
２は、前記各チップスケールパッケージ領域の位置にあ
る前記第１端子位置の隣接したローの各対間に設計され
る(Ｓ６１０)。前記第１トレース各々は、前記チップス
ケールパッケージ領域各々に隣接したローを含む前記第
１端子位置中の各々一つと、連結がなされている。さら
に、第２信号線トレースは、前記第２端子位置中の単に
各々一つからでのみ各々設計される(Ｓ６２０)。
るようにする位置を示している第１信号線のレイアウト
が作られる(Ｓ６００)。前記方法中の一部分では、一つ
のチップスケール領域の位置から他のチップスケール領
域の位置に通過する第１信号線のトレースの最小限ｃ／
２は、前記各チップスケールパッケージ領域の位置にあ
る前記第１端子位置の隣接したローの各対間に設計され
る(Ｓ６１０)。前記第１トレース各々は、前記チップス
ケールパッケージ領域各々に隣接したローを含む前記第
１端子位置中の各々一つと、連結がなされている。さら
に、第２信号線トレースは、前記第２端子位置中の単に
各々一つからでのみ各々設計される(Ｓ６２０)。
【００５９】段階Ｓ６００で作られた信号線トレース
は、前記チップスケールパッケージ領域の位置を横断す
る前記第１及び第２信号線中の単にいくつかのみを示す
ことができる。このような場合、信号線のレイアウト
は、印刷回路基板の最外郭上部表面上に設計される。そ
うしてから、前記第１及び第２信号線の残りを示してい
る信号線のレイアウト(Ｓ７００）の追加的なセットは
作られる。信号線のレイアウトの追加的なセットは、外
郭上部表面によって構成されることよりは印刷回路基板
の層表面に設計される。
は、前記チップスケールパッケージ領域の位置を横断す
る前記第１及び第２信号線中の単にいくつかのみを示す
ことができる。このような場合、信号線のレイアウト
は、印刷回路基板の最外郭上部表面上に設計される。そ
うしてから、前記第１及び第２信号線の残りを示してい
る信号線のレイアウト(Ｓ７００）の追加的なセットは
作られる。信号線のレイアウトの追加的なセットは、外
郭上部表面によって構成されることよりは印刷回路基板
の層表面に設計される。
【００６０】その次にビアホールのレイアウトが作ら
れ、そうしたレイアウト中一つは、チップスケールパッ
ケージ領域が定義されるＰＣＢ層にある信号線と連結さ
れないように設計された第１及び第２収容端子中の各一
つと連結されるビアホールの位置を示す(Ｓ８００)。す
べての信号線が前記ＰＣＢの単に２個層にのみ提供され
た時、各チップスケールパッケージ領域にある第１ラン
ド各々と連結されているビアホールを示している、第１
ビアホールの数は、n／2になることである。
れ、そうしたレイアウト中一つは、チップスケールパッ
ケージ領域が定義されるＰＣＢ層にある信号線と連結さ
れないように設計された第１及び第２収容端子中の各一
つと連結されるビアホールの位置を示す(Ｓ８００)。す
べての信号線が前記ＰＣＢの単に２個層にのみ提供され
た時、各チップスケールパッケージ領域にある第１ラン
ド各々と連結されているビアホールを示している、第１
ビアホールの数は、n／2になることである。
【００６１】前述したように、３６本の信号線が要求さ
れるＰＣＢの設計に適用される時、本発明の設計方法で
は、図２０及び図２１に図示されたように、またＰＣＢ
２００を製造できる。このようなＰＣＢ及びＰＣＢにマ
ウントされているチップスケールパッケージは、図１９
ないし図２１を参照してさらに詳細に説明する。
れるＰＣＢの設計に適用される時、本発明の設計方法で
は、図２０及び図２１に図示されたように、またＰＣＢ
２００を製造できる。このようなＰＣＢ及びＰＣＢにマ
ウントされているチップスケールパッケージは、図１９
ないし図２１を参照してさらに詳細に説明する。
【００６２】図１９に図示されたように、チップスケー
ルパッケージ７０は、複数の第１及び第２ボールセット
７２、７３を含む。前記ボール７２は、チップスケール
パッケージ７０の一側面７４にある２本のコラム内に配
置される。参照番号ｄ１１は第１ボール７２間の距離を
示して、ｄ１２は前記第１ボール７２のコラム間の距離
を示す。前記第１ボールセット７２は、アドレス及び命
令信号を伝達するためのものである。
ルパッケージ７０は、複数の第１及び第２ボールセット
７２、７３を含む。前記ボール７２は、チップスケール
パッケージ７０の一側面７４にある２本のコラム内に配
置される。参照番号ｄ１１は第１ボール７２間の距離を
示して、ｄ１２は前記第１ボール７２のコラム間の距離
を示す。前記第１ボールセット７２は、アドレス及び命
令信号を伝達するためのものである。
【００６３】前記第２ボールセット７３は、チップスケ
ールパッケージ７０の他の一側面にある６本のコラム内
に配置される。参照番号ｄ１１は、２本の直交軸ｘ及び
ｙ軸の第１ｘ軸方向での前記第２ボール７３間の距離を
示していて、ｄ１３は第２方向であるｙ軸方向での前記
第２ボール７３間の距離を示す。前記ボール７３は、デ
ータ信号を入出力するためのものである。本発明の一実
施例で、第１ボール７２の隣接したコラム間の距離ｄ１
２は、第２ボール７３の隣接したコラム間の距離より大
きくて、例えば、前記第１ボールセット７２の間隔は、
第２方向であるｙ軸方向に前記第２ボールセット７３の
間隔より大きい。反面、第１ボール７２の隣接したロー
間の距離ｄ１１は、第２ボール７３の隣接したロー間の
距離と同一であって、例えば、前記間隔は第１方向には
同一である。
ールパッケージ７０の他の一側面にある６本のコラム内
に配置される。参照番号ｄ１１は、２本の直交軸ｘ及び
ｙ軸の第１ｘ軸方向での前記第２ボール７３間の距離を
示していて、ｄ１３は第２方向であるｙ軸方向での前記
第２ボール７３間の距離を示す。前記ボール７３は、デ
ータ信号を入出力するためのものである。本発明の一実
施例で、第１ボール７２の隣接したコラム間の距離ｄ１
２は、第２ボール７３の隣接したコラム間の距離より大
きくて、例えば、前記第１ボールセット７２の間隔は、
第２方向であるｙ軸方向に前記第２ボールセット７３の
間隔より大きい。反面、第１ボール７２の隣接したロー
間の距離ｄ１１は、第２ボール７３の隣接したロー間の
距離と同一であって、例えば、前記間隔は第１方向には
同一である。
【００６４】図２０及び図２１は、チップスケールパッ
ケージ７０が印刷回路基板にマウントされる印刷回路基
板の第１及び第４層の構成を示しており、印刷回路基板
の第２及び第３層の構成は、図１３及び図１４に図示さ
れた構成と類似である。
ケージ７０が印刷回路基板にマウントされる印刷回路基
板の第１及び第４層の構成を示しており、印刷回路基板
の第２及び第３層の構成は、図１３及び図１４に図示さ
れた構成と類似である。
【００６５】図２０に図示されたように、前記第１層は
チップスケールパッケージがマウントされている８個の
チップスケールパッケージ領域７０−１ないし７０−８
を含む。チップスケールパッケージ領域７０−１ないし
７０−８各々は、第１ランド７８の２本のコラム、第２
ランド７９の複数本のコラム及び第１と第２ビアホール
８０、８１を含む。前記第１コラムのランド７８はアド
レス及び命令信号線８２−１と連結されている。前記第
１ランド７８の間隔は単に一つの信号線のみ前記第１ラ
ンド７８の隣接したロー間に通過するようにする。前記
第２ランド７９は図１０と関連して記述されて、図１０
に図示された方法と類似に前記データ線４２−１ないし
４２−８と連結されている。
チップスケールパッケージがマウントされている８個の
チップスケールパッケージ領域７０−１ないし７０−８
を含む。チップスケールパッケージ領域７０−１ないし
７０−８各々は、第１ランド７８の２本のコラム、第２
ランド７９の複数本のコラム及び第１と第２ビアホール
８０、８１を含む。前記第１コラムのランド７８はアド
レス及び命令信号線８２−１と連結されている。前記第
１ランド７８の間隔は単に一つの信号線のみ前記第１ラ
ンド７８の隣接したロー間に通過するようにする。前記
第２ランド７９は図１０と関連して記述されて、図１０
に図示された方法と類似に前記データ線４２−１ないし
４２−８と連結されている。
【００６６】次に、図２１に図示したように、前記第４
層は、図２０に図示された前記第１層にある前記第１及
び第２ビアホール８０・８１と連結されている第１及び
第２ビアホール８０・８１を含む。前記第４層にある前
記第１ビアホール８０は、前記アドレス及び命令信号線
８２−２と連結されている。
層は、図２０に図示された前記第１層にある前記第１及
び第２ビアホール８０・８１と連結されている第１及び
第２ビアホール８０・８１を含む。前記第４層にある前
記第１ビアホール８０は、前記アドレス及び命令信号線
８２−２と連結されている。
【００６７】このような場合、(因子が３６の場合)要求
される第１信号線の数はｃ＝２及びγ＝１８に因子化さ
れて、第１ランドは、結果的に１８個のロー及び２本の
コラムに設計される。理論的な間隔ｃ／２は、第１ラン
ド７８の隣接したロー対各々の間に通過できるように単
に１本の第１信号線８２−１のみ許容される。しかし、
図１２及び図１７の印刷回路基板のように、すべての３
６本の信号線は前記ＰＣＢの単に２個の層にのみ提供さ
れる。
される第１信号線の数はｃ＝２及びγ＝１８に因子化さ
れて、第１ランドは、結果的に１８個のロー及び２本の
コラムに設計される。理論的な間隔ｃ／２は、第１ラン
ド７８の隣接したロー対各々の間に通過できるように単
に１本の第１信号線８２−１のみ許容される。しかし、
図１２及び図１７の印刷回路基板のように、すべての３
６本の信号線は前記ＰＣＢの単に２個の層にのみ提供さ
れる。
【００６８】
【発明の効果】以上から説明したように、本発明は、印
刷回路基板の必要な信号線が効率的に配置されるように
する外側端子、及びランド構成を各々備えているチップ
スケールパッケージ、及び印刷回路基板を提供する。そ
れで、印刷回路基板の層の数は最少化できて、その製造
費用は低廉に維持することができる。前記では本発明の
望ましい実施例を参照して説明したが、該技術分野の熟
練された当業者は特許請求の範囲に記載された本発明の
思想及び領域から外れない範囲内で本発明を多様に修正
及び変更させることができることを理解するできる。
刷回路基板の必要な信号線が効率的に配置されるように
する外側端子、及びランド構成を各々備えているチップ
スケールパッケージ、及び印刷回路基板を提供する。そ
れで、印刷回路基板の層の数は最少化できて、その製造
費用は低廉に維持することができる。前記では本発明の
望ましい実施例を参照して説明したが、該技術分野の熟
練された当業者は特許請求の範囲に記載された本発明の
思想及び領域から外れない範囲内で本発明を多様に修正
及び変更させることができることを理解するできる。
【図１】（Ａ）は従来のチップスケールパッケージの断
面図であり、（Ｂ）は従来のチップスケールパッケージ
のピン(ボール)のレイアウトを示す平面図である。
面図であり、（Ｂ）は従来のチップスケールパッケージ
のピン(ボール)のレイアウトを示す平面図である。
【図２】従来の印刷回路基板の平面図である。
【図３】従来の印刷回路基板の第１層の平面図である。
【図４】従来の印刷回路基板の第２層の平面図である。
【図５】従来の印刷回路基板の第３層の平面図である。
【図６】従来の印刷回路基板の第４(及び第６層)層の平
面図である。
面図である。
【図７】従来の印刷回路基板の第５層の平面図である。
【図８】従来の印刷回路基板の第７層の平面図である。
【図９】従来の印刷回路基板の第８層の平面図である。
【図１０】本発明によるチップスケールパッケージの第
１実施例のピン(ボール)のレイアウトを示す平面図であ
る。
１実施例のピン(ボール)のレイアウトを示す平面図であ
る。
【図１１】本発明による第１実施例の印刷回路基板、及
び図１０に図示された形態のチップスケールパッケージ
を含んでいる第１実施例のモジュール、の平面図であ
る。
び図１０に図示された形態のチップスケールパッケージ
を含んでいる第１実施例のモジュール、の平面図であ
る。
【図１２】本発明による第１実施例の印刷回路基板の第
１層の平面図である。
１層の平面図である。
【図１３】本発明による第１実施例の印刷回路基板の第
２層の平面図である。
２層の平面図である。
【図１４】本発明による第１実施例の印刷回路基板の第
３層の平面図である。
３層の平面図である。
【図１５】本発明による第１実施例の印刷回路基板の第
４層の平面図である。
４層の平面図である。
【図１６】本発明による第２実施例のチップスケールパ
ッケージの平面図である。
ッケージの平面図である。
【図１７】本発明による第２実施例のチップスケールパ
ッケージの第１層の平面図である。
ッケージの第１層の平面図である。
【図１８】本発明による第２実施例のチップスケールパ
ッケージの第４層の平面図である。
ッケージの第４層の平面図である。
【図１９】さらに他のチップパッケージスケールの平面
図である。
図である。
【図２０】本発明の設計方法によって製造できる印刷回
路基板の第１層の平面図であって、前記第１層上で図１
９で図示されたような形態のチップスケールパッケージ
はマウントされている。
路基板の第１層の平面図であって、前記第１層上で図１
９で図示されたような形態のチップスケールパッケージ
はマウントされている。
【図２１】図２０の印刷回路基板の第４層の平面図であ
る。
る。
【図２２】本発明による印刷回路基板の設計方法を示す
流れ図である。
流れ図である。
３０，５０，７０ チップスケールパッケージ ３０−１ 〜 ３０−８ ， ５０−１ 〜 ５０−８ ， ７０−１ 〜 ７０−８ チップスケールパッケージ ３２，３３ ボールセット ｘ，ｙ 軸方向 ３４，３６ 側面 ｄ３，ｄ４，ｄ５，ｄ６，ｄ７，ｄ８，ｄ９，ｄ１０，
ｄ１１， ｄ１２，ｄ１３ 距離 ２００ 印刷回路基板 ３８ 端子回路 Ｒｔ 端子電圧抵抗 Ｖｔ 端子電圧 ４０，４０−１，６２−１，６２−２，８２−１，８２
−２ 信号線 ４２−１ 〜 ４２−８ データ線 ４４−１，４４−２ 信号入出力端子 ４６，４７，５８，５９，７８，７９ ランド ４８，４９，６０，６１，８０，８１ ビアホール ５２，５３，７２，７３ ボール ５４，５６ 側面
ｄ１１， ｄ１２，ｄ１３ 距離 ２００ 印刷回路基板 ３８ 端子回路 Ｒｔ 端子電圧抵抗 Ｖｔ 端子電圧 ４０，４０−１，６２−１，６２−２，８２−１，８２
−２ 信号線 ４２−１ 〜 ４２−８ データ線 ４４−１，４４−２ 信号入出力端子 ４６，４７，５８，５９，７８，７９ ランド ４８，４９，６０，６１，８０，８１ ビアホール ５２，５３，７２，７３ ボール ５４，５６ 側面
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 相 元 大韓民国京畿道軍浦市山本洞 韓拏アパー ト421−1803 (72)発明者 李 東 鎬 大韓民国ソウル市瑞草区▲ジャン▼院洞 般浦漢陽アパート３−1109
Claims (48)
- 【請求項１】 一面の第１領域に配置される複数個の第
１信号端子と、 前記一面の第２領域に前記複数個の第１信号端子が配置
される間隔より少なくとも一方向に広く配置される複数
個の第２信号端子と、を備えたことを特徴とするチップ
スケールパッケージ。 - 【請求項２】 複数個のチップスケールパッケージが装
着される複数個のチップスケールパッケージ領域各々の
第１領域に配置される複数個の第１信号端子と、 前記複数個のチップスケールパッケージが装着される複
数個のチップスケールパッケージ領域各々の第２領域
に、前記複数個の第１信号端子が配置される間隔より少
なくとも一方向に広く配置される複数個の第２信号端
子、とを備え、 前記複数本の第１信号端子の信号ライン及び前記複数個
の第２信号端子間に共通に連結される共通信号ラインが
外層面に配置される、ことを特徴とするチップスケール
パッケージが装着されるモジュールの回路基板。 - 【請求項３】 請求項２に記載の回路基板において、 前記複数個の第２信号端子がｎ列に構成される場合に、
前記複数個の第２信号端子間にｎ／２本の信号ラインが
配置される、ことを特徴とするチップスケールパッケー
ジが装着されるモジュールの回路基板。 - 【請求項４】 請求項２に記載の回路基板において、 前記信号ラインは、前記回路基板の前面部に配置され
る、ことを特徴とするチップスケールパッケージが装着
されるモジュールの回路基板。 - 【請求項５】 請求項４に記載の回路基板において、 前記信号ラインは、前記回路基板の後面部に配置され
る、ことを特徴とするチップスケールパッケージが装着
されるモジュールの回路基板。 - 【請求項６】 請求項２に記載の回路基板において、 前記複数個の第１信号端子は、高周波で作動する信号を
伝送するために用いられる、ことを特徴とするチップス
ケールパッケージが装着されるモジュールの回路基板。 - 【請求項７】 請求項６に記載の回路基板において、 前記複数個の第１信号端子は、データを伝送するための
端子である、ことを特徴とするチップスケールパッケー
ジが装着されるモジュールの回路基板。 - 【請求項８】 請求項６に記載の回路基板において、 前記複数個の第２信号端子は、前記高周波で作動する信
号に比べて低周波で作動する信号を伝送するために用い
られる、ことを特徴とするチップスケールパッケージが
装着されるモジュールの回路基板。 - 【請求項９】 請求項８に記載の回路基板において、 前記複数個の第２信号端子は、アドレス・命令信号を伝
送するための端子である、ことを特徴とするチップスケ
ールパッケージが装着されるモジュールの回路基板。 - 【請求項１０】 対向する両側に配置された上部及び下
部表面領域を含んでいる底表面を備えるパッケージ本体
と、 前記パッケージ本体によって支持される電子チップと、 前記電子チップと電気的に連結されており、前記パッケ
ージ本体の底表面からマウントされている外側信号端子
と、を備え、 前記外側信号端子は、電子チップの第１信号を伝達して
前記底表面の上部表面領域からマウントされている第１
端子セットと、電子チップの第２信号を伝達して前記底
表面の下部表面領域からマウントされている第２端子セ
ットと、を含んでおり、 ここで、前記第１信号の信号周波数は第２信号の信号周
波数より低くて、端子の第１端子セット間の平均間隔は
第２端子セット間の平均間隔より大きい、ことを特徴と
するチップスケールパッケージ。 - 【請求項１１】 請求項１０に記載のチップスケールパ
ッケージにおいて、 前記第１信号は電子チップのアドレス及び命令信号であ
って、前記第２信号は電子チップのデータ信号である、
ことを特徴とするチップスケールパッケージ。 - 【請求項１２】 対向する側面に配置されている上部及
び下部表面領域を含んでいる底表面を備えており、前記
上部及び下部表面領域間の境界は第１方向に延長されて
いるパッケージ本体と、 前記パッケージ本体によって支持される電子チップと、 前記パッケージ本体の底表面からマウントされており、
前記電子チップに電気的に連結されている外側信号端子
と、を備え、 前記外側信号端子は底表面の上部表面領域からマウント
されている第１端子セットと底表面の下部表面領域から
マウントされている第２端子セットと、を備えており、 ここで、前記第１端子セットは、第１方向に延長されて
いて第１平均ピッチから第２方向に離隔されている複数
のローにある上部表面領域に配置されており、また、前
記第２方向に延長されていて第２平均ピッチから前記第
１方向に離隔されている複数のコラムに配置されてお
り、そして、前記第１方向と前記第２方向とは相互直角
をなしており、 前記第２端子セットは、前記第１方向に延長されていて
第３平均ピッチから前記第２方向に離隔されている複数
のローで、第１端子セットの下部に位置した、下部表面
領域に配置されており、また、前記第２方向に延長され
ていて第４平均ピッチから第１方向に離隔されている複
数のコラムに配置されており、 前記第１平均ピッチの最小のものは前記第３平均ピッチ
よりさらに大きくて、前記第２平均ピッチは前記第４平
均ピッチよりさらに大きい、ことを特徴とするチップパ
ッケージスケール。 - 【請求項１３】 請求項１２に記載のチップスケールパ
ッケージにおいて、 前記第１平均ピッチは前記第３平均ピッチより大きく
て、また、前記第２平均ピッチは前記第４平均ピッチよ
り大きい、ことを特徴とするチップスケールパッケー
ジ。 - 【請求項１４】 請求項１２に記載のチップスケールパ
ッケージにおいて、 前記第１端子セットが前記電子チップのアドレス及び命
令信号を伝達して、前記第２端子セットが前記電子チッ
プのデータ信号を伝達する、ことを特徴とするチップス
ケールパッケージ。 - 【請求項１５】 請求項１２に記載のチップスケールパ
ッケージにおいて、 前記第１端子セットが電子チップのアドレス及び命令信
号を伝達して、前記第２端子セットが前記電子チップの
データ信号を伝達する、ことを特徴とするチップスケー
ルパッケージ。 - 【請求項１６】 請求項１２に記載のチップスケールパ
ッケージにおいて、 前記第１端子セットのコラムの数が前記第２端子セット
のコラムの数と同一である、ことを特徴とするチップス
ケールパッケージ。 - 【請求項１７】 請求項１２に記載のチップスケールパ
ッケージにおいて、 第１端子セットのコラムの数が第２端子セットのコラム
の数より少ない、ことを特徴とするチップスケールパッ
ケージ。 - 【請求項１８】 直線上に離隔されている複数のチップ
スケールパッケージ領域と、前記チップスケールパッケ
ージ領域全面に前記チップスケールパッケージが各々マ
ウントされている主表面を含む基板本体と、前記チップ
スケールパッケージ領域各々は前記チップスケールパッ
ケージ領域の対向する側面上に配置されている上部及び
下部表面領域と、を含んでおり、 前記チップスケールパッケージ領域各々に配置されてい
る電気的に伝導性の物質からなる複数の収容端子、を備
え、 ここで、前記チップスケールパッケージ領域各々にある
収容端子は、第１信号を伝達して底表面の上部表面領域
からマウントされている第１端子セット、及び第２信号
を伝達して底表面の下部表面領域からマウントされてい
る第２端子セットを含んでおり、前記第１信号の信号周
波数は前記第２信号の信号周波数より低くて、第１端子
セット間の平均間隔が前記第２端子セット間の平均間隔
より大きい、ことを特徴とするチップスケールパッケー
ジ集積用印刷回路基板。 - 【請求項１９】 請求項１８に記載の印刷回路基板にお
いて、 前記第１信号はアドレス及び命令信号であり、前記第２
信号はデータ信号である、ことを特徴とする印刷回路基
板。 - 【請求項２０】 直線に離隔されている複数のチップス
ケールパッケージ領域を備える主表面を含む基板本体を
備える印刷回路基板であって、 前記チップスケールパッケージ領域全面にチップスケー
ルパッケージ各々がマウントされており、 前記チップスケールパッケージ領域各々は、前記チップ
スケールパッケージ領域の対向する側面に配置されてい
る上部及び下部表面領域を含んでおり、前記上部及び下
部表面領域間の境界は第１方向に延長されており、 前記チップスケールパッケージ領域各々に配置されてい
る電気的に伝導性の物質からなる複数の収容端子を備
え、前記チップスケールパッケージ領域各々にある前記
収容端子は、前記上部表面領域からマウントされている
第１端子セットと下部表面領域からマウントされている
第２端子セットとを含んでおり、 前記第１端子セットは、第１方向に延長されていて第１
平均ピッチから第２方向に離隔されている複数のローで
上部表面領域に配置されており、また、前記第２方向に
延長されていて第２平均ピッチから前記第１方向に離隔
されている複数のコラムに配置されており、そして、前
記第１方向と前記第２方向とは直角をなしており、 ここで前記第２端子セットは、前記第１方向に延長され
ていて第３平均ピッチから前記第２方向に離隔されてい
る複数のローで前記第１端子セット下部にある前記下部
表面領域に配置されており、また、前記第２方向に延長
されていて第４平均ピッチから前記第１方向に離隔され
ている複数のコラムに配置されており、 前記第１平均ピッチ中の少なくとも一つは前記第３平均
ピッチより大きくて、前記第２平均ピッチは前記第４平
均ピッチより大きい、ことを特徴とするチップスケール
パッケージ集積用印刷回路基板。 - 【請求項２１】 請求項２０に記載の印刷回路基板にお
いて、 前記第１平均ピッチは、前記第３平均ピッチより大きく
て、前記第２平均ピッチは前記第４平均ピッチより大き
い、ことを特徴とする印刷回路基板。 - 【請求項２２】 請求項２０に記載の印刷回路基板にお
いて、 前記第１端子セットがアドレス及び命令信号を伝達し
て、前記第２端子セットがデータ信号を伝達する、こと
を特徴とする印刷回路基板。 - 【請求項２３】 請求項２０に記載の印刷回路基板にお
いて、 前記第１端子セットのコラムの数が前記第２端子セット
のコラムの数と同一である、ことを特徴とする印刷回路
基板。 - 【請求項２４】 請求項２０に記載の印刷回路基板にお
いて、 前記第１端子セットのコラムの数が前記第２端子セット
の数より少ない、ことを特徴とする印刷回路基板。 - 【請求項２５】 請求項２０に記載の印刷回路基板にお
いて、 前記印刷回路基板は、 前記第１方向に各々延長されており、各チップスケール
パッケージ領域の前記第１端子セット中少なくとも一つ
と各々通常の方法で連結されている第１信号線セット
と、 前記第２方向に延長されており、前記第２端子セット各
々に個別に連結されている第２信号線セットと、を含ん
でいる、ことを特徴とする印刷回路基板。 - 【請求項２６】 請求項２５に記載の印刷回路基板にお
いて、 前記第１信号線のｃ／２は前記チップスケールパッケー
ジ領域の各々に前記第１端子セットの各隣接したロー対
間に延長されている、ことを特徴とする印刷回路基板。 - 【請求項２７】 直線に離隔されている複数のチップス
ケールパッケージ領域を備える主表面を含んでいる基板
本体を備える印刷回路基板と、 前記印刷回路基板の前記チップスケールパッケージ領域
に各々マウントされている複数のチップスケールパッケ
ージと、を備え、 ここで、前記チップスケールパッケージ各々は、 (ａ)底表面の対向する側面上に配置されている上部及び
下部表面領域を含む底表面を備えるパッケージ本体と、 (ｂ)前記パッケージ本体によって支持される電子チップ
と、 (ｃ)前記電子チップと電気的に連結されており、前記パ
ッケージ本体の前記底表面からマウントされている外側
信号端子と、を備え、 前記外側信号端子は、前記電子チップのアドレス及び命
令信号を伝達して、前記底表面の上部表面領域からマウ
ントされている第１端子セット、及び前記電子チップの
データ信号を伝達して前記底表面の前記下部表面領域か
らマウントされている第２端子セット、を備え、ここで
前記第１端子セット間の平均間隔は前記第２端子セット
間の平均間隔より大きく、 またここで、前記印刷回路基板のチップスケールパッケ
ージ各々は、前記チップスケールパッケージの第１及び
第２端子セット用収容端子である、ことを特徴とする電
子モジュール。 - 【請求項２８】 請求項２７に記載の電子モジュールに
おいて、 前記第１信号は、前記電子チップのアドレス及び命令信
号であって、前記第２信号は前記電子チップのデータ信
号である、ことを特徴とする電子モジュール。 - 【請求項２９】 直線上に離隔されている複数のチップ
スケールパッケージ領域を備える主表面を含む基板本体
を有する印刷回路基板と、 前記印刷回路基板の前記チップスケールパッケージ領域
に各々マウントされている複数個のチップスケールパッ
ケージと、を備え、 ここで、前記チップスケールパッケージ各々は、 (ａ)対向する側面に配置されている上部及び下部領域を
含む底表面を備えるパッケージ本体、を含み、ここで前
記上部及び下部表面領域間にある境界は第１方向に延長
されており、 (ｂ)前記パッケージ本体によって支持される電子チッ
プ、を含み、 (ｃ)前記パッケージ本体の前記底表面にマウントされて
おり、前記電子チップと電気的に連結されている外側信
号端子、を含み、前記外側信号端子は前記底表面の前記
上部表面領域にマウントされている第１端子セット、及
び前記底表面の前記下部表面領域にマウントされている
第２端子セットを、含んでいる、電子モジュールであっ
て、 ここで、前記第１端子セットは、第１平均ピッチから第
２方向に離隔されており、前記第１方向に延長されてい
る複数本のローの前記上部表面領域、及び第２平均ピッ
チから前記第１方向に離隔されており、前記第２方向に
延長されている複数本のコラムに位置して、前記第２方
向は前記第１方向と直角をなしており、 ここで、前記第２端子セットは、第３平均ピッチから前
記第２方向に離隔されており、前記第１方向に延長され
ている複数個のローで、前記第１端子セットの下部に位
置した、前記下部表面領域、及び第４平均ピッチから前
記第１方向に離隔されており、前記第２方向に延長され
ている複数本のコラムに位置しており、 ここで、(ａ)前記第１平均ピッチ中の最小の一つは前記
第３平均ピッチより大きくて、(ｂ)前記第２平均ピッチ
中の最小の一つは前記第４平均ピッチより大きくて、 前記印刷回路基板の各チップスケールパッケージ領域
は、前記チップスケールパッケージの前記第１及び第２
端子セット用収容端子を含んでいる、ことを特徴とする
電子モジュール。 - 【請求項３０】 請求項２９に記載の電子モジュールに
おいて、 前記第１平均ピッチは、前記第３平均ピッチより大きく
て、前記第２平均ピッチは前記第４平均ピッチより大き
い、ことを特徴とする電子モジュール。 - 【請求項３１】 請求項２９に記載の電子モジュールに
おいて、 前記第１端子セットは、前記電子チップのアドレス及び
命令信号を伝達して、前記第２端子セットは前記電子チ
ップのデータ信号を伝達する、ことを特徴とする電子モ
ジュール。 - 【請求項３２】 請求項２９に記載の電子モジュールに
おいて、 前記第１端子セットは前記電子チップのアドレス及び命
令信号を伝達して、前記第２端子セットは前記電子チッ
プのデータ信号を伝達する、ことを特徴とする電子モジ
ュール。 - 【請求項３３】 請求項２９に記載の電子モジュールに
おいて、 前記第１端子セットのコラムの数は、前記第２端子セッ
トのコラムの数と同一とする、ことを特徴とする電子モ
ジュール。 - 【請求項３４】 請求項２９に記載の電子モジュールに
おいて、 前記第１端子セットのコラムの数は、前記第２端子セッ
トのコラムの数より少ない、ことを特徴とする電子モジ
ュール。 - 【請求項３５】 請求項２９に記載の電子モジュールに
おいて、 前記第１方向に延長されており、各チップスケールパッ
ケージ領域の前記第１端子セット中の最小の一つと各々
通常の方法で連結されている第１信号線のセットと、 前記第２方向に延長されており、前記第２端子セット各
々に独立的に連結されている第２信号線セットとを、さ
らに含む、ことを特徴とする電子モジュール。 - 【請求項３６】 請求項３５に記載の電子モジュールに
おいて、 前記第１信号線のｃ／２は、前記チップスケールパッケ
ージ領域の各々で前記第１端子セットのローの各隣接し
た対間から延長されている、ことを特徴とする電子モジ
ュール、 但し、ここでｃは、前記チップスケールパッケージ領域
の各々で前記第１端子セットのコラムの数と同一な整数
である。 - 【請求項３７】 複数個のチップスケールパッケージが
装着される回路基板の設計方法において、 前記複数個のチップスケールパッケージが装着される複
数個のチップスケールパッケージ領域各々の第１領域に
複数個の第１信号端子を配置して、前記複数個のチップ
スケールパッケージ領域各々の第２領域に前記複数個の
第１信号端子が配置される間隔より少なくとも一方向に
広く複数個の第２信号端子を配置する段階と、 前記複数本の第１信号端子の信号ライン及び前記複数個
の第２信号端子間に共通に連結される共通信号ラインを
外層面に配置する段階と、を備えたことを特徴とするチ
ップスケールパッケージが装着されるモジュールの回路
基板の設計方法。 - 【請求項３８】 請求項３７に記載の回路基板の設計方
法において、 前記複数個の第２信号端子をｎ列に構成する場合に、前
記複数個の第２信号端子間にｎ／２本の信号ラインを配
置する、ことを特徴とするチップスケールパッケージが
装着されるモジュールの回路基板の設計方法。 - 【請求項３９】 請求項３８に記載の回路基板の設計方
法において、 前記信号ラインを、前記回路基板の前面部に配置する、
ことを特徴とするチップスケールパッケージが装着され
るモジュールの回路基板の設計方法。 - 【請求項４０】 請求項３９に記載の回路基板の設計方
法において、 前記信号ラインを、前記回路基板の後面部に配置する、
ことを特徴とする請求項３９に記載のチップスケールパ
ッケージが装着されるモジュールの回路基板の設計方
法。 - 【請求項４１】 請求項３７に記載の回路基板の設計方
法において、 前記複数個の第１信号端子は、高周波で作動する信号を
伝送するために用いられる、ことを特徴とするチップス
ケールパッケージが装着されるモジュールの回路基板の
設計方法。 - 【請求項４２】 請求項４１に記載の回路基板の設計方
法において、 前記複数個の第１信号端子は、データを伝送するための
端子である、ことを特徴とするチップスケールパッケー
ジが装着されるモジュールの回路基板の設計方法。 - 【請求項４３】 請求項３７に記載の回路基板の設計方
法において、 前記複数個の第２信号端子は、前記高周波で作動する信
号に比べて低周波で作動する信号を伝送するために用い
られる、ことを特徴とするチップスケールパッケージが
装着されるモジュールの回路基板の設計方法。 - 【請求項４４】 請求項４３に記載の回路基板の設計方
法において、 前記複数個の第２信号端子は、アドレス、命令信号を伝
送するための端子である、ことを特徴とするチップスケ
ールパッケージが装着されるモジュールの回路基板の設
計方法。 - 【請求項４５】 複数のチップスケールパッケージを集
積することに用いるための複数の層を備えている印刷回
路基板の設計方法において、 前記印刷回路基板中の一つをスケールするためのチップ
スケールパッケージ領域のレイアウトを作る段階と、 前記チップスケールパッケージ領域にマウントされてい
るチップスケールパッケージ中で前記印刷回路基板を沿
って伝えられる信号を通して第１信号線の全体数ｎを各
々決定する段階と、 第１信号線の数ｎを因子ｃ及びγに因子化して各チップ
スケールパッケージ領域に複数の第１端子位置の収容端
子レイアウトを作る段階と、 各チップスケールパッケージ領域にあるγと同一なロー
の数及び各チップスケールパッケージ領域でｃと同一な
コラムの数で前記第１端子位置を配置する段階と、 十分な間隔に相互各々前記ローが離隔されて前記第１信
号線の最小限ｃ／２を前記収容端子のレイアウトによっ
て前記印刷回路基板上に形成された前記端子の隣接した
ロー間にある前記回路基板上に印刷されるようにする段
階と、を含むことを特徴とする印刷回路基板の設計方
法。 - 【請求項４６】 複数のチップスケールパッケージを集
積することに用いる複数の層を備えている印刷回路基板
の設計方法において、 前記印刷回路基板の層中の一つを形成するためのチップ
スケールパッケージレイアウトを作る段階では、前記チ
ップスケールパッケージのレイアウトは前記印刷回路基
板にマウントされており、印刷回路基板によって集積さ
れている前記チップスケールパッケージに対する大きさ
及び数に対応する直線に離隔されているチップスケール
パッケージ領域の位置の数を含んで、前記チップスケー
ルパッケージの位置は前記印刷回路基板の領域を表現し
ており、前記チップスケールパッケージは前記印刷回路
基板にマウントされており、 前記印刷回路基板にマウントされており、前記印刷回路
基板によって集積されている前記チップスケールパッケ
ージの特性に基づいて、第１信号線を通して前記チップ
スケールパッケージ中で印刷回路基板に沿って信号が伝
えられる必要がある前記第１信号線の総数ｎ、及び前記
第２信号線各々を通して前記チップスケールパッケージ
中で単に各々一つに／から前記印刷回路基板に沿って信
号が伝えられる必要がある第２信号線の総数を決定する
段階、を備え、 前記チップスケールパッケージ領域の位置各々の1側面
上にある複数の第１端子位置、及び第２方向と直角をな
す第１方向に前記一つの側面から離隔されている前記チ
ップスケールパッケージ領域の位置各々また他の側面に
ある複数の第２端子位置を形成するためにレイアウトに
よって前記層中一つを収容するための収容端子レイアウ
トを作る段階では、ここで前記チップスケールパッケー
ジ領域位置は第２方向に直線的に相互離隔されており、 前記チップスケールパッケージ領域の位置各々にある前
記複数の第１端子位置をレイアウトする段階では、偶数
であるｃ及びγであるｎの因子を得るために前記ｎを因
子化する段階、前記第１方向に相互離隔されていてγと
同一な数の隣接したロー及び前記第２方向に相互各々離
隔されていてｃと同一な数の隣接したコラムに前記第１
端子位置を配置する段階、最小限の前記第１信号線のｃ
／２が前記端子レイアウトによって印刷回路基板に形成
された前記端子の隣接したロー間にある回路基板に印刷
されるように十分な間隔で隣接したローが相互各々離隔
される段階、を備え、 前記チップスケールパッケージ領域の位置各々に前記複
数の第２端子位置をレイアウトする段階では、必要な前
記第２信号線の数に基づいて、前記第１方向に相互各々
離隔されている複数の隣接したロー及び前記第２方向に
相互各々離隔されている複数の隣接したコラムに複数の
前記第２端子位置を配置する段階を、含んでおり、 前記第１信号線が前記印刷回路基板の層の前記一つの層
に形成される位置を表現しながら前記チップスケールパ
ッケージ領域の位置で前記第１端子位置の隣接したロー
の各対間にレイアウトすることによって第１信号線レイ
アウトを作る段階では、第１信号線トレースの最小限ｃ
／２は一つのチップスケール領域の位置から他の一つの
位置に通過して、前記チップスケールパッケージ領域の
各々で前記第１端子位置の各一つと連結されているトレ
ース各々はそのトレースの隣接したローを含んでおり、 前記第２信号線中の最小限のいくつかが印刷回路基板の
層の前記一つの層が形成される位置を表現しながら前記
第２端子位置中の単に各々一つから各第２信号線トレー
スをレイアウトすることによって前記第２信号線を作る
段階、を含むことを特徴とする印刷回路基板の設計方
法。 - 【請求項４７】 請求項４６に記載の印刷回路基板の設
計方法において、 前記第１及び第２信号線のレイアウトを作る段階は、前
記チップスケールパッケージ領域の位置の前記第１信号
及び第２信号の端子中のいくつかのみを示して、前記印
刷回路基板の上部最外郭部表面上に設計するための前記
信号線のレイアウトを設計する段階を含んで、 前記第１及び第２信号線の残りを表現する信号線のレイ
アウトの附加的なセットを作る段階と、前記上部外側表
面よりは印刷回路基板の層の一つの表面に設計するため
の信号線レイアウトの附加的なセットを設計する段階と
を、さらに含むこと、を特徴とする印刷回路基板の設計
方法。 - 【請求項４８】 請求項４７に記載の印刷回路基板の設
計方法において、 前記信号線のレイアウトの附加的なセットは、印刷回路
基板の下部の外側表面上に再配置するために設計された
ものである、ことを特徴とする印刷回路基板の設計方
法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20000057837 | 2000-10-02 | ||
| KR10-2001-0053931A KR100443906B1 (ko) | 2000-10-02 | 2001-09-03 | 칩 스케일 패키지, 인쇄 회로 기판, 및 인쇄 회로 기판의설계 방법 |
| KR2001P-53931 | 2001-09-03 | ||
| KR2000P-57837 | 2001-09-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002164474A true JP2002164474A (ja) | 2002-06-07 |
| JP4256605B2 JP4256605B2 (ja) | 2009-04-22 |
Family
ID=26638434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001305646A Expired - Fee Related JP4256605B2 (ja) | 2000-10-02 | 2001-10-01 | モジュールの回路基板、チップスケールパッケージ、チップスケールパッケージ集積用印刷回路基板、及び、モジュールの回路基板の設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4256605B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004134649A (ja) * | 2002-10-11 | 2004-04-30 | Seiko Epson Corp | 回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器 |
| JP2019527485A (ja) * | 2016-08-01 | 2019-09-26 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | 不均一ボールパターンパッケージ |
-
2001
- 2001-10-01 JP JP2001305646A patent/JP4256605B2/ja not_active Expired - Fee Related
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| JP7150700B2 (ja) | 2016-08-01 | 2022-10-11 | ザイリンクス インコーポレイテッド | 不均一ボールパターンパッケージ |
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|---|---|
| JP4256605B2 (ja) | 2009-04-22 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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