KR100443906B1 - 칩 스케일 패키지, 인쇄 회로 기판, 및 인쇄 회로 기판의설계 방법 - Google Patents

칩 스케일 패키지, 인쇄 회로 기판, 및 인쇄 회로 기판의설계 방법 Download PDF

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Abstract

본 발명은 칩 스케일 패키지, 인쇄 회로 기판, 인쇄 회로 기판의 설계 방법을 제공한다. 그 패키지는 일면의 제1영역에 배치되는 복수개의 제1신호 단자들, 및 일면의 제2영역에 복수개의 제1신호 단자들이 배치되는 간격보다 적어도 한 방향으로 넓게 배치되는 복수개의 제2신호 단자들로 이루어져 있다. 그 모듈의 회로 기판은 복수개의 칩 스케일 패키지들이 부착되는 복수개의 칩 스케일 패키지 영역들 각각의 제1영역에 배치되는 복수개의 제1신호 단자들, 및 복수개의 칩 스케일 패키지들이 부착되는 복수개의 칩 스케일 패키지 영역들 각각의 제2영역에 복수개의 제1신호 단자들이 배치되는 간격보다 적어도 한방향으로 넓게 배치되는 복수개의 제2신호 단자들을 구비하고, 복수개의 제1신호 단자들의 신호 라인들 및 복수개의 제2신호 단자들 사이에 공통으로 연결되는 공통 신호 라인들이 외면에 배치되는 것을 특징으로 한다. 따라서, 모듈의 전면부와 후면부에 신호 라인들이 배치될 수 있으므로 층수를 줄일 수 있다.

Description

칩 스케일 패키지, 인쇄 회로 기판, 및 인쇄 회로 기판의 설계 방법{chip scale package, printed circuit board, and method of designing a printed circuit board}
본 발명은 칩 스케일 패키지(CSP; Chip Scale Package) 및 인쇄 회로 기판(printed circuit board)에 관한 것으로, 특히 칩 스케일 패키지가 부착되어 집적될 수 있도록 하는 인쇄 회로 기판에 관한 것으로, 더욱 상세하게는 상기 칩 스케일 패키지의 외측 단자의 레이 아웃의 설계, 및 인쇄 회로 기판의 신호선(와이어) 패턴 및 단자에 대응하는 레이 아웃에 관한 것이다.
칩의 소형화 및 고속화 추세에 따라 이에 사용되는 패키지 구조도 점차 경박 단소화의 추세로 발전하고 있다.
그리고, 칩의 고속화에 따라 종래의 저속 동작에서 문제가 되지 않았던 패키지의 전기적 특성이 칩의 동작 속도를 제한하는 주요 요인이 된다.
한편, 패키지의 여러 요소 중에서도 칩의 내부와 외측을 연결하는 패키지 핀의 전기적인 성질이 고속 동작의 관건이 되기 때문에 핀의 물리적인 구조 및 배치 방식에 따라 여러 가지 다양한 패키지 구조가 제안되어 왔다.
저속에서 동작하는 칩 패키지는 리드 프레임(lead frame)과 상기 패키지의 일측면에 일차원적으로 배치된 복수의 핀을 구비하고 있으며, 상기 리드 프레임(lead frame)을 이용하여 패키지의 변에 일정한 간격을 두고 복수개의 핀들을 일차원적으로 배치하는 경우가 대부분이었다.
그러나, 이 방법은 패키지의 크기가 소형화됨에 따라 수용할 수 있는 최대 핀 수에 제한이 생기게 되며, 칩 내부의 본딩 패드와 리드 프레임간에 발생하는 인덕턴스 및 부가적인 캐패시터, 저항 등의 간섭요인으로 고주파 동작에서의 전기적 특성이 떨어지기 때문에 고속 동작에는 적합하지 못하다.
리드 프레임을 이용한 패키지의 단점과 패키지 크기를 소형화하기 위하여 칩 스케일 패키지가 개발되었다.
칩 스케일 패키지는 패키지의 한쪽 면에 복수개의 핀(볼)들을 2차원 격자 형태로 배열할 수 있으며, 각 볼의 전기적인 기생 성분도 리드 프레임을 이용한 패키지에 비해서 줄일 수 있다는 장점이 있다. 따라서, 칩 스케일 패키지는 소형, 고속 동작용 패키지로 적합하다.
도 1a는 볼 그리드 어레이 패키지(ball grid array package; BGA)라고 알려진 종래의 칩 스케일 패키지(10)의 단면도이다. BGA 패키지(10)는 I/O 라인(solder ball)(12)과 전기적으로 연결된 반도체 칩(13)을 포함한다. 상기 칩(13)은 인쇄 회로 기판(PCB)(11)에 의하여 지지된다. 상기 PCB(11)는 또한 상기 칩(13)이 핀(볼)들(12)에 연결되도록 한다. 미국특허 제6,041,495호에서는 종래의 BGA 패키지를 상세히 개시하고 있다.
도 1b는 종래의 칩 스케일 패키지(10)의 핀(볼) 레이 아웃의 평면도이다. 기본적으로, 복수개의 볼(12)은 격자(grid)를 따라 규칙적으로 배치된다. 칩 스케일 패키지가(10)가 메모리 디바이스를 구성할 때, 볼(12)은, 각각 어드레스 및 명령 신호를 전달하고, 데이터를 입출력한다. 도 1b에서, d1은 격자에서 x축을 따라위치한 인접한 볼들 사이의 거리를 나타내고, d2는 격자에서 x축과 직각인 y축을 따라 위치한 인접한 볼들 사이의 거리를 나타낸다.
위와 같은 복수개의 칩 스케일 패키지는 인쇄 회로 기판(예를 들어, 마더 보드)의 일 표면상에 부착되어 있다. 상기 핀(볼)들은 규칙적인 간격 d1, d2로 서로 각각 이격되어 있고, 또한 칩 스케일 패키지의 핀(볼)들을 수용하는 인쇄 회로 기판의 핀(볼) 랜드는 규칙적인 간격으로 서로 각각 이격되어 배치된다. 이하에서 상세히 설명하는 바와 같이, 단지 하나의 단일선만이 두 개의 인접한 핀(볼) 랜드 사이에 배치될 수 있다. 결과적으로, 요구되는 모든 신호선은 칩 스케일 패키지가 부착되는 인쇄 회로 기판의 앞면 상에는 배치될 수 없다. 그러므로, 신호선을 구비하기 위하여는 추가적인 와이어 층이 필요하다. 그러므로, 상기 층은 칩 스케일 패키지를 사용하는 기판 제조 기술의 비용을 비싸게 한다는 단점이 있다.
도 2는 복수의 칩 스케일 패키지가 부착되는 인쇄 회로 기판의 평면도이다. 도 2에 도시한 바와 같이, 8개의 칩 스케일 패키지 10-1,..., 10-8은 인쇄 회로 기판(100) 상에 부착된다. 단자 회로(14)는 제 1 칩 스케일 패키지 10-1의 일측(도 2에서 좌측)에 배치된다. 단자 회로(14)는 복수개의 단자 저항(Rt)과 단자 전압(Vt) 쌍을 포함한다. 단자 저항과 단자 전압은 서로 각각 직렬로 연결되어 있다. 단자 회로(14)는 칩 스케일 패키지 10-1,...., 10-8에 공통으로 신호선의 끝부분에서 임피던스를 정합시키는 역할을 한다. 입/출력 단자 16-1 및 16-2는 신호들을 인쇄 회로 기판(100)으로부터 또는 인쇄 회로 기판(100)으로 입력 및 출력한다.
그러나, 위에서 언급한 바와 같이, 칩 스케일 패키지(100)가 부착되는 인쇄 회로 기판의 앞면에 모든 신호선들을 배치하는 것은 어렵다. 왜냐하면, 볼(12)들이 서로 너무 가까이 배치되어 있어 하나의 신호선이 볼들 사이로 통과할 수 없기 때문이다. 그러므로, 신호선들 대부분은 인쇄 회로 기판(100)의 나머지(하부) 층에 제공된다.
이하, 도 3 내지 도 9를 참조하여, 8개의 층 구조를 갖는 종래의 인쇄 회로 기판의 구성을 설명한다. 상기 도면들은 각각 종래의 인쇄 회로 기판의 (제 6층을 제외한) 층들의 평면도이다.
도 3에 도시한 바와 같이, 제 1층은 칩 스케일 패키지가 부착되는 8개의 칩 스케일 패키지 영역 10-1,...., 10-8을 갖는다. 볼 랜드(18)는 볼이 부착되는 칩 스케일 패키지(10, 도 1b 참조)의 볼(12)에 대응하는 위치에 있는 칩 스케일 패키지 영역 10-1, ....., 10-8 각각에 제공된다. 비아 홀(20)은 인접한 볼 랜드(18) 각각이 인쇄 회로 기판의 하부 층에 있는 볼 랜드(18)와 신호선 사이에서 전기적으로 연결되도록 제공된다. 도시되지는 않았지만, 도 2에 도시되어 있는 입출력 단자 16-1 및 16-2는 또한 비아 홀(20)을 통하여 인쇄 회로 기판의 하부층의 신호선과 연결된다.
도 4에 도시된 바와 같이, 제 2층은 그라운드 층(ground layer)으로 기능한다. (단지 도시하기 위하여)삼각형으로 도시된 제 2층에 있는 비아 홀(20)은 그라운드 비아 홀로서 기능한다. 특히, 삼각형(triangular) 형태의 비아 홀(20)은 전기적으로 인쇄 회로 기판(100)의 제 1층에 있는 볼 패드(18) 중 임의의 하나와 관련된다. 이러한 볼 패드 위로 부착된 칩 스케일 패키지(10)의 그라운드 볼은 삼각형 형태의 비아 홀(20)을 통하여 접지된다.
도 5에 도시한 바와 같이, 제 3층은, 각각, 제 2층에 대응하는 비아 홀에 전기적으로 연결되어 있는 복수의 비아 홀(20)을 구비한다. 즉, 도 3 및 도 4에 도시한 바와 같은 비아 홀(20)은 전도성 물질로 충전되어 인쇄 회로 기판의 각 층 사이에 전기적 연결을 제공한다.
상기 칩 스케일 패키지 영역 10-1 내지 10-8(도에서 도시된 바와 같이)의 일측면에 배치되어 있는 상기 비아 홀(20)들은 먼저, 어드레스 및 명령 신호선에만 관련되는 제 1 비아 홀이고, 상기 칩 스케일 패키지 영역 10-1 내지 10-8의 다른 일측에 위치하는 비아 홀(20)들은 데이터를 입출력하기 위한 데이터선에만 관련된다.
참조 번호 22-1은 제 1 비아 홀들 중 각각 하나와 연결된 어드레스 및 명령 신호선을 나타낸다. 어드레스 및 명령 신호선들 22-1은 또한 제 1 비아 홀의 인접한 로우(row) 사이로 통과한다. 데이터선 24-11 내지 24-81은 제 2 비아 홀(20)과 각각 연결되어 있다. 도시하지는 않았지만, 상기 어드레스 및 명령 신호선 22-1 및 데이터선 24-11 내지 24-81은 입출력 단자(예를 들어, 도 2에 도시된 단자 16-1 및 16-2) 중 대응하는 하나와 연결된다.
모든 어드레스 및 명령 신호선과 데이터선은 인접한 비아 홀(20)의 각 쌍이 단지 하나의 선만을 비아 홀들 사이로 통과되도록 하기 때문에 인쇄 회로 기판(100)의 제 3층만을 사용해서는 배선될 수 없다. 즉, 어드레스 및 명령 신호선들과 데이터선들 중 단지 몇 개만이 제 3층에 형성된다.
도 6에 도시된 바와 같이, 제 4층은 도 5에 도시된 바와 같은 제 3층의 비아 홀(20)과 연결되어 있는 비아 홀들(20)을 포함한다. 제 4층은 칩 스케일 패키지가 전원과 연결되는 곳이다. 사각형(rectangular) 형태의 비아 홀(20)은 전원 비아 홀로 기능한다. 즉, 제 4층에 있는 상기 사각형 형태의 전원 비아 홀(20)은 제 1 내지 제 3층에 있는 대응하는 비아 홀과 연결되어 있고, 전원으로부터 인출되는 선들과 연결되어 있다.
도 7에 도시한 바와 같이, 제 5층은 도 6에 도시된 제 4층의 비아 홀(20)과 연결되어 있는 비아 홀(20)들을 포함한다. 제 3층과 유사하게, 제 5층은 어드레스 및 명령 신호선 22-2와 데이터선들(24-12 내지 24-82) 중 몇 개를 포함한다. 달리 말해서, 제 3층에 배치될 수 없는 배선 중 몇 개가 제 5층에 제공된다.
인쇄 회로 기판의 제 6층의 구성은 도 4에 도시한 바와 같은 제 2층의 구성과 동일하다. 그러므로, 제 6층에 대한 설명은 생략하기로 한다. 제 6층에서 삼각형 형태의 비아 홀(20)은 제 1 및 제 2층의 대응하는 비아 홀과 연결되고, 전자(the former)는 칩 스케일 패키지 10-1 내지 10-8의 그라운드 볼을 수용한다. 그러므로, 칩 스케일 패키지 10-1 내지 10-8은 단지 그라운드 볼을 통해서만 접지된다. 칩 스케일 패키지가 부착되는 인쇄 회로 기판을 설계할 때, 그라운드 층 및/또는 전원 층은 어드레스 및 명령 신호선과 데이터선이 제공되는 층들 사이에 일반적으로 삽입된다.
다음, 도 8에 도시된 바와 같이, 제 7층은 도 7에 도시된 제 6층의 비아홀(20)과 연결되어 있다. 제 5층과 유사하게, 제 7층은 어드레스 및 명령 신호선 22-3과 데이터선들 24-13 내지 24-83 중 몇 개를 포함한다.
달리 말해서, 제 3 및 제 5층에 배치될 수 없는 배선은 제 7층에 제공된다.
마지막으로, 도 9에 도시한 바와 같이, 제 8층은 도 8에 도시된 제 7층에 있는 비아 홀(20)과 연결된 비아 홀(20)을 포함한다.
인쇄 회로 기판의 8개 층 구조에서, 도 3 내지 9에 도시한 바와 같이, 어드레스 및 명령 신호선들 각각은 칩 스케일 패키지 영역 10-1 내지 10-8에 의해 공통적으로 공유되지만, 이와는 달리, 데이터 선들은 공통으로 공유되지 않고, 대신, 데이터를 칩 스케일 패키지 10-1 내지 10-8 중 단지 하나로부터/하나로만 전달한다. 이러한 구성에서, 비아 홀(20) 중 몇 개는 배선(wire) 중 어느 것과도 연결되지 않음에도 불구하고 8개의 층은 필요하다. 더욱이, 상기 칩 스케일 패키지 영역 10-1에 상기 비아 홀(20)의 전부 또는 그 이상을 배선할 필요가 있다면, 8개 층의 인쇄회로 기판은 불충분하다는 할 수 있으며, 그러한 경우에는 추가적인 층(들)이 요구된다.
계속되는 고속 동작에 대한 요구에 부응하기 위하여, 칩 스케일 패키지는 고속 입출력 속도에서 많은 어드레스 및 명령 신호들의 전달을 손쉽게 하기 위하여 많은 콘택 볼을 갖도록 설계된다. 그러한 칩 스케일 패키지가 부착되는 인쇄 회로 기판은 신호선에 대응될 수 있는 수만큼을 가져야만 한다. 그럼으로써, 연결이 필요한 칩 스케일 패키지의 콘택 볼의 수가 증가할수록 종래 회로 기판의 층의 수는 또한 증가하여야만 한다. 그러므로, 종래 인쇄 회로 기판은 많은 층간 와이어 층이 필요하고, 따라서, 제조 비용이 높아진다는 문제점이 있다.
본 발명의 목적은 칩 스케일 패키지들이 부착된 인쇄 회로 기판이 칩 스케일 패키지에 대하여 필요한 외측 신호선의 전부를 구비하기 위하여 최소한의 층을 구비하도록 하는 칩 스케일 패키지를 제공하는데 있다.
본 발명의 다른 목적은 상기 패키지의 하부 표면의 각 측면에 로우 및 컬럼에 배치된 외측 신호 단자(핀/볼)의 제 1 및 제 2 세트를 구비하고 있는 칩 스케일 패키지를 제공하는데 있다. 여기에서, 신호 단자의 상기 제 1 세트의 로우들 및/또는 컬럼들 사이의 간격은 신호 단자의 상기 제 2 세트의 로우들 및/또는 컬럼들 사이의 간격보다 크다. "간격"이라는 용어는 인접한 로우들 및 컬럼들 사이의 평균 거리를 의미하는 것으로, 예를 들어, 이격되어 있는 로우들의 평균 핏치 및 이격되어 있는 컬럼들의 평균 핏치를 말한다.
상기 제 1 세트의 상기 신호 단자들은 칩 스케일 패키지에 의해 공통적으로 공유되는 인쇄 회로 기판(PCB)의 제 1 신호선들을 경유하여 복수개의 상기 칩 스케일 패키지 사이를 통과하도록 되어 있는, 예를 들어, 어드레스 및 명령 신호들과 같은 저 주파수 신호들을 전송하는 데 사용되는 형태이다. 반면, 상기 제 2 세트의 상기 신호 단자들은 단지 칩 스케일 패키지만의 칩으로부터/칩으로, 예를 들어, 데이터 신호들과 같은 고주파수 신호들을 전송하도록 되어 있는 형태이다. 즉, 상기 제 2 단자 세트에 연결되어 있는 PCB 신호선은 공유되지 않는다.
상기 제 1 신호 단자 세트의 상기 로우들 사이의 간격은 바람직하기로는 상기 제 2 신호 단자 세트의 로우들 사이의 간격보다 커야 하고, 따라서, 복수개의 신호선은 상기 칩 패키지가 상기 PCB에 부착될 때 상기 제 1 신호 단자의 로우들 사이에 제공될 수 있다. 또한, 상기 제 2 신호 단자의 컬럼들 사이의 간격은 바람직하기로는 상기 제 1 신호 단자 세트의 컬럼들 사이의 간격보다 작아야 하고, 따라서, 복수개의 신호선들은 상기 칩 패키지가 상기 PCB에 부착될 때 상기 신호 단자 세트에 인접하게 제공될 수 있다. 그래서, 상기 칩 스케일 패키지의 설계는 선행 기술보다는 상기 PCB 층에 상기 신호선들보다 더 많이 제공할 수 있도록 한다. 따라서, 나머지 신호선들을 배치하는 데에는 더 적은 수의 추가적인 층들이 요구된다.
위와 유사하게, 본 발명의 또 다른 목적은 칩 스케일 패키지가 부착되어 있으며, 신호선을 효율적으로 배선할 수 있는 인쇄 회로 기판을 제공하는 것으로, 인쇄 회로 기판의 층수를 최소한으로 유지할 수 있게 된다.
이러한 목적을 달성하기 위하여, 본 발명은 직선상으로 이격되어 배치되어 있는 칩 스케일 패키지를 구비하고 있는 기판, 복수개의 로우 및 컬럼에 있는 칩 스케일 패키지 영역 각각의 일측면에 배치된 제 1 수용 단자(랜드) 세트, 복수개의 로우 및 컬럼에 있는 상기 칩 스케일 패키지의 다른 일측면에 배치된 제 2 수용 단자(랜드) 세트, 상기 칩 스케일 패키지 영역 각각에 있는 상기 제 1 단자 세트의 인접한 각 로우 쌍들 사이로 인접하게 연장되어 있는 복수개의 제 1 신호선 세트, 및 상기 칩 스케일 패키지 영역 각각에 있는 상기 제 2 세트의 수용 단자들에 연결되어 있는 복수개의 제 2 신호선을 구비하고 있는 인쇄 회로 기판을 제공한다. 여기에서, 상기 제 1 단자 세트의 로우들 사이의 간격은 상기 제 2 단자 세트의 로우들 사이의 간격보다 크다.
상기 제 1 신호선들은 어드레스 및 명령 신호선으로 사용된다. 상기 제 1 세트의 신호선들 각각은 상기 칩 스케일 패키지 영역의 각각에 있는 인접한 로우 쌍들을 구성하는 각 단자에 연결되어 있다.
상기 제 2 신호선들은 데이터선으로 사용된다. 상기 제 2 신호선들 각각은 각 칩 스케일 패키지 영역에 있는 상기 제 2 세트의 단지 하나의 수용 단자에만 연결된다.
요구되는 모든 신호선들의 반은 상기 칩 스케일 패키지 영역이 정의되는 PCB의 층상에 제공될 수 있고, 바람직하기로는 상기 PCB 기판의 상부 외측면에 제공된다. 나머지 신호선들은, 예를 들어, 하부 외측면과 같은 다른 층에 전부 제공될 수 있다.
본 발명의 또 다른 목적은 경제적으로 제조할 수 있는 전자 모듈을 제공하는 것이다. 이러한 목적을 달성하기 위하여, 본 발명은 상기 기술된 인쇄 회로 기판과 상기 인쇄 회로 기판에 부착된 칩 스케일 패키지의 조합을 제공한다.
본 발명의 또 다른 목적은 상기 다른 목적을 달성하기 위한 칩 스케일 패키지들이 부착되는 모듈의 회로 기판의 설계 방법을 제공하는데 있다. 상기 방법은 상기 칩 스케일 패키지를 집적하는 데 사용되는 신호선들을 제공하도록 제조되는 층들의 수를 최소화할 수 있다.
본 발명의 또 다른 목적을 달성하기 위하여, 본 발명은 인쇄 회로 기판을 설계하는 방법을 제공한다. 상기 방법은 상기 인쇄 회로 기판에 칩 스케일 패키지 영역의 레이 아웃을 만드는 단계, 상기 칩 스케일 패키지 영역에 부착되어 있는 칩 스케일 패키지 중 상기 인쇄 회로 기판을 따라 전달되는 신호들을 통하여 제 1 신호선의 전체 수 n을 각각 결정하는 단계, 제 1 신호선의 수 n을 인자 c 및 γ로 인자화하여 각 칩 스케일 패키지 영역에 복수의 제 1 단자 위치의 수용 단자 레이 아웃을 만드는 단계, 각 칩 스케일 패키지 영역에 있는 γ와 동일한 로우의 수 및 각 칩 스케일 패키지 영역에서 c와 동일한 컬럼의 수로 상기 제 1 단자 위치를 배치하는 단계, 및 충분한 간격으로 서로 각각 상기 로우가 이격되어 상기 제 1 신호선의 최소한 c/2를 상기 수용 단자의 레이 아웃에 따라 상기 인쇄 회로 기판 상에 형성된 상기 단자의 인접한 로우 사이에 있는 상기 회로 기판 상에 인쇄되도록 하는 단계를 포함한다.
상기 제 1 신호선이 상기 칩 스케일 영역이 정의되는 상기 PCB 층에 형성되는 제 1 신호선 레이 아웃을 만든다. 상기 제 1 신호선 레이 아웃은, 각 칩 스케일 패키지 영역의 위치에서, 제 1 신호선 트레이스(trace)의 (최소한) n/2가 하나의 칩 스케일 영역의 위치로부터 다른 나머지 하나의 위치로 통과하고, 상기 제 1 단자 위치의 각각 하나를 갖는 상기 칩 스케일 패키지 영역 각각에서 연결되는 신호선 트레이스 각각은 상기 트레이스의 인접한 로우들을 포함하고, 상기 제 1 단자 위치의 인접한 로우들의 각 쌍 사이로 레이 아웃함으로써 제조된다.
수용 단자 및 신호선의 레이 아웃은 상기 제 2 신호선을 위하여 또한 만들어진다.
그리고 나서, 상기 칩 스케일 패키지 영역이 정의되는 상기 PCB층에 신호선과 연결되지 않도록 설계된 상기 제 1 및 제 2 수용 단자의 각각과 연결되어 있는 비아 홀의 레이 아웃이 만들어진다.
신호선의 추가적인 세트의 레이 아웃들은 상기 PCB의 또 다른 층을 위하여 만들어진다. 상기 비아 홀의 레이 아웃에 의해 표현되는 상기 비아 홀은 신호선의 추가적인 세트의 레이 아웃들에 의해 표현되는 상기 신호선들과의 연결을 위한 층(들)으로 연장된다.
위에서 설명한 바와 같이, 본 발명에 따른 인쇄 회로 기판의 층에 있는 공통 신호선의 수는 모든 신호선을 수용하도록 요구되는 인쇄 회로 기판의 전체 층수가 감소할 수 있도록 증가된다. 그래서, 상기 PCB의 제조 비용은 낮게 유지할 수 있다.
도 1a는 종래의 칩 스케일 패키지의 단면도이다.
도 1b는 종래의 칩 스케일 패키지의 핀(볼)들의 레이 아웃을 나타내는 평면도이다.
도 2는 종래의 인쇄 회로 기판의 평면도이다.
도 3은 종래의 인쇄 회로 기판의 제 1층의 평면도이다.
도 4는 종래의 인쇄 회로 기판의 제 2층의 평면도이다.
도 5는 종래의 인쇄 회로 기판의 제 3층의 평면도이다.
도 6은 종래의 인쇄 회로 기판의 제 4(및 제 6층)층의 평면도이다.
도 7은 종래의 인쇄 회로 기판의 제 5층의 평면도이다.
도 8은 종래의 인쇄 회로 기판의 제 7층의 평면도이다.
도 9는 종래의 인쇄 회로 기판의 제 8층의 평면도이다.
도 10은 본 발명에 따른 칩 스케일 패키지의 제 1 실시예의 핀(볼)들의 레이 아웃을 나타내는 평면도이다.
도 11은 본 발명에 따른 제 1 실시예의 인쇄 회로 기판 및 도 10에 도시된형태의 칩 스케일 패키지를 포함하고 있는 제 1 실시예의 모듈의 평면도이다.
도 12는 본 발명에 따른 제 1 실시예의 인쇄 회로 기판의 제 1 층의 평면도이다.
도 13은 본 발명에 따른 제 1 실시예의 인쇄 회로 기판의 제 2층의 평면도이다.
도 14는 본 발명에 따른 제 1 실시예의 인쇄 회로 기판의 제 3층의 평면도이다.
도 15는 본 발명에 따른 제 1 실시예의 인쇄 회로 기판의 제 4층의 평면도이다.
도 16은 본 발명에 따른 제 2 실시예의 칩 스케일 패키지의 평면도이다.
도 17은 본 발명에 따른 제 2 실시예의 칩 스케일 패키지의 제 1층의 평면도이다.
도 18은 본 발명에 따른 제 2 실시예의 칩 스케일 패키지의 제 4층의 평면도이다.
도 19는 또 다른 칩 패키지 스케일의 평면도이다.
도 20은 본 발명의 설계 방법에 따라 제조될 수 있는 인쇄 회로 기판의 제 1층의 평면도이고, 상기 제 1층 위에서 도 19에서 도시된 바와 같은 형태의 칩 스케일 패키지는 부착되어 있다.
도 21은 도 20의 인쇄 회로 기판의 제 4층의 평면도이다.
도 22는 본 발명에 따른 인쇄 회로 기판을 설계하는 방법을 나타내는 흐름도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 칩 스케일 패키지, 이 패키지들이 부착되는 모듈의 회로 기판 및 이 기판의 설계 방법을 설명하기 전에 종래의 칩 스케일 패키지, 이 패키지들이 부착되는 모듈의 회로 기판, 및 이 기판의 설계 방법을 설명하면 다음과 같다.
본 발명의 칩 스케일 패키지는 미국특허 제6,041,495호에서 개시된 바와 같은 동일한 일반적인 구조(칩, 패키지 본체, 외측 단자)를 반드시 구비하여야 한다. 그러므로, 도 1a를 참조하고 본 발명의 칩 스케일 패키지의 일반적인 구조에 대한 상세한 설명은 생략하기로 한다.
한편, 도 10은 본 발명의 일실시예에 따른 칩 스케일 패키지의 단자의 레이 아웃을 도시하는 것으로, 도 10에 도시한 바와 같이, 칩 스케일 패키지(30)는 복수개의 제 1 볼 세트(32)와 패키지 본체의 바닥 표면에 부착되어 있는 제 2 볼 세트(33)를 포함하고 있다. 상기 제 1 세트는 x축 방향으로 상기 제 2 세트와 이격되어 배치되어 있다.
더욱 상세하게는 상기 제 1 볼(32)은 칩 스케일 패키지(30)의 일측면(34)에 배치되어 있고, 직교축 x 및 y축 방향으로 서로 각각 이격되어 배치되어 있다. 여기에서, x축 방향은 컬럼 방향이라 하고, y축 방향을 로우 방향이라 한다. 참조 번호 d3은 x축 방향의 상기 제 1 볼(32)의 로우 사이의 거리를 나타내고, 참조 번호 d4는 y축 방향의 상기 제 1 볼(32)의 컬럼 사이의 거리를 나타낸다. 상기 제 1 볼(32)은 어드레스 및 명령 신호의 전달을 위한 것이다.
상기 제 2 볼(33)은 칩 스케일 패키지(30)의 다른 일측면(36)에 배치되고, 또한, 동일 직교축인 x축 및 y축 방향으로 서로 각각 이격되어 배치되어 있다. 참조 번호 d5는 x축 방향의 제 2 볼(33)의 로우 사이의 거리를 나타내고, 참조 번호 d6은 y축 방향의 상기 제 2 볼(33)의 컬럼 사이의 거리를 나타낸다. 상기 제 2 볼(33)은 데이터 신호들을 입/출력하기 위한 것이다.
상기 제 1 볼(32)들 사이의 간격은 상기 제 2 볼(33) 사이의 평균 간격보다 크다. 본 실시예에서, 상기 제 1 및 제 2 방향인 x 및 y축에서의 평균 간격은 상기 제 2 볼(33)들보다 상기 제 1 볼(32)들에 대하여 더 크다. 도 10에서, 상기 제 1 볼(32)들의 인접한 로우 사이의 거리 d3는 상기 제 2 볼(33)들보다 상기 제 2볼(33)들의 인접한 로우 사이의 거리 d5보다 크고, 상기 제 1 볼(32)들의 인접한 컬럼 사이의 거리 d4는 상기 제 2 볼(33)들의 인접한 컬럼 사이의 거리 d6보다 크다.
도 11은 칩 스케일 패키지(30)가 부착되어 모듈을 형성하는 인쇄 회로 기판을 나타내고 있다. 도 11에서 도시한 바와 같이, 8개의 칩 스케일 패키지 30-1 내지 30-8은 인쇄 회로 기판(200) 상에 부착되어 있다. 단자 회로(38)는 상기 제 1 칩 스케일 패키지(30-1)의 일측면(도면에서 좌측)에 제공된다. 상기 단자 회로(38)는 복수개의 단자 저항(Rt) 및 단자 전압(Vt)의 쌍을 포함하고 있고, 그 쌍들은 서로 각각 직렬로 연결되어 있다. 단자 회로(38)는 칩 스케일 패키지 30-1 내지 30-8의 신호선의 끝부분에서 임피던스를 정합시키는 역할을 한다. 신호 입출력 단자(44-1, 44-2)는 인쇄 회로 기판의 일측면에 제공되고, 서로 각각 이격되어 배치되어 있다.
어드레스 및 명령 신호선(40)과 데이터선(42-1 내지 42-8)을 포함하고 있는 신호선은 인쇄 회로 기판의 외측 상부(앞면)에 인쇄된다. 그러나, 상기 어드레스 및 명령 신호선(40)과 데이터선(42-1 내지 42-8)은 인쇄 회로 기판의 하부 바닥에 인쇄될 수도 있다. 데이터선(42-1 내지 42-8)은 인쇄 회로 기판(200) 상에 부착되어 있는 칩 스케일 패키지(30-1 내지 30-8) 사이에서 공통으로 공유되지는 않는다. 오히려, 데이터선(42-1 내지 42-8)의 각 세트는 칩 스케일 패키지(30-1 내지 30-8) 중 각각 하나와 연결되어 있다. 반면에, 상기 칩 스케일 패키지(30-1 내지 30-8)는 어드레스 및 명령 신호선(40)을 공유한다. 상기 신호 입출력 단자(44-1, 44-2)는 어드레스 및 명령 신호선(40), 데이터선(42-1 내지 42-8)과 연결되어 있다.
인쇄 회로 기판(200)은 4층 구조이다. 도 12 내지 도 15는 각각 인쇄 회로 기판(200)의 각 층의 구성을 나타내고 있다.
도 12에 도시한 바와 같이, 상기 제 1층은 칩 스케일 패키지가 부착되어 있고 8개의 직선상으로 이격되어 배치되어 있는 칩 스케일 패키지 영역 30-1 내지 30-8을 포함하고 있다. 상기 칩 스케일 패키지 영역(30-1 내지 30-8) 각각은 제 1 및 제 2 랜드 세트(46, 47)를 포함한다. 상기 제 1 및 제 2 랜드 세트(46, 47) 각각은 칩 스케일 패키지의 볼의 배치에 대응하는 복수의 로우 및 컬럼에 배치되어 있고, 칩 스케일 패키지의 상기 제 1 및 제 2 볼 세트(32, 33)와 각각 연결되어 있다. 그래서, 제 1 랜드 세트(46) 각각은 각 칩 스케일 패키지 영역의 일측면에 제공되고, 제 2 랜드 세트(47) 각각은 각 칩 스케일 패키지 영역의 다른 일측면에 제공된다. 상기 제 1 랜드 세트(46)는 x축 방향으로 상기 제 2 랜드 세트(47)로부터 이격되어 위치하고, 상기 x축은 칩 스케일 패키지 영역들(30-1 내지 30-8)이 이격되어 위치하고 있는 y축과 직각을 이루고 있다.
상기 제 1층에 있는 제 1 및 제 2 비아 홀 세트(48, 49)는 상기 제 1 및 제 2 랜드(46, 47)와 전기적으로 연결되고, 또한 인쇄 회로 기판의 하부층 위에서 와이어(신호선) 패턴을 제공한다.
앞에서 언급한 바와 같이, 상기 어드레스 및 명령 신호선들(40-1)은 공유된다. 더욱 상세하게는, 각 어드레스 및 명령 신호선은 칩 스케일 패키지 영역(30-1 내지 30-8)의 각각에 제공되는 제 1 랜드(46) 각각과 연결되어 있다. 어드레스 및명령 신호선(40-1)과 연결되어 있지 않은 상기 제 1 랜드(46)는 각각 상기 제 1 비아 홀(48)과 연결되어 있다.
더욱, 상기 제 1 랜드 세트의 인접한 로우 사이의 간격은 상기 제 2 랜드 세트(47)의 인접한 로우 사이의 간격보다 크다. 상기 제 1 랜드(46) 사이의 상대적으로 큰 간격은 3개의 신호선(40-1)들이 상기 제 1 랜드(46)의 인접한 로우 사이에서 연장되도록 한다.
데이터선(42-1)은 칩 스케일 패키지 사이에서 공유되지 않고, 그래서, 상기 칩 스케일 패키지 영역(30-1 내지 30-8)의 제 2 랜드(47)에 의해 공유되지 않는다. 즉, 상기 각 세트의 데이터선(42-1 내지 42-8)은 각 칩 스케일 패키지 영역에 제공된 상기 제 2 랜드(47)와 각각 연결되어 있다. 상기 데이터선(42-1 내지 42-8)은 상기 입출력 단자(44-1 및 44-2)를 통하여 데이터를 입력 또는 출력한다.
도 13에 도시한 바와 같이, 인쇄 회로 기판(200)의 상기 제 2층은 도 12에 도시된 상기 1층에 있는 상기 제 1 및 제 2 비아 홀(48, 49)과 연결되어 있는 제 1 및 제 2 비아 홀(48, 49)을 포함한다. 상기 제 2 비아 홀(49) 중 삼각형 형태의 비아 홀(49)은 접지로 사용된다. 특히, 삼각형 형태의 비아 홀(49)은 칩 스케일 패키지의 접지 볼과 연결되어 있고, 칩 스케일 패키지의 다른 어느 볼도 상기 제 2층과 전기적으로 연결되어 있지 않다. 그러므로, 단지 칩 스케일 패키지의 접지 볼(ground ball)만이 접지되어 있다.
다음, 도 14에 도시한 바와 같이, 상기 제 3층은 도 13에 도시된 상기 제 2층에 있는 상기 제 1 및 제 2 비아 홀(48, 49)과 연결되어 있는 제 1 및 제 2 비아홀(48, 49)을 포함한다. 제 2 비아 홀(49) 중, 직사각형(rectangular) 형태의 비아 홀(49)은 칩 스케일 패키지의 전원과 연결되어 있다. 칩 스케일 패키지의 다른 볼들은 상기 제 3층과 전기적으로 연결되어 있지 않다. 그러므로, 전원은 직사각형 형태의 비아 홀을 통하여 오직 칩 스케일 패키지의 전원 볼(power ball)에만 공급된다.
도 15에 도시한 바와 같이, 상기 제 4층은 도 14에 도시된 상기 제 3층에 있는 상기 제 1 및 제 2 비아 홀(48)과 연결되어 있는 제 1 및 제 2 비아 홀(48, 49)을 포함한다. 3개의 어드레스 및 명령 신호선(40-2)은 상기 제 1 비아 홀(48)의 인접한 로우 사이로 연장되고, 도 12에 도시된 상기 제 1층에 있는 상기 제 1 랜드(46)와 연결되어 있지 않은 상기 제 1 비아 홀(48)과 연결되어 있다.
도 12 내지 15와 도 2 내지 9를 비교하여 알 수 있는 바와 같이, 본 발명의 일실시예의 인쇄 회로 기판은 몇 가지 점에서 종래 인쇄 회로 기판과는 서로 상이하다. 먼저, 명령 및 제어 신호용 상기 제 1 단자의 로우는 하나의 칩 스케일 패키지 영역으로부터 그 다음에 있는 칩 스케일 패키지 영역으로 단자 사이로 연장되는 복수의 신호선을 허용하도록 상당한 간격으로 이격되어 위치하고 있다. 둘째, 상기 데이터 신호용 단자의 컬럼은 각 칩 스케일 패키지 영역에 있는 단자 세트 사이 또는 단자 세트에 인접하게 위치하고 있는 추가적인 전용 데이터선을 허용하도록 함께 근접하여 이격되어 위치한다. 상기 결과는 종래 구성의 8개 층 구조의 인쇄 회로 기판과 비교하면, 본 발명의 일실시예의 4층 구조의 인쇄 회로 기판이 된다.
도 16은 본 발명에 따른 칩 스케일 패키지의 바람직한 제 2 실시예의 핀(볼)들의 레이 아웃을 도시하는 도면으로, 도 16에 도시한 바와 같이, 상기 칩 스케일 패키지(50)는 복수개의 제 1 및 제 2 볼(52, 53) 세트를 포함한다.
상기 제 1 볼(52)은 칩 스케일 패키지(50)의 측면(54)에 4개의 컬럼 안에 배치된다. 참조 번호 d7은 두 개의 직교축 x, y축의 x축 방향으로 상기 제 1 볼(52)들 사이의 거리를 나타내고, d8은 다른 축인 y축 방향으로 상기 볼(52)들 사이의 거리를 나타낸다. 상기 볼(52)들은 어드레스 및 명령 신호의 전달을 위한 것이다.
상기 제 2 볼(53)들은 칩 스케일 패키지(50)의 다른 측면(56)에 있는 6개의 컬럼 안에 배치된다. x축 방향으로 상기 제 2 볼(53)들 사이의 거리는 참조 번호 d9로 나타내었고, y축 방향으로 상기 제 2 볼(53)들 사이의 거리는 참조 번호 d10으로 나타내었다. 상기 볼(53)들은 데이터 신호의 입출력을 위한 것이다. 상기 볼(52)들의 간격은 상기 볼(53)들의 간격보다 크고, 상기 볼(52)들 사이의 거리 d7, d8은 각각 x 및 y축 방향으로 상기 제 2 볼(53) 사이의 거리 d9, d10보다 크다.
칩 스케일 패키지가 부착되어 있는 인쇄 회로 기판은 4개의 층을 구비하고 있다. 도 17 및 도 18은 인쇄 회로 기판의 제 1 및 제 4층의 패턴을 나타내고 있다. 인쇄 회로 기판의 제 2 및 제 3층은 도 13 및 도 14에 도시된 것과 유사한 패턴을 갖는다.
도 17을 참조하면, 상기 제 1층은 칩 스케일 패키지가 부착된 8개의 칩 스케일 패키지 영역(50-1 내지 50-8)을 포함한다. 칩 스케일 패키지(50-1 내지 50-8)각각은 칩 스케일 패키지의 제 1 및 제 2 볼 세트(52, 53)와, 제 1 및 제 2 비아 홀(60, 61) 세트와 동일한 패턴인 제 1 및 제 2 랜드 세트(58, 59)를 포함한다. 상기 제 1 및 제 4 컬럼 안에 있는 상기 제 1 랜드(58)는 어드레스 및 명령 신호선(62-1)과 연결되어 있다. 제 1 랜드(58)의 인접한 로우 사이의 상대적으로 큰 간격은 어드레스 및 명령 신호선(62-1)들 중 최소한 2개가 인접한 로우 사이로 연장되도록 한다.
상기 제 2 랜드(59)는 상기 제 1 실시예와 관련하여 설명될 수 있고 도 10에 도시된 동일한 방법으로 데이터선(42-1 내지 42-8)들과 연결되어 있다.
도 18에 도시된 바와 같이, 상기 제 2 및 제 3 컬럼 안에 있는 상기 제 1 랜드(58)는 상기 제 1 비아 홀(60)을 통하여 어드레스 및 명령 신호선(62-2)들과 연결되어 있다. 그래서, 최소한 2개의 어드레스 및 명령 신호선(62-2)들은 상기 제 4층에서 상기 제 1 비아 홀(60)의 인접한 로우들 사이로 연장된다.
다음, 도 22를 참조하면, 도 22는 도 12 내지 도 17에 개시된 인쇄 회로 기판을 포함하여 설계될 수 있는 인쇄 회로 기판의 설계 방법의 흐름도이다.
제 1 단계인 S300에서, 칩 스케일 패키지의 레이 아웃은 인쇄 회로 기판의 (예들 들어, PCB의 외측 상부 표면에 의해 구성되는 상부층) 층들 중 하나를 위하여 고안되었다. 상기 칩 스케일 패키지 영역의 레이 아웃은 칩 스케일 패키지가 직접적으로 부착되는 인쇄 회로 기판의 영역을 표현한다. 그래서, 상기 칩 스케일 패키지 영역의 레이 아웃은 부착되어 있고, 인쇄 회로 기판에 의해 집적된 칩 스케일 패키지의 크기 및 수에 대응하는 직선상으로 이격되어 위치하는 칩 스케일 패키지영역의 위치를 포함한다.
단계 S400에서, 제 1 신호선을 통하여 칩 스케일 패키지 사이로 인쇄 회로 기판을 따라 신호가 전달될 필요가 있는 상기 제 1 신호선의 총수 n은 부착되어 있고 인쇄 회로 기판에 의해 집적된 칩 스케일 패키지의 특성에 기초하여 결정된다. 예를 들어, 기판 상에 인쇄될 필요가 있는 어드레스 및 명령 신호선의 총 수가 결정된다. 제 2 신호선(데이터선)들 각각을 통하여 단지 칩 스케일 패키지의 각 하나로부터/하나로 인쇄 회로 기판을 따라 신호가 전달될 필요가 있는 제 2 신호선들은 또한 칩 스케일 패키지의 특성에 기초하여 결정된다.
S500 단계에서는, 칩 스케일 패키지의 랜드를 나타내고 있는 수용 단자의 레이 아웃이 만들어진다. 이 단계는 칩 스케일 패키지 영역 각각의 한 측면에 있는 복수의 제 1 단자 위치와 제 1 방향(x축 방향)으로 상기 제 1 단자 위치로부터 이격되어 위치되어 있는 칩 스케일 패키지 영역 각각의 다른 측면에 있는 복수의 제 2 단자 위치에 대하여 레이 아웃하는 것과 관련된다. 상기 x축은 제 2방향(y축 방향)과 직각을 이루고 있으며, 상기 y축 방향으로는 칩 스케일 패키지 영역의 위치가 서로 각각 이격되어 위치하고 있다.
상기 칩 스케일 패키지 영역의 위치 각각에 있는 상기 제 1 단자 위치를 레이 아웃하기 위하여, 필요한 제 1 신호선의 수 n은 n의 인자들을 산출하기 위하여 인자화된다. 여기에서, 상기 n의 인자들은 c 및 γ로 나타내어진다(S510). 상기 제 1 단자 위치는 γ과 동일한 수의 로우 및 c와 동일한 수의 컬럼에 배치되고, 로우 간격은 제 1 신호선의 최소한 c/2가 랜드 레이 아웃에 따라 인쇄 회로 기판 상에 형성된 단자(랜드)들의 인접한 로우 상에서 인쇄 회로 기판 상에 인쇄되도록 한다(S520). 제 1 단자 위치의 레이 아웃은 각 칩 스케일 패키지 영역의 일측면에 제공된다(S530).
본 발명의 일실시예로 도 12를 참조하면, 상기 PCB(200)는 칩 스케일 패키지로부터/칩 스케일 패키지로 어드레스 및 명령 신호들을 수행할 수 있도록 36개의 신호선들을 제공하여야만 한다. 이러한 36이라는 수는 c=6 및 γ=6이라는 인자로 인자화된다. 도 12에 도시된 PCB의 하나의 층에 있는 제 1 단자 세트는 여섯개의 컬럼과 여섯개의 로우에 배치된다. 상기 로우들은 제 1 신호선 40-1의 c/2, 즉 3이 칩 스케일 패키지 영역 42-1 내지 42-8 각각에서 로우들의 인접한 각각의 쌍 사이로 연장되도록 이격되어 있다.
도 17에 도시된 실시예에서, 36이라는 인자는 c=4 및 γ=9로 선택되고, 상기 제 1 단자 위치(랜드(58)의 위치)는 네개의 컬럼과 아홉개의 로우에 결과적으로 레이 아웃된다.
상기 각 칩 스케일 패키지 영역의 위치에 존재하는 제 2 단자 위치를 레이 아웃하기 위하여, 필요하다고 결정된 제 2 신호선의 수에 기초하여, 몇몇의 제 2 단자 위치가 복수의 로우 및 컬럼에 배치된다. 제 2 단자 위치의 이러한 레이 아웃은 각 칩 스케일 패키지 영역의 측면에 제공된다(S540).
다음, 신호선들이 인쇄 회로 기판 층에 형성되도록 하는 위치를 나타내고 있는 제 1 신호선의 레이 아웃이 만들어진다(S600). 상기 방법 중 일부분에서, 하나의 칩 스케일 영역의 위치로부터 다른 칩 스케일 영역의 위치로 통과하는 제 1 신호선의 트레이스의 최소한 c/2는 상기 각 칩 스케일 패키지 영역의 위치에 있는 상기 제 1 단자 위치의 인접한 로우의 각 쌍들 사이에 설계된다(S610). 상기 제 1 트레이스 각각은 상기 칩 스케일 패키지 영역 각각에 인접한 로우들을 포함하는 상기 제 1 단자 위치 중 각각 하나와 연결되어 있다. 더욱이, 제 2 신호선 트레이스는 상기 제 2 단자 위치 중 단지 각각 하나로부터로만 각각 설계된다(S620).
단계 S600에서 만들어진 신호선 트레이스는 상기 칩 스케일 패키지 영역의 위치를 가로지르는 상기 제 1 및 제 2 신호선들 중 단지 몇 개만을 나타낼 수 있다. 이러한 경우, 신호선의 레이 아웃들은 인쇄 회로 기판의 최외곽 상부 표면상에 설계된다. 그리고 나서, 상기 제 1 및 제 2 신호선들의 나머지들을 나타내고 있는 신호선의 레이 아웃(S700)의 추가적인 세트들은 만들어진다. 신호선의 레이 아웃의 추가적인 세트는 외곽 상부 표면에 의해 구성되는 것보다는 인쇄 회로 기판의 층들 표면에 설계된다.
그 다음에 비아 홀의 레이 아웃들이 만들어지며, 그러한 레이 아웃 중 하나는 칩 스케일 패키지 영역이 정의되는 PCB 층에 있는 신호선과 연결되지 않도록 설계된 제 1 및 제 2 수용 단자 중 각 하나와 연결되는 비아 홀의 위치를 나타낸다.
모든 신호선들이 상기 PCB의 단지 2개 층에만 제공되었을 때, 각 칩 스케일 패키지 영역에 있는 제 1 랜드 각각과 연결되어 있는 비아 홀을 나타내고 있는, 제 1 비아 홀의 수는 n/2가 될 것이다.
앞서 설명된 바와 같이, 36개의 신호선들이 요구되는 PCB의 설계에 적용될 때, 본 발명의 설계 방법으로는 도 20 및 도 21에 도시된 바와 같이, 또한PCB(200)를 제조할 수 있다. 이러한 PCB 및 PCB에 부착되어 있는 칩 스케일 패키지는 도 19 내지 도 21을 참조하여 더욱 상세히 설명한다.
도 19에 도시된 바와 같이, 칩 스케일 패키지(70)는 복수의 제 1 및 제 2 볼 세트(72, 73)들을 포함한다. 상기 볼(72)들은 칩 스케일 패키지(70)의 일측면(74)에 있는 두 개의 컬럼 안에 배치된다. 참조 번호 d11은 제 1 볼(72)들 사이의 거리를 나타내고, d12는 상기 제 1 볼(72)들의 컬럼 사이의 거리를 나타낸다. 상기 제 1 볼 세트(72)는 어드레스 및 명령 신호를 전달하기 위한 것이다.
상기 제 2 볼 세트(73)는 칩 스케일 패키지(70)의 다른 일측면에 6개의 컬럼 안에 배치된다. 참조 번호 d11은 두 개의 직교축 x 및 y축의 제 1 x축 방향으로 상기 제 2 볼(73)들 사이의 거리를 나타내고, d13은 제 2 방향인 y축 방향으로 상기 제 2 볼(73)들 사이의 거리를 나타낸다. 상기 볼(73)들은 데이터 신호를 입출력하기 위한 것이다. 본 발명의 일실시예에서 제 1 볼(72)의 인접한 컬럼 사이의 거리 d12는 제 2 볼(73)들의 인접한 컬럼 사이의 거리보다 크며, 예를 들어, 상기 제 1 볼 세트(72)의 간격은 제 2 방향인 y축 방향으로 상기 제 2 볼 세트(73)의 간격보다 크다. 반면, 제 1 볼(72)의 인접한 로우 사이의 거리 d11은 제 2 볼(73)의 인접한 로우 사이의 거리와 동일하며, 예를 들어, 상기 간격은 제 1 방향으로는 동일하다.
도 20 및 도 21은 칩 스케일 패키지(70)가 인쇄 회로 기판으로 부착되는 인쇄 회로 기판의 제 1 및 제 4층의 구성을 나타내고 있으며, 인쇄 회로 기판의 제 2 및 제 3층의 구성은 도 13 및 도 14에 도시된 구성과 유사하다.
도 20에 도시된 바와 같이, 상기 제 1층은 칩 스케일 패키지가 부착되어 있는 8개의 칩 스케일 패키지 영역(70-1 내지 70-8)을 포함한다. 칩 스케일 패키지 영역(70-1 내지 70-8) 각각은 제 1 랜드(78)의 2개의 컬럼, 제 2 랜드(79)의 복수개의 컬럼 및 제 1, 제 2 비아 홀(80, 81)을 포함한다. 상기 제 1 컬럼의 랜드(78)는 어드레스 및 명령 신호선(82-1)과 연결되어 있다. 상기 제 1 랜드(78)의 간격은 단지 하나의 신호선만이 상기 제 1 랜드(78)의 인접한 로우 사이로 통과하도록 한다. 상기 제 2 랜드(79)는 도 10과 관련하여 기술되고, 도 10에 도시된 방법과 유사하게 상기 데이터선(42-1 내지 42-8)과 연결되어 있다.
다음, 도 21에 도시한 바와 같이, 상기 제 4층은 도 20에 도시된 상기 제 1층에 있는 상기 제 1 및 제 2 비아 홀(80, 81)과 연결되어 있는 제 1 및 제 2 비아 홀(80, 81)을 포함한다. 상기 제 4층에 있는 상기 제 1 비아 홀(80)은 상기 어드레스 및 명령 신호선(82-2)들과 연결되어 있다.
이러한 경우, (인자가 36인 경우) 요구되는 제 1 신호선의 수는 c=2 및 γ=18로 인자화되고, 제 1 랜드들은 결과적으로 18개의 로우 및 2개의 컬럼으로 설계된다. 이론적인 간격(c/2)은 제 1 랜드(78)의 인접한 로우 쌍들 각각의 사이로 통과할 수 있도록 단지 하나의 제 1 신호선(82-1)만이 허용된다. 그러나, 도 12 및 도 17의 인쇄 회로 기판과 같이, 모든 36개의 신호선들은 상기 PCB의 단지 2개의 층에만 제공된다.
앞에서 설명한 바와 같이, 본 발명은 인쇄 회로 기판의 필요한 신호선들이효율적으로 배치되도록 하는 외측 단자 및 랜드 구성을 각각 구비하고 있는 칩 스케일 패키지 및 인쇄 회로 기판을 제공한다. 그래서, 인쇄 회로 기판의 층의 수는 최소화될 수 있고, 그 제조 비용은 저렴하게 유지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (48)

  1. 패키지의 바닥면의 일측면에 배치되는 제1신호 단자들; 및
    상기 바닥면의 일측면에 대응하는 타측면에 상기 제1신호 단자들이 배치되는 간격보다 적어도 한방향으로 넓게 배치되는 제2신호 단자들을 구비하고,
    상기 제1신호 단자들은 고주파수의 신호를 전송하기 위한 신호 단자들이고, 상기 제2신호 단자들은 상기 고주파수의 신호에 비해서 저주파수의 신호를 전송하기 위한 신호 단자들인 것을 특징으로 하는 칩 스케일 패키지.
  2. 제 1항에 있어서, 상기 제1신호 단자들은 데이터를 전송하기 위한 단자들이고, 제2신호 단자들은 어드레스, 명령 신호를 전송하기 위한 단자들인 것을 특징으로 하는 칩 스케일 패키지.
  3. 칩 스케일 패키지들이 장착되는 칩 스케일 패키지 영역들 각각의 일측면에 배치되는 제1신호 단자들; 및
    상기 칩 스케일 패키지들이 장착되는 칩 스케일 패키지 영역들 각각의 타측면에 상기 제1신호 단자들이 배치되는 간격보다 적어도 한방향(가로 또는 세로 방향)으로 넓게 배치되는 제2신호 단자들을 구비하고,
    상기 제1신호 단자들을 통하여 고주파수의 신호들을 전송하고, 상기 제2신호 단자들을 통하여 상기 고주파수의 신호들에 비해서 저주파수의 신호를 전송하고,
    상기 제1신호 단자들 및 상기 제2신호 단자들사이에 공통으로 연결되는 공통 신호라인들이 배치되는 것을 특징으로 하는 칩 스케일 패키지들이 장착되는 모듈의 회로 기판.
  4. 제 3항에 있어서, 상기 제2신호 단자들이 n열로 구성되는 경우에
    상기 제2신호 단자들 사이에 n/2개의 신호 라인들이 배치되는 것을 특징으로 하는 칩 스케일 패키지들이 장착되는 모듈의 회로 기판.
  5. 삭제
  6. 삭제
  7. 제 3항에 있어서, 상기 제1신호 단자들은 데이터를 전송하기 위한 단자들이고, 상기 제2신호 단자들은 어드레스, 명령 신호를 전송하기 위한 단자들인 것을 특징으로 하는 칩 스케일 패키지들이 장착되는 모듈의 회로 기판.
  8. 삭제
  9. 삭제
  10. 대향하는 양측에 배치된 상부 및 하부 표면 영역을 포함하고 있는 바닥 표면을 구비하는 패키지 본체;
    상기 패키지 본체에 의해 지지되는 전자 칩; 및
    상기 전자 칩과 전기적으로 연결되어 있고, 상기 패키지 본체의 바닥 표면으로부터 부착되어 있는 외측 신호 단자를 구비하고,
    상기 외측 신호 단자는 전자 칩의 제 1 신호들을 전달하고 상기 바닥 표면의 상부 표면 영역에 부착되어 있는 제 1 신호 단자들로 구성된 제 1 신호 단자 세트와 전자 칩의 제 2 신호들을 전달하고 상기 바닥 표면의 하부 표면 영역에 부착되어 있는 제 2 신호 단자들로 구성된 제 2 단자 세트를 구비하고,
    상기 제 1 신호 단자들사이의 평균 간격은 상기 제 2 신호 단자들사이의 평균 간격보다 크고,
    상기 제 1 신호들은 저주파수의 신호들이고, 상기 제 2 신호들은 상기 저주파수의 신호에 비해서 높은 고주파수의 신호들인 것을 특징으로 하는 칩 스케일 패키지.
  11. 제 10항에 있어서,
    상기 제 1 신호들은 전자 칩의 어드레스 및 명령 신호들이고, 상기 제 2 신호들은 전자 칩의 데이터 신호들인 칩 스케일 패키지.
  12. 대향하는 측면에 배치되어 있는 상부 및 하부 표면 영역을 포함하고 있는 바닥 표면을 구비하고 있으며, 상기 상부 및 하부 표면 영역 사이의 경계는 제 1 방향(수평 또는 수직 방향)으로 연장되어 있는 패키지 본체;
    상기 패키지 본체에 의해 지지되는 전자 칩;
    상기 패키지 본체의 바닥 표면으로부터 부착되어 있고, 상기 전자 칩에 전기적으로 연결되어 있는 외측 신호 단자, 상기 외측 신호 단자는 바닥 표면의 상부 표면 영역에 부착되어 있는 제 1 신호 단자들로 구성된 제 1 단자 세트와 바닥 표면의 하부 표면 영역에 부착되어 있는 제 2 신호 단자들로 구성된 제 2 단자 세트를 구비하고,
    상기 제 1 신호 단자들은 제 1 방향(수평 또는 수직 방향)으로 연장되어 있고, 제 1 평균 간격을 가지고 제 2 방향(수직 또는 수평 방향)으로 이격되어 있는 복수의 로우들과 상기 제 2 방향(수직 또는 수평 방향)으로 연장되어 있고, 제 2 평균 간격을 가지고 상기 제 1 방향(수평 또는 수직 방향)으로 이격되어 있는 복수의 컬럼들로 상부 표면 영역에 배치되고, 상기 제 1 방향(수평 또는 수직 방향)과 상기 제 2 방향(수직 또는 수평 방향)은 서로 직각을 이루고 있고,
    상기 제 2 신호 단자들은 상기 제 1 방향(수평 또는 수직 방향)으로 연장되어 있고, 제 3 평균 간격을 가지고 상기 제 2 방향(수직 또는 수평 방향)으로 이격되어 있는 복수의 로우들과, 상기 제 2 방향(수직 또는 수평 방향)으로 연장되어 있으며, 제 4 평균 간격을 가지고 제 1 방향(수평 또는 수직 방향)으로 이격되어 있는 복수의 컬럼들로 제 1 신호 단자들 아래의 하부 표면 영역에 배치되어 있으며,
    상기 제 1 평균 간격이 상기 제 3 평균 간격보다 크거나, 상기 제 2 평균 간격이 상기 제 4 평균 간격보다 큰 것을 특징으로 하는 칩 패키지 스케일.
  13. 제 12항에 있어서,
    상기 제 1 평균 간격은 상기 제 3 평균 간격보다 크고, 상기 제 2 평균 간격은 상기 제 4 평균 간격보다 큰 칩 스케일 패키지.
  14. 제 12항에 있어서,
    상기 제 1 단자 세트가 상기 전자 칩의 어드레스 및 명령 신호들을 전달하고, 상기 제 2 단자 세트가 상기 전자 칩의 데이터 신호들을 전달하는 칩 스케일 패키지.
  15. 제 13항에 있어서,
    상기 제 1 단자 세트가 전자 칩의 어드레스 및 명령 신호들을 전달하고, 상기 제 2 단자 세트가 상기 전자 칩의 데이터 신호들을 전달하는 칩 스케일 패키지.
  16. 제 12항에 있어서,
    상기 제 1 단자 세트의 컬럼의 수가 상기 제 2 단자 세트의 컬럼의 수와 동일한 칩 스케일 패키지.
  17. 제 12항에 있어서,
    제 1 단자 세트의 컬럼의 수가 제 2 단자 세트의 컬럼의 수보다 작은 칩 스케일 패키지.
  18. 직선상으로 이격되어 있는 복수의 칩 스케일 패키지 영역과 상기 칩 스케일 패키지 영역 전면에 상기 칩 스케일 패키지가 각각 부착되어 있는 주 표면을 포함하는 기판 본체, 상기 칩 스케일 패키지 영역 각각은 상기 칩 스케일 패키지 영역의 대향하는 측면상에 배치되어 있는 상부 및 하부 표면 영역을 포함하고 있으며,
    상기 칩 스케일 패키지 영역 각각에 배치되어 있는 전기적으로 전도성인 물질로 이루어진 복수의 수용 단자,
    상기 칩 스케일 패키지 영역 각각에 있는 수용 단자는 제 1 신호를 전달하고 바닥 표면의 상부 표면 영역으로부터 부착되어 있는 제 1 단자 세트, 및 제 2 신호를 전달하고 바닥 표면의 하부 표면 영역으로부터 부착되어 있는 제 2 단자 세트를 포함하고 있으며,
    상기 제 1 신호는 고주파수의 신호이며, 상기 제2신호는 상기 제1신호의 주파수에 비해서 낮은 주파수의 신호이며,
    제 1 단자 세트들 사이의 평균 간격이 상기 제 2 단자 세트들 사이의 평균 간격보다 큰 것을 특징으로 하는 칩 스케일 패키지 집적용 인쇄 회로 기판.
  19. 제 18항에 있어서,
    상기 제 1 신호는 어드레스 및 명령 신호이며, 상기 제 2 신호는 데이터 신호인 인쇄 회로 기판.
  20. 직선적으로 이격되어 있는 복수의 칩 스케일 패키지 영역을 구비하는 주 표면을 포함하는 기판 본체, 상기 칩 스케일 패키지 영역 전면에 칩 스케일 패키지 각각이 부착되어 있으며, 상기 칩 스케일 패키지 영역 각각은 상기 칩 스케일 패키지 영역의 대향하는 측면에 배치되어 있는 상부 및 하부 표면 영역을 포함하고 있으며, 상기 상부 및 하부 표면 영역 사이의 경계는 제 1 방향으로 연장되어 있고,
    상기 칩 스케일 패키지 영역 각각에 배치되어 있는 전기적으로 전도성인 물질로 이루어진 복수의 수용 단자, 상기 칩 스케일 패키지 영역 각각에 있는 상기 수용 단자는 상기 상부 표면 영역으로부터 부착되어 있는 제 1 단자 세트와 하부 표면 영역으로부터 부착되어 있는 제 2 단자 세트를 포함하고 있고,
    상기 제 1 단자 세트는 제 1 방향으로 연장되어 있고, 제 1 평균 간격을 가지고 제 2 방향으로 이격되어 있는 복수의 로우들과, 상기 제 2 방향으로 연장되어 있고, 제 2 평균 간격을 가지고 상기 제 1 방향으로 이격되어 있는 복수의 컬럼들에 위치하고, 상부 표면 영역에 배치되어 있으며, 상기 제 1 방향과 상기 제 2 방향은 직각을 이루고 있으며,
    상기 제 2 단자 세트는 상기 제 1 방향으로 연장되어 있고, 제 3 평균 간격을 가지고 상기 제 2 방향으로 이격되어 있는 복수의 로우들과, 상기 제 2 방향으로 연장되어 있고, 제 4 평균 간격을 가지고 상기 제 1 방향으로 이격되어 있는 복수의 컬럼들에 위치하고, 상기 제 1 단자 세트 아래의 상기 하부 표면 영역에 배치되어 있으며,
    상기 제 1 평균 간격이 상기 제 3 평균 간격보다 크거나, 상기 제 2 평균 간격이 상기 제 4 평균 간격보다 큰 것을 특징으로 하는 칩 스케일 패키지 집적용 인쇄 회로 기판.
  21. 제 20항에 있어서,
    상기 제 1 평균 간격이 상기 제 3 평균 간격보다 크고, 상기 제 2 평균 간격이 상기 제 4 평균 간격보다 큰 인쇄 회로 기판.
  22. 제 20항에 있어서,
    상기 제 1 단자 세트가 어드레스 및 명령 신호들을 전달하고, 상기 제 2 단자 세트가 데이터 신호들을 전달하는 인쇄 회로 기판.
  23. 제 20항에 있어서,
    상기 제 1 단자 세트의 컬럼의 수가 상기 제 2 단자 세트의 컬럼의 수와 동일한 인쇄 회로 기판.
  24. 제 20항에 있어서,
    상기 제 1 단자 세트의 컬럼의 수가 상기 제 2 단자 세트의 수보다 작은 인쇄 회로 기판.
  25. 제 20항에 있어서,
    상기 인쇄 회로 기판은
    상기 제 1 방향으로 각각 연장되어 있고, 각 칩 스케일 패키지 영역의 상기 제 1 단자 세트 중 적어도 하나와 각각 통상적인 방법으로 연결되어 있는 제 1 신호선 세트; 및
    상기 제 2 방향으로 연장되어 있고, 상기 제 2 단자 세트 각각에 개별적으로 연결되어 있는 제 2 신호선 세트를 포함하고 있는 인쇄 회로 기판.
  26. 제 25항에 있어서,
    상기 제 1 신호선의 c/2는 상기 칩 스케일 패키지 영역의 각각에 상기 제 1 단자 세트의 각 인접한 로우 쌍 사이에 연장되고,
    상기 c는 상기 각 칩 스케일 패키지 영역의 상기 제1단자 세트의 컬럼의 수와 동일한 정수인 것을 특징으로 하는 인쇄 회로 기판.
  27. 직선적으로 이격되어 있는 복수의 칩 스케일 패키지 영역을 구비하는 주 표면을 포함하고 있는 기판 본체를 구비하는 인쇄 회로 기판; 및
    상기 인쇄 회로 기판의 상기 칩 스케일 패키지 영역으로 각각 부착되어 있는 복수의 칩 스케일 패키지;
    여기에서, 상기 칩 스케일 패키지 각각은
    (a) 바닥 표면의 대향하는 측면 상에 배치되어 있는 상부 및 하부 표면 영역을 포함하는 바닥 표면을 구비하는 패키지 본체,
    (b) 상기 패키지 본체에 의해 지지되는 전자 칩,
    (c) 상기 전자 칩과 전기적으로 연결되어 있으며, 상기 패키지 본체의 상기 바닥 표면으로부터 부착되어 있는 외측 신호 단자,
    상기 외측 신호 단자는 상기 전자 칩의 어드레스 및 명령 신호를 전달하고, 상기 바닥 표면의 상부 표면 영역으로부터 부착되어 있는 제 1 단자 세트, 및 상기 전자 칩의 데이터 신호들을 전달하고 상기 바닥 표면의 상기 하부 표면 영역으로부터 부착되어 있는 제 2 단자 세트, 여기에서 상기 제 1 단자 세트들 사이의 평균 간격은 상기 제 2 단자 세트 사이의 평균 간격보다 크고,
    여기에서, 상기 인쇄 회로 기판의 칩 스케일 패키지 각각은 상기 칩 스케일 패키지의 제 1 및 제 2 단자 세트용 수용 단자인 것을 특징으로 하는 전자 모듈.
  28. 삭제
  29. 직선상으로 이격되어 있는 복수의 칩 스케일 패키지 영역을 구비하는 주 표면을 포함하는 기판 본체를 갖는 인쇄 회로 기판; 및
    상기 인쇄 회로 기판의 상기 칩 스케일 패키지 영역에 각각 부착되어 있는 복수개의 칩 스케일 패키지;
    여기에서, 상기 칩 스케일 패키지 각각은
    (a) 대향하는 측면에 배치되어 있는 상부 및 하부 영역을 포함하는 바닥 표면을 구비하는 패키지 본체, 여기에서 상기 상부 및 하부 표면 영역 사이에 있는 경계는 제 1 방향(수평 또는 수직 방향)으로 연장되어 있고,
    (b) 상기 패키지 본체에 의해 지지되는 전자 칩, 및
    (c) 상기 패키지 본체의 상기 바닥 표면에 부착되어 있고, 상기 전자 칩과 전기적으로 연결되어 있는 외측 신호 단자, 상기 외측 신호 단자는 상기 바닥 표면의 상기 상부 표면 영역에 부착되어 있는 제 1 단자 세트, 및 상기 바닥 표면의 상기 하부 표면 영역에 부착되어 있는 제 2 단자 세트를 포함하고 있는 전자 모듈:
    여기에서, 상기 제 1 단자 세트는 제 1 평균 간격을 가지고 제 2 방향(수직 또는 수평 방향)으로 이격되어 있고, 상기 제 1 방향(수평 또는 수직 방향)으로 연장되어 있는 복수개의 로우들, 및 제 2 평균 간격을 가지고 상기 제 1 방향(수평 또는 수직 방향)으로 이격되어 있고, 상기 제 2 방향(수직 또는 수평 방향)으로 연장되어 있는 복수개의 컬럼들에 위치하며, 상기 상부 표면 영역에 배치되고, 상기 제 2 방향(수직 또는 수평 방향)은 상기 제 1 방향(수평 또는 수직 방향)과 직각을 이루고 있으며;
    여기에서, 상기 단자 세트들은 제 3 평균 간격을 가지고 상기 제 2 방향(수직 또는 수평 방향)으로 이격되어 있고, 상기 제 1 방향(수평 또는 수직 방향)으로 연장되어 있는 복수개의 로우들, 및 제 4 평균 간격을 가지고 상기 제 1 방향(수평 또는 수직 방향)으로 이격되어 있고, 상기 제 2 방향(수직 또는 수평 방향)으로 연장되어 있는 복수개의 컬럼들에 위치하고, 상기 제 1 단자 세트 아래의 상기 하부 표면 영역에 배치되고,
    (a) 상기 제 1 평균 간격이 상기 제 3 평균 간격보다 크거나, (b) 상기 제 2 평균 간격이 상기 제 4 평균 간격보다 크고,
    상기 인쇄 회로 기판의 각 칩 스케일 패키지 영역은 상기 칩 스케일 패키지의 상기 제 1 및 제 2 단자 세트용 수용 단자를 포함하고 있는 것을 특징으로 하는 전자 모듈.
  30. 제 29항에 있어서,
    상기 제 1 평균 간격이 상기 제 3 평균 간격보다 크고, 상기 제 2 평균 간격이 상기 제 4 평균 간격보다 큰 전자 모듈.
  31. 제 29항에 있어서,
    상기 제 1 단자 세트는 상기 전자 칩의 어드레스 및 명령 신호를 전달하고, 상기 제 2 단자 세트는 상기 전자 칩의 데이터 신호를 전달하는 전자 모듈.
  32. 삭제
  33. 제 29항에 있어서,
    상기 제 1 단자 세트의 컬럼의 수는 상기 제 2 단자 세트의 컬럼의 수와 동일한 전자 모듈.
  34. 제 29항에 있어서,
    상기 제 1 단자 세트의 컬럼의 수는 상기 제 2 단자 세트의 컬럼의 수보다 작은 전자 모듈.
  35. 제 29항에 있어서,
    상기 제 1 방향으로 연장되어 있고, 각 칩 스케일 패키지 영역의 상기 제 1 단자 세트 중 최소한 하나와 각각 통상적인 방법으로 연결되어 있는 제 1 신호선의 세트; 및
    상기 제 2 방향으로 연장되어 있고, 상기 제 2 단자 세트 각각에 독립적으로 연결되어 있는 제 2 신호선 세트를 더욱 포함하는 것인 전자 모듈.
  36. 제 35항에 있어서,
    상기 제 1 신호선의 c/2는 상기 칩 스케일 패키지 영역의 각각에서 상기 제 1 단자 세트의 로우의 각 인접한 쌍 사이에서 연장되어 있고,
    상기 c는 상기 칩 스케일 패키지 영역의 각각에서 상기 제 1 단자 세트의 컬럼의 수와 동일한 정수인 것을 특징으로 하는 전자 모듈.
  37. 복수개의 칩 스케일 패키지들이 장착되는 회로 기판의 설계 방법에 있어서,
    상기 복수개의 칩 스케일 패키지들이 장착되는 복수개의 칩 스케일 패키지 영역들 각각의 제1영역에 복수개의 제1신호 단자들을 배치하고, 상기 복수개의 칩 스케일 패키지 영역들 각각의 제2영역에 상기 복수개의 제1신호 단자들이 배치되는 간격보다 적어도 한방향으로 넓게 복수개의 제2신호 단자들을 배치하는 단계; 및
    상기 복수개의 제1신호 단자들의 신호 라인들 및 상기 복수개의 제2신호 단자들 사이에 공통으로 연결되는 공통 신호 라인들을 외층면에 배치하는 단계를 구비하고,
    상기 복수개의 제1신호 단자들은 고주파수로 동작하는 신호를 전송하기 위하여 사용되고, 상기 복수개의 제2신호 단자들은 상기 고주파수로 동작하는 신호에 비해서 저주파수로 동작하는 신호를 전송하기 위하여 사용되는 것을 특징으로 하는 칩 스케일 패키지들이 장착되는 모듈의 회로 기판의 설계 방법.
  38. 제 37항에 있어서, 상기 복수개의 제2신호 단자들을 n열로 구성하는 경우에
    상기 복수개의 제2신호 단자들 사이에 n/2개의 신호 라인들을 배치하는 것을 특징으로 하는 칩 스케일 패키지들이 장착되는 모듈의 회로 기판의 설계 방법.
  39. 제 38항에 있어서, 상기 신호 라인들을
    상기 회로 기판의 전면부에 배치하는 것을 특징으로 하는 칩 스케일 패키지들이 장착되는 모듈의 회로 기판의 설계 방법.
  40. 제 39항에 있어서, 상기 신호 라인들을
    상기 회로 기판의 후면부에 배치하는 것을 특징으로 하는 칩 스케일 패키지들이 장착되는 모듈의 회로 기판의 설계 방법.
  41. 삭제
  42. 제 41항에 있어서, 상기 복수개의 제1신호 단자들은 데이터를 전송하기 위한 단자들이고, 상기 복수개의 제2신호 단자들은 어드레스, 명령 신호를 전송하기 위한 단자들인 것을 특징으로 하는 칩 스케일 패키지들이 장착되는 모듈의 회로 기판의 설계 방법.
  43. 삭제
  44. 삭제
  45. 복수의 칩 스케일 패키지를 집적하는데 사용하기 위한 복수의 층을 구비하고 있는 인쇄 회로 기판을 설계하는 방법에 있어서,
    상기 인쇄 회로 기판 중 하나를 스케일하기 위한 칩 스케일 패키지 영역의 레이 아웃을 만드는 단계;
    상기 칩 스케일 패키지 영역에 부착되어 있는 칩 스케일 패키지 중 상기 인쇄 회로 기판을 따라 전달되는 신호들을 통하여 제 1 신호선의 전체 수 n을 각각 결정하는 단계;
    제 1 신호선의 수 n을 인자 c 및 γ로 인자화하여 각 칩 스케일 패키지 영역에 복수의 제 1 단자 위치의 수용 단자 레이 아웃을 만드는 단계;
    각 칩 스케일 패키지 영역에 있는 γ와 동일한 로우의 수 및 각 칩 스케일 패키지 영역에서 c와 동일한 컬럼의 수로 상기 제 1 단자 위치를 배치하는 단계; 및
    충분한 간격으로 서로 각각 상기 로우가 이격되어 상기 제 1 신호선의 최소한 c/2를 상기 수용 단자의 레이 아웃에 따라 상기 인쇄 회로 기판 상에 형성된 상기 단자의 인접한 로우 사이에 있는 상기 회로 기판 상에 인쇄되도록 하는 단계를 포함하는 것을 특징으로 하는 인쇄 회로 기판을 설계하는 방법.
  46. 복수의 칩 스케일 패키지를 집적하는데 사용하는 복수의 층들을 구비하고 있는 인쇄 회로 기판을 설계하는 방법에 있어서,
    상기 인쇄 회로 기판의 층들 중 하나를 형성하기 위한 칩 스케일 패키지 레이 아웃을 만드는 단계, 상기 칩 스케일 패키지의 레이 아웃은 상기 인쇄 회로 기판으로 부착되어 있고, 인쇄 회로 기판에 의해 집적되어 있는 상기 칩 스케일 패키지에 대한 크기 및 수에 대응하는 직선적으로 이격되어 있는 칩 스케일 패키지 영역의 위치의 수를 포함하고, 상기 칩 스케일 패키지의 위치는 상기 인쇄 회로 기판의 영역을 표현하고 있으며, 상기 칩 스케일 패키지는 상기 인쇄 회로 기판에 부착되어 있고;
    상기 인쇄 회로 기판에 부착되어 있고, 상기 인쇄 회로 기판에 의해 집적되어 있는 상기 칩 스케일 패키지의 특성에 기초하여, 제 1 신호선을 통하여 상기 칩 스케일 패키지 중 인쇄 회로 기판을 따라 신호들이 전달될 필요가 있는 상기 제 1 신호선의 총 수 n, 및 상기 제 2 신호선들 각각을 통하여 상기 칩 스케일 패키지 중 단지 각각 하나로/로부터 상기 인쇄 회로 기판을 따라 신호들이 전달될 필요가 있는 제 2 신호선들의 총수를 결정하는 단계;
    상기 칩 스케일 패키지 영역의 위치 각각의 한 측면 상에 있는 복수의 제 1 단자 위치, 및 제 2 방향과 직각을 이루는 제 1 방향으로 상기 하나의 측면으로부터 이격되어 있는 상기 칩 스케일 패키지 영역의 위치 각각의 또 다른 측면에 있는 복수의 제 2 단자 위치를 형성하기 위하여 레이 아웃에 의해 상기 층들 중 하나를 수용하기 위한 수용 단자 레이 아웃을 만드는 단계, 여기에서 상기 칩 스케일 패키지 영역 위치는 제 2 방향으로 직선적으로 서로 이격되어 있으며;
    상기 칩 스케일 패키지 영역의 위치 각각에 있는 상기 복수의 제 1 단자 위치를 레이 아웃하는 단계는 짝수인 c 및 γ인 n의 인자들을 얻기 위하여 상기 n을 인자하는 단계, 상기 제 1 방향으로 서로 이격되어 있으며 γ와 동일한 수의 인접한 로우 및 상기 제 2 방향으로 서로 각각 이격되어 있으며 c와 동일한 수의 인접한 컬럼에 상기 제 1 단자 위치를 배치하는 단계, 및 최소한 상기 제 1 신호선의 c/2가 상기 단자 레이 아웃에 따라 인쇄 회로 기판에 형성된 상기 단자의 인접한 로우들 사이에 있는 회로 기판에 인쇄되도록 충분한 간격으로 인접한 로우들이 서로 각각 이격되도록 하는 단계; 및
    상기 칩 스케일 패키지 영역의 위치 각각에 상기 복수의 제 2 단자 위치를 레이 아웃하는 단계는 필요한 상기 제 2 신호선의 수에 기초하여, 상기 제 1 방향으로 서로 각각 이격되어 있는 복수의 인접한 로우 및 상기 제 2 방향으로 서로 각각 이격되어 있는 복수의 인접한 컬럼에 복수의 상기 제 2 단자 위치를 배치하는 단계를 포함하며; 및
    상기 제 1 신호선이 상기 인쇄 회로 기판의 층들 중 상기 하나의 층에 형성되는 위치를 표현하면서 상기 칩 스케일 패키지 영역의 위치에서 상기 제 1 단자 위치의 인접한 로우들의 각 쌍 사이에 레이 아웃함으로써 제 1 신호선 레이 아웃을 만드는 단계, 제 1 신호선 트레이스의 최소한 c/2는 하나의 칩 스케일 영역의 위치로부터 다른 하나의 위치로 통과하고, 상기 칩 스케일 패키지 영역의 각각에서 상기 제 1 단자 위치의 각 하나와 연결되어 있는 트레이스 각각은 그 트레이스의 인접한 로우들을 포함하며,
    상기 제 2 신호선 중 최소한 몇 개가 인쇄 회로 기판의 층들 중 상기 하나의 층이 형성되는 위치를 표현하면서 상기 제 2 단자 위치 중 단지 각각 하나로부터 각 제 2 신호선 트레이스를 레이 아웃함으로써 상기 제 2 신호선을 만드는 단계를 포함하는 것을 특징으로 하는 인쇄 회로 기판의 설계 방법.
  47. 제 46항에 있어서,
    상기 제 1 및 제 2 신호선의 레이 아웃을 만드는 단계는 상기 칩 스케일 패키지 영역의 위치의 상기 제 1 신호 및 제 2 신호의 단자 중 몇 개만을 나타내고, 상기 인쇄 회로 기판의 상부 최외각부 표면상에 설계하기 위한 상기 신호선의 레이 아웃을 설계하는 신호선을 설계하는 단계를 포함하고, 상기 제 1 및 제 2 신호선의 나머지를 표현하는 신호선의 레이 아웃의 부가적인 세트를 만드는 단계, 및 상기 상부 외측 표면보다는 인쇄 회로 기판의 층들 중 하나의 표면에 설계하기 위한 신호선 레이 아웃의 부가적인 세트를 설계하는 단계를 더 포함하는 것을 특징으로 하는 인쇄 회로 기판을 설계하는 방법.
  48. 제 47항에 있어서,
    상기 신호선의 레이 아웃의 부가적인 세트는 인쇄 회로 기판의 하부의 외측 표면상에 재배치하기 위하여 설계된 것인 것을 특징으로 하는 인쇄 회로 기판의 설계 방법.
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