CN1327519C - 器件封装件和印刷电路板及电子装置 - Google Patents

器件封装件和印刷电路板及电子装置 Download PDF

Info

Publication number
CN1327519C
CN1327519C CNB2004100820628A CN200410082062A CN1327519C CN 1327519 C CN1327519 C CN 1327519C CN B2004100820628 A CNB2004100820628 A CN B2004100820628A CN 200410082062 A CN200410082062 A CN 200410082062A CN 1327519 C CN1327519 C CN 1327519C
Authority
CN
China
Prior art keywords
device package
electrode
edge
pwb
bottom electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2004100820628A
Other languages
English (en)
Other versions
CN1624912A (zh
Inventor
八代章
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Publication of CN1624912A publication Critical patent/CN1624912A/zh
Application granted granted Critical
Publication of CN1327519C publication Critical patent/CN1327519C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09372Pads and lands
    • H05K2201/094Array of pads or lands differing from one another, e.g. in size, pitch or thickness; Using different connections on the pads
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10734Ball grid array [BGA]; Bump grid array
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • H05K3/3436Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

本发明公开了一种安装在印刷线路板(PWB)上的器件封装件、例如BGA。器件封装件的底部电极按一个阵形进行布置,使得底部电极的边缘之间的间隔各处不同。将底部电极的周边位置的间隔设置得较宽。PWB包括位于对应于所述底部电极的位置的焊盘。

Description

器件封装件和印刷电路板及电子装置
技术领域
本发明一般涉及半导体集成电路技术,并且特别地涉及从具有例如BGA(球栅阵列)的底部电极的器件封装件高效地给其上将安装该器件封装件的印刷线路板(PWB)提供引线的技术。
背景技术
为了高密度安装,在小尺寸内需要器件封装件、即半导体集成电路提供大量的管脚。与器件封装件的小型化(高密度)相呼应,需要PWB的高密度引线。然而,在要求的小空间内通常难于提供元件间的足够量的连接。
为了从具有底部电极、例如BGA的器件封装件(电子部分)的内部位置引出导线,就必须增加PWB的层数,线不得不制造得很细,并需要夹层布线(积层等)具有较高的自由度。另外,可以预计在不久的将来即使使用积层技术,元件之间的连接也不可能实现。
通常,如专利参考文献1提出,使用“布线的辅助器件封装件”以使得能够在BGA器件封装件的中央部分布置向着/来自外部端子(底部电极等)的布线,在布线密集处增加PWB的层数以便减轻布线难度。
尽管如此,随着常规技术的发展,要另外需要布线的辅助器件封装件,并需要增加PWB中的层数,这提高了成本并增大了尺寸。
[专利参考文献1]:JPA 11-68026
发明内容
因此,本发明的主要目的是提供一种器件封装件、一种印刷线路板(PWB)、和一种电子装置,能够充分地避免由有关技术的限制和不足引起的一个或多个问题。
本发明的特征和优点阐明在随后的说明书中,从说明书以及附图,其中的部分变得明显,或者可以根据提供在说明书中的启示通过实行本发明来了解。通过在说明书中以使本领域的普通技术人员能够实施本发明的具体、清楚、简明及准确的术语指出的器件封装件、PWB、和电子装置,实现并获得本发明的目的以及其它特征和优点。
为了获得这些和其它优点并根据本发明的目的,如这里具体和概括的描述,本发明依下列提供:
根据本发明,将器件封装件的电极边缘之间的间隔(距离)设定为各处不同,所述器件具有例如BGA的底部电极,且所述器件封装件被安装在印刷线路板(PWB)上。例如,通过按不同的间隔提供电极端子、通过将电极阵列制成非栅格形状、并通过改变电极的尺寸来获得所述的不同。所述不同是这样的:将定位在阵列的周边侧上的电极的边缘之间的间隔设定得比定位在内侧上的电极的边缘之间的间隔要大。可替换地,将周边侧上的电极边缘之间的间隔设定得比内侧上的电极的边缘之间的间隔要小。另外,本发明提供了一种PWB,其中对应于器件封装件的电极准备焊盘。另外,本发明提供了一种包括本发明的器件封装件和PWB的电子装置。
在本发明中,将PWB的焊盘的边缘之间的间隔变化地设定以对应于器件封装件的电极布置。焊盘的不同间隔为可设置在焊盘之间的导线提供不同数量,并且相对较大的间隔提供通道(蚀刻的路径)空间。以这种方式,在器件封装件与PWB之间提供更大量的导线。例如,通过在电极阵列的相应较小(内部)序列(行)的电极位置不提供电极,使电极的边缘之间的间隔不同。另外,通过提供各处电极的不同尺寸容易地使电极的边缘之间的间隔不同。特别地,使阵列的外侧上的电极之间的间隔比内侧上的大。假定对于其中周边侧上的间隔较大的阵列,阵列内侧的电极的数量较多,所要求在周边侧上的较大间隔用于给导线提供充足的空间进入周边位置。另外,通过在内侧上提供较少的电极来获得同样的效果,并使周边侧上的间隔更小。另外,当外部电极通过使用PWB的表面进入周边位置时,通过稀疏地将电极布置在器件封装件的中央附近获得通孔的空间,该通孔用于中央的电极进入周边位置。因此,与使用PWB的通孔引出的电极直接地邻近的电极可以用较小的间隔进行布置,假定他们没有空间用于在对应焊点之间提供布线,且不需要通孔。比较与使用通孔引出电极直接地邻近的电极之间的间隔,使下一列(行)的电极的间隔更大以便提供通孔。以这种方式,实现高效布线。另外,在电极稀疏地分布在器件封装件的中央部分的情况下,使用PWB的表面引出器件封装件(BGA等)的内部电极的导线。由于这个原因,从位于紧接着使用通孔引出的电极之前或之后的焊盘和对应电极之间的关系,取得相同的效果。另外,也可能通过改变(变窄)电极行之间的间隔增加电极行的数量。此外,本发明提供使用根据本发明的器件封装件和PWB的电子装置,实现了成本和尺寸的降低和减少。
附图说明
图1A和1B给出了显示根据本发明和传统实施的器件封装件底部电极布置的实例的布置图;
图2A和2B给出了显示根据本发明和传统实施的印刷线路板(PWB)焊盘布置的布置图;
图3是显示根据本发明的器件封装件底部电极布置的另一实例的布置图;
图4是显示根据本发明的PWB焊盘布置的另一实例的布置图;
图5A和5B给出了显示根据本发明的器件封装件的电极阵列布置的实例的布置图,其中将电极的边缘之间的距离设定得各处不同;
图6A和6B给出了显示根据本发明的器件封装件的电极阵列布置的另一实例的布置图,其中将电极的边缘之间的距离设定得各处不同;
图7是根据本发明的使用器件封装件和PWB的电子装置的截面图。
具体实施方式
在下文中,参照附图描述本发明的实施例。
图1A和1B给出了显示根据本发明和传统实施的器件封装件底部电极布置的实例的布置图,图2A和2B给出了显示根据本发明和传统实施的印刷线路板(PWB)焊盘布置的布置图。
图1A中显示的器件封装件1安装在图2A中所示的PWB上。图1B中所示的器件封装件11安装在图2B所示的PWB上。
对于给定的PWB的布线密度(线宽和间隔),在PWB的焊盘之间提供的导线的数量取决于器件封装件的电极的边缘之间的距离,所述焊盘对应于表面安装到PWB上的器件封装件的电极。此外,由于当在PWB上提供通孔时必须在PWB上提供一定的空间,通孔的空间可用性取决于对应器件封装件的电极的焊盘边缘之间的距离。
例如,假定在图2B所示的焊盘布置的情况下,在焊盘之间的每一间隔中容纳两根导线,那么,在不使用通孔的情况下能够通过布线引出焊盘的头3行。例如,就由黑点所示的焊盘而论,可得到30管脚的导线。
在另一方面,图2A中所示的焊盘布置包括焊盘之间的非均匀间隔,焊盘对应于按图1A中所示布置的电极。在图2A中所述的实例中,设定第一行中黑点之间间隔以便每个间隔容纳三根导线,设定第二行中黑点之间的间隔以便每个间隔容纳两根导线,设定第三行中黑点之间的间隔以便每一间隔容纳一根导线。
用如上面所述的焊盘布置,以比第一个三行的白点更小的行距布置第一个三行黑点以便提供第四行黑点。第四行包括具有各自导线的三个焊盘。即,将具有各自导线的32个管脚提供给器件封装件1。
以这种方式,焊盘和对应电极的非均匀布置提供了额外的导线容纳能力。在本实例中(图1A和图2B中所示),与能够容纳30个管脚的均匀布置(图1B和2B中所示)相比能够容纳32个管脚。
图3是显示根据本发明的器件封装件3的底部电极布置的另一实例的布置图,图4是显示根据本发明的PWB焊盘布置的另一实例的布置图。图3中所示的器件封装件3安装在图4中所示的PWB上。
在由图3所示的器件封装件3的当前实例中,从行3a至3e每行的电极间隔不同。另外,使行3d与3e之间的间隔不同于(大于)行间的其它间隔。
图4中所示的焊盘布置对应图3中所示的电极布置,为不同的行提供不同的电极间隔。
根据如上所述的焊盘布置,大空间用于对应于电极行3d和3e的行之间,该空间允许提供通孔。
图5A和5B给出了显示根据本发明器件封装件的电极阵列布置的实例的布置图,其中将电极边缘之间的距离设定得各处不同。图6A和6B给出了显示根据本发明器件封装件的电极布置的另一实例的布置图,其中将电极边缘之间的距离设定得各处不同。
在图5A中将电极间隔设定为A,而在图5B中将电极间隔设定为B,A和B不相等。以这种方式,使不同行的电极间隔不同。即,没有将电极和对应的焊盘按栅格的形式布置。焊盘布置(未显示)对应于该电极布置。
通过在图6A和6B中所示的实例中提供不同尺寸的电极获得不同的电极间隔。在图6A中提供均匀的间隔,在图6B中提供不同的间隔,由电极的不同尺寸导致不同的间隔。焊盘布置(未显示)对应于该电极布置。
图7是根据本发明使用器件封装件和PWB的电子装置的截面图。
由图7所示的电子装置包括根据本发明的“器件封装件”和“PWB”、和常规技术的“布线的辅助器件封装件”。所述电子装置是例如移动电话、个人电脑、电视机、电冰箱、洗衣机、空调和用于汽车和飞机的任何一种电子产品等。
图7中所示的电子装置包括器件封装件41(图7中表示为“IC”)、PWB42(表示为“PWB”)、布线的辅助器件封装件43(YBP)、和布线路径44至46,这里器件封装件41和PWB42是根据本发明的。在上面的结构中,使用布线的辅助器件封装件43(YBP),根据本发明的器件封装件41和PWB42进一步更有效地提供尺寸更小的和成本更低的布线规则(provision)。
在图7中所示的实例中使用的布线的辅助器件封装件43(YBP)是旁路器件封装件。根据传统实践,如在下面进行解释的仍需要解决的器件封装件41的441个管脚中的42个管脚的布线,布线441个管脚不得不穿过YBP43进行布线。下面在“实例的条件”和“实例的说明”中说明细节。
与此相反,根据本发明,所有的411个管脚可以被引出。下面在“根据本发明”中描述细节。
“实例的条件”
(a)PWB42的状态:
层数=4
焊盘尺寸=0.6mm
通孔:
表面通孔的平台(land)尺寸=0.5mm
内层通孔的平台(land)尺寸=0.76mm
线宽/间隔宽度=0.1mm/0.1mm
阻焊剂位置精度=±0.075mm;
(b)器件封装件41的状态:
32行×32列(1024个管脚,整个栅阵列)
电极行之间的间距=1.27mm
(c)布线的辅助器件封装件(YBP)43的状态:除了层数为六以外其于与PWB42相同。
“实例的说明”
器件封装件41具有32×32=1024个管脚。图7的剖面图显示对应器件封装件41的32个管脚的32个黑点。
使用PWB42的1至3层:两个侧边(未显示平面图)的另外,至于PWB42的这两侧,使用布线路径46将附加的导线拉到表面下的一层,其由虚线包围的第四个白环表示,第四个白环连接到布线路径46。各自六个较外侧行(图7中右手侧上的六个黑点)、和32×32管脚阵列的剩余的两个侧边的各自五个较外侧行(图7中左手侧上的五个黑点)经布线路径44将器件封装件41的1024个管脚中的583个管脚拉到PWB42。即,通过32×6×2+32×5×2-6×6-6×5×2-5×5=583导出数量583。因此,剩余的是441个(1024-583=441)管脚,该441个管脚的布线是下面要提出的关心之处。
这里,预备其上安装YBP43的层被保留以用于从YBP43到PWB42的布线。
如上所述,保留在器件封装件41中央的管脚的数量是441(即,21×21的整个栅格,这里21=32-6-5),必须解决这些管脚数量的布线问题。通过PWB42的通孔将441个管脚引到YBP43的中央中的对应的441个管脚。
从YBP43的中心管脚,使用层1至6,在各个方向上将11条布线引出,因此,具有22个管脚的22行、等于484个(22×22=484)管脚被拉到YBP43的周边端子,对于然后要连接到PWB42的中央的441个管脚来说已足够多了。另外,通过在相对器件封装件41稍微偏移(焊盘之间的半个间隔)的位置中安装YBP43,在PWB42的两侧上的焊盘之间准备三个通孔,如由图7的左手侧上的虚线围绕的头三个白环所示。因此,从两侧,引出四个外部行。至于剩下的两侧,从PWB42的表面层引出三个外部行,如在图7中的右手侧上的虚线中由三个白环所示。
因此,至于使用YBP43的周边端子将器件封装件41的剩下的441个管脚引到PWB42,其在的两个侧边上提供四行并在剩下的两个侧边上提供三行,引出399个管脚,即,32×4×2+32×3×2-4×4-4×3×2-3×3=399。即,42个管脚的布线是仍待解决的问题。
“根据本发明”
根据本发明,使用相同的焊盘尺寸即0.6mm,如下地布置焊盘间距(间隔)。将最外行的焊盘间距设定为1.4mm,提供29个焊盘。通过焊盘间距布置三条布线。其次,将第二最外行的焊盘间距设定为1.2mm,并提供30个焊盘。该焊盘间距允许两条导线通过。将第三最外行的焊盘间距设定在1.0mm,并提供35个焊盘。该焊盘间距紧允许一条导线通过。这里,将第四最外行的焊盘间距设定在0.85mm,并提供38个焊盘。该焊盘间距不允许任何导线通过。这里,将所述各行之间的距离(行距、或行间隔)设定在0.85mm。因此,上述的四行占据4×0.85=3.4mm。这与三根线占据3×1.27=3.81mm传统的布置比较。根据本发明的、其中行与行之间焊盘间距不同,使用由四行(传统地为三行)占据的区域允许从表面层引出512个管脚,而441个管脚需要通过布线辅助器件封装件(YBP)43引出。数量512源自(29个焊盘间距×4-4)+(30个焊盘间距×4-4)+(35个焊盘间距×4-4)+(38个焊盘间距×4-4)=512。
如上面使用图1至7所述,安装在PWB上的器件封装件的电极、和PWB的相应的焊盘以电极边缘之间和相应焊盘的边缘之间的距离各处不同地进行制备。根据通过焊盘之间的导线的所需数量并取决于是否提供通孔,对PWB的对应器件封装件电极的焊盘的边缘之间的距离进行调整。以此方式,实现器件封装件与PWB之间的有效布线。
例如,通过不按栅格的形状布置电极和使器件封装件的各处电极的尺寸不同而容易地使器件的电极的边缘之间的距离各处不同。此外,也可能通过调整(变窄)电极行之间的间距来增加行的数量。
此外,根据本发明,对存在于周边位置中的电极和焊盘,使电极边缘之间和焊盘边缘之间的距离较大。这里考虑的是:对于器件封装件(BGA等)的一个目标电极,当目标电极位于更靠外时,存在于该目标电极的内侧的电极的数量更多,即,更大数量的导线必须通过存在于外侧的电极之间的间隔。因此,相对于存在于外侧的电极,电极的边缘之间的间隔更大,并易于布线。另外,在电极稀疏地分布在具有底部电极的器件封装件(BGA)的中心部分的情况下,通过在存在于外侧的电极的边缘之间的较窄距离来取得相同的效果。
另外,当在各处的边缘之间的距离不同时,为了内部行,边缘之间的距离较大。假若这样,使用PWB的表面层引出最外行附近的电极的导线,使用通孔引出内部电极的导线。因此,对于紧接着使用通孔的电极之前的电极的行,可不考虑内部电极的布线空间地、即在较窄空间地进行布置。以较大的间距布置紧挨着经通孔引出的电极之后的电极,以便在与电极对应的焊盘之间布置通孔。以此方式,易于布线。
另外,在将电极稀疏地布置在器件封装件的中心部分的情况下,使用PWB的表面引出器件封装件(BGA等)的内部电极的导线。为此,从位于紧挨着使用通孔引出的电极之前和之后的焊盘与相应的电极之间的关系,达到同样的效果。
另外,本发明不局限于使用图1至7的上述的实例和实施例,而可以在不脱离本发明精神的情况下修改。例如,“不按栅格的形状布置阵列电极和焊盘”(图5A和5B)的技术和“使电极和焊盘的尺寸不同”(图6A和6B)的技术,在上面是分别描述的,但是,这些技术可以结合地使用。
另外,本发明部不局限于这些实施例,然而在不脱离本发明范围情况下可以进行各种变化和修改。
本申请基于2003年12月1日向日本专利局申请的日本优先权申请NO.2003-401439,其整个内容结合作为参考。

Claims (8)

1、一种安装在印刷线路板的表面上的器件封装件,包括:布置底部电极以使底部电极的边缘之间的间隔各处不同。
2、如权利要求1的器件封装件,其中布置底部电极,使得在边缘位置处的底部电极的边缘之间的距离比在内部位置处的底部电极的边缘之间的距离宽。
3、如权利要求1的器件封装件,其中布置底部电极,使得在边缘位置处的底部电极的边缘之间的距离比在内部位置处的底部电极的边缘之间的距离窄。
4、如权利要求1的器件封装件,其中底部电极的行距各处不同。
5、用于安装如权利要求1的器件封装件的印刷线路板,包括:
与底部电极对应设置的焊盘。
6、一种安装在印刷线路板的表面上的器件封装件,包括:不按栅格的形状布置的多个底部电极,以使底部电极的边缘之间的间隔各处不同。
7、一种安装在印刷线路板的表面上的器件封装件,包括:多个底部电极,其大小各处不同,以使底部电极的边缘之间的间隔各处不同。
8、一种电子装置,包括:
如权利要求7的印刷线路板;和
器件封装件。
CNB2004100820628A 2003-12-01 2004-12-01 器件封装件和印刷电路板及电子装置 Expired - Fee Related CN1327519C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2003401439A JP2005166794A (ja) 2003-12-01 2003-12-01 部品パッケージとプリント配線基板および電子機器
JP401439/2003 2003-12-01
JP401439/03 2003-12-01

Publications (2)

Publication Number Publication Date
CN1624912A CN1624912A (zh) 2005-06-08
CN1327519C true CN1327519C (zh) 2007-07-18

Family

ID=34649977

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100820628A Expired - Fee Related CN1327519C (zh) 2003-12-01 2004-12-01 器件封装件和印刷电路板及电子装置

Country Status (3)

Country Link
US (2) US7361997B2 (zh)
JP (1) JP2005166794A (zh)
CN (1) CN1327519C (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4659549B2 (ja) * 2005-07-27 2011-03-30 富士通株式会社 設計情報生成プログラム、設計情報生成装置および設計情報生成方法
CN1971897B (zh) * 2005-11-24 2010-05-26 鸿富锦精密工业(深圳)有限公司 球格阵列布线架构
US7696594B2 (en) * 2005-12-22 2010-04-13 International Business Machines Corporation Attachment of a QFN to a PCB
JP4917873B2 (ja) * 2006-12-11 2012-04-18 株式会社リコー 電源装置
JP5658442B2 (ja) * 2009-06-02 2015-01-28 株式会社東芝 電子部品とその製造方法
JP5351063B2 (ja) 2010-01-13 2013-11-27 株式会社アドバンテスト コンタクト装置及び回路パッケージ
JP5870303B2 (ja) * 2010-08-06 2016-02-24 パナソニックIpマネジメント株式会社 回路基板及びその製造方法
JP5587123B2 (ja) * 2010-09-30 2014-09-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4941588B2 (ja) * 2010-11-02 2012-05-30 富士通株式会社 設計情報生成プログラム、設計情報生成装置および設計情報生成方法
CN103187390B (zh) * 2011-12-31 2016-04-13 中芯国际集成电路制造(北京)有限公司 具有改进排布方式的通孔阵列和具有该阵列的半导体器件
US10388730B2 (en) * 2017-03-31 2019-08-20 Palo Alto Research Center Incorporated Plurality of electrodes on a substrate having different range of spacing
CN109801895A (zh) * 2018-12-29 2019-05-24 晶晨半导体(深圳)有限公司 焊球阵列封装芯片及印制电路板
US11495576B2 (en) * 2019-07-03 2022-11-08 Samsung Electronics Co., Ltd. Semiconductor package

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5847936A (en) * 1997-06-20 1998-12-08 Sun Microsystems, Inc. Optimized routing scheme for an integrated circuit/printed circuit board
JP2002083890A (ja) * 2000-09-06 2002-03-22 Sanyo Electric Co Ltd 半導体モジュール
US20030114024A1 (en) * 2001-12-18 2003-06-19 Kabushiki Kaisha Toshiba Printed wiring board having plurality of conductive patterns passing through adjacent pads, circuit component mounted on printed wiring board and circuit module containing wiring board with circuit component mounted thereon
JP2003258151A (ja) * 2002-03-05 2003-09-12 Matsushita Electric Ind Co Ltd 半導体実装モジュール

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0139694B1 (ko) * 1994-05-11 1998-06-01 문정환 솔더 볼을 이용한 반도체 패키지 및 그 제조방법
KR100192766B1 (ko) * 1995-07-05 1999-06-15 황인길 솔더볼을 입출력 단자로 사용하는 볼그리드 어레이 반도체 패키지의 솔더볼 평탄화 방법 및 그 기판구조
JP3534501B2 (ja) * 1995-08-25 2004-06-07 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2935356B2 (ja) 1997-02-20 1999-08-16 日本電気株式会社 半導体装置および基板ならびに半導体装置の実装構造
JPH1168026A (ja) 1997-06-13 1999-03-09 Ricoh Co Ltd 配線用補助パッケージおよび印刷回路配線板構造
JPH1174407A (ja) * 1997-08-29 1999-03-16 Mitsubishi Electric Corp 半導体装置
JP3846611B2 (ja) 1998-09-25 2006-11-15 ソニー株式会社 実装用半導体部品、実装構造及び実装方法
JP2000236155A (ja) 1998-12-16 2000-08-29 Ricoh Co Ltd 表面実装用部品のパッケージ
JP3813768B2 (ja) 1999-07-30 2006-08-23 株式会社日立製作所 半導体装置及び半導体モジュール
US6285560B1 (en) * 1999-09-20 2001-09-04 Texas Instruments Incorporated Method for increasing device reliability by selectively depopulating solder balls from a foot print of a ball grid array (BGA) package, and device so modified
JP2001177001A (ja) 1999-12-17 2001-06-29 Matsushita Electric Ind Co Ltd Lsi、lsiパッケージ、端子位置決定方法及びその装置
US6388890B1 (en) * 2000-06-19 2002-05-14 Nortel Networks Limited Technique for reducing the number of layers in a multilayer circuit board
JP2002270723A (ja) 2001-03-12 2002-09-20 Hitachi Ltd 半導体装置、半導体チップおよび実装基板
KR100416000B1 (ko) * 2001-07-11 2004-01-24 삼성전자주식회사 다수의 핀을 갖는 부품이 실장되는 인쇄회로기판
JP3994379B2 (ja) 2002-03-25 2007-10-17 株式会社リコー 配線用補助パッケージおよび印刷回路配線板の配線レイアウト構造
JP2003283081A (ja) 2002-03-26 2003-10-03 Ricoh Co Ltd 配線用補助パッケージ
JP2003338519A (ja) * 2002-05-21 2003-11-28 Renesas Technology Corp 半導体装置及びその製造方法
US6916995B2 (en) * 2003-02-25 2005-07-12 Broadcom Corporation Optimization of routing layers and board space requirements for ball grid array package implementations including single and multi-layer routing
US6972382B2 (en) * 2003-07-24 2005-12-06 Motorola, Inc. Inverted microvia structure and method of manufacture

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5847936A (en) * 1997-06-20 1998-12-08 Sun Microsystems, Inc. Optimized routing scheme for an integrated circuit/printed circuit board
JP2002083890A (ja) * 2000-09-06 2002-03-22 Sanyo Electric Co Ltd 半導体モジュール
US20030114024A1 (en) * 2001-12-18 2003-06-19 Kabushiki Kaisha Toshiba Printed wiring board having plurality of conductive patterns passing through adjacent pads, circuit component mounted on printed wiring board and circuit module containing wiring board with circuit component mounted thereon
JP2003258151A (ja) * 2002-03-05 2003-09-12 Matsushita Electric Ind Co Ltd 半導体実装モジュール

Also Published As

Publication number Publication date
US20080150169A1 (en) 2008-06-26
US7598621B2 (en) 2009-10-06
CN1624912A (zh) 2005-06-08
US20050127520A1 (en) 2005-06-16
JP2005166794A (ja) 2005-06-23
US7361997B2 (en) 2008-04-22

Similar Documents

Publication Publication Date Title
JP4746770B2 (ja) 半導体装置
US5686764A (en) Flip chip package with reduced number of package layers
CN1951161B (zh) 区域阵列零件的共用通路退耦
US5847936A (en) Optimized routing scheme for an integrated circuit/printed circuit board
US8680691B2 (en) Semiconductor device having semiconductor member and mounting member
US6150729A (en) Routing density enhancement for semiconductor BGA packages and printed wiring boards
CN1327519C (zh) 器件封装件和印刷电路板及电子装置
US20020100965A1 (en) Semiconductor module and electronic component
US6815621B2 (en) Chip scale package, printed circuit board, and method of designing a printed circuit board
US6664620B2 (en) Integrated circuit die and/or package having a variable pitch contact array for maximization of number of signal lines per routing layer
US6831233B2 (en) Chip package with degassing holes
KR20220065781A (ko) 배선 설계 방법, 배선 구조, 및 플립 칩
KR102671078B1 (ko) 팬 아웃 서브 패키지를 포함한 스택 패키지
US6946731B2 (en) Layout structure for providing stable power source to a main bridge chip substrate and a motherboard
US20040216071A1 (en) Routing structure for transceiver core
US5691569A (en) Integrated circuit package that has a plurality of staggered pins
US7208403B2 (en) Tile-based routing method of a multi-layer circuit board and related structure
US20110169173A1 (en) Wiring substrate for a semiconductor chip and semiconducotor package having the wiring substrate
US6744130B1 (en) Isolated stripline structure
US6493935B1 (en) Interleaving a bondwire between two bondwires coupled to a same terminal
CN100539112C (zh) 最佳化至高速度、高接脚数装置的电力传输
US6565008B2 (en) Module card and a method for manufacturing the same
US6020631A (en) Method and apparatus for connecting a bondwire to a bondring near a via
US20090174072A1 (en) Semiconductor system having bga package with radially ball-depopulated substrate zones and board with radial via zones
KR100570580B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070718

Termination date: 20161201