JP5587123B2 - 半導体装置の製造方法 - Google Patents

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    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
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    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
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    • H01L2225/1047—Details of electrical connections between containers
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Description

本発明は、半導体装置の製造技術に関し、特に、半導体チップが搭載された基板の主面上に他の基板を積層して成る半導体装置の組み立てに適用して有効な技術に関する。
近年、半導体チップを搭載した半導体装置では、多ピン化の要求が強まっており、この要求に応える半導体装置としては、配線基板の上面に半導体チップを搭載するとともに、配線基板の下面側に外部端子となる複数の半田ボールを配置したＢＧＡ（Ball Grid Array)が有効とされている。
このような半導体装置としては、例えば特開２００７−３３５５８１号公報（特許文献１）に構造が示されている。また、前記半導体装置に使用される配線基板では、各電極の表面にめっき層を形成する必要があるが、前記特許文献１には、電解めっき用の給電線を配置し、この給電線を介して各電極にめっき層を形成する技術が示されている。
特開２００７−３３５５８１号公報
配線基板を用いた、所謂、ＢＧＡ型の半導体装置において、半導体装置の多ピン化（高機能化）および小型化を実現するためには、例えば前記特許文献１のように、配線基板の複数の電極（ボンディングリード、ランド）を、配線基板の周縁部だけでなく、中央部にも配置することが好ましい。
ここで、半導体装置の信頼性も考慮した場合、前記特許文献１のように、配線基板の各電極の表面に、電解めっき法を用いてめっき層を形成することが好ましい。この理由は、配線基板に搭載された半導体チップの各電極（ボンディングパッド）、またはこの配線基板上に搭載される別の電子部品（半導体装置）と電気的に接続する際に用いられる導電性部材（ワイヤ、バンプ電極など）と、配線基板の電極との接合強度を向上するためである。
また、単にめっき層を形成するだけであれば、無電解めっき法を用いることも考えられるが、無電解めっき法は電解めっき法に比べてめっき層を形成する時間（めっき膜の堆積時間）を要するため、電解めっき法を用いることが好ましい。
一方、電解めっき法を採用する場合、前記特許文献１のように、配線基板の各電極パッドに電力を供給するための配線（給電線）を、各電極から配線基板の周縁部まで引き出す必要がある。
しかしながら、半導体装置の多ピン化（高機能化）および小型化に伴い、配線基板の中央部に設けられた各電極に対して、この配線（給電線）を個別に繋げることがスペース的に困難となってきた。
そこで、前記特許文献１のように、配線基板の中央部側に配置された複数の電極のそれぞれと繋がる配線（給電線）をある領域（前記特許文献１では、配線基板の中央部側に配置された複数の電極の内側）において共有（共通化）しておくことで、配線基板の端部まで引き出す配線（給電線）の数を削減することが、有効である。
しかし、本願発明者が検討した半導体装置では、配線基板に形成される電極の数がさらに増加してきており、配線基板の中央部側に配置された複数の電極のそれぞれと繋がる配線（給電線）の全てを、配線基板の中央部（配線基板の中央部側に配置された複数の電極の内側）において、共有（共通化）することが困難となった。この理由は、配線基板の中央部の領域（配線基板の中央部側に配置された複数の電極の内側の領域）は、配線基板の周縁部の領域（配線基板の中央部側に配置された複数の電極の外側の領域）よりも狭い（小さい）ためである。
そこで、本願発明者は、平面視において、配線基板の中央部側に配置された電極と、配線基板の周縁部側に配置された電極との間において、配線基板の中央部側に配置された複数の電極のそれぞれと繋がる配線（給電線）を共有（共通化）することについて検討したところ、以下のような問題が発生した。
配線基板に形成される複数の電極のそれぞれには、共通の信号（電源電位、基準電位も含む）が流れないため、配線基板の各電極の表面にめっき層を形成した後は、互いに電気的に分離しておく必要がある。
しかし、この分離工程により配線基板の上面に形成された溝を起点として、配線基板にクラックが発生した。
配線基板にクラックが発生すると、配線基板に形成された配線にクラックが進展し、配線が断線するという課題に至る虞れもあるため、このクラック対策が必要である。
なお、本願発明者の追加検討によれば、前記特許文献１の場合、分離工程により除去される配線（給電線）の共有部分が、半導体チップの真下（半導体チップで覆われる部分）に配置されており、分離工程により形成された溝が、この半導体チップを搭載するためのダイボンド材（接着剤）で塞がれているため、この溝がクラックの起点となり難くなっていることがわかった。
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置の信頼性の向上を図ることができる技術を提供することにある。
また、本発明の他の目的は、半導体装置の多ピン化を図ることができる技術を提供することにある。
また、本発明の他の目的は、半導体装置の小型化を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
代表的な実施の形態による半導体装置の製造方法は、配線基板を準備する工程では、第１領域を開口する開口部を有し、かつ第１電極端子群および第２電極端子群を露出するように、かつ複数の第１給電線および第２給電線を覆うように上面に形成された第１上面側絶縁膜と、前記開口部の内部を塞ぐように、かつ前記第１電極端子群および前記第２電極端子群を露出するように前記第１上面側絶縁膜上に形成された第２上面側絶縁膜とを備えた配線基板を準備する。また、前記第１電極端子群および前記第２電極端子群の表面には、電解めっき法を用いてめっき層が形成されており、前記第１領域は、平面視において半導体チップの辺に沿って設けられており、前記第１領域は、平面視において前記半導体チップの周囲に配置されており、前記第２上面側絶縁膜は、平面視において前記半導体チップ周囲に、かつ環状に形成されていることを特徴とする。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
半導体装置の信頼性の向上を図ることができる。
本発明の実施の形態の半導体装置の構造の一例を示す断面図である。 図１の半導体装置の下段パッケージの構造の一例を示す平面図である。 図２のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図２の下段パッケージの裏面側の構造の一例を示す裏面図である。 図２の下段パッケージの組み立てで用いられる配線基板の構造の一例を示す部分断面図である。 図２の下段パッケージの組み立てで用いられる配線基板の構造の一例を示す部分平面図である。 図６に示す配線基板の構造の一例を示す拡大部分平面図である。 図７のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図７のＢ−Ｂ線に沿って切断した構造の一例を示す拡大部分断面図である。 図６の配線基板の給電線除去後の構造の一例を示す部分平面図である。 図１０に示す配線基板の構造の一例を示す拡大部分平面図である。 図１１のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図２の下段パッケージの組み立てで用いられる配線基板の第１上面側絶縁膜形成後の構造の一例を示す部分断面図である。 図２の下段パッケージの組み立てで用いられる配線基板の第２上面側絶縁膜形成時の構造の一例を示す部分平面図である。 図１４に示す配線基板の構造の一例を示す拡大部分平面図である。 図１５のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１６のＣ部の構造の一例を示す拡大断面図である。 図２の下段パッケージの組み立てで用いられる配線基板の第２上面側絶縁膜形成後の構造の一例を示す部分断面図である。 図２の下段パッケージに搭載される半導体チップの構造の一例を示す平面図である。 図１の半導体装置の下段パッケージの組み立てで用いられる配線基板の構造の一例を示す部分平面図である。 図２０に示す配線基板の構造の一例を示す部分断面図である。 図１の半導体装置の下段パッケージの組み立てにおけるダイボンディング後の配線基板の構造の一例を示す部分平面図である。 図２２に示す配線基板の構造の一例を示す部分断面図である。 図１の半導体装置の下段パッケージの組み立てにおけるアンダーフィル充填後の配線基板の構造の一例を示す部分平面図である。 図２４に示す配線基板の構造の一例を示す部分断面図である。 図１の半導体装置の下段パッケージの組み立てにおけるボール付け後の配線基板の構造の一例を示す部分断面図である。 図１の半導体装置の下段パッケージの組み立てにおけるダイシング後の配線基板の構造の一例を示す部分断面図である。 本発明の実施の形態の半導体装置の構造の一例を示す断面図である。 図２８に示す半導体装置の実装構造の一例を示す断面図である。 本発明の実施の形態の配線基板の第１変形例の構造を示す拡大部分平面図である。 本発明の実施の形態の半導体装置における下段パッケージの第２変形例の構造を示す平面図である。 図３１のＡ−Ａ線に沿って切断した構造を示す断面図である。 図３１の下段パッケージの封止体を取り除いた構造を示す平面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態）
図１は本発明の実施の形態の半導体装置の構造の一例を示す断面図である。
まず、本実施の形態の半導体装置について説明する。
前記半導体装置は、半導体チップが搭載された配線基板に、別の半導体チップが搭載された別の配線基板を積層して成るものであり、ここでは、前記半導体装置の一例として、複数の半導体パッケージが積層されて成るＰＯＰ（Package On Package) 型の半導体装置（以降、単にＰＯＰとも言う）を取り上げて説明する。
ＰＯＰは、例えば、メモリ系の半導体チップが搭載された配線基板（基材）と、このメモリ系の半導体チップを制御する制御回路が組み込まれたコントローラ系の半導体チップが搭載された他の配線基板（基材）とで構成される。これら複数の配線基板を積層し、上段側の配線基板と下段側の配線基板とが、導電性部材等を介して電気的に接続されることでＰＯＰの構造が完成となる。これにより、各配線基板に搭載された半導体チップを電気的に接続し、システムを構成している。さらに、ＰＯＰは、例えば、下段側の配線基板の下面に設けられた外部端子を介して外部電子機器の搭載されたマザーボード（実装基板）などに実装される。
図１に示す本実施の形態の半導体装置であるＰＯＰ１は、コントローラ系の半導体チップであるコントローラチップ３が搭載された下段パッケージ２の上に、メモリ系の半導体チップであるメモリチップ１０が搭載された上段パッケージ９を積層した２段構造の積層型の半導体パッケージである。下段パッケージ２の配線基板（下段基板）７と上段パッケージ９の配線基板（上段基板）１３とは、上下段接続用の導電性部材によって電気的に接続されており、また、下段基板７の下面７ｂには、ＰＯＰ１の外部端子となる複数の半田ボール５が設けられている。なお、本実施の形態における上下段接続用の導電性部材は、例えば、半田ボール８である。
したがって、ＰＯＰ１では、上段側のメモリチップ１０は、半田ボール８を介して下段側のコントローラチップ３によって制御されるとともに、このコントローラチップ３は、半田ボール５を介して外部の電子機器等と電気信号の送受信を行っている。
なお、ＰＯＰ１においては、下段パッケージ２では、導電性部材としてバンプ電極４を介してコントローラチップ３が下段基板７に電気的に接続されており（フリップチップ接続）、一方、上段パッケージ９では、導電性部材としてワイヤ１５を介してメモリチップ１０が上段基板１３に電気的に接続されている（ワイヤ接続）。なお、本実施の形態におけるバンプ電極４は、例えば半田（鉛フリー半田を含む）から成る。
次に、ＰＯＰ１における下段パッケージ２について詳しく説明する。
図２は図１の半導体装置の下段パッケージの構造の一例を示す平面図、図３は図２のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図４は図２の下段パッケージの裏面側の構造の一例を示す裏面図である。
まず、下段パッケージ２の構造について説明すると、図２及び図３に示すように多層の配線層が形成された配線基板である下段基板７と、下段基板７の上面７ａにフリップチップ接続によって搭載されたコントローラチップ３と、下段基板７とコントローラチップ３とを電気的に接続する複数のバンプ電極４と、コントローラチップ３と下段基板７との間の隙間に充填されるとともにコントローラチップ３の外周部にも配置されるアンダーフィル材６と、下段基板７の下面７ｂに設けられた図４に示す複数の半田ボール５とから成る。
すなわち、下段パッケージ２では、バンプ電極４が形成されたコントローラチップ３がこのバンプ電極４を介して下段基板７の上面７ａにフリップチップ実装されており、コントローラチップ３と下段基板７の間に充填されたアンダーフィル材（封止材）６によってフリップチップ接続部が保護されている。つまり、下段基板７の上面７ａ上にコントローラチップ３がフェイスダウン実装されている。
なお、図２に示すように、下段パッケージ２の下段基板７の上面７ａの平面形状は四角形であり、上面７ａの周縁部に、２列に並んで複数の電極が配置されている。これらの電極は、プリスタックランド（第１電極）７ｃであり、下段基板７のコントローラチップ３の外側の領域に配置されている。プリスタックランド７ｃは、図１に示すように、下段パッケージ２と上段パッケージ９とを電気的に接続する半田ボール８が接続される下段側の基板電極である。
また、図２に示すように、下段基板７の上面７ａの各辺に対応したプリスタックランド７ｃの集まりである第１ランド群（第１電極端子群）７ｄのさらに内側の領域、すなわち、平面視において、上面７ａの中央部（図７に示すチップ搭載領域７ｋ）には、図３に示すようにフリップチップ接続用の電極である複数のフリップチップランド（第２電極）７ｅが、コントローラチップ３の主面３ａのパッド３ｄの配列に対応して設けられており、半田バンプであるバンプ電極４を介してコントローラチップ３の各パッド３ｄとそれぞれに対応する各フリップチップランド７ｅとが電気的に接続されている。
したがって、コントローラチップ３は、その主面３ａが下段基板７の上面７ａと対向するようにフェイスダウン実装で、上面７ａの中央部に配置されている。
なお、ＰＯＰ１では、図３に示すようにコントローラチップ３のパッド列に対応してフリップチップランド７ｅも内側列のフリップチップランド７ｆと、外側列のフリップチップランド７ｈとで２列配置となっている。
また、図２に示すように、下段基板７の上面７ａのアンダーフィル材６が塗布された領域の外側には、絶縁膜（ソルダレジスト膜７ｔ２）７ｓが、平面視において環状に形成されている。また、図３に示すように、この絶縁膜（ソルダレジスト膜７ｔ２）７ｓは、プリスタックランド７ｃおよびフリップチップランド７ｅを露出するように下段基板７の上面７ａに形成された絶縁膜（ソルダレジスト膜７ｔ１）７ｓより上方（上段基板１３側）に凸となるように形成されている。絶縁膜７ｓ（ソルダレジスト膜７ｔ２）はアンダーフィル材６のブリード防止用ダムであるとともに、後述する図７に示す給電線７ｚｃを除去するための絶縁膜（ソルダレジスト膜７ｔ１）７ｓの開口部７ａｃを塞ぐ機能も備えている。
したがって、平面視において、環状に形成された絶縁膜（ソルダレジスト膜７ｔ２）７ｓの内側の領域がアンダーフィル材６を配置する領域となっている。ただし、アンダーフィル材６の外周端は、絶縁膜（ソルダレジスト膜７ｔ２）７ｓを越えないことが条件であり、絶縁膜（ソルダレジスト膜７ｔ２）７ｓ上にかかっていてもよい。
また、図４に示すように下段基板７の下面７ｂには、ＰＯＰ１の外部端子となる複数の半田ボール５が、下面７ｂの端部（辺）から３列に亘って配置されている。複数の半田ボール５は、図３に示すように、それぞれ下面７ｂのランド（ボールランド）７ｊに接続され、チップ下の中央部の領域を除いて下面７ｂの周縁部に対応した領域に格子状に配置されている。ここで、本実施の形態では、全てのランド７ｊに半田ボール５を形成することについて説明しているが、複数のランド７ｊのうちの一部は、半田ボール５を形成せず、テスト用のランドとして使用しても良い。
なお、図３では、下段基板７のフリップチップランド７ｅ及びプリスタックランド７ｃに対してめっき層が描かれていないが、フリップチップランド７ｅ及びプリスタックランド７ｃそれぞれの表面には、例えば、金（Ａｕ）等のめっき層（めっき膜）が形成されている。
次に、下段基板７の構造と製造方法について詳しく説明する。
図５は図２の下段パッケージの組み立てで用いられる配線基板の構造の一例を示す部分断面図、図６は図２の下段パッケージの組み立てで用いられる配線基板の構造の一例を示す部分平面図、図７は図６に示す配線基板の構造の一例を示す拡大部分平面図、図８は図７のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図９は図７のＢ−Ｂ線に沿って切断した構造の一例を示す拡大部分断面図である。また、図１０は図６の配線基板の給電線除去後の構造の一例を示す部分平面図、図１１は図１０に示す配線基板の構造の一例を示す拡大部分平面図、図１２は図１１のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図１３は図２の下段パッケージの組み立てで用いられる配線基板の第１上面側絶縁膜形成後の構造の一例を示す部分断面図、図１４は図２の下段パッケージの組み立てで用いられる配線基板の第２上面側絶縁膜形成時の構造の一例を示す部分平面図である。さらに、図１５は図１４に示す配線基板の構造の一例を示す拡大部分平面図、図１６は図１５のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図１７は図１６のＣ部の構造の一例を示す拡大断面図、図１８は図２の下段パッケージの組み立てで用いられる配線基板の第２上面側絶縁膜形成後の構造の一例を示す部分断面図である。
最初に、下段基板７の概略構造について説明する。図３に示すように、下段基板７は、基材であるコア材７ｖの表面７ｗ及び裏面７ｘのそれぞれに、複数の絶縁膜７ｓと複数の配線層が積層された多層配線基板であるが、本実施の形態では、４層の配線層（表面配線層、裏面配線層および２層の内層配線）を有する多層配線基板の場合を説明する。
なお、各配線層同士を電気的に絶縁する絶縁膜７ｓは、例えば、ガラス繊維に樹脂を含浸させたプリプレグによって構成された基材であるコア材７ｖと、コア材７ｖ上に形成され、かつガラス繊維を含有しない絶縁性の樹脂で構成された絶縁膜７ｓとから成る。ここで、絶縁膜７ｓのうち、プリスタックランド７ｃ、フリップチップランド７ｅおよびボールランド７ｊのそれぞれを露出するように形成された絶縁膜は、ソルダレジスト膜（上面側絶縁膜、下面絶縁膜）７ｔ１、７ｔ２、７ｕに相当する。また、４層の各配線層の配線は、例えば銅（Ｃｕ）を主体とする導電膜によって構成されている。
つまり、コア材７ｖは、樹脂材にガラス繊維が含まれた絶縁膜（プリプレグ材）であるのに対して、複数の配線層のうちの最上層（１層目）の配線層（上面側配線層）を覆う絶縁膜（ソルダレジスト膜（上面側絶縁膜）７ｔ１、７ｔ２）７ｓと、複数の配線層のうちの最上層（１層目）の配線層とこの最上層の配線層よりも基材側に配置された配線層（ここでは、２層目）との間の絶縁膜（上面側絶縁膜）７ｓは、ガラス繊維を含まない、樹脂材のみから成る絶縁膜（樹脂材）である。また、複数の配線層のうちの最下層（４層目）の配線層を覆う絶縁膜（ソルダレジスト膜（下面側絶縁膜）７ｕ）７ｓと、複数の配線層のうちの最下層（４層目）の配線層（下面側配線層）とこの最下層の配線層よりもコア材７ｖ側に配置された配線層（ここでは、３層目）との間の絶縁膜（下面側絶縁膜）７ｓも同様に、ガラス繊維を含まない、樹脂材のみから成る絶縁膜（樹脂材）である。
なお、下段基板７は、図６に示す給電線７ｚを利用して電解めっき法により金（Ａｕ）等のめっき層（めっき膜）が、フリップチップランド７ｅやプリスタックランド７ｃに施される電解めっき用の基板である。なお、フリップチップランド７ｅやプリスタックランド７ｃのそれぞれは、最上層（１層目）の配線層の一部から成り、ランド７ｊは最下層（４層目）の配線層の一部から成る。
次に、下段基板７の製造方法について説明する。
まず、コア材（基材）７ｖの表裏に、２層目および３層目に相当する配線層（上面側配線層、下面側配線層）７ｍ、７ｑを形成した後、この配線層７ｍ、７ｑを覆うように絶縁膜（上面側絶縁膜、下面側絶縁膜）７ｓを形成する。そして、この絶縁膜７ｓにビア７ｐを形成した後、図５に示すように、このビア７ｐ（ビア７ｐの内部に形成した配線）を介して２層目および３層目に相当する配線層７ｍ、７ｑとそれぞれ電気的に接続された、１層目と４層目に相当する配線層（上面側配線層、下面側配線層）７ｎ、７ｒを前記絶縁膜（上面側絶縁膜、下面側絶縁膜）７ｓに形成する。ここで、２層目に相当する配線層７ｍは、３層目に相当する配線層７ｑと、スルーホール７ｙ（スルーホール７ｙの内部に形成した配線）を介して電気的に接続されている。
次に、配線層７ｎ、７ｒに絶縁膜（ソルダレジスト膜７ｔ１、ソルダレジスト膜７ｕ）７ｓを形成する。ここで、本実施の形態のソルダレジスト膜７ｔ１，７ｕは、ガラス繊維を含有しない絶縁性の樹脂（例えば、エポキシ系の樹脂）で構成されたものであり、例えばフィルム状に形成され、その厚さは、例えば１０μｍである。
その後、絶縁膜（ソルダレジスト膜７ｔ１，７ｕ）７ｓを露光して、さらに現像することで、フリップチップランド７ｅやプリスタックランド７ｃを所望の形状に露出させた図６に示すＭＡＰ（Mold Array Package）基板１４を形成する（準備する）。
ここで、本実施の形態では、下段基板７の製造方法の説明としてＭＡＰ基板１４を採用する場合を説明する。図６に示すようにＭＡＰ基板１４は、図７および図８に示すデバイス領域１４ａが複数個設けられた多数個取り基板であり、本実施の形態では、平面視において、行列上に配置されている（図示しない）。すなわち、本実施の形態で使用するＭＡＰ基板１４は、複数のデバイス領域１４ａを有している。さらに複数のデバイス領域１４ａ間に形成されたダイシング領域１４ｂに、電解めっき用の給電線７ｚが設けられており、各デバイス領域１４ａ内に形成された給電線（第１給電線７ｚａ、第２給電線７ｚｂ、第３給電線７ｚｃ、第４給電線７ｚｄ、第５給電線７ｚｅ）７ｚは、このダイシング領域１４ｂの給電線７ｚと繋がっている（電気的に接続されている）。
なお、本実施の形態では、説明上２つのデバイス領域１４ａのみを図示しており、他のデバイス領域１４ａは省略した状態の図を用いて説明する。また、本実施の形態で使用するＭＡＰ基板１４は、複数のデバイス領域１４ａが平面視において行列上に配置されていることについて説明しているが、これに限定されるものではなく、１列（又は、１行）に配置されていても良い。
さらに、図６では給電線７ｚにおいて共有部分のみの図示となっており、共有部分以外の給電線７ｚについては図示していないが、実際のＭＡＰ基板１４にはフリップチップランド７ｅやプリスタックランド７ｃに繋がる種々の給電線（７ｚａ、７ｚｂ、７ｚｃ、７ｚｄ、７ｚｅ）７ｚが多数形成されている。また、図６では、給電線７ｚ以外の配線の図示が省略されているが、実際のＭＡＰ基板１４の各デバイス領域１４ａには、各プリスタックランド７ｃや各フリップチップランド７ｅと電気的に接続される（繋がる）複数の配線が設けられている。
ここで、図７〜図９を用いて下段基板７の詳細構造について説明する。
まず、図７に示す下段基板７の上面７ａの平面視の構造は、平面形状が四角形から成る上面７ａと、上面７ａに設けられた図８に示すチップ搭載領域７ｋと、上面７ａに形成され、かつ上面７ａの端部（辺）７ａａに沿って形成された第１ランド群（第１電極端子群）７ｄと、上面７ａに形成され、かつ平面視において第１ランド群７ｄよりも内側に形成された第２ランド群（第２電極端子群）７ｇ、７ｉとを備えている。また、第２ランド群７ｇ、７ｉは、平面視において、上面７ａの中央部側に配置された内側列の第２ランド群７ｇと、平面視において、この内側列の第２ランド群７ｇと第１ランド群７ｄとの間に配置された外側列の第２ランド群７ｉとを備えている。また、第１ランド群（複数のプリスタックランド７ｃ）７ｄとそれぞれ繋がり、かつ複数のプリスタックランド７ｃのそれぞれから上面７ａの端部７ａａに向かって延在する複数の給電線７ｚａと、外側列の第２ランド群（複数のフリップチップランド７ｅ）７ｉとそれぞれ繋がり、かつ外側列の第２ランド群（複数のフリップチップランド７ｅ）７ｉのそれぞれから、平面視において第１ランド群７ｄと第２ランド群７ｉとの間に位置する第１領域７ａｂに向かって延在する複数の給電線７ｚｂと、内側列の第２ランド群７ｇとそれぞれ繋がり、かつ内側列の第２ランド群７ｇのそれぞれから、平面視において、上面７ａの中央部側に位置する第２領域に向かって延在する複数の給電線７ｚｄとを備えている。さらに、複数の給電線７ｚｂのそれぞれと繋がる給電線（共有部分）７ｚｃと、複数の給電線７ｚｄのそれぞれと繋がる給電線（共有部分）７ｚｅと、第１領域７ａｂを開口する開口部（溝、凹部）７ａｃと、第２領域を開口する開口部（溝、凹部）７ａｅとを有し、かつ第１ランド群７ｄ、第２ランド群７ｇ，７ｉおよび給電線（共有部分）７ｚｃ、７ｚｅを露出するように、かつ複数の給電線７ｚａおよび給電線７ｚｂを覆うように上面７ａに形成されたソルダレジスト膜（上面側絶縁膜）７ｔ１とを備えている。
また、下段基板７の上面７ａとは反対側の図８に示す下面７ｂ側の構造は、下面７ｂに形成され、かつ第１ランド群７ｄおよび第２ランド群７ｇ，７ｉとそれぞれ電気的に接続された第３電極端子群である第３ランド群７ａｄの複数のランド７ｊと、第３ランド群７ａｄの複数のランド７ｊを露出するように、下面７ｂに形成された絶縁膜（ソルダレジスト膜（下面側絶縁膜）７ｕ）７ｓとを備えている。
なお、図７に示すように、上面７ａの第１領域７ａｂは、上面７ａの平面視において、中央部の四角形のチップ搭載領域７ｋの辺に沿って、あるいは上面７ａの端部７ａａに沿って設けられており、さらに、チップ搭載領域７ｋの周囲、もしくは封止領域の周囲に配置されている。
以上のように本実施の形態の下段基板７では、上面７ａの周縁部に複数列（本実施の形態では、２列）に亘って複数のプリスタックランド７ｃが設けられており、一方、中央部のチップ搭載領域７ｋには、コントローラチップ３のパッド３ｄの配列に対応して複数のフリップチップランド７ｅが設けられている。本実施の形態のＰＯＰ１では、多ピン化に対応してコントローラチップ３のパッド３ｄの配列が後述の図１９のように千鳥状に配置（半導体チップの辺に沿って、外側のパッド３ｄと内側のパッド３ｄが交互に配置）されているため、これに対応して複数のフリップチップランド７ｅの配列もコントローラチップ３の外周部（下段基板７の辺（端部７ａａ）に沿って）に沿って内側列と外側列からなる千鳥配列となっている。
その際、多ピン化によりフリップチップランド７ｅにおいては隣り合う電極間のピッチが狭い（配線幅にほぼ相当）ため、外側列に配置されたフリップチップランド７ｈと繋がる給電線７ｚ（給電線７ｚｂ）を、内側列に配置されたフリップチップランド７ｆ間に通すことが困難となっている。
したがって、平面視において、中央部側に配置されたフリップチップランド７ｅの第２ランド群７ｇ，７ｉと、周縁部側に配置されたプリスタックランド７ｃの第１ランド群７ｄとの間の領域である第１領域７ａｂに、外側列のフリップチップランド７ｈと繋がる給電線７ｚの共有部分である給電線７ｚｃを設けており、外側列のフリップチップランド７ｈに繋がる給電線７ｚｂと、内側列のフリップチップランド７ｆに繋がる給電線７ｚｄの両者が第１領域７ａｂで給電線７ｚの共有部分である給電線７ｚｃに繋がっている（給電線７ｚｄは、給電線７ｚｅを介して給電線７ｚｃに繋がっている）。さらに、給電線７ｚｃは、プリスタックランド７ｃ間を通って端部７ａａ方向に引き出され、最終的にダイシング領域１４ｂの給電線７ｚに繋がっている。
本実施の形態の下段基板７では、上面７ａにおいて第１ランド群７ｄと第２ランド群７ｇ，７ｉとの間の第１領域７ａｂに給電線７ｚの共有部分である給電線７ｚｃを設けたことで、第２ランド群７ｇ，７ｉの２列に配置された複数のフリップチップランド７ｅのうち、外側に配置されたフリップチップランド７ｈの給電線７ｚｂを第２ランド群７ｉより外側に引き出して第１領域７ａｂの給電線７ｚｃと接続するように引き回すことができる。
これにより、第２ランド群７ｇ，７ｉの内側列のフリップチップランド７ｆと外側列のフリップチップランド７ｈとで、それぞれ内側は内側に、かつ外側は外側に給電線７ｚを引き出すことができ、内側と外側とに分けて給電線７ｚを引き出すことができる。
その結果、２列の複数のフリップチップランド７ｅが狭ピッチで配列されていても各電極の給電線７ｚを引き回すことができ、多ピン化に対応させることができる。これにより、ＰＯＰ１の多ピン化（高機能化）を図ることができる。
また、第２ランド群７ｇ，７ｉの２列に配置された複数のフリップチップランド７ｅを内側と外側とに分けて給電線７ｚを引き出すことができる。言い換えると、内側列の第２ランド群７ｇと繋がる配線を、外側列の第２ランド群７ｉのうちの隣り合う第２ランド（フリップチップランド）間に引き回さないため、隣り合う第２ランド（フリップチップランド）間のピッチを小さくすることができ、狭ピッチ化に対応させることができる。これにより、第２ランド群７ｇ，７ｉをさらに内側に配置することが可能になり、ＰＯＰ１の小型化を図ることができる。
また、第２ランド群７ｇ，７ｉの複数のフリップチップランド７ｅが、内側列と外側列の２列で配置され、内側列と外側列とで給電線７ｚを引き出す方向を内側（給電線７ｚｄ）と外側（給電線７ｚｂ）とに分けており、これによって、配線の引き回しを容易にすることができる。特に、チップ搭載領域７ｋ（中央部）での配線の引き回しの自由度を高められるため、狭ピッチ化を図った千鳥パッド配列の半導体チップ（コントローラチップ３）に対応させてフリップチップランド７ｅを配置することも可能になる。
なお、図７に示すＥ部やＧ部には、ビア７ｐに繋がるプリスタックランド７ｃｂやフリップチップランド７ｅａが記載されている。ここで、本実施の形態において使用する配線基板７には、ほぼ全ての複数のプリスタックランド７ｃおよび複数のフリップチップランド７ｅａのそれぞれに対応するビア７ｐが設けられているが、図７においては、複数のビア７ｐのうちの一部（Ｅ部とＧ部におけるプリスタックランド７ｃおよびフリップチップランド７ｅに対応するビア７ｐ）のみを抜粋して説明しており、他のビア７ｐについては省略している。
これらのビア７ｐ（ビア７ｐ内に形成された配線）と繋がるプリスタックランド７ｃｂやフリップチップランド７ｅａは、図８に示すように、配線層７ｍ，７ｎ、７ｑ，７ｒおよび下面７ｂ側のビア７ｐ（ビア７ｐ内に形成された配線）等を介して、例えば下面７ｂのランド７ｊと電気的に接続されている。
また、表層において内側列のフリップチップランド７ｆと外側列のフリップチップランド７ｈとを繋ぐことができない場合であっても、図８に示すようにビア７ｐ（ビア７ｐ内に形成された配線）及び下層（ここでは、２層目）の配線層７ｍを介して内側列のフリップチップランド７ｆと外側列のフリップチップランド７ｈとを繋ぐことができる。
また、１つのデバイス領域１４ａに形成された複数の給電線７ｚｃは、他の第１領域７ａｂの給電線７ｚｃに比べて短く形成された給電線７ｚｃを有している場合もある（図７のＣ部を参照）。このような領域では、Ｄ部の第１領域７ａｂの残った余剰スペースに配線を配置することで、外側列のフリップチップランド７ｅｂ（７ｈ）が、図７中の格子模様のプリスタックランド７ｃａ（７ｃ）と配線部７ａｆを介して直接繋がっており、さらに配線部７ａｆを介してダイシング領域１４ｂの給電線７ｚと繋がっている。言い換えると、第２ランド群７ｇ，７ｉのうちの幾つかは、給電線７ｚｂとは電気的に接続されずに、配線層７ｎに形成された配線（配線部７ａｆ）を介して第１ランド群７ｄの複数のプリスタックランド７ｃの何れか（プリスタックランド７ｃａ）に電気的に接続されるフリップチップランド７ｅｂを含んでいる。
すなわち、給電線７ｚｃが断続的に配置されている場合、第１領域７ａｂに配線部７ａｆ等の配線を通すス余剰ペースが確保できるため、この余剰スペースを利用することにより、配線引き回し性を向上させることができる。例えば、図９に示すように、フリップチップランド７ｅｂとプリスタックランド７ｃａとを直接配線部７ａｆで繋ぐことができ、さらにプリスタックランド７ｃａとダイシング領域１４ｂの給電線７ｚとを配線部７ａｆで繋ぐことができる。この構造の場合、フリップチップランド７ｅｂを、プリスタックランド７ｃａを介して直接上段パッケージ９のメモリチップ１０と電気的に接続させることができ、上段パッケージ９のメモリチップ１０の制御信号用の配線に用いることが有効である。
また、図７のＦ部に示すハッチング模様のプリスタックランド７ｃｃは、ダイシング領域１４ｂの給電線７ｚに繋がる給電線近傍に配置されたプリスタックランド７ｃであり、このように給電線近傍に配置されたプリスタックランド７ｃｃは、給電線７ｚを分割して分割後の給電線７ｚと直接繋げてもよい。
次に、下段基板７の厚さ方向の構造について説明する。
下段基板７は、図８に示すように、表面７ｗおよび裏面７ｘを有するコア材（基材）７ｖを内部に有している。コア材７ｖの表面７ｗ側には、コア材７ｖの表面７ｗに形成された配線層（上面側配線層）７ｍと、配線層７ｍ上に形成された絶縁膜７ｓと、配線層７ｍ上に形成され、かつ前記配線層７ｍとビア７ｐ（ビア７ｐ内に形成された配線）を介して電気的に接続された配線層（上面側配線層）７ｎと、配線層７ｎ上に形成された上面側絶縁膜である絶縁膜（ソルダレジスト膜７ｔ１）７ｓとが形成されている。
一方、コア材７ｖの裏面７ｘ側には、裏面７ｘに形成され、かつ配線層７ｍと電気的に接続された配線層（下面側配線層）７ｑと、配線層７ｑ下に形成された絶縁膜（ソルダレジスト膜７ｕ）７ｓと、絶縁膜（ソルダレジスト膜７ｕ）７ｓ下に形成され、かつ配線層７ｑとビア７ｐ（ビア７ｐ内に形成された配線）を介して電気的に接続された配線層（下面側配線層）７ｒと、配線層７ｒ下に形成された絶縁膜（ソルダレジスト膜７ｕ）７ｓとを有している。
ここで、コア材７ｖは、ガラス繊維を含む絶縁性の第１樹脂材であるプリプレグ材から成り、一方、絶縁膜（ソルダレジスト膜７ｔ１及びソルダレジスト膜７ｕ）７ｓは、前記ガラス繊維を含まない絶縁性の第２樹脂材から成る。前記第２樹脂材は、例えばエポキシ系の樹脂である。したがって、前記第２樹脂材は、前記第１樹脂材に比べて強度が小さい。絶縁膜（ソルダレジスト膜７ｔ１及びソルダレジスト膜７ｕ）７ｓは、樹脂のみから成るため、狭ピッチの配線にも対応して絶縁膜を形成（加工）することができる。なお、本実施の形態では、絶縁膜７ｓがガラス繊維を含まない絶縁性の樹脂から成ることについて説明したが、これに限定されるものではなく、狭ピッチ品ではなく、高い加工精度を要求しない場合には、コア材７ｖのように、ガラス繊維を含む絶縁性の樹脂で構成しても良い。これにより、配線基板７の強度（剛性）を向上することができる。
以上のような構造の図６に示すＭＡＰ基板１４に対して、給電線７ｚを利用して電解めっきを施す。ここでは、図８に示す第１上面側絶縁膜である絶縁膜（ソルダレジスト膜７ｔ１）７ｓから露出した第１ランド群７ｄおよび第２ランド群７ｇ，７ｉの表面に、電解めっき法を用いてめっき層（めっき膜）１１（図１３参照）を形成する。
その際、まず、電解めっき時のマスクとなるレジスト膜塗布を行ってソルダレジスト膜７ｓ上にレジスト膜を形成し、その後、レジスト露光及び現像を行って不必要な前記レジスト膜を除去する。
その後、前記レジスト膜をマスクとして、第２ランド群７ｇ，７ｉのフリップチップランド７ｅ、第１ランド群７ｄのプリスタックランド７ｃの表面に、電解めっき法を採用して金等のめっき層１１を形成し、めっき層形成後、前記マスクとして使用した前記レジスト膜を除去する。
その後、給電線７ｚの分離であるエッチバックを行う。前記エッチバックは、エッチング法を用いた配線の除去技術であり、本実施の形態では、エッチング法を用いて給電線７ｚ（配線）の共有部分（給電線７ｚの一部、第３給電線７ｚｃ及び第５給電線７ｚｅ）を除去する。
その際、まず、エッチバック時のマスクとなるレジスト膜塗布を行って絶縁膜７ｓ上にレジスト膜を形成し、その後、レジスト露光及び現像を行って不必要な前記レジスト膜を除去する。
その後、前記レジスト膜をマスクとして、エッチング法を用いて図７に示すダイシング領域１４ｂの開口部７ａｇに露出した給電線７ｚ、第１領域７ａｂの開口部７ａｃに露出した給電線７ｚｃ及び中央部の開口部７ａｅに露出した給電線７ｚｅをそれぞれ除去し、各給電線除去後、前記マスクとして使用した前記レジスト膜を除去する。
ここで、図１０〜図１３は前記各給電線の除去後のＭＡＰ基板１４の構造を示したものであり、ダイシング領域１４ｂの開口部７ａｇ、第１領域７ａｂの開口部７ａｃ及び中央部の開口部７ａｅそれぞれにおいて、図１２に示すように、上層の絶縁膜７ｓが１層目の配線層７ｎを覆う絶縁膜（ソルダレジスト膜７ｔ１）７ｓから露出した状態となっている。
なお、本実施の形態の前記各給電線の除去工程では、図１０に示すように、ＭＡＰ基板１４においてダイシング領域１４ｂの角部、すなわち給電線７ｚが交差して成る交差点部１４ｃを残すように行っている。
ただし、変形例として、前記各給電線の除去の際に、交差点部１４ｃも一緒に除去することにより、ダイシング領域１４ｂにおける金属量を減らすことができるため、ダイシング工程でパッケージ個片化の切断の際に用いるブレード１６の摩耗量を低減してブレード１６の寿命の向上を図ることができる。
また、本実施の形態では、エッチング法を用いて共有部分（給電線等の配線）を除去する場合を説明したが、前記共有部分の除去方法としては、エッチング法を用いた除去方法に限らず、レーザ光を用いた給電線等の共有部分の除去、ルータ（ブレード１６）を用いた給電線等の共有部分の除去、もしくはウォータジェットを用いた給電線等の共有部分の除去等であってもよい。
エッチバック完了後、絶縁膜（ソルダレジスト膜７ｔ２）７ｓの形成を行う。ここでは、図７に示す第１領域７ａｂの開口部７ａｃの内部を塞ぐように、かつ第１ランド群７ｄ及び第２ランド群７ｇ，７ｉが露出するように、図１４乃至図１６に示すように、絶縁膜（ソルダレジスト膜７ｔ１）７ｓ上に絶縁膜（ソルダレジスト膜７ｔ２）７ｓを形成する。
なお、この絶縁膜（ソルダレジスト膜７ｔ２）７ｓも、最表層（１層目）の配線層７ｎを覆う絶縁膜（ソルダレジスト膜７ｔ１）７ｓと同様に、ガラス繊維を含有しない絶縁性の樹脂から成り、前記樹脂は、例えばエポキシ系の樹脂である。また、絶縁膜（ソルダレジスト膜７ｔ２）７ｓは、好ましくは流動性のある（ペースト状）の樹脂を滴下して形成するが、フィルム状の絶縁膜を用いてソルダレジスト膜７ｔ２を形成してもよい。
また、この絶縁膜（ソルダレジスト膜７ｔ２）７ｓを、樹脂のみから成る絶縁材で形成することで、狭ピッチの配線にも対応させて形成（加工）することができる。
ソルダレジスト膜（上面側絶縁膜）７ｔ２を形成する際には、まず、ソルダレジスト膜７ｔ１上にソルダレジスト膜（上面側絶縁膜）７ｔ２を塗布し、その後、ソルダレジスト膜７ｔ２を露光し、かつ現像して所望の形状に形成する。
ここで、ソルダレジスト膜７ｔ２は、図１４及び図１５に示すように、図１６のチップ搭載領域７ｋの周囲、すなわち第２ランド群７ｇ，７ｉの外側の周囲に環状に形成する。ソルダレジスト膜７ｔ２を環状に形成することで、半導体チップを配線基板７に実装する際に使用するアンダーフィル材（封止材）６がチップ搭載領域７ｋから流出したとしても、プリスタックランド７ｃへの到達をほぼ確実に防ぐことができる。ここで、ソルダレジスト膜７ｔ２が、平面視において環状に形成されていない、言い換えると、ソルダレジスト膜７ｔ２が複数個に分割されていたとしても、このソルダレジスト膜７ｔ２が形成されている箇所では、ダイボンド材の流出を防ぐ効果は得られるが、ソルダレジスト膜７ｔ２が形成されていない部分を経由して、ダイボンド材が流出する恐れがあるため、図１４および図１５に示すように、ソルダレジスト膜７ｔ２は一体に形成されていることが好ましい。
また、上記した配線基板７のクラック対策のみを考慮すると、必ずしもソルダレジスト膜７ｔ２は一体に形成されていなくても良い。換言すれば、給電線（共有部分）を除去するためにソルダレジスト膜７ｔ１に形成しておいた開口部７ａｃさえ塞いでいれば、半導体チップの各辺に沿って形成された開口部７ａｃを塞ぐソルダレジスト膜７ｔ２は、互いに繋がっていなくても良い。しかしながら、上記のクラックが発生する原因の一つは、半導体装置の薄型化の要求に伴い、配線基板７の厚さも薄くなったことである。すなわち、配線基板７の厚さが薄くなったことにより、配線基板７の強度（剛性）が低下したためである。そこで、配線基板７の強度（剛性）をより向上するために、図１４および図１５に示すように、このソルダレジスト膜７ｔ２を一体に形成することが好ましい。
また、ブリード防止用ダムとして機能させるためには、図１２に示す開口部７ａｃをソルダレジスト膜７ｔ２で埋めるだけでなく、ソルダレジスト膜７ｔ１より厚く形成することが好ましい。すなわち、図１６及び図１７に示すように、ソルダレジスト膜７ｔ２の厚さ＞ソルダレジスト膜７ｔ１の厚さとなるようにソルダレジスト膜７ｔ２を形成する。例えば、厚さ２５μｍ程度にソルダレジスト膜７ｔ２を形成する。
このように、ソルダレジスト膜７ｔ２の厚さをソルダレジスト膜７ｔ１の厚さより厚く形成することで、ブリード防止効果をさらに高めることが可能になるとともに、開口部７ａｃに熱応力が付与された際にも開口部７ａｃでクラックが発生するのを防止することができる。
これは、開口部７ａｃに単に樹脂（ソルダレジスト膜７ｔ２）を埋めただけだと、その埋めた箇所の絶縁膜の表面がその周囲の絶縁膜の表面より低い段差となってしまうことがあり、その場合には、埋めた箇所の絶縁膜の表面の低い段差の部分が再び起点となってクラックが形成される虞れがあるが、本実施の形態のソルダレジスト膜７ｔ２のようにソルダレジスト膜７ｔ１より厚さを厚くすることで、ソルダレジスト膜７ｔ２の表面にクラックの起点が形成されてそこからクラックが入るということは阻止できる。
なお、開口部７ａｃにソルダレジスト膜７ｔ２が埋め込まれておらず、下層のソルダレジスト膜７ｔ１の表面が露出している場合には、クラックの発生頻度が非常に高く深刻な状態である。特に、ソルダレジスト膜７ｔ２やソルダレジスト膜７ｔ１は樹脂のみから成る絶縁膜であるため、プリプレグ材に比べて強度が低い。また、これらの絶縁膜（ソルダレジスト膜７ｔ１，７ｔ２）７ｓにコア材７ｖと同じプリプレグ材を使用すれば、配線基板７の強度（剛性）を多少は向上することができるものの、クラックの発生を完全に抑制することは困難である。
したがって、配線基板７のクラック対策には、開口部７ａｃをソルダレジスト膜７ｔ２で塞ぐことが不可欠であるが、少なくともこのソルダレジスト膜７ｔ２の表面を、ソルダレジスト膜７ｔ１の表面と同じ高さ、あるいはソルダレジスト膜７ｔ１の表面よりも高くしておく（突出させておく）ことが好ましい。
また、図１７に示すように、ソルダレジスト膜７ｔ２は、第１領域７ａｂの開口部７ａｃの周囲にソルダレジスト膜７ｔ１とオーバーラップする箇所（オーバーラップ部７ａｈ）を有するように形成されることが好ましい。すなわち、絶縁膜（ソルダレジスト７ｔ１）７ｓに形成された開口部７ａｃの周囲において、この絶縁膜（ソルダレジスト７ｔ１）７ｓと重なる箇所を有するように、絶縁膜（ソルダレジスト膜７ｔ２）７ｓを形成することが好ましい。
これにより、ソルダレジスト膜７ｔ２を塗布する際の開口部７ａｃに対するソルダレジスト膜７ｔ２の位置合わせを容易にすることができる。
以上により、図１４〜図１８に示すような開口部７ａｃがソルダレジスト膜７ｔ２によって塞がれたＭＡＰ基板１４の製造を完了する。
次に、下段基板７上に搭載される半導体チップについて説明する。
図１９は図２の下段パッケージ２に搭載される半導体チップの構造の一例を示す平面図である。
下段パッケージ２に搭載される半導体チップは、図１９に示すコントローラチップ３であり、図１に示すように上段パッケージ９に組み込まれたメモリチップ１０を制御するとともに、外部の電子機器等と電気信号の送受信を行うものである。
図１９に示すようにコントローラチップ３は、平面形状が四角形から成る主面（表面）３ａ、主面３ａに形成された複数のパッド（ボンディングパッド）３ｄ、および主面３ａとは反対側の裏面３ｂを有している。
なお、本実施の形態の半導体装置は、図１に示すようなＰＯＰ１であり、多ピン化が図られたものである。したがって、コントローラチップ３の主面３ａにも狭パッドピッチで複数のパッド３ｄが配置されているが、図１９では便宜上全てのパッド３ｄが示されてはおらず、一部省略されて記載されている。つまり、コントローラチップ３の主面３ａには複数のパッド３ｄが千鳥配列で２列に敷き詰められて配置されている。
また、コントローラチップ３は、シリコンから成り、したがって、熱膨張係数（α）がソルダレジスト膜７ｔ１やソルダレジスト膜７ｔ２等の樹脂とは異なっている。
また、下段パッケージ２では、コントローラチップ３はフリップチップ接続によって下段基板７に電気的に接続されている。
次に、本実施の形態の半導体装置（ＰＯＰ１）に組み込まれる上段パッケージ９について説明する。
図１に示すように、上段パッケージ９は、上面１３ａとその反対側の下面１３ｂとを備えた上段基板１３と、上段基板１３の上面１３ａの中央部（チップ搭載領域）にダイボンド材（接着剤、封止材）１７を介して搭載された半導体チップであるメモリチップ１０と、メモリチップ１０のパッド１０ｃと上段基板１３のボンディングリード１３ｃとを電気的に接続する導電性部材である複数のワイヤ１５（例えば、金線）と、メモリチップ１０と複数のワイヤ１５を樹脂によって封止する封止体１２とを備えている。
すなわち、上段パッケージ９では、メモリチップ１０が、その裏面１０ｂが上段基板１３の上面１３ａと対向するように上段基板１３上にフェイスアップ実装され、かつメモリチップ１０がワイヤ接続によって上段基板１３に電気的に接続されている。
次に、ＰＯＰ１の上段パッケージ９に組み込まれる上段基板１３について説明する。
図１に示すように、上段基板１３は、平面形状が四角形から成る上面１３ａと、上面１３ａに形成された複数のボンディングリード１３ｃと、上面１３ａとは反対側の下面１３ｂと、下面１３ｂに形成された複数のランド１３ｄとを有している。また、内部にはコア材１３ｅを有しており、その表裏両面に配線層１３ｆが形成されており、さらに表裏両面側でそれぞれ配線層１３ｆを覆う絶縁膜であるソルダレジスト膜１３ｇが形成されている。
また、表面側の配線層１３ｆの配線と裏面側の配線層１３ｆの配線とはスルーホール１３ｈを介して電気的に接続されている。
なお、表面側の配線層１３ｆの一部である複数のボンディングリード１３ｃは、上段基板１３に搭載されるメモリチップ１０のパッド１０ｃに対応して配置されている。一方、裏面側の配線層１３ｆの一部である複数のランド１３ｄは、下段パッケージ２の下段基板７の上面７ａの複数のプリスタックランド７ｃそれぞれと半田ボール８を介して電気的に接続されるため、下段基板７の上面７ａのプリスタックランド７ｃの位置に対応して配置されている。
次に、上段基板１３に搭載される半導体チップであるメモリチップ１０について説明すると、図１に示すようにメモリチップ１０は、下段パッケージ２に組み込まれたコントローラチップ３によって制御されるものであり、平面形状が四角形から成る主面１０ａ、主面１０ａに形成された複数のパッド１０ｃ、及び主面１０ａとは反対側の裏面１０ｂを有している。
また、メモリチップ１０もコントローラチップ３と同様にシリコンから成り、したがって、熱膨張係数（α）がソルダレジスト膜１３ｇ等の樹脂とは異なっている。
なお、上段パッケージ９では、メモリチップ１０が上段基板１３上にフェイスアップ実装され、ワイヤ接続によって上段基板１３に電気的に接続されている。
次に、本実施の形態の半導体装置（ＰＯＰ１）の組み立てについて説明する。
図２０は図１の半導体装置の下段パッケージの組み立てで用いられる配線基板の構造の一例を示す部分平面図、図２１は図２０に示す配線基板の構造の一例を示す部分断面図、図２２は図１の半導体装置の下段パッケージの組み立てにおけるダイボンディング後の配線基板の構造の一例を示す部分平面図、図２３は図２２に示す配線基板の構造の一例を示す部分断面図である。また、図２４は図１の半導体装置の下段パッケージの組み立てにおけるアンダーフィル充填後の配線基板の構造の一例を示す部分平面図、図２５は図２４に示す配線基板の構造の一例を示す部分断面図である。さらに、図２６は図１の半導体装置の下段パッケージの組み立てにおけるボール付け後の配線基板の構造の一例を示す部分断面図、図２７は図１の半導体装置の下段パッケージの組み立てにおけるダイシング後の配線基板の構造の一例を示す部分断面図、図２８は本発明の実施の形態の半導体装置の構造の一例を示す断面図、図２９は図２８に示す半導体装置の実装構造の一例を示す断面図である。
まず、図２０及び図２１に示すＭＡＰ基板１４を準備する。ＭＡＰ基板１４は、図１６に示す複数のデバイス領域１４ａがマトリクス配置で形成されてなる多数個取り基板であるが、本実施の形態では、説明上２つのデバイス領域１４ａのみを図示しており、他のデバイス領域１４ａは省略した状態の図を用いて説明する。
また、本実施の形態の半導体装置の組み立てで使用するＭＡＰ基板１４の断面図（図２１、図２３、図２５〜図２７）については、基板の断面構造については省略してあるが、詳細構造は図１６に示す通りである。
図２０及び図２１に示すＭＡＰ基板１４では、ダイシング領域１４ｂの図７に示す給電線７ｚ（共有部分）と、中央部（チップ搭載領域７ｋ）の給電線７ｚｅ（共有部分）は除去されており、かつ上面７ａのチップ搭載領域７ｋの周囲にソルダレジスト膜７ｔ２が環状に、かつ凸状に形成されている。
さらに、プリスタックランド７ｃとフリップチップランド７ｅそれぞれの表面には、図１８に示すめっき層１１（例えば、金めっき）が形成されている。
なお、図２０では、図７のように給電線７ｚｅが断続的に除去された構造となっているが、各辺における除去部分は、互いに繋がっていてもよい。
その後、図２２及び図２３に示すダイボンディングを行う。
まず、図１９に示す平面形状が四角形から成る主面３ａ、主面３ａに形成された複数のパッド３ｄ、及び主面３ａとは反対側の裏面３ｂを有するコントローラチップ３を、ＭＡＰ基板（配線基板）１４の図７に示すチップ搭載領域７ｋに配置する。
その際、導電部材であるバンプ電極４（例えば、半田バンプ）が予め複数のパッド３ｄのそれぞれに形成されたコントローラチップ３を、搬送用治具等を用いて吸着によってピックアップし、搬送した後、ＭＡＰ基板１４の図１６に示すデバイス領域１４ａの前記チップ搭載領域７ｋにバンプ電極４を介して配置する。
すなわち、コントローラチップ３の主面３ａがＭＡＰ基板１４の上面７ａと対向するように配置する（コントローラチップ３の裏面３ｂが上方を向くように配置する）。この時、それぞれのフリップチップランド７ｅとこれらに対応するバンプ電極４との位置を合わせて、これらのバンプ電極４を介してコントローラチップ３を配置する。このとき、ＭＡＰ基板１４は、加熱機構を有するステージ（図示しない）上に配置されており、ＭＡＰ基板１４に熱を加えた状態で、コントローラチップ３をＭＡＰ基板１４の複数のデバイス領域１４ａのそれぞれに搭載する。これにより、デバイス領域１４ａに形成されたフリップチプランド７ｅに接触したバンプ電極４が溶融し、バンプ電極１４とフリップチプランド７ｅとの接合が行われる。なお、本実施の形態では、例えば２２０℃程度、あるいはそれ以上の温度を印加している。
その後、アンダーフィル材（樹脂）６の充填を行う。ここでは、流動性のある（ペースト状）の封止材であるアンダーフィル材（ダイボンド材、接着剤）６をコントローラチップ３とＭＡＰ基板１４の間に供給する。詳細には、コントローラチップ３をＭＡＰ基板１４に配置する際に行っていた加熱を維持した状態で、アンダーフィル材６を供給する。ここで、バンプ電極４とフリップチップランド７ｅとの接合部が封止材（アンダーフィル材６）で封止される前に、加熱されたＭＡＰ基板１４の温度が低下すると、この接合部において破断が生じる恐れがある。そのため、本実施の形態では、できるだけＭＡＰ基板１４の温度が低下しないように、封止材を供給する工程でも、ＭＡＰ基板１４を加熱している。なお、封止材の供給方法としては、図示しないが、コントローラチップ３の２辺に沿ってノズルからコントローラチップ３の脇にアンダーフィル材６を滴下して充填する。したがって、図２４に示すように、この２辺側のアンダーフィル材６のはみ出し量は、他の２辺におけるアンダーフィル材６のはみ出し量よりも大きくなる。
ただし、アンダーフィル材６の滴下は、コントローラチップ３の２辺に対して行うことに限定されるものではなく、いずれか１辺に対して行うものであってもよい。
なお、コントローラチップ３は、図２５に示すように、側面３ｃもその一部がアンダーフィル材６によって覆われた状態となる。
本実施の形態のＰＯＰ１の組み立てでは、図２４及び図２５に示すように、ＭＡＰ基板１４の上面７ａの図１６に示すチップ搭載領域７ｋの周囲に凸状を成すソルダレジスト膜７ｔ２が環状に形成されているため、アンダーフィル材６を供給した際にソルダレジスト膜７ｔ２がダムとなってアンダーフィル材６のプリスタックランド７ｃ上への流出を防止することができる。
ただし、アンダーフィル材６は、ソルダレジスト膜７ｔ２上にかかった状態であってもよく、プリスタックランド７ｃ上まで流出しなければよい。
また、コントローラチップ３とＭＡＰ基板１４の間にアンダーフィル材６を充填したことで、ソルダレジスト膜７ｔ１の中央部（チップ搭載領域７ｋ）に形成された開口部７ａｅ内にもアンダーフィル材６が充填される。そのため、この開口部７ａｅを起点とする配線基板７のクラックを抑制することができる。
接合部の封止が完了した後、図２６に示すボール付けを行う。ここでは、ＭＡＰ基板１４の下面７ｂの図１６に示す第３電極端子群である第３ランド群７ａｄに外部端子である複数の半田ボール５をそれぞれ形成する。詳細に説明すると、第３ランド群７ａｄの複数のランド７ｊそれぞれに、ボール状の導電性部材を配置し、この導電性部材およびＭＡＰ基板１４に熱を加えることで、導電性部材を溶融させ、デバイス領域１４ａに形成されたランド７ｊに半田ボール５を形成する。
このボール付け工程においても、例えば２４０〜２４５℃程度の温度が印加される（以下、半田リフローと呼ぶ）。なお、上記した配線基板７のクラックは、配線基板７に熱が加わると、特に発生し易い。詳細に説明すると、配線基板７に熱を加えると、この熱の影響で配線基板７が膨張する。その後、配線基板７の温度が低下すると、配線基板７が収縮する。このとき、配線基板７に、配線基板７の熱膨張係数とは異なる部材が固定（搭載）されていると、この部材の膨張係数との差により、配線基板７に応力が集中する。そして、配線基板７に開口部７ａｃ，７ａｅが形成されていると、この開口部７ａｃ，７ａｅを起点としてクラックが形成される。しかしながら、本実施の形態では、開口部７ａｃ，７ａｅが封止材（ここでは、アンダーフィル材６）、あるいはソルダレジスト膜７ｔ２で塞がれているため、開口部７ａｃ，７ａｅにおいてクラックの起点を形成しにくくすることができる。
その結果、ボール付け工程での半田リフロー時においてもクラック形成の抑制化を図ることができ、半導体装置（ＰＯＰ１）の信頼性の向上を図ることができる。
ボール付け完了後、図２７に示すダイシングを行う。すなわち、図２６に示すダイシング領域１４ｂにダイシング用のブレード１６を走行させてＭＡＰ基板１４を切断し、これによって複数のパッケージを取得する。
すなわち、このブレード１６を用いたＭＡＰ基板１４の切断工程によって下段パッケージ２の組み立て完了となる。
その後、図２８に示すように、下段パッケージ２と上段パッケージ９の接合（プリスタック）を行ってＰＯＰ１の組み立てを完了する。ここでは、予め組み立てられた上段パッケージ９を下段パッケージ２に積層する。
その際、下段パッケージ２の下段基板７のプリスタックランド７ｃと上段パッケージ９の上段基板１３のランド１３ｄとを導電性部材として、例えば半田ボール８で電気的に接続する。ここでも、半田リフローによって半田ボール８を溶融し、この半田ボール８を介してプリスタックランド７ｃとランド１３ｄとを電気的に接続する。
この下段パッケージ２上に半田ボール８を介して上段パッケージ９を積層するプリスタック工程においても、例えば２４０〜２４５℃程度の温度が印加される。その際、ソルダレジスト膜７ｔ１の開口部７ａｃ，７ａｅが開口した状態となっていると、この開口部７ａｃ，７ａｅに熱応力がかかった際に開口部７ａｃ，７ａｅを起点としてクラックが形成されるという課題が特に発生し易い。
しかしながら、本実施の形態では、開口部７ａｃ，７ａｅが封止材（ここでは、アンダーフィル材６）あるいはソルダレジスト膜７ｔ２で塞がれているため、開口部７ａｃ，７ａｅにおいてクラックの起点を形成しにくくすることができる。
その結果、前記プリスタック工程での半田リフロー時においてもクラック形成の抑制化を図ることができ、半導体装置（ＰＯＰ１）の信頼性の向上を図ることができる。
次に、本実施の形態のＰＯＰ１の実装構造について説明する。
図２９に示すように、組み立てられたＰＯＰ１は、その外部端子である半田ボール５を介してマザーボード（実装基板）１８に搭載される。その際、半田リフローによって半田ボール５を溶融し、この半田ボール５を介してランド７ｊとリード１８ａとを電気的に接続し、ＰＯＰ１をマザーボード１８に実装する。
このＰＯＰ１の実装工程においても、例えば２４０〜２４５℃程度の温度が印加される。その際、ソルダレジスト膜７ｔ１の開口部７ａｃ，７ａｅが開口した状態となっていると、この開口部７ａｃ，７ａｅに熱応力がかかった際に開口部７ａｃ，７ａｅを起点としてクラックが形成されるという課題が特に発生し易い。しかしながら、本実施の形態では、開口部７ａｃ，７ａｅが封止材（ここでは、アンダーフィル材６）あるいはソルダレジスト膜７ｔ２で塞がれているため、開口部７ａｃ，７ａｅにおいてクラックの起点を形成しにくくすることができる。
その結果、ＰＯＰ１の前記実装工程での半田リフロー時においてもクラック形成の抑制化を図ることができ、半導体装置（ＰＯＰ１）の信頼性の向上を図ることができる。
次に、本実施の形態の変形例について説明する。
前記実施の形態では、フリップチップランド７ｅが複数列に亘って形成されていることについて説明したが、例えば図３０の第１変形例に示すように、このフリップチップランド７ｅが１列に形成されているような配線基板７に本願発明を適用してもよい。この理由を以下に説明する。まず、複数のフリップチップランド７ｅが、図３０のように１列に形成（配置）されている場合、これらのフリップチップランド７ｅと繋がる給電線の共有部分を、平面視において、これらのフリップチップランド７ｅよりも配線基板７の上面における中央部側に設けることが考えられる。そして、給電線の共有部分を配線基板７の上面における中央部に設けておけば、給電線の共有部分を除去するために、ソルダレジスト膜７ｔ１に形成された開口部を、後の半導体チップを搭載する工程において使用するダイボンド材（接着剤）、あるいは封止材（アンダーフィル材）で塞ぐことができる。
しかしながら、半導体装置の小型化に伴い、使用する配線基板７や半導体チップの外形サイズも小さくなる傾向にある。これにより、フリップチップランド７ｅと繋がる全てのビア７ｐを、配線基板７の上面における中央部に配置することが困難となる。そのため、そのため、フリップチップランド列の内側領域と外側領域（第１領域７ａｂ）とに分けて給電線７ｚを引き出す必要があり、この結果、チップ搭載領域７ｋに含まれない外側領域（第１領域７ａｂ）にも開口部７ａｃが形成される。
以上の理由から、たとえフリップチップランド７ｅが１列に形成されていたとしても、フリップチップランド列の内側領域と外側領域（第１領域７ａｂ）とに分けて給電線７ｚを引き出す場合には、前記実施の形態のように、外側領域に形成された開口部をソルダレジスト膜７ｔ２で塞いでおくことが、半導体装置の信頼性を向上するためには必要である。
次に、図３１は本発明の実施の形態の半導体装置における下段パッケージの第２変形例の構造を示す平面図、図３２は図３１のＡ−Ａ線に沿って切断した構造を示す断面図、図３３は図３１の下段パッケージの封止体を取り除いた構造を示す平面図である。
図３１〜図３３は、ＰＯＰ１における下段パッケージ２がワイヤボンディングを採用した構造のものである。すなわち、コントローラチップ３のパッド３ｄと下段基板７のボンディングリード７ａｉとが、導電性部材であるワイヤ１９によって電気的に接続されており、さらにこれら複数のワイヤ１９と、下段基板７上に搭載されたコントローラチップ３とが樹脂材から成る封止体２０によって樹脂封止されている。コントローラチップ３は、ワイヤ接続のため、主面３ａを上方に向けてフェイスアップ実装で下段基板７上に搭載されており、下段基板７にダイボンド材１７を介して接合されている。なお、本第２変形例
におけるボンディングリード７ａｉの表面には、給電線を介して金（Ａｕ）等のめっき膜が形成されている。
したがって、コントローラチップ３を下段基板７上に搭載する際には、コントローラチップ３の裏面３ｂが下段基板７の上面７ａと対向するようにし、かつ流動性のある（ペースト状）のダイボンド材１７（接着剤）を介して下段基板７のチップ搭載領域に搭載する。
なお、図３１及び図３２に示すように、第２変形例の下段パッケージ２においてもその上面７ａにはソルダレジスト膜７ｔ２が環状に形成されている。ソルダレジスト膜７ｔ２は、図３２に示すように、ソルダレジスト膜７ｔ１に形成された開口部７ａｃを塞ぐようにソルダレジスト膜７ｔ１上に形成され、かつ図３３に示すように、ボンディングリード７ａｉの周囲に環状に形成されている。ここで、本第２変形例においても、前記実施の形態と同様に、ソルダレジスト膜７ｔ２を環状に、かつ一体に形成しておくことが好ましい理由は、本第２変形例では、半導体チップを配線基板に実装する際に使用するダイボンド材１７が、前述の実施の形態で使用した封止材と同様に、流動性を有している。そのため、プリスタックランド７ｃへダイボンド材１７が流出するのを防ぐためには、前述の実施の形態と同様に、ソルダレジスト膜７ｔ２を環状に、かつ一体に形成しておくことが好ましい。
また、本第２変形例では、上記したように、封止体２０を有している。この封止体２０は、環状のソルダレジスト膜７ｔ２の内側の領域に形成されている。なお、封止体２０は、下段パッケージ２の反りを考慮すると、ソルダレジスト膜７ｔ１やソルダレジスト膜７ｔ２と材料の熱膨張係数（α）が近い同系の材料（エポキシ系樹脂）から成ることが好ましい。さらに封止体２０はその樹脂量が多くなるとパッケージ反りを引く起こすため、なるべく樹脂量を少なくした方が好ましい。
第２変形例の下段パッケージ２において封止体２０の樹脂量を少なくするためには、図３２に示すように封止体２０の外周端をボンディングリード７ａｉのすぐ外側とし、この領域（環状のソルダレジスト膜７ｔ２の内側の領域）を封止領域としている。換言すれば、ボンディングリード７ａｉと繋がる給電線を除去するために形成しておいた開口部７ａｃが露出するように、封止体２０は形成される。
このように半導体チップがワイヤ接続された下段パッケージ２においても、ソルダレジスト膜７ｔ１の開口部７ａｃが樹脂によって塞がれない場合にはクラックの起点が形成されることが考えられるため、図３１〜図３３に示す第２変形例の下段パッケージ２のように、開口部７ａｃをソルダレジスト膜７ｔ２で塞ぐことが好ましい。これにより、クラックの起点が形成されることを抑制でき、その結果、ＰＯＰ１の下段側のパッケージとして採用することができる。
したがって、図３１〜図３３に示す第２変形例の下段パッケージ２が組み込まれたＰＯＰ１においても、図１に示すＰＯＰ１と同様の効果を得ることができる。
以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、給電線（共有部分）がＰＯＰ型半導体装置の配線基板（下段基板）７の上面７ａ側に配置された配線層７ｎに形成されている場合を説明したが、給電線（共有部分）は、配線基板７の下面（実装面）７ｂ側に配置された配線層７ｒに形成されていてもよい。このとき、上記したように、配線基板の強度（剛性）を向上するためには、前記実施の形態で説明したように、開口部を塞ぐ絶縁膜（ソルダレジスト膜）を分割せず、一体に形成しておくことがより好ましい。ただし、配線基板７の下面７ｂに形成される複数のランド７ｊが、平面視において行列上に隙間無く配置されている、所謂、フルアレイ構造の場合には、隣り合うランド間に給電線（共有部分）を配置することが困難であるため、このようなフルアレイ構造については、上記のように、配線基板７の上面側に給電線（共有部分）を形成しておくことが好ましい。
また、前記実施の形態では、半導体チップをＭＡＰ基板の複数のデバイス領域のそれぞれに搭載する工程において、半導体チップをチップ搭載領域７ｋに配置してから、半導体チップと配線基板の上面との間に封止材を供給する工程について説明したが、これに限定されるものではなく、予め封止材（アンダーフィル材６）をチップ搭載領域７ｋに配置してから、半導体チップの主面が配線基板の上面と対向するように、配線基板を加熱した状態で半導体チップをチップ搭載領域７ｋに配置し、さらに半導体チップの裏面に荷重を加えることで、前記封止材を、この封止材が塗布された部分の周囲に押し広げながら、バンプ電極４とフリップチップランド７ｅとを電気的に接続し、この押し広げられた封止材でバンプ電極４とフリップチップランド７ｅとの接合部を封止する方法であってもよい。
また、前記変形例では、ソルダレジスト膜７ｔ２で最上層（１層目）の配線層７ｎを覆うソルダレジスト膜７ｔ１に形成された開口部のうち、フリップチップランド列の内側領域に形成された開口部を、後の半導体チップを搭載する工程において使用するダイボンド材（接着剤）、あるいは封止材（アンダーフィル材）で塞ぐことについて説明したが、配線基板に搭載する半導体チップの外形サイズが、フリップチップランド列の内側領域に形成された開口部で囲まれる領域の面積（サイズ）よりも小さい場合には、この半導体チップを封止する封止体２０で、フリップチップランド列の内側領域に形成された開口部を塞いでもよい。
本発明は、半導体チップが搭載された基板上に他の基板を積層して成る電子装置に利用可能である。
１ ＰＯＰ（半導体装置）
２ 下段パッケージ
３ コントローラチップ（半導体チップ）
３ａ 主面（表面）
３ｂ 裏面
３ｃ 側面
３ｄ パッド（ボンディングパッド）
４ バンプ電極（導電性部材）
５ 半田ボール（外部端子）
６ アンダーフィル材（封止材）
７ 配線基板（下段基板）
７ａ 上面
７ｂ 下面
７ｃ，７ｃａ，７ｃｂ，７ｃｃ プリスタックランド（第１電極）
７ｄ 第１ランド群（第１電極端子群）
７ｅ，７ｅａ，７ｅｂ，７ｆ，７ｈ フリップチップランド（第２電極）
７ｇ，７ｉ 第２ランド群（第２電極端子群）
７ｊ ランド（ボールランド）
７ｋ チップ搭載領域
７ｍ 配線層（上面側配線層）
７ｎ 配線層（上面側配線層）
７ｐ ビア
７ｑ 配線層（下面側配線層）
７ｒ 配線層（下面側配線層）
７ｓ 絶縁膜
７ｔ１ ソルダレジスト膜（上面側絶縁膜）
７ｔ２ ソルダレジスト膜（上面側絶縁膜）
７ｕ ソルダレジスト膜（下面側絶縁膜）
７ｖ コア材（基材）
７ｗ 表面
７ｘ 裏面
７ｙ スルーホール
７ｚ 給電線
７ｚａ 給電線
７ｚｂ 給電線
７ｚｃ 給電線（共有部分）
７ｚｄ 給電線
７ｚｅ 給電線（共有部分）
７ａａ 端部（辺）
７ａｂ 第１領域
７ａｃ 開口部
７ａｄ 第３ランド群（第３電極端子群）
７ａｅ 開口部
７ａｆ 配線部
７ａｇ 開口部
７ａｈ オーバーラップ部
７ａｉ ボンディングリード
８ 半田ボール
９ 上段パッケージ
１０ メモリチップ（半導体チップ）
１０ａ 主面
１０ｂ 裏面
１０ｃ パッド
１１ めっき層（めっき膜）
１２ 封止体
１３ 配線基板（上段基板）
１３ａ 上面
１３ｂ 下面
１３ｃ ボンディングリード
１３ｄ ランド
１３ｅ コア材
１３ｆ 配線層
１３ｇ ソルダレジスト膜
１３ｈ スルーホール
１４ ＭＡＰ基板（配線基板）
１４ａ デバイス領域
１４ｂ ダイシング領域
１４ｃ 交差点部
１５ ワイヤ（導電性部材）
１６ ブレード
１７ ダイボンド材
１８ マザーボード（実装基板）
１８ａ リード
１９ ワイヤ（導電性部材）
２０ 封止体

Claims (8)

  1. 以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）平面形状が四角形から成る上面と、
    前記上面に設けられたチップ搭載領域と、
    前記上面に形成され、かつ前記上面の端部に沿って形成された第１電極端子群と、
    前記上面に形成され、かつ平面視において、前記第１電極端子群よりも内側に形成された第２電極端子群と、
    前記第１電極端子群における複数の第１電極とそれぞれ繋がり、かつ前記複数の第１電極のそれぞれから前記上面の前記端部に向かって延在する複数の第１給電線と、
    前記第２電極端子群における複数の第２電極とそれぞれ繋がり、かつ前記複数の第２電極のそれぞれから、平面視において、前記第１電極端子群と前記第２電極端子群との間に位置する第１領域に向かって延在する複数の第２給電線と、
    前記第１領域を開口する開口部を有し、かつ前記第１電極端子群および前記第２電極端子群を露出するように、かつ前記複数の第１給電線および前記第２給電線を覆うように、前記上面に形成された第１上面側絶縁膜と、
    前記開口部の内部を塞ぐように、かつ前記第１電極端子群および前記第２電極端子群を露出するように、前記第１上面側絶縁膜上に形成された第２上面側絶縁膜と、
    前記上面とは反対側の下面と、
    前記下面に形成され、かつ前記第１電極端子群および前記第２電極端子群とそれぞれ電気的に接続された第３電極端子群と、
    前記第３電極端子群を露出するように、前記下面に形成された第１下面側絶縁膜と、
    を備えた配線基板を準備する工程；
    （ｂ）平面形状が四角形から成る表面、前記表面に形成された複数のボンディングパッド、および前記表面とは反対側の裏面を有する半導体チップを、前記配線基板の前記チップ搭載領域に配置する工程；
    （ｃ）前記半導体チップの前記複数のボンディングパッドと前記配線基板の前記複数の第２電極とを、複数の導電性部材を介してそれぞれ電気的に接続する工程；
    （ｄ）前記配線基板の前記第３電極端子群に複数の外部端子をそれぞれ形成する工程；
    ここで、
    前記複数の第１電極端子群および前記複数の第２電極端子群の表面には、電解めっき法を用いてめっき層が形成されており、
    前記第１領域は、平面視において、前記半導体チップの辺に沿って設けられており、
    前記第１領域は、平面視において、前記半導体チップの周囲に配置されており、
    前記第２上面側絶縁膜は、平面視において、前記半導体チップ周囲に、かつ環状に形成されている。
  2. 請求項１において、
    前記配線基板は、以下の工程（ａ１）−（ａ４）により製造される；
    （ａ１）前記上面と、前記チップ搭載領域と、前記第１電極端子群と、前記第２電極端子群と、前記複数の第１給電線と、前記複数の第２給電線と、前記上面に形成され、かつ前記複数の第２給電線のそれぞれと繋がる第３給電線と、前記開口部を有し、かつ前記第１電極端子群、前記第２電極端子群および前記第３給電線を露出するように、かつ前記複数の第１給電線および前記第２給電線を覆うように、前記上面に形成された前記第１上面側絶縁膜と、前記下面と、前記第３電極端子群と、前記第１下面側絶縁膜と、を備えた前記配線基板を準備する工程；
    （ａ２）前記（ａ１）工程の後、前記第１上面側絶縁膜から露出した前記第１電極端子群および前記第２電極端子群の表面に、電解めっき法を用いて前記めっき層を形成する工程；
    （ａ３）前記（ａ２）工程の後、前記開口部から露出した前記第３給電線を除去する工程；
    （ａ４）前記（ａ３）工程の後、前記開口部の内部を塞ぐように、かつ前記第１電極端子群および前記第２電極端子群を露出するように、前記第１上面側絶縁膜上に前記第２上面側絶縁膜を形成する工程。
  3. 請求項１において、
    前記配線基板は、表面および裏面を有する基材と、前記基材の前記表面に形成された第１上面側配線層と、前記第１上面側配線層上に形成された第３上面側絶縁膜と、前記第３上面側絶縁膜上に形成され、かつ前記第１上面側配線層と電気的に接続された、前記第１電極端子群および前記第２電極端子群を備えた第２上面側配線層と、前記第２上面側配線層上に形成された前記第１上面側絶縁膜と、
    前記基材の前記裏面に形成され、かつ前記第１上面側配線層と電気的に接続された第１下面側配線層と、前記第１下面側配線層上に形成された第２下面側絶縁膜と、前記第２下面側絶縁膜上に形成され、かつ前記第１下面側配線層と電気的に接続された、前記第３電極端子群を備えた第２下面側配線層と、前記第２下面側配線層上に形成された前記第１下面側絶縁膜と、を有し、
    前記基材は、ガラス繊維を含む第１樹脂材から成り、
    前記第１上面側絶縁膜および前記第１下面側絶縁膜は、前記ガラス繊維を含まない第２樹脂材から成る。
  4. 請求項１において、
    前記第２上面側絶縁膜の厚さは、前記第１上面側絶縁膜の厚さよりも厚くなるように、形成されていることを特徴とする半導体装置の製造方法。
  5. 請求項３において、
    前記第２電極端子群は、前記第２給電線とは電気的に接続されずに、前記第２上面側配線層の配線を介して前記第１電極端子群の前記複数の第１電極の何れかに電気的に接続される前記第２電極を含んでいることを特徴とする半導体装置の製造方法。
  6. 請求項１において、
    前記第２電極端子群の前記複数の第２電極は、内側列と外側列の２列で配置され、前記内側列の前記複数の第２電極は、前記内側列よりさらに内側に向かって延在する第４給電線と電気的に接続されていることを特徴とする半導体装置の製造方法。
  7. 請求項６において、
    前記第２電極端子群の前記複数の第２電極は、前記半導体チップの外周部に沿って千鳥配列で設けられていることを特徴とする半導体装置の製造方法。
  8. 請求項１において、
    前記第２上面側絶縁膜は、前記第１領域の前記開口部の周囲において、前記第１上面側絶縁膜と重なる箇所を有していることを特徴とする半導体装置の製造方法。
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