JP5211493B2 - 配線基板及び半導体装置 - Google Patents

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Description

本発明は、配線基板及び半導体装置に関し、より具体的には、半導体素子等の電子部品が実装される配線基板および半導体素子が配線基板にバンプ接続により実装された半導体装置に関する。
ガラスエポキシ樹脂等の絶縁性樹脂を基材とし、一方の主面に銅（Ｃｕ）等からなる導電層が選択的に配設された配線基板を用い、前記導電層に、半導体集積回路素子（以下、半導体素子と称する）の主面に配設されたワイヤバンプとも称される凸状（突起状）外部接続端子が接続され、一方、前記配線基板の他方の主面に選択的に形成された電極の表面には球状電極端子等の外部接続端子が配設されてなる半導体装置がある。
当該半導体装置にあっては、前記半導体素子は、所謂フリップチップ（フェイスダウン）状態をもって、配線基板に搭載されている。
このようなフリップチップ実装構造に於いては、半導体素子の回路形成面及び前記凸状（突起状）外部接続端子を保護し接続信頼性を向上するために、半導体素子の回路形成面と配線基板との間隙にエポキシ系樹脂を主体とするアンダーフィル材を充填し、且つ当該半導体素子の外周側面の一部又は全部を当該アンダーフィル材により被覆することにより、半導体素子と配線基板との接続を補強することがなされている。
かかるアンダーフィル材は、半導体素子を配線基板に搭載・接続した後に、当該半導体素子の周囲から半導体素子の回路形成面と配線基板との間隙に注入されるか、配線基板上に予めアンダーフィル材を塗布しておき、当該アンダーフィル材を介在させた状態で、半導体素子を配線基板に搭載することにより、半導体素子の回路形成面と配線基板との間に配設される。
かかるアンダーフィル材の配設に際し、当該アンダーフィル材の配線基板上への選択的配設が必要とされる場合がある。
当該アンダーフィル材の選択的な配設を行う為に、例えば図１に示すように、配線基板の上面に於ける半導体素子の搭載領域を囲繞して、ダムを配設することが提案されている。
ここで、図１は、配線基板上に半導体素子がフリップチップ実装され、且つ当該半導体素子の搭載部を囲繞してダムが配設された状態を示している。尚、図１（ｂ）は、図１（ａ）に於いて線Ｘ−Ｘで示す箇所の断面を示す。又、図１に於いては、配線基板の下面に選択的に配設される外部接続端子の図示が省略されている。
図１に示される半導体装置１０にあっては、配線基板１の主面に配設されたボンディング端子２に、凸状（突起状）外部接続端子３を介して半導体素子４がフリップチップ実装されている。また、当該半導体素子４と配線基板１の主面との間並びに半導体素子４の外周側面に、アンダーフィル材５が充填・配設されている。
更に、配線基板１の主面には、半導体素子１の搭載部を囲繞して、アンダーフィル材５の流れを塞き止める為のダム６が配設されている。これにより、アンダーフィル材５の配設領域が画定されている。
当該アンダーフィル材５の半導体素子４の周囲にスロープ状に形成される部位Ａは、フィレットと称される。かかるフィレットは、配線基板１と半導体素子４との熱膨張率の差による凸状（突起状）外部接続端子３とボンディング端子２との接続部への局所的な応力集中を緩和し、配線基板１と半導体素子４との接続の信頼性を高める効果を有する。
かかる構造に於いては、配線基板１上の半導体素子４の搭載領域に近接して他の電子部品を搭載する端子を配設する場合であっても、前記ダム６によりアンダーフィル材５の流入を阻止すことができる。
また、当該ダム６を、所定の高さをもって形成することにより、アンダーフィル材５の厚み（高さ）を、所定の値に制御することができる。
なお、例えば、プリント配線板用基材に設けられた電子部品収納・取付け予定部及びボンディングホールを取り囲むようにして、少なくとも内側面の平面形状がジグザグ形状若しくは凹凸の連続形状である封止樹脂流れ止め枠を配置する構造（特許文献１参照）、或いはチップ実装領域の周囲に形成された電極パッドと、当該チップ実装領域との間にダムが設けられた実装基板と、当該実装基板のチップ実装領域にフリップチップ実装された半導体チップと、実装基板と半導体チップとの間に充填されたアンダーフィル材とを備える半導体装置の構造として、アンダーフィル材が滴下されるチップ実装領域の所定の辺とこれに対応するダムとの間の距離を、チップ実装領域の他の辺とこれに対応するダムとの間の距離よりも長く設定した構造（特許文献２参照）が提案されている。
また、電子部品の実装に際しアンダーフィル材が使用される配線基板であって、前記電子部品の外部接続端子と半田を介して接続される半田ランドと、前記電子部品の実装領域の周囲の少なくとも一部に敷設された、半田ダムを形成するための下地となるダム用ランドとを有し、半田ダムの外側に於いても電子部品が搭載可能な構造が提案されている（特許文献３参照）。
更に、ＩＣチップ１が実装され、ＩＣチップの電極と接続される基板導体が形成された基板本体と、基板本体上に形成されＣチップの実装位置に開口部を有する絶縁保護膜とを備えたプリント基板であって、ＩＣチップの外形各辺と絶縁保護膜の開口縁部との距離を０．２〜０．５ｍｍに形成し、且つ開口部の隅角部を局所的に広く開口した構造が提案されている（特許文献４参照）。
特開平８−９７５３５号公報 特開２００５−２７６８７９号公報 特開２００６−１４０３２７号公報 特開２００５−１７５１１３号公報
しかしながら、配線基板の上面に於いて、半導体素子の搭載領域を取り囲むようにして、半導体素子よりも大型のアンダーフィル材流れ止め用のダムを配設した上記従来の態様には、以下の問題がある。
配線基板の上面に於いて、半導体素子の搭載領域を取り囲むようにダムを配設した従来の構造の問題点を、図２乃至図４を用いて説明する。なお、図２及び図３にあっては、配線基板１の下面に選択的に配設される外部接続端子の図示を省略している。
前記図１に示した半導体装置構成にあっては、アンダーフィル材５を加熱により硬化させると、アンダーフィル材５自体が硬化収縮する。
かかる剥離は、発生した箇所を基点として拡大する。この結果、当該剥離した箇所を通して半導体装置内部に水分が浸入し易くなる。当該水分の進入により、半導体装置１０の内部の配線及び／或いは凸状（突起状）外部接続端子３には、腐食及び／或いは破断を生じてしまう。
かかる問題は、多端子化により外形寸法が大型化した半導体素子をフリップチップ実装する場合及び／或いは配線基板に搭載される半導体素子の周囲に外部接続端子を設け、ＳｉＰ（システム・イン・パッケージ）型等の積層型半導体装置を構成する場合など構成部材の数が増加し、機械構造が複雑化した場合にはより顕著となる。
また、電子機器に於ける半導体装置の高密度実装の要請に対応すべく、半導体装置の外形寸法の小形化が図られつつある。
一方、前記アンダーフィル材５は、半導体素子４の回路形成面及び凸状（突起状）外部接続端子３を保護すると共に、配線基板１と半導体素子４との接続を補強し、両者の接続信頼性を確保・向上させる。特に、アンダーフィル材５のフィレットＡの配線基板１との接触面積、即ち、半導体素子の周囲に於けるスロープ状の広がり面積は、配線基板１と半導体素子４との接続信頼性に対して影響を与える。（図３（ａ）参照）
従って、半導体装置１０の外形野の小形化に対応すべく、ダム６の内壁側を半導体素子４により近くに位置せしめると、フィレットＡの広がりが小となり、配線基板１と半導体素子４との接続信頼性を確保できない恐れがある。
一方、半導体装置の外形寸法を小形化すべく、図３（ｂ）に示すように、フィレットＡの大きさを変えず、ダム６の幅を小さくする形態も考えられる。
しかしながら、かかる構成によれば、ダム６'はその高さに対して幅が小であると、当該ダム６'と配線基板１の表面との界面（（図３（ｂ）に於いて矢印で示す面））に応力が集中し、当該界面に於けるダム６'の剥離、或いはダム６' 及び／或いは配線基板１に於けるクラックの発生を生じ易い。
かかる剥離或いはクラックが生ずれば、その発生箇所から半導体装置内部に水分が浸入し易い。その結果、半導体装置１０'の内部の配線及び／或いは凸状（突起状）外部接続端子３に於いて腐食及び／或いは破断を生じ、所望の信頼性が得られない。また、ダム６'を構成する材料に因っては、当該ダム６'の倒れが発生する可能性もある。
これに対し、前記特許文献４に記載された態様、即ち、特に応力が集中しやすい四隅に於いて、ダムを半導体素子から遠ざけるように配設することによりフィレットを大きくする態様は、前記接続の信頼性を向上させる観点からは有効である。しかしながら、当該半導体装置の小形化については考慮さていない。
一方、半導体装置の高密度実装形態の一つとして、複数の半導体装置を積層配置して構成するＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）型半導体装置も提案されている。
当該ＰＯＰ型半導体装置は、図４に示されるように、配線基板１上に半導体素子４がフリップチップ実装された半導体装置１０上に、外部接続端子１３を介して、配線基板８の上面に半導体素子９が搭載され、ボンディングワイヤ１１により配線基板８と半導体素子９とが接続される半導体装置２０が搭載された形態を有する。
かかる構成に於いて、半導体装置２０にあっては、半導体素子９及びボンディングワイヤ１１を含む配線基板８上面は、封止用樹脂１２により樹脂封止されている。一方、配線基板８の下面であって、半導体装置１０の外部接続端子７と対応する箇所には、選択的に形成された電極の表面に設けられた球状電極端子等の外部接続端子１３が配設されている。
当該半導体装置２０の外部接続端子１３は、半導体装置１０の外部接続端子７に接続され、半導体装置１０に積層配置されている。また、半導体装置１０の配線基板１の下面には、選択的に形成された電極の表面に設けられる球状電極端子等の外部接続端子１４が配設されている。
かかる構造に於いて、温度変化があると、各構成部材の熱膨張係数の相違により、図４に示すように、半導体装置１０にあって半導体素子４側が山なりとなった凸状の反りが発生し、一方、半導体装置２０では配線基板８側が山なりとなった凹状の反りが発生する。
この結果、各構成部材に内在する内部応力は大きくなり、半導体素子４の周囲に位置するアンダーフィル材５のフィレット部とダム６との界面に於いて剥離が発生し易い。
この様な、ＰＯＰ型半導体装置にあっても外形寸法のより小形化の要求は高く、外部接続端子７を半導体素子４により近接して配設することが求められる。また、図４に示す構成に於いて、上部半導体装置２０を搭載することに替えて、配線基板１の外部接続端子７に容量素子などを接続する場合にも、半導体装置１０の電気的特性の向上を図る為、当該外部接続端子７は半導体素子４により近接して配置されることが求められる。
この様な場合、配線基板１上にあって、外部接続端子７と半導体素子４との間に配設されるダム６を半導体素子４に近接して配置することになり、フィレットＡは十分な拡がりを得られず、配線基板１と半導体素子４との接続信頼性の低下を招いてしまう恐れがある。
また、ダム６の幅を小さくすることにより、フィレットＡの大きさを維持しようとすると、ダム６と配線基板１の表面との界面に応力が集中し易く、当該界面に於いてダム６材の剥離を発生じ、或いは当該界面の近傍に於いてダム６及び／或いは配線基板１にクラックが発生し易くなる。
本発明は、上記の点に鑑みてなされたものであって、その表面に電子部品がフリップチップ実装され、当該電子部品と前記表面との間にアンダーフィル材が配設される配線基板に於いて、前記ダムの配設形態を変え、もってアンダーフィル材のフィレットには十分な拡がりを与え、且つ当該アンダーフィル材とダムとの界面に於ける剥離を防止して、高い信頼性を得ることができると共に、電子機器の小形化に対応することができる、配線基板、及び電子部品の配線基板への実装構造を提供することを目的とする。
本発明の一の観点によれば、一方の主面に、電子部品がバンプを介して実装され、前記電子部品の周囲の少なくとも一部が樹脂により被覆される配線基板であって、前記主面のうち、前記電子部品が実装される領域の周囲の少なくとも一部に設けられる突起部を有し、前記突起部は、前記樹脂と接触する面に凹凸を有することを特徴とする配線基板が提供される。
前記突起部は、絶縁性樹脂を含んでもよい。また、前記電子部品が実装される当該基板の面上には、前記突起部よりも外側に、外部接続端子が配設されていてもよい。更に、前記突起部は、前記外部接続用端子の外形形状に対応した形状を有していてもよい。また、前記突起部は、互いに隣接して設けられた前記外部接続端子間に於いては、当該基板に於ける前記電子部品の実装領域から遠ざかる方向に向かう形状をもって配設されていてもよい。
本発明の他の観点によれば、基板と、前記基板の主面に、バンプを介して実装される半導体素子と、前記基板の主面のうち、前記半導体素子の周囲の少なくとも一部に設けられる突起部と、前記突起部の内側に設けられ、前記半導体素子の周囲の一部を被覆する樹脂とを有し、前記突起部は、前記樹脂と接触する面に凹凸を有することを特徴とする半導体装置が提供される。
前記半導体素子が実装される当該基板の面上に於いて、前記突起部よりも外側に外部接続端子が配設され、第２の半導体素子が、前記半導体素子上に積層配置されると共に、前記外部接続端子に接続されてなることとしてもよい。また、前記外部接続用端子に、受動素子部品が実装されてなることとしてもよい。
本発明によれば、電子部品がバンプ接続により実装され、ダムにより配設領域が画定されるアンダーフィル材によって前記電子部品が接合される配線基板であって、ダムとアンダーフィル材のフィレットとの界面での剥離を防止して信頼性を向上させることができ、更に電子機器の小型化に対応することができる配線基板、及び半導体装置を提供することができる。
以下、本発明の実施の形態について説明する。
なお、本発明の各実施の形態に於いて、配線基板に搭載される電子部品の一例として、フリップチップ実装される半導体素子を挙げているが、本発明はかかる例に限定されず、バンプ接続方式により配線基板に搭載される他の電子部品、例えば、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型、或いはＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置であってもよい。
［第１の実施の形態］
本発明の第１の実施の形態に係る配線基板の構造を図５に示す。図５（ｂ）は図５（ａ）の線Ｘ−Ｘに於ける断面を示し、図５（ｃ）は図５（ａ）に於いて点線Ａで囲んだ部分を拡大して示す。尚、図５（ａ）に於いて、点線Ｂで囲んだ矩形領域は、半導体素子の実装・搭載領域を示す。
図５（ａ）及び図５（ｂ）を参照するに、本発明の第１の実施の形態に係る配線基板５０は、ガラス−エポキシ、ガラス−ＢＴ（ビスマレイミドトリアジン）、ポリイミド等の有機樹脂材、セラミックス或いはガラス等の無機材料、又はシリコン（Ｓｉ）等の半導体材料からなる基板基材５１の両面に、銅（Ｃｕ）、アルミニウム（Ａｌ）等からなる配線パターンが多層配線層構造をもって選択的に配設されている。
当該配線パターンの一部として、基板基材５１の一方の主面（上面）には、当該配線基板５０上にフリップチップ実装される半導体素子の電極が接続される電極端子５２、並びに当該配線基板５０上に積層配置される半導体装置の接続用（以下では、上部半導体装置接続用という）の外部接続端子５３とが配設されている。
また、当該基板基材５１の他方の主面（下面）には、当該配線基板５０を電子機器のマザーボード等への接続用球状電極端子が配設される外部接続用端子５４が複数配設されている。
前記配線パターン、電極端子５２、並びに外部接続用端子５３、５４は、所謂フォトエッチング法、選択メッキ法等により形成される。
当該電極端子５２及び外部接続用端子５３、５４の表面は、電解めっき法或いは無電解めっき法により、下層から順に、ニッケル（Ｎｉ）／金（Ａｕ）の２層めっき層、又は銅（Ｃｕ）／ニッケル（Ｎｉ）／金（Ａｕ）の３層めっき層により被覆されてもよい。
なお、図５（ｂ）では、多層配線構造に於ける内層配線を図示していない。
また、電極端子５２の表面には、例えば半田、導電性樹脂等からなる再溶融性の導電材が被覆されてもよい。
配線基板５０に於ける、多層配線層の最上層には、エポキシ系、アクリル系、ポリイミド系等の樹脂、又はこれらの混合樹脂等からなる絶縁性樹脂層５５が配設されている。
当該絶縁性樹脂層５５は、例えば感光性フォトレジスト材料を、印刷法、スプレーコート法、熱ロールを用いたラミネート法、スピンコート法等により配線基板５０の表面に形成し、フォトリソグラフィ法によって開口パターンを形成する。この結果、配線基板５０の上面のほぼ中央部に形成された開口部Ｏｐ内に於いて電極端子５２が露出し、また配線基板５０の上面の外周縁部近傍に於いて半導体装置接続用の外部接続端子５３が露出する。また、配線基板５０の下面に於いては、外部接続用端子５４が露出する。
当該絶縁性樹脂層５５は、例えば１μm乃至３０μmの厚さに設定される。より厚く形成しようとする場合には、例えば厚さ１μｍ乃至１５μmの樹脂層を複数重ねて形成する。
本発明の第１の実施の形態に係る配線基板５０にあっては、当該配線基板５０の上面に於いて、外部接続端子５３と、破線Ｂにより示される半導体素子実装領域との間に、ダム５６が選択的に配設さている。当該ダム５６は、点線Ｂで示す半導体素子の実装領域を取り囲むように、絶縁性樹脂層５５上に於いて環状に設けられる。これにより、アンダーフィル材の配設領域が設定される。
第１の実施の形態に係る配線基板５０にあっては、かかる環状のダム５６に於ける形態・パターンが特徴的である。即ち、当該ダム５６は、アンダーフィル材と接する内側面（点線Ｂで示す半導体素子６５の実装領域側の面）は、配線基板上に配設された外部接続端子５３の外形形状（略円形状）に対応した、円弧状の曲線部が連続してなる形状を有する。
また、隣接する外部接続端子５３間に於いては、当該ダム５６の円弧状の曲線部の接続部が、半導体素子の実装領域から遠ざかる方向（外側）に向って配設されている。
当該ダム５６は、ソルダーレジスト材等の絶縁性樹脂、或いは銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、錫（Ｓｎ）等の金属またはこれらの合金、またはセラミックス等の無機材料から形成される。絶縁性樹脂から形成される場合は、配線基板の製造方法に於ける絶縁性樹脂層の形成方法と同様の方法により形成することができ、この結果、樹脂からなるアンダーフィル材との密着性に優れる。尚、当該ダム５６を、絶縁性樹脂層５５を構成する樹脂材料と同一の材料から形成してもよい。
かかるダム５６の配設構成に於いて、当該ダム５６がソルダーレジスト材から成る場合、ダム５６の高さ（配線基板５０の表面に対し垂直方向の長さ）を、例えば約１０μｍ乃至３００μｍに、また幅Ｃを約０．１ｍｍ以上に設定する。また、当該ダム５６の、隣接する円弧状の曲線部の頂点間の距離Ｄを、約０．１ｍｍ以上３ｍｍ以下に設定する。
更に、当該ダム５６の内壁面（図５（ａ）に於いて点線Ｂで示す半導体素子の実装領域側の面）に於いて、円弧状の曲線部の頂点部と谷の部分との間に於ける半導体素子の実装領域に対する距離の差Ｅを、約０．１ｍｍ以上３ｍｍ以下に設定する。また、当該ダム５６に於ける円弧状の曲線部の頂点部と当該円弧状部の接続部先端との間の距離（有効幅と称する）Ｆが、０．３ｍｍ以上に設定される。
次に、上述の構造を備えた配線基板５０に、半導体素子がフェイスダウンで搭載（フリップチップ実装）された構造を、図６を参照して説明する。
ここで、図６（ｂ）は、図６（ａ）の線Ｘ−Ｘの断面を示す。
図６を参照するに、配線基板５０の一方の主面（上面）に於いて、前記図５（ａ）に於いて点線Ｂで示す半導体素子の実装領域に、半導体素子６５がフェイスダウン方式をもって搭載されている。
当該半導体素子６５は、所謂ウェーハプロセスが適用されて、シリコン（Ｓｉ）或いはガリウム砒素（ＧａＡｓ）等の半導体基板の一方の主面に、トランジスタ等の能動素子、コンデンサ等の受動素子並びにこれらの素子を接続する配線層をもって形成された電子回路を具備し、当該主面には、アルミニウム（Ａｌ）又は銅（Ｃｕ）を主体とする金属からなる電極パッド６６が配設されている。
当該電極パッド６６上には、金（Ａｕ）、銅（Ｃｕ）或いはこれらの合金又は半田等からなる凸状（突起状）外部接続端子であるバンプ６７が形成されている。
尚、図６に於いては、半導体素子６５に於ける回路素子部及び配線層等の図示は省略している。
一方、配線基板５０の表面に配設された電極端子５２の表面には、接続される半導体素子６５の電極形態などに対応して、半田、或いは導電性樹脂等からなる再溶融性の導電部材６９が被覆されている。当該導電部材６９は、印刷法、転写法、蒸着法、或いは化学反応析出法等により被着される。前記配線基板５０の電極端子５２と半導体素子６５のバンプ６７は、かかる導電部材６９を介して接続されている。
また、配線基板５０の他方の主面（下面）に複数配設された球状電極端子接続用の外部接続用端子５４には、球状電極端子６８が設けられている。
そして、配線基板５０と半導体素子６５の電子回路形成面とが対向する間隙、並びに当該半導体素子６５の外周部分と前記ダム５６との間には、アンダーフィル材７０が配設されている。
当該アンダーフィル材７０により、配線基板５０と半導体素子６５の電子回路形成面との間隙は封止され、また当該半導体素子６５の外周部分とダム５６との間も封止されて、当該半導体素子６５は配線基板５０上に固着されている。なお、アンダーフィル材７０は、前記半導体素子６５の周囲にあっては、ダム５６との間に於いて、フィレットと称されるスロープ状に形成された部位Ａを有する。
当該アンダーフィル材７０は、エポキシ樹脂、ポリイミド樹脂、又はアクリル樹脂等からなる熱硬化性接着剤であり、硬化後の樹脂の熱膨張率、粘度或いは流動性を調整すべく、シリカ又はセラミックス等の無機物フィラーを含有してもよい。また、当該アンダーフィル材７０は、フリップチップ実装の方法によっては、銀（Ａｇ）粒子或いは表面に金属が被覆されたプラスティック粒子等の導電性フィラーを含有してもよい。
前述の如く、半導体素子６５がフリップチップ実装される配線基板５０上には、当該半導体素子６５の実装部とグリッド状に配設された複数個の外部接続端子５３との間に於いて、ダム５６が配設されている。
当該ダム５６の配設により、アンダーフィル材７０が流出して外部接続端子５３に到達することを防止することができ、当該外部接続端子５３を、半導体素子６５の実装部により近接して配設することができる。従って、半導体装置の小形化を図ることができ、また基板設計の自由度を高めることができる。
特に、本第１の実施の形態にあっては、前述の如く、ダム５６は、円弧状の曲線部が連続して形成された形状を有し、且つ当該円弧状部の接続部は、隣り合う外部接続端子５３の間に位置して配設されている。
従って、当該ダム５６と外部接続端子５３との間の距離を大きくするものではなく、半導体装置としての小形化を妨げるものではない。
更に、ダム５６は、円弧状の曲線部が連続して形成された形状を有するため、ダム５６の内壁面（図５（ａ）に於いて点線Ｂで示す半導体素子の実装領域側の面）とアンダーフィル材７０とが接触する面積は大きい。また、当該形状によるアンカー効果によって、アンダーフィル材７０の接着性が増すため、アンダーフィル材７０とダム５６との密着性を向上させることができる。
又，ダム５６は、平面的に見て円弧状の曲線部が連続する形状を有するため、ダムの有効幅（図５（ｃ）で説明したＦの寸法）は、ダムの幅（図５（ｃ）で説明したＣの寸法）よりも大きく、ダム５６と配線基板５０との界面近傍に於ける応力集中を低減できる。この為、当該界面に於ける当該ダム５６の剥離、或いはダム５６及び／或いは配線基板５０にクラックが発生することを防止することができる。
従って、アンダーフィル材７０のフィレットＡとダム５６との界面に於ける剥離の発生を防止することができ、半導体装置の信頼性を向上させることができる。
また、ダム５６のアンダーフィル材７０と接する内壁面（図５（ａ）に於いて点線Ｂで示す半導体素子６５の実装領域側の面）は、平面的にみて円弧状部が連続して形成された形状を有し、更に、ダム５６は、隣接して設けられた外部接続端子５３間に於いては、図５（ａ）に於いて点線Ｂで示す半導体素子６５の実装領域から遠ざかる方向（外側）に向かうように配設されている。
この為、アンダーフィル材７０のフィレットＡの配線基板５０との接触面積、即ち、半導体素子６５の周囲に於ける裾状の広がり面積を大きく形成することができ、配線基板５０とアンダーフィル材７０との密着性を向上させることができるため、半導体装置の信頼性を向上させることができる。
更に、ダム５６の円弧状部は、上部半導体装置接続用の外部接続端子５３の外形形状（略円形状）にも対応して形成されている為、当該外部接続端子５３を、半導体素子６５により近接して配設することができ、半導体装置の小型化を図ることができる。
また、ダム５６は、図５（ａ）に於いて点線Ｂで示す半導体素子の実装領域を取り囲むように環状に配設されている。従って、アンダーフィル材７０が流出して上部半導体装置接続用の外部接続端子５３に接触してしまうことを、半導体素子の外周全周に亘って、ダム５６により回避することができる。
よって、外部接続端子５３を、配線基板５０に実装する半導体素子に近接して配設することができる。従って、半導体装置の小型化を図ることができ、また基板設計自由度を向上させることができる。
特に、前記環状形状は略矩形状であり、当該略矩形形状の四隅近傍に於いては、ダム５６は、図５（ａ）に於いて点線Ｂで示す半導体素子６５の実装領域から遠ざかる方向（外側）に向かうように配設され、その端部は前記実装領域から最も離れた箇所に位置している。
一般に、半導体素子を配線基板にフリップチップ実装する場合、当該半導体素子を取り囲む領域の四隅部分で応力が最も集中するため、本例のように、当該四隅の近傍に於いて、半導体素子６５の実装領域から遠ざかる方向（外側）に向かってダム５６を配設し、アンダーフィル材７０のフィレットＡを当該四隅部分に於いて大きくすることにより、アンダーフィル材７０と配線基板５０の接合強度を十分に確保することができ、半導体装置の信頼性を向上させることができる。
更に、ダム５６は、絶縁性樹脂層５５上に配設されているため、半導体素子６５を接続するための、配線基板５０のボンディング電極５２を開口露出した絶縁性樹脂層５５とダム５６とを一体形成することができる。
本発明に於ける前記ダム５６は、前記実施の形態に限られるものではなく、図７乃至図９に示す形状とすることもできる。
尚、図９（ｂ）は、図９（ａ）に示すダム構造体を、斜め上方から見た状態を示す。
当該ダム５６の第１の変形例に係る、ダム５６−１及び上部半導体装置接続用の外部接続端子５３を、図７に示す。
本変形例にあっては、ダム５６−１は、平面的にみて、円弧状の曲線部が連続して形成され、隣接して設けられた外部接続端子５３間に於いて、図５（ａ）に於いて点線Ｂで示す半導体素子の実装領域から遠ざかる方向（外側）に向かうように配設されているが、当該円弧状部の接続部は外部接続端子５３間に入り込んでいない。
当該図７に示す形状にあっても、アンダーフィル材７０のフィレットＡの配線基板５０との接触面積、即ち、半導体素子の周囲に於ける裾状の広がり面積は大きく形成される為、配線基板５０とアンダーフィル材７０との密着性を向上させることができ、半導体装置の信頼性を高めることができる。
当該ダム５６の他の変形例に係る、ダム５６−２乃至５６−５を、図８（ａ）乃至第８図（ｄ）に示す。
各図に於いて、何れもダム５６の上方が、図５（ａ）に於いて点線Ｂで示した半導体素子６５の実装領域側に対応し、ダム５６５の下方が、配線基板５０の外周側に対応している。
即ち、当該ダム５６の平面形状は、図８（ａ）に示すように半導体素子６５の実装領域側に鋭角部が配設された鋸刃状、図８（ｂ）に示すように鋭角部を有する鋸刃状の切り込みが一定の間隔を有して配設された形状、又は図８（ｃ）に示すように略矩形形状の切り込みが連続して配設された形状であってもよい。更に、当該ダム５６の平面形状は、図８（ｄ）に示すように、略正弦波状に連続する波形の形態とさてもよい。
また、当該ダム５６は、図９に示すように、ダム５６−６ａ及びダム５６−６ｂの２層構造としてもよい。
即ち、半導体素子６５の実装領域側に、平面的にみて略正弦波状の波形形状が連続して形成されたダム５６−６ａ上に、隣接する波形形状の曲線部同士の間の長さ（ピッチ）を約２分の１ピッチずらして略正弦波状の曲線部が連続して形成されたダム５６−６ｂを積層してなる形態であってもよい。
かかる形状は、図５（ｃ）に示す例に比べ、波形形状の曲線部の数が約２倍となっているため、ダム５６の内壁面とアンダーフィル材７０との接触面積が大きく増加する。
加えて、複数個の波形形状の曲線部によるアンカー効果によるアンダーフィル材７０の接着性が増加し、当該アンダーフィル材７０とダム５６との密着性を更に向上させることができる。
次に、このような構造を有する半導体装置８０の上部に別の半導体装置９０を積層配置してなるＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）型の半導体装置について、図１０を参照して説明する。
図１０に示される様に、前記半導体装置８０上には、第２のＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型半導体装置９０が積層配置されている。
当該半導体装置９０にあっては、下面の外周近傍に設けられた外部接続用端子９１に半田を主体とする球状電極端子９２が設けられた配線基板９３上に、第１の半導体素子９４が第１の接着剤９５を介して載置されている。
更に、当該第１の半導体素子９４上には、第２の半導体素子９６が第２の接着剤９７を介して載置されている。
第１の半導体素子９４及び第２の半導体素子９６は、電子回路形成面が上を向いた状態で、配線基板９３上に載置されている。
そして、当該第１の半導体素子９４の電極パッド９８及び第２の半導体素子９６の電極パッドと、配線基板９３のボンディングパッド１０１との間は、ボンディングワイヤ１０２により夫々接続されている。
また、第１の半導体素子９４及び第２の半導体素子９６は、ボンディングワイヤ１０２と共に、配線基板９３上に於いて封止樹脂１０３により封止されている。
かかる半導体装置９０は半導体装置８０上に積層配置され、その球状電極端子９２は、半導体装置８０の外部接続端子５３に接続されて、ＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）型の半導体装置が構成されている。
かかる構成に於いて、温度変化が生じ、半導体装置８０と半導体装置９０との間に反りが発生して、半導体装置９０の球状電極端子９２の近傍部に応力が集中しても、半導体装置８０にあっては前記ダム５６が配設されていることにより、半導体素子６５の周囲に位置するアンダーフィル材７０のフィレットＡとダム５６との界面に於ける剥離を生じない。
また、ダム５６とダム配設部との界面に於ける剥離、及び当該界面の近傍に於けるダム５６及び／或いは配線基板５０に於けるクラックの発生を防止することができる。
次に、前記配線基板５０への半導体素子６５の実装方法について、図１１及び図１２を参照して説明する。
先ず、ボンディングステージ（図示せず）上に、配線基板５０を吸着保持する。この時、当該ボンディングステージを加熱して、配線基板５０を例えば約５０℃乃至１００℃に加熱してもよい。（図１１（ａ）参照）
尚、当該配線基板５０のボンディング電極５２の表面には、予め半田等の再溶融性の導電材６９が被覆されている。
また、当該配線基板５０の上面に於いて、上部半導体装置接続用の外部接続端子５３と、図５（ａ）に於いて点線Ｂで示す半導体素子６５の実装領域との間には、平面的にみて、円弧状部が連続して配設されてなるダム５６が配設されている。
当該ダム５６は、絶縁性樹脂層５５と同一の材料及び同一の製法により、当該絶縁性樹脂層５５上に重ね、一体的に形成されてもよい。
即ち、絶縁樹性脂層５５と同一の材料及び同一の製法によりダム５６を形成することにより、絶縁性樹脂層５５とダム５６とを一体的に形成することができる。これにより、絶縁性樹脂層５５とダム５６との密着性を向上させ、絶縁性樹脂層５５とダム５６との界面応力を低減させることができ、応力集中による当該界面でのクラック等の発生を防止することができる。また、配線基板５０の構成材料数を減らすことができる。
当該ダム５６は、予めエッチング、機械加工、鋳造又は打ち抜き法等により形成した枠状、L字状、コの字状、又は棒状の板材を、配線基板５０上に貼り付けることにより形成することができる。当該棒状或いは板材に適用する材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、或いは錫（Ｓｎ）等の金属又はこれらの合金、エポキシ等の有機材料、或いはセラミックス等の無機材料から選択することができる。
また、当該ダム５６は、ペースト状の樹脂をディスペンス法により配線基板５０上に被着し、硬化させて形成してもよい。
更に、当該ダム５６は、配線基板５０のダム形成予定部位に、予めダミー配線パターンを形成しておき、当該ダミー配線パターン上に半田ペーストを塗布し、リフローすることにより形成することもできる。
一方、電極パッド６６上にバンプ６７が形成された半導体素子６５を、例えば約２５０℃乃至３２０℃に加熱したボンディングツール１３０に、吸着孔１３１を介して吸着保持する。
また、バンプ６７は、ワイヤボンディング技術を用いた、所謂ボールボンディング法を用いて形成することができる。尚、当該バンプ６７の形成方法としては、当該ボールボンディング法の他、めっき法、転写法、印刷法等、他の製法を用いることもできる。
次いで、半導体素子６５のバンプ６７と配線基板５０のボンディング電極５２とが対向するように位置合わせする。
次いで、半導体素子６５を吸着保持するボンディングツール１３０を降下し、半導体素子６５のバンプ６７を配線基板５０のボンディング電極５２に押し付けて接触させ、ボンディング電極５２の表面にコーティングされている導電材６９を加熱溶融し、半導体素子６５のバンプ６７と配線基板５０のボンディング電極５２とを接続する。（図１１（ｂ）参照）このとき、ボンディングツール１３０の印加荷重として、例えば約１ｇｆ／ｂｕｍｐ乃至１４０ｇｆ／ｂｕｍｐを選択することができる。
次に、ディスペンサ（図示せず）を用いてノズル１３２から、ペースト状のアンダーフィル材７０を注入する。（図１２（ｃ）参照）即ち、半導体素子６５とダム５６との間に、ノズル１３２からペースト状のアンダーフィル材７０を吐出し、当該アンダーフィル材７０を、毛細管現象により、半導体素子６５と配線基板５０との間隙部分及び半導体素子６５の外周部分に充填注入する。
なお、アンダーフィル材７０の注入の際に、アンダーフィル材７０の硬化が開始しない温度（例えば約３０℃乃至１００℃）で配線基板５０を加熱してもよい。これによりアンダーフィル材７０は高い流動性を維持し、充填時間を短くすることができる。更に、当該アンダーフィル材７０の未充填箇所及び／或いはボイドの発生を防止・低減することができる。
次に、アンダーフィル材７０をオーブン等で加熱硬化せしめる。この工程にあっては、加熱温度を、例えば約１２０℃乃至２００℃に設定することができ、また加熱時間を、約３０分乃至９０分に設定することができる。これにより、半導体素子６５の配線基板５０への実装がなされる。（図１２（ｄ）参照）
しかる後、配線基板５０の他方の主面（裏面）に、球状電極端子６８（図６（ｂ）参照）を構成する半田ボールを複数個配設し、図６（ｂ）に示す半導体装置８０が形成される。
［第２の実施の形態］
本発明の第２の実施の形態に係る、配線基板の構造を図１３に示す。図１３（ｂ）は、図１３（ａ）の線Ｘ−Ｘに於ける断面を示し、また図１３（ａ）に於いて、点線Ｂで囲んだ部分は、当該配線基板に於ける半導体素子の実装領域を示す。
図１３を参照するに、本発明の第２の実施の形態に係る配線基板１５０は、ポリイミド等の有機樹脂材からなるテープ状の基材１５１を備え、その一方の主面（上面）にのみ配線パターン１５２が形成されている。そして、当該配線パターン１５２の一部として、配線基板１５０の上面の外周側の端部には、ボンディング電極１５３が配設されている。
また、当該配線パターン１５２の他端１５２Ａには、基材１５１に形成された貫通孔１５４が配設されている。当該貫通孔１５４には、マザーボード等の外部回路接続用の半田を主体とする球状電極端子１５５が配設される。
本実施の形態に於ける配線基板１５０の上面には、その外周部近傍に、ダム１５６が選択的に配設されている。即ち、当該ダム１５６は、点線Ｂで示す半導体素子６５の実装領域Ｂの外側に配設されている。
当該ダム１５６は、半導体素子６５を配線基板５０にフリップチップ実装する際に、前記半導体素子６５と配線基板５０との間の間隙に充填されるアンダーフィル材７０の流れを塞き止める為のものであり、点線Ｂで示す半導体素子６５の実装領域を取り囲んで、基材１５１上に環状に配設される。これにより、アンダーフィル材７０の配設領域が画定される。
かかるダム１５６の、アンダーフィル材７０と接する内壁面（点線Ｂで示す半導体素子６５の実装領域側の面）は、平面的に見て、連続する波形の凹凸形状を有する。尚、当該ダム１５６のアンダーフィル材７０と接する内壁面の平面形状は前記図８又は図９に示す形状を適用してもよい。
また、ダム１５６は、前記第１の実施の形態と同様の製造方法により形成することができる。
前記配線基板１５０上に、半導体素子６５がフェイスダウンで搭載（フリップチップ実装）された構造を、図１４に示す。尚、図１４（ｂ）は、図１４（ａ）の線Ｘ−Ｘに於ける断面を示す。また半導体素子６５並びにアンダーフィル材７０は、図６に示した半導体素子６５、アンダーフィル材７０と同一の構成を有することから、詳細な説明を省略する。
図１４を参照するに、配線基板１５０の一方の主面（上面）には、図１３に於いて点線Ｂで示す半導体素子６５の実装領域に、半導体素子６５がフェイスダウン形態をもって搭載され、半導体素子６５のバンプ６７と配線基板１５０のボンディング電極１５３とが接続されている。
また、配線基板１５０の他方の主面には、前記貫通孔１５４内を充填し、且つ前記配線パターンの端部１５２Ａに接続されて、半田を主体とする球状電極端子１５５が配設されている。
そして、当該半導体素子６５の回路素子面と配線基板１５０との間隙、並びに半導体素子６５の外周部分とダム１５６との間には、アンダーフィル材７０が配設されている。
これにより、半導体素子６５の回路素子面と配線基板１５０との間隙、並びに半導体素子６５の外周部分とダム１５６との間が封止され、且つ半導体素子６５が配線基板１５０上に固着されている。
本実施の形態にあっては、ダム１５６は、図１３に示す如く、半導体素子６５の実装領域を略矩形状に囲繞し、且つ当該矩形形状の四隅近傍に於いて半導体素子６５の実装領域から最も離れた部位に位置して配設されている。
これにより、アンダーフィル材に形成されるフィレットＡは、当該部位に対応して、より長い裾拡がりをもって形成される。
一般に、半導体素子を配線基板にフリップチップ実装する場合、当該半導体素子を取り囲む領域の四隅部分に於いて、応力が最も集中する。しかしながら、本実施の形態の如く、アンダーフィル材７０のフィレットＡが当該四隅部分に於いて大きく形成されることにより、アンダーフィル材７０と配線基板１５０の固着強度を十分に確保することができ、半導体装置の信頼性を向上させることができる。
次に、前記配線基板１５０上への半導体素子６５の実装方法について、図１５を参照して説明する。
先ず、ボンディングステージ（図示せず）に、配線基板１５０を吸着・保持する。この時、当該ボンディングステージを加熱して、配線基板１５０を約５０℃乃至１００℃に予熱してもよい。
尚、当該配線基板１５０の一方の主面（上面）には、ボンディング電極１５３を含む配線パターン１５２が形成されている。
また、当該配線基板１５０の上面に於いて、当該配線パターン１５２の形成領域を囲繞して、平面的にみて円弧状部が連続してなるダム１５６が配設されている。
次いで、当該配線基板１５０の上面に於いて、ダム１５６により囲繞された領域に、選択的にアンダーフィル材７０を被着する。
一方、電極パッド６６上にバンプ６７が形成された半導体素子６５を、約１８０℃乃至２８０℃に予熱したボンディングツール１３０に、吸着孔１３１を介して吸着保持する。尚、バンプ６７は、第１の実施の形態と同様の方法により電極パッド６６上に形成される。
そして、当該半導体素子６５のバンプ６７と配線基板１５０のボンディング電極１５３とを対向せしめ、位置合わせする。（図１５（ａ）参照）
次いで、前記ボンディングツール１３０を降下せしめ、半導体素子６５のバンプ６７を配線基板１５０のボンディング電極１５３に押し付け、接触させる。
即ち、半導体素子６５のバンプ６７に、例えば約１０ｇｆ／ｂｕｍｐ乃至２００ｇｆ／ｂｕｍｐの荷重を印加すると共に、アンダーフィル材７０を半導体素子６５の下面全面に流動せしめ、当該半導体素子６５と配線基板１５０との間隙部分並びに半導体素子６５の側面外周部に配置して、熱硬化させる。（図１５（ｂ）参照）
尚、このとき、かかる荷重の印加・加熱法の他、半導体素子６５に超音波を付与する方法、或いは加熱せずに荷重の印加と超音波を付与する方法により、配線基板１５０上に、アンダーフィル材７０を介して半導体素子６５を固着してもよい。
次いで、前記アンダーフィル材７０を加熱し完全に硬化せしめる。この時、加熱手段としては例えばオーブンを適用する。また、加熱温度を例えば約１２０℃乃至２００℃に設定し、加熱時間を約３０分乃至９０分に設定する。
これにより、配線基板１５０上への半導体素子６５のフリップチップ実装がなされる。（図１５（ｃ）参照）尚、前記図１５（ｂ）に示す工程に於いて、アンダーフィル材７０を完全に硬化させる工程を採る場合には、図１５（ｃ）に示す工程は不要である。
しかる後、前記配線基板１５０の他方の主面（裏面）に、球状電極端子を構成する半田ボールを複数個配設し、前記図１４（ｂ）に示す半導体装置１６０が形成される。
［第３の実施の形態］
本発明の第３の実施の形態に係る配線基板の構造を図１６に示す。図１６（ｂ）は、図１６（ａ）の線Ｘ−Ｘに於ける断面を示す。また、図１６（ａ）に於いて、点線Ｂ１により囲む部分、及び点線Ｂ２により囲む部分は、それぞれ当該配線基板に於ける半導体素子の実装領域を示す。
本発明の第３の実施の形態に於ける配線基板２５０は、前記第１の実施の形態に於ける配線基板５０と同様に、有機樹脂材、セラミックス或いはガラス等の無機材料、又はシリコン（Ｓｉ）等の半導体からなる基板基材２５１の両面に、多層配線層構造をもって銅（Ｃｕ）、アルミニウム（Ａｌ）等からなる配線パターンが選択的に配設される。
尚、図１６にあっては、当該配線基板２５０の一方の主面（上面）を主体に示しており、当該配線基板２５０の他方の主面（裏面）は、図示することを省略している。
当該配線基板２５０の一方の主面（上面）であって、点線Ｂ１により囲まれた領域には、複数個のバンプ用電極２５２がグリッド状（マトリックス状）に配設され、一方、点線Ｂ２により囲まれた領域には、配線パターンの一部としてボンディング電極２５３が複数個列をなして配設されている。また、点線Ｂ１により囲まれた領域の周囲近傍、点線Ｂ２により囲まれた領域の周囲近傍、並びに点線Ｂ１により囲まれた領域と点線Ｂ２により囲まれた領域との間には、外部接続用端子２５４が配設されている。
これらの前記配線パターン、電極２５２及び２５３、及び外部接続端子２５４は、所謂フォトエッチング法、選択メッキ法等により形成される。
電極２５２、２５３及び外部接続端子２５４は、例えば、電解めっき法、又は無電解めっき法等により、下層から順に、ニッケル（Ｎｉ）／金（Ａｕ）の二層めっき、又は銅（Ｃｕ）／ニッケル（Ｎｉ）／金（Ａｕ）の三層めっきにより被覆されていてもよく、また、接続される電子部品の接続方法によるが、例えば、半田、導電性樹脂等からなる再溶融性の導電材により被覆されていてもよい。かかる導電材は、印刷法、転写法、蒸着法、或いは化学反応析出法等により形成される。
配線基板２５０の最表層には、エポキシ系、アクリル系、ポリイミド系等の樹脂又はこれらの混合樹脂等からなる絶縁性樹脂層２５５が選択的に配設されている。
当該絶縁性樹脂層２５５は、例えば、感光性フォトレジスト材料を、印刷法、スプレーコート法、熱ロールを用いたラミネート法、或いはスピンコート法等により、配線基板２５０の表面に被着し、フォトリソグラフィによって開口パターンを形成することにより形成される。形成された開口部に於いて、電極２５２、２５３及び外部接続端子２５４が表出する。
本実施の形態にあっては、前記点線Ｂ１により囲まれた領域と外部接続端子２５４との間にはダム２５６Ａ（２５６Ａ−１，２５６Ａ−２）が、また点線Ｂ２により囲まれた領域と外部接続端子２５４との間には，選択的にダム２５６Ｂが配設される。
ダム２５６Ａ（２５６Ａ−１，２５６Ａ−２）は、点線Ｂ１により囲まれた領域に対する半導体素子２６５のフリップチップ実装後、図面上矢印Ｓの方向から充填・被着されるアンダーフィル材７０Ａの、外部接続端子２５４部方向への不要な流動を防止する。一方、ダム２５６Ｂは、点線Ｂ２により囲まれた領域に半導体素子６５がフリップチップ実装被着される際、アンダーフィル材７０Ｂの外部接続端子２５４部方向への不要な流動を防止する。尚、ダム２５６Ａは図面上、Ｒ部に於いて分離されているが、これは図示される実施形態に於いては当該Ｒ部近傍に外部接続端子２５４が配設されていないことによる。ダム２５６Ａ−１とダム２５６Ａ−２とを連続して一体に形成することは必要に応じてなされる。
本実施の形態にあっては、ダム２５６Ａ、ダム２５６Ｂは何れも、略正弦波状の曲線部が連続して形成された形状を有して配設されている。
当該ダム２５６は、図１３に示す形状に限られず、前記図８又は図９に示す形状が適用されてもよい。
また、ダム２５６は、前記第１の実施の形態と同様の方法により形成してもよい。
当該配線基板２５０に、半導体素子２６５及び半導体素子６５がフェイスダウンで搭載（フリップチップ実装）され、また受動素子部品２７５が外部接続用端子２５４に固着されてなる構造を、図１７に示す。尚、図１７（ｂ）は、図１７（ａ）の線Ｘ−Ｘに於ける断面を示す。当該図１７にあっても、配線基板２５０の一方の主面（上面）を主体に示しており、当該配線基板２５０の他方の主面（裏面）は、図示することを省略している。
図１７を参照するに、図１６に於いて、点線Ｂ１で示される配線基板２５０の半導体素子２６５の実装領域には、半導体素子２６５がフェイスダウンで搭載される。即ち、半導体素子２６５のバンプ２７０が、配線基板２５０のバンプ用電極２５２に接続されている。
一方、図１６に於いて点線Ｂ２で示されるところの、配線基板２５０の半導体素子６５の実装領域には、当該半導体素子６５が、フェイスダウンで搭載される。半導体素子６５のバンプ（図示を省略）は、配線基板２５０のボンディング電極２５３に接続される。
また、当該配線基板２５０上の外部接続用端子２５４には、チップコンデンサ、チップ抵抗等の受動素子部品２７５が、半田２８０を介して実装されている。
そして、半導体素子２６５の回路素子面と配線基板２５０との間隙、及び当該半導体素子２６５の外周部分には、アンダーフィル材７０Ａが配設されている。これにより、配線基板２５０と、半導体素子２６５の回路素子面との間隙、及び当該半導体素子２６５の外周部分は封止され、半導体素子２６５は配線基板２５０に固着されている。
尚、半導体素子６５と配線基板２５０との間に充填されるアンダーフィル材７０Ｂについては、前記図６に示した構成と同様の構成を有することから、詳細な説明を省略する。
かかるアンダーフィル材７０（７０Ａ，７０Ｂ）の充填・被覆に際して、前記半導体素子２６５、半導体素子６５の実装領域Ｂ１，Ｂ２と外部接続端子２５４の配置部との間には、ダム２５６が配設されている。当該ダム２５６により、アンダーフィル材７０は、その流動が阻止され、受動素子部品２７５が接続される外部接続端子２５４までは到達しない。
即ち、当該ダム２５６の配設により、アンダーフィル材７０の到達が制限・阻止されることから、前記外部接続端子２５４を、半導体素子２６５或いは半導体素子６５に対し、より近接して配置することができる。これにより、当該外部接続端子２５４に実装される受動素子部品２７５と、半導体素子２６５或いは半導体素子６５との間の距離、即ちこれらを相互に接続する配線の長さをより短縮することができ、半導体素子２６５、半導体素子６５の電気特性を向上させることができる。
一方、当該アンダーフィル材７０（７０Ａ，７０Ｂ）は、ダム２５６が配設されていない領域には広く流出し、大きなフィレットＡが形成される。従って、当該アンダーフィル材７０と配線基板２５０との接触面積、即ち、半導体素子２６５、半導体素子６５の周囲に於ける、アンダーフィル材７０の裾状の広がりは大きな面積をもって形成される。これにより、当該アンダーフィル材７０と配線基板１５０との密着性は向上し、半導体装置として高い信頼性を有する。
次に、前記配線基板２５０上への半導体素子２６５、並びに受動素子部品２７５の実装方法について、図１８及び図１９を参照して説明する。尚、半導体素子６５の実装も、当該半導体素子２６５の実装と同様な方法、或いは前記図１５に於いて示す方法と同様な方法を用いてなされるが、ここでは詳述しない。
まず、配線基板２５０のバンプ用電極２５２の表面に、半田、導電性樹脂等からなる再溶融性を有する導電材２８５を被覆する。（図１８（ａ）参照）
次いで、当該配線基板２５０の外部接続用端子２５４に、クリーム状の半田２８０をマスク印刷法等により選択的に配設する。（図１８（ｂ）参照）
次いで、フリップチップボンダを用いて、半導体素子２６５の半田バンプ２７０と配線基板２５０の半田バンプ用電極２５２とが対向するように半導体素子２６５と配線基板２５０とを位置合わせした後、半導体素子２６５を配線基板２５０上に載置する。
一方、チップマウンタを用い、受動素子部品２７５と配線基板２５０上の外部接続用端子２５４とが対向するように受動素子部品２７５と配線基板２５０とを位置合わせした後、受動素子部品２７５を配線基板２５０上に載置する。（図１８（ｃ）参照）
尚、前記半導体素子２６５の電極パッド（図示を省略）上に形成された半田バンプ２７０の先端には、予めフラックスが転写法等により付着されている。当該フラックスの粘性により半導体素子２６５の載置位置が保持される。また、受動素子部品２７５は、クリーム状の半田２８０の粘性により載置位置が保持される。
次に、半導体素子２６５及び受動素子部品２７５が載置された配線基板２５０を、リフロー炉等に於いて加熱し、半田２８０、２８５を溶融させる。加熱条件は、例えば、窒素雰囲気、ピーク温度が約２２０乃至２５０℃に設定される。
しかる後、降温させて、半導体素子２６５及び受動素子部品２７５を、配線基板２５０上の電極に固着する。（図１９（ｄ）参照）かかるリフロー工程完了後、必要に応じ純水、ハイドロクロロフルオロカーボン（ＨＣＦＣ）等の代替フロン、又はアルコール系溶剤等の洗浄液を用いて洗浄を行う。
次いで、半導体素子２６５と配線基板２５０との間、並びに当該半導体素子２６５の側面周囲に、ノズル１３２を介してペースト状のアンダーフィル材７０を注入する。（図１９（ｅ）参照）
この時、前記ダム２５６Ａにより、当該アンダーフィル７０の流動は制限され、受動素子部品２７５が接続された外部接続用端子２５４への到達は阻止される。
しかる後、当該アンダーフィル材７０をオーブン等により加熱硬化させ、半導体素子２６５，半導体素子６５を配線基板２５０上に固着せしめる。
以上、本発明の実施の形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内に於いて、種々の変形及び変更が可能である。
以上の説明に関し、更に以下の項を開示する。
（付記１） 一方の主面に、電子部品がバンプを介して実装され、前記電子部品の周囲の少なくとも一部が樹脂により被覆される配線基板であって、
前記主面に於いて、前記電子部品が実装される領域の周囲の少なくとも一部に、ダムが配設され、
前記ダムに於ける、前記樹脂と接する面は、曲線部が連続して形成されてなる形状を有することを特徴とする配線基板。
（付記２） 付記１記載の配線基板であって、
前記ダムは、少なくとも一部が、前記配線基板に於ける前記電子部品の実装領域の周囲に沿って配設されてなることを特徴とする配線基板。
（付記３） 付記２記載の配線基板であて、
前記ダムは、前記電子部品を囲繞する如く略矩形状に配設され、
当該ダムの略矩形状の四隅部は、前記電子部品の実装領域から最も離れた箇所に位置していることを特徴とする配線基板。
（付記４） 付記１乃至３いずれか一項記載の配線基板であって、
前記ダムは、絶縁性樹脂を含むことを特徴とする配線基板。
（付記５） 付記４記載の配線基板であって、
前記電子部品が実装される当該配線基板の面には、所定の開口パターン形状を有する絶縁性樹脂層が配設され、
前記ダムは前記絶縁性樹脂層上に配設されていることを特徴とする配線基板。
（付記６） 付記５記載の配線基板であって、
前記ダムは、前記絶縁性樹脂層と同一の材料から成ることを特徴とする配線基板。
（付記７） 付記１乃至６いずれか一項記載の配線基板であって、
前記ダムの前記樹脂と接する内壁面は、波形形状を有することを特徴とする配線基板。
（付記８） 付記１乃至６いずれか一項記載の配線基板であって、
前記ダムの前記樹脂と接する内壁面は、鋭角部を有する鋸刃状の切り込みが連続して形成された形状を有することを特徴とする配線基板。
（付記９） 付記１乃至６いずれか一項記載の配線基板であって、
前記ダムの前記樹脂と接する内壁面は、鋭角部を有する鋸刃状の切り込みが一定の間隔を有しながら形成された形状を有することを特徴とする配線基板。
（付記１０） 付記１乃至６いずれか一項記載の配線基板であって、
前記ダムの前記樹脂と接する内壁面は、略矩形形状の切り込みが連続して形成された形状を有することを特徴とする配線基板。
（付記１１） 付記１乃至６いずれか一項記載の配線基板であって、
前記ダムは、２層構造を有し、
下層のダムの前記樹脂と接する内壁面は、波形形状の曲線部が連続して形成された形状を有し、
上層のダムの前記樹脂と接する内壁面は、隣接する波形形状の曲線部が前記下層のダムの内壁面の形状に対してずれて連続して形成された形状を有することを特徴とする配線基板。
（付記１２） 付記１乃至１１いずれか一項記載の配線基板であって、
前記電子部品が実装される当該配線基板の面上には、前記ダムよりも外側に、外部接続端子が配設されていることを特徴とする配線基板。
（付記１３） 付記１２記載の配線基板であって、
前記ダムは、前記外部接続用端子の外形形状に対応した形状を有することを特徴とする配線基板。
（付記１４） 付記１２又は１３記載の配線基板であって、
前記ダムは、互いに隣接して設けられた前記外部接続端子間に於いては、当該配線基板に於ける前記電子部品の実装領域から遠ざかる方向に向かう形状をもって配設されていることを特徴とする配線基板。
（付記１５） 配線基板の一方の主面に、バンプを介して半導体素子が実装され、
当該配線基板の一方の主面に於ける、前記半導体素子の周囲の少なくとも一部に、曲線部が連続して配設されてなるダムが配設され、
前記半導体素子と前記ダムとの間の於ける前記配線基板の表面が、樹脂により被覆されてなることを特徴とする半導体装置。
（付記１６） 付記１５記載の半導体装置であって、
前記半導体素子が実装される当該配線基板の面上に於いて、前記ダムよりも外側に外部接続端子が配設され、
第２の半導体素子が、前記半導体素子上に積層配置されると共に、前記外部接続端子に接続されてなることを特徴とする半導体装置。
（付記１７） 付記１５記載の半導体装置であって、
前記外部接続用端子に、受動素子部品が実装されてなることを特徴とする半導体装置。
（付記１８） 配線基板の一方の主面に、バンプを介して半導体素子が実装され、
当該配線基板の一方の主面に於ける、前記半導体素子の周囲の少なくとも一部に、曲線部が連続して配設されてなるダムが配設され、
前記半導体素子と前記ダムとの間の於ける前記配線基板の表面が、樹脂により被覆されてなることを特徴とする半導体装置。
（付記１９） 付記１８記載の半導体装置であって、
前記半導体素子が実装される当該配線基板の面上に於いて、前記ダムよりも外側に外部接続端子が配設され、
第２の半導体素子が、前記半導体素子上に積層配置されると共に、前記外部接続端子に接続されてなることを特徴とする半導体装置。
（付記２０） 付記１８記載の半導体装置であって、
前記外部接続用端子に、受動素子部品が実装されてなることを特徴とする半導体装置。
ダムが配設された配線基板上に半導体素子がフリップチップ実装された従来の半導体装置を示す平面図及び断面図である。 半導体素子の搭載領域を取り囲んで配設されたダム構造に於ける問題点を示す断面図（その１）である。 半導体素子の搭載領域を取り囲んで配設されたダム構造に於ける問題点を示す断面図（その２）である。 半導体素子の搭載領域を取り囲んで配設されたダム構造に於ける問題点を示す断面図（その３）である。 本発明の第１の実施の形態に係る配線基板の構造を示す平面図及び断面図である。 図５に示す配線基板に半導体素子をフリップチップ実装してなる構造を示す平面図及び断面図である。 図５に示すダムの変形例（その１）を示す平面図である。 図５に示すダムの変形例（その２）を示す平面図である。 図５に示すダムの変形例（その３）を示す平面図及び斜視図である。 図６に示す半導体装置上に、他の半導体装置を積層配置してなるＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）型半導体装置の構造を示す断面図である。 図５に示す配線基板への半導体素子の実装工程を示す断面図（その１）である。 図５に示す配線基板への半導体素子の実装工程を示す断面図（その２）である。 本発明の第２の実施の形態に係る配線基板の構造を示す平面図及び断面図である。 図１３に示す配線基板に半導体素子をフリップチップ実装してなる構造を示す平面図及び断面図である。 図１３に示す配線基板への半導体素子の実装工程を示す断面図である。 本発明の第３の実施の形態に係る配線基板の構造を示す平面図及び断面図である。 図１６に示す配線基板に半導体素子等を実装してなる構造を示す平面図及び断面図である。 図１６に示す配線基板への半導体素子等の実装工程を示す断面図（その１）である。 図１６に示す配線基板への半導体素子等の実装工程を示す断面図（その２）である。
符号の説明
５０、１５０、２５０ 配線基板
５２、１５３、２５２、２５３ ボンディング電極
５３、２５４ 外部接続端子
５５、２５５ 絶縁性樹脂層
５６、１５６、２５６ ダム
６５、２６５ 半導体素子
６７ ワイヤバンプ
７０ アンダーフィル材
８０、９０、１６０ 半導体装置
９２ 球状電極端子
２５２ 半田バンプ用電極
２７０ 半田バンプ
２７５ 受動素子部品
Ａ フィレット

Claims (7)

  1. 一方の主面に、電子部品がバンプを介して実装され、前記電子部品の周囲の少なくとも一部が樹脂により被覆される配線基板であって、
    前記主面のうち、前記電子部品が実装される領域の周囲の少なくとも一部に設けられる突起部を有し、
    前記突起部は、前記樹脂と接触する面に凹凸を有し、
    前記電子部品が実装される当該基板の面上には、前記突起部よりも外側に、外部接続端子が配設され、
    前記突起部は、互いに隣接して設けられた前記外部接続端子間に於いては、当該基板に於ける前記電子部品の実装領域から遠ざかる方向に配設されて前記凹凸の凹部を形成する
    ことを特徴とする配線基板。
  2. 請求項１記載の配線基板であって、
    前記突起部は、前記電子部品を囲繞する如く略矩形状に配設され、
    当該突起部の略矩形状の四隅部は、前記電子部品の実装領域から最も離れた箇所に位置していることを特徴とする配線基板。
  3. 請求項１又は２に記載の配線基板であって、
    前記突起部は、絶縁性樹脂を含むことを特徴とする配線基板。
  4. 請求項１記載の配線基板であって、
    前記突起部は、前記外部接続端子の外形形状に対応した形状を有して前記凹凸の凸部を形成することを特徴とする配線基板。
  5. 基板と、
    前記基板の主面に、バンプを介して実装される半導体素子と、
    前記基板の主面のうち、前記半導体素子の周囲の少なくとも一部に設けられる突起部と、
    前記突起部の内側に設けられ、前記半導体素子の周囲の一部を被覆する樹脂とを有し、
    前記突起部は、前記樹脂と接触する面に凹凸を有し、
    前記半導体素子が実装される当該基板の面上に於いて、前記突起部よりも外側に、外部接続端子が配設され、
    前記突起部は、互いに隣接して設けられた前記外部接続端子間に於いては、当該基板に於ける前記半導体素子の実装領域から遠ざかる方向に配設されて前記凹凸の凹部を形成する
    ことを特徴とする半導体装置。
  6. 請求項５に記載の半導体装置であって、
    第２の半導体素子が、前記半導体素子上に積層配置されると共に、前記外部接続端子に接続されてなることを特徴とする半導体装置。
  7. 請求項５記載の半導体装置であって、
    前記外部接続端子に、受動素子部品が実装されてなることを特徴とする半導体装置。
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