JP6770331B2 - 電子部品およびその製造方法 - Google Patents

Description

本発明は、電子部品およびその製造方法に関する。

一般的に、実装基板には、抵抗、コンデンサ、コイル、ダイオード（トランジスタを含む）等の単一機能素子からなるチップや、複数の単一機能素子が組み合わされた複合機能素子からなるチップが実装される。実装基板の配線レイアウトは、チップの電極ピッチに基づいて設定されるのが通常であるが、配線レイアウトの都合上、実装基板の配線ピッチをチップの電極ピッチよりも大きく設定せざるを得ない場合がある。この場合、チップは、インターポーザと称されるピッチ変換のための基板を介して実装基板に実装される。

このような構成の一例が、特許文献１に開示されている。特許文献１には、一面に外部接続端子を備え、他面に半導体チップ（チップ）が搭載された配線体（基板）と、半導体チップを封止するように配線体の他面に形成された樹脂層（封止樹脂）とを含む半導体装置（電子部品）が開示されている。

特開２０１３−１９７２６３号公報

特許文献１に開示されているように、チップの外面全域が封止樹脂によって封止された構成では、当該封止樹脂内に熱が籠り易く、チップの温度上昇を招くという課題がある。
そこで、本発明は、チップの温度上昇を抑制でき、信頼性に優れた電子部品を提供することを目的とする。

本発明の電子部品は、一方表面および他方表面を有する基板と、前記基板の一方表面に形成された複数の配線膜と、複数の電極が形成された実装面とその反対側の裏面とを含み、前記複数の電極と前記複数の配線膜とが接合されることによって、前記基板の一方表面に前記実装面を対向させた状態で前記複数の配線膜に接合されたチップと、前記基板上に形成され、前記チップの裏面が露出するように前記チップを封止する封止樹脂とを含む。

本発明の電子部品の製造方法は、一方表面および他方表面を有する基板を準備する工程と、前記基板の一方表面に複数の配線膜を選択的に形成する工程と、複数の電極が形成された実装面とその反対側の裏面とを含むチップを前記配線膜に接合する工程であって、前記複数の電極と前記複数の配線膜とを接合することによって、前記基板の一方表面に前記実装面を対向させた状態で、前記チップを前記配線膜に接合する工程と、前記チップの裏面が露出するように前記チップを封止する封止樹脂を前記基板上に形成する封止樹脂形成工程とを含む。

本発明の電子部品によれば、基板上に配置されたチップの裏面が封止樹脂から露出している。したがって、封止樹脂内で発生した熱をチップの裏面を介して外部に放散させることができる。これにより、封止樹脂内での温度上昇を抑制できるから、チップの温度上昇も抑制できる。よって、信頼性に優れた電子部品を提供できる。
本発明の電子部品の製造方法によれば、基板上に配置されたチップの裏面が、封止樹脂から露出した構成の電子部品を製造できる。したがって、製造された電子部品では、封止樹脂内で発生した熱をチップの裏面を介して外部に放散させることができる。これにより、封止樹脂内での温度上昇を抑制できるから、チップの温度上昇も抑制できる。よって、信頼性に優れた電子部品の製造方法を提供できる。

図１は、本発明の第１実施形態に係る電子部品を示す斜視図である。 図２は、図１の電子部品を示す平面図である。 図３は、図２のIII-III線に沿う縦断面図である。 図４は、図３の一点鎖線IVで取り囲まれた部分の拡大断面図である。 図５は、図1の電子部品の製造方法を説明するためのフローチャートである。 図６は、図1の電子部品の第１変形例を示す縦断面図である。 図７は、図1の電子部品の第２変形例を示す縦断面図である。 図８は、図1の電子部品の第３変形例を示す縦断面図である。 図９は、本発明の第２実施形態に係る電子部品を示す平面図である。 図１０は、図９のX-X線に沿う縦断面図である。 図１１は、図９の電子部品の第１変形例を示す縦断面図である。 図１２は、図９の電子部品の第２変形例を示す縦断面図である。 図１３は、図９の電子部品の第３変形例を示す縦断面図である。 図１４は、本発明の第３実施形態に係る電子部品を示す平面図である。 図１５は、図１４のXV-XV線に沿う縦断面図である。 図１６は、図１４の電子部品の第１変形例を示す縦断面図である。 図１７は、図１４の電子部品の第２変形例を示す縦断面図である。 図１８は、図１４の電子部品の第３変形例を示す縦断面図である。 図１９は、本発明の第４実施形態に係る電子部品を示す平面図である。 図２０は、図１９のXX-XX線に沿う縦断面図である。 図２１は、図１９のXXI-XXI線に沿う縦断面図である。 図２２は、本発明の第５実施形態に係る電子部品を示す縦断面図である。 図２３は、図６に示される放熱部材の他の形態を示す図である。 図２４は、図７に示される放熱部材の他の形態を示す図である。

以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態に係る電子部品１を示す斜視図である。図２は、図１の電子部品１を示す平面図である。図３は、図２のIII-III線に沿う縦断面図である。図４は、図３の一点鎖線IVで取り囲まれた部分の拡大断面図である。

図１〜図３を参照して、電子部品１は、本発明の基板の一例としてのシリコン製のインターポーザ２を含む。なお、シリコン製のインターポーザ２に代えて、エポキシ樹脂やアクリル樹脂等の有機系の絶縁材料製のインターポーザ２が採用されてもよいし、ガラス（ＳｉＯ_２）等の無機系の絶縁材料製のインターポーザ２が採用されてもよい。
インターポーザ２は、平面視長方形状に形成されており、一方表面２ａと、その反対側の他方表面２ｂと、一方表面２ａおよび他方表面２ｂを接続する側面２ｃとを有している。本実施形態では、インターポーザ２の一方表面２ａおよび他方表面２ｂは、互いに平行な平坦面とされている。なお、以下では、インターポーザ２の短手方向に沿う側面２ｃを短手側面２ｃということがある。

インターポーザ２の一方表面２ａの中央部には、チップ３が配置されるチップ配置領域４が設定されており、インターポーザ２の一方表面２ａにおけるチップ配置領域４の周囲には、外部端子５が配置される外部端子配置領域６が設定されている。チップ配置領域４はその一辺がインターポーザ２の各辺に平行な平面視四角形状に設定されている。外部端子配置領域６は、チップ配置領域４とインターポーザ２の一方の短手側面２ｃとの間、および、チップ配置領域４とインターポーザ２の他方の短手側面２ｃとの間に設定されている。外部端子配置領域６は、インターポーザ２の一方および他方の短手側面２ｃに沿って延びる平面視長方形状に設定されている。

インターポーザ２の一方表面２ａには、その全域を被覆するように絶縁膜７が形成されている。絶縁膜７は、窒化膜（ＳｉＮ膜）であってもよいし、酸化膜（ＳｉＯ_２膜）であってもよい。絶縁膜７上には、複数個（本実施形態では８個）の配線膜８が形成されている。
各配線膜８は、チップ配置領域４内に配置された第１パッド領域９と、外部端子配置領域６に配置された第２パッド領域１０と、第１パッド領域９および第２パッド領域１０を接続する接続領域１１とを含む。本実施形態では、チップ配置領域４におけるインターポーザ２の一方の短手側面２ｃ側および他方の短手側面２ｃ側に第１パッド領域９が４個ずつインターポーザ２の短手方向に沿って間隔を空けて配置されている。各第１パッド領域９は、平面視四角形状に形成されている。

また、本実施形態では、外部端子配置領域６におけるインターポーザ２の一方の短手側面２ｃ側および他方の短手側面２ｃ側に第２パッド領域１０が４個ずつインターポーザ２の短手方向に沿って間隔を空けて配置されている。各第２パッド領域１０は、平面視四角形状に形成されている。接続領域１１は、対応する第１パッド領域９および第２パッド領域１０の間において選択的に引き回されている。

図３および図４を参照して、本実施形態では、各配線膜８は、シード層１２と、シード層１２上に積層された配線膜８の本体となる導電体層１３とを含む積層構造を有している。シード層１２は、インターポーザ２側から順に積層されたＴｉ膜１４とＣｕ膜１５とを含む積層構造を有している。導電体層１３は、本実施形態ではＣｕからなる単層構造を有しており、シード層１２の厚さよりも大きい厚さを有している。この厚い導電体層１３によって、配線抵抗の低減が図られている。

各配線膜８におけるチップ配置領域４内に位置する部分には、当該配線膜８から上方に向かって立設された接続用電極１６が配置されている。接続用電極１６は、配線膜８の第１パッド領域９に接するように当該第１パッド領域９上に形成されており、ブロック状、ピラー状または柱状とされている。
接続用電極１６は、Ｃｕを含む本体部１７と、本体部１７上に形成され、Ｎｉを含むバリア層１８とを含む積層構造を有している。接続用電極１６は、高さＴと幅Ｗとの比で定義されるアスペクト比Ｒ（＝Ｔ／Ｗ）が１以下（Ｒ≦１）とされている。アスペクト比Ｒが１以下（Ｒ≦１）とされることにより、接続用電極１６をバランスよく各配線膜８上に形成できる。

図１〜図３を参照して、チップ配置領域４には、チップ３が配置されている。チップ３は、略直方体形状とされたシリコン製、ＧａＡｓ（ガリウムヒ素）製または絶縁材料製（たとえばガラス製やセラミック製）のチップ本体２０を含む。チップ本体２０は、複数個の実装用電極２１が形成された実装面２０ａと、その反対側の裏面２０ｂと、実装面２０ａおよび裏面２０ｂを接続する側面２０ｃとを有している。チップ本体２０の実装面２０ａは、機能素子が形成された機能素子形成面でもある。この機能素子に、実装用電極２１が電気的に接続されている。なお、チップ本体２０の裏面２０ｂはチップ３の裏面でもある。

図３および図４を参照して、実装用電極２１は、チップ本体２０の実装面２０ａ側からこの順に積層されたＣｕを含む本体部２２とＮｉを含むバリア層２３とを含む積層構造を有している。バリア層２３は、本実施形態では、本体部２２側からこの順に積層されたＮｉ層２４、Ｐｄ層２５およびＡｕ層２６を含む積層構造を有している。
チップ３は、複数個の実装用電極２１と複数個の配線膜８とが接合されることによって、チップ本体２０の実装面２０ａをインターポーザ２の一方表面２ａに対向させた状態で複数個の配線膜８に接合されている。より具体的には、チップ３は、各実装用電極２１と各第１パッド領域９に設けられた接続用電極１６とが接合されて複数個の配線膜８に接合されている。チップ３は、接続用電極１６によって、チップ本体２０がインターポーザ２の一方表面２ａから浮いた状態で各配線膜８に接合されており、チップ本体２０の実装面２０ａとインターポーザ２の一方表面２ａとの間に所定高さの空間Ａ１が設定されている。

なお、チップ本体２０に形成される機能素子としては、抵抗、コンデンサ、コイル、ダイオード（トランジスタを含む）等を例示できる。チップ３は、単一の機能素子からなるチップであってもよいし、複数の機能素子によって形成された集積回路を含むチップであってもよい。また、チップ本体２０の実装面２０ａ上には、当該実装面２０ａを被覆する絶縁層が形成されており、複数個の実装用電極２１が当該絶縁層から外側に突出するように設けられていてもよい。また、この絶縁層内には、実装用電極２１と機能素子とを電気的に接続させるための配線を選択的に含む配線層が形成されていてもよい。

各実装用電極２１と各第１パッド領域９に設けられた接続用電極１６とは、導電性接合材２７を介して接合されている。導電性接合材２７は、たとえば半田または金属ペーストである。本実施形態では、導電性接合材２７として半田が採用されており、接続用電極１６のバリア層１８および実装用電極２１のバリア層２３によって、接続用電極１６の本体部１７および実装用電極２１の本体部２２への半田の拡散が抑制されている。なお、各接続用電極１６の本体部１７と各実装用電極２１の本体部２２とが、直接接合された形態が採用されてもよい。各接続用電極１６の本体部１７と各実装用電極２１の本体部２２とは、たとえば公知の超音波接合法によって接合させることができる。

外部端子配置領域６には、複数個の外部端子５が配置されている。各外部端子５は、各配線膜８の第２パッド領域１０上に立設されており、各配線膜８の第２パッド領域１０に接合された一端面５ａと、その反対側に位置する外部接続用の他端面５ｂと、一端面５ａおよび他端面５ｂの各周縁部を接続する側面５ｃとを有している。各外部端子５は、ブロック状、ピラー状または柱状に形成されている。

インターポーザ２の一方表面２ａには、チップ本体２０の裏面２０ｂの全域を露出させるようにチップ３を封止する封止樹脂３０が形成されている。封止樹脂３０は、たとえばエポキシ樹脂、ポリイミド樹脂またはアクリル樹脂を含む。封止樹脂３０は、チップ本体２０の側面２０ｃの全域を被覆しているのに加えて、チップ本体２０の実装面２０ａとインターポーザ２の一方表面２ａとの間の空間Ａ１を満たしている。また、封止樹脂３０は、各外部端子５の側面５ｃ全域を被覆し、かつ他端面５ｂを露出させるように各外部端子５を封止している。

本実施形態では、接続用電極１６によって、チップ本体２０の実装面２０ａとインターポーザ２の一方表面２ａとの間に封止樹脂３０を充填させるのに十分な高さを有する空間Ａ１が確保されている。したがって、当該空間Ａ１において、ボイド（空孔）が形成されるのを良好に抑制しつつ、接続用電極１６、実装用電極２１および導電性接合材２７の各外面の全域を封止樹脂３０によって良好に被覆できる。これによって、ボイド（空孔）内に貯留される水分を原因とする接続用電極１６、実装用電極２１および導電性接合材２７の腐食が抑制されている。

封止樹脂３０は、インターポーザ２の一方表面２ａ側に位置する表面３０ａと、インターポーザ２の側面２ｃ側に位置する側面３０ｂとを有している。チップ本体２０の裏面２０ｂおよび各外部端子５の他端面５ｂは、封止樹脂３０の表面３０ａと段差なく繋がっている。チップ本体２０の裏面２０ｂ、各外部端子５の他端面５ｂおよび封止樹脂３０の表面３０ａは、インターポーザ２の一方表面２ａおよび他方表面２ｂと平行な一つの平坦面を形成している。封止樹脂３０の側面３０ｂは、インターポーザ２の側面２ｃと段差なく繋がっている。

外部端子５の他端面５ｂには、外部導電体膜３１が形成されている。外部導電体膜３１は、外部端子５の他端面５ｂ側からこの順に積層されたＮｉ層、Ｐｄ層およびＡｕ層を含む積層構造を有している。外部導電体膜３１は、外部端子５の他端面５ｂの全域を被覆しており、その一部が封止樹脂３０の表面３０ａにオーバラップしている。
以上、本実施形態に係る電子部品１によれば、インターポーザ２上に配置されたチップ３のチップ本体２０の裏面２０ｂが、封止樹脂３０から露出している。したがって、封止樹脂３０内で発生した熱をチップ本体２０の裏面２０ｂを介して外部に放散させることができる。これにより、封止樹脂３０内での温度上昇を抑制できるから、チップ３の温度上昇も抑制できる。

特に、本実施形態に係る電子部品１によれば、チップ本体２０の裏面２０ｂの全域が封止樹脂３０から露出している。これにより、封止樹脂３０内で発生した熱をチップ本体２０の裏面２０ｂの全域を介して外部に放散させることができるから、封止樹脂３０内での温度上昇を効果的に抑制できる。よって、信頼性に優れた電子部品１を提供できる。
次に、図５を参照して、電子部品１の製造方法について説明する。図５は、図１の電子部品１の製造方法を説明するためのフローチャートである。

電子部品１を製造するにあたり、まず、一方表面２ａおよび他方表面２ｂを有するインターポーザ２が準備される（ステップＳ１）。本実施形態ではシリコン製のインターポーザ２が準備される。次に、たとえばＣＶＤ法または熱酸化処理によって、インターポーザ２の一方表面２ａに絶縁膜７（本実施形態ではＳｉＯ_２膜）が形成される（ステップＳ２）。

次に、絶縁膜７上に、複数個の配線膜８が形成される（ステップＳ３）。配線膜８を形成する工程では、まず、たとえばスパッタ法により、インターポーザ２の一方表面２ａにＴｉおよびＣｕが順に堆積されて、Ｔｉ膜１４およびＣｕ膜１５を含むシード層１２が形成される。次に、たとえばマスクを介するエッチングにより、シード層１２の不要な部分が選択的に除去される。

次に、シード層１２の平面形状に整合する平面形状の開口を有するマスクが絶縁膜７上に形成される。次に、たとえば電界めっき法により、開口から露出するシード層１２上にＣｕが堆積されて導電体層１３が形成される。これにより、第１パッド領域９、第２パッド領域１０および接続領域１１を含む所定パターンの配線膜８が形成される。その後、マスクが除去される。むろん、シード層１２上に導電体層１３を形成した後、配線膜８を形成すべき領域を被覆するマスクを介するエッチングにより、所定パターンの配線膜８を形成するようにしてもよい。

次に、各配線膜８の第１パッド領域９上に接続用電極１６が形成される（ステップＳ４）。接続用電極１６を形成する工程では、まず、各配線膜８の第１パッド領域９の上面を選択的に露出させる開口を有するマスクが絶縁膜７上に形成される。次に、たとえば電界めっき法により、マスクの開口から露出する第１パッド領域９の上面にＣｕおよびＮｉが順にめっき成長される。これにより、Ｃｕを含む本体部１７と、Ｎｉを含むバリア層１８とを含む積層構造を有する接続用電極１６が形成される。その後、マスクが除去される。

次に、各配線膜８の第２パッド領域１０上に外部端子５が形成される（ステップＳ５）。外部端子５を形成する工程では、まず、各配線膜８の第２パッド領域１０の上面を選択的に露出させる開口を有するマスクが形成される。次に、たとえば電界めっき法により、マスクの開口から露出する第２パッド領域１０の上面にＣｕがめっき成長される。これにより、ブロック状、ピラー状または柱状の外部端子５が形成される。その後、マスクが除去される。

次に、チップ３がインターポーザ２に実装される（ステップＳ６）。チップ３は、前述の通り、複数個の実装用電極２１が形成された実装面２０ａと、その反対側の裏面２０ｂとを有するチップ本体２０を備えている。チップ３は、各実装用電極２１と各配線膜８の第１パッド領域９に設けられた接続用電極１６とが接合されることによって、インターポーザ２の一方表面２ａに実装面２０ａを対向させた状態で複数個の配線膜８に接合される。

次に、チップ本体２０の裏面２０ｂが露出するようにチップ３を封止する封止樹脂３０がインターポーザ２上に形成される（ステップＳ７）。封止樹脂３０を形成する工程では、まず、チップ３の外面全域に加えて外部端子５の外面全域を被覆するように封止樹脂３０がインターポーザ２上に形成される。次に、チップ本体２０の裏面２０ｂに加えて外部端子５の他端面５ｂが露出するまで封止樹脂３０の表面３０ａを研削する研削工程が実行される（ステップＳ８）。研削工程は、封止樹脂３０の表面３０ａの研削と同時に、チップ３の一部を裏面２０ｂ側から実装面２０ａ側に向かって研削することによってチップ３を薄化する工程を兼ねている。これにより、チップ３の厚さに加えて電子部品１の厚さが調整される。

次に、各外部端子５の他端面５ｂを被覆する外部導電体膜３１が形成される（ステップＳ９）。外部導電体膜３１を形成する工程では、まず、各外部端子５の他端面５ｂを選択的に露出させる開口を有するマスクが封止樹脂３０の表面３０ａ上に形成される。次に、たとえば電界めっき法により、マスクの開口から露出する各外部端子５の他端面５ｂ側から、Ｎｉ、ＰｄおよびＡｕが順にめっき成長させられる。これにより、Ｎｉ層、Ｐｄ層およびＡｕ層を含み、各外部端子５の他端面５ｂを被覆する外部導電体膜３１が形成される。その後、マスクは除去される。このよな工程を経て、電子部品１が製造される。

以上、本実施形態の製造方法によれば、インターポーザ２上に配置されたチップ本体２０の裏面２０ｂが、封止樹脂３０から露出した構成の電子部品１を製造できる。したがって、製造された電子部品１では、封止樹脂３０内で発生した熱をチップ本体２０の裏面２０ｂを介して外部に放散させることができる。これにより、封止樹脂３０内での温度上昇を抑制できるから、チップ３の温度上昇も抑制できる。よって、信頼性に優れた電子部品１の製造方法を提供できる。

また、本実施形態の製造方法は、チップ本体２０の裏面２０ｂが露出するまで封止樹脂３０の表面３０ａを研削する研削工程（ステップＳ８）を含む。したがって、手間をかけることなく、チップ本体２０の裏面２０ｂの全域を封止樹脂３０から良好に露出させることができる。これによって、封止樹脂３０内で発生した熱をチップ本体２０の裏面２０ｂの全域を介して外部に放散させることができる電子部品１を提供できる。

また、本実施形態の製造方法によれば、研削工程（ステップＳ８）が、チップ３の一部を裏面２０ｂ側から実装面２０ａ側に向かって研削することによって当該チップ３を薄化する工程を兼ねている。したがって、チップ３の厚さに加えて、電子部品１の厚さを調整できる。これによって、電子部品１の微細化を容易に図ることが可能となる。
さらに、本実施形態の製造方法では、チップ本体２０の外面全域が封止樹脂３０によって保護された状態で、封止樹脂３０の表面３０ａと共にチップ本体２０の裏面２０ｂを研削できる。これにより、チップ本体２０の裏面２０ｂとなる研削面にクラックが生じるのを効果的に抑制できる。よって、チップ３の低背化および電子部品１の低背化を良好に実現できる。

一般的に、ガリウムヒ素（ＧａＡｓ）系のチップ本体２０を含むチップ３の場合、その性質上、シリコン（Ｓｉ）系のチップ本体２０を含むチップ３と比較して、研削等によってクラック等が生じやすく、チップ３の低背化が困難であるという課題がある。この点、本実施形態の製造方法では、チップ本体２０の外面全域が封止樹脂３０によって保護された状態でチップ本体２０の裏面２０ｂを研削できるから、ガリウムヒ素（ＧａＡｓ）系のチップ本体２０が採用される場合であっても、クラック等の発生を抑制しつつチップ３の低背化に加えて電子部品１の低背化を良好に図ることができる。

＜電子部品１の第１変形例＞
図６は、図１の電子部品１の第１変形例を示す縦断面図である。図６は、前述の図３に対応する部分の縦断面図である。図６において、前述の図１〜図５に示された構成と同様の構成については同一の参照符号を付して説明を省略する。
第１変形例に係る電子部品１は、チップ本体２０の裏面２０ｂに接合され、封止樹脂３０の熱伝導率よりも高い熱伝導率を有する放熱部材３２をさらに含む。より具体的には、放熱部材３２は、チップ本体２０の熱伝導率よりも高い熱伝導率を有しており、本変形例では金属層３３によって形成されている。金属層３３は、前述の外部導電体膜３１を形成する工程（ステップＳ９）のマスクレイアウトを変更することにより形成されており、チップ本体２０の裏面２０ｂ側から順に積層されたＮｉ層、Ｐｄ層およびＡｕ層を含む積層構造を有している。金属層３３は、たとえば金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）またはアルミニウム（Ａｌ）を含む単層構造を有していてもよい。

このように、第１変形例に係る電子部品１では、所定の熱伝導率を有する放熱部材３２を含むから、封止樹脂３０内の熱をチップ本体２０の裏面２０ｂを介して放熱部材３２に効率良く伝達させることができる。その結果、封止樹脂３０内での温度上昇を効果的に抑制できるから、チップ３の温度上昇も効果的に抑制できる。よって、信頼性に優れた電子部品１を提供できる。

＜電子部品１の第２変形例＞
図７は、図１の電子部品１の第２変形例を示す縦断面図である。図７は、前述の図３に対応する部分の縦断面図である。図７において、前述の図１〜図５に示された構成と同様の構成については同一の参照符号を付して説明を省略する。
第２変形例に係る電子部品１では、封止樹脂３０の表面３０ａに表面絶縁膜３４が形成されている。表面絶縁膜３４は、窒化膜（ＳｉＮ）または酸化膜（ＳｉＯ_２膜）であってもよい。表面絶縁膜３４には、チップ本体２０の裏面２０ｂを露出させる第１開口３４ａと、外部端子５の他端面５ｂを露出させる第２開口３４ｂとが形成されている。第１開口３４ａは、チップ本体２０の裏面２０ｂ全域を露出させており、第２開口３４ｂは、外部端子５の他端面５ｂ全域を露出させている。

第２変形例に係る電子部品１は、チップ本体２０の裏面２０ｂに接合され、封止樹脂３０の熱伝導率よりも高い熱伝導率を有する放熱部材３５を含む。放熱部材３５は、表面絶縁膜３４の第１開口３４ａ内に配置されている。放熱部材３５は、より具体的には、チップ本体２０の熱伝導率よりも高い熱伝導率を有しており、チップ本体２０の裏面２０ｂに接合された第１金属層３６と、表面絶縁膜３４の表面よりも外側に突出するように第１金属層３６上に配置された第２金属層３７とを含む。第１金属層３６は、たとえば金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）またはアルミニウム（Ａｌ）を含む単層構造を有している。第２金属層３７は、第１金属層３６側から順に積層されたＮｉ層、Ｐｄ層およびＡｕ層を含む積層構造を有している。

本変形例では、第１金属層３６は、金（Ａｕ）からなり、チップ本体２０の裏面２０ｂとの間でオーミックコンタクトを形成している。より具体的には、チップ３および第１金属層３６に対して、たとえば４００℃程度の温度の熱処理が施されており、これによって、チップ本体２０の裏面２０ｂにＡｕＳｉ共晶合金層３８が形成されている。このＡｕＳｉ共晶合金層３８によって、第１金属層３６とチップ本体２０の裏面２０ｂとの間でオーミックコンタクトが形成されている。

チップ３および第１金属層３６に対して熱処理が施される構成では、各接続用電極１６の本体部１７と各実装用電極２１の本体部２２とが、たとえば超音波接合法等によって直接接合された形態が採用されることが好ましい。この構成によれば、導電性接合材２７を形成する必要がなくなるため、各接続用電極１６と各実装用電極２１との接合後に導電性接合材２７が熱処理によって溶融するということがない。よって、熱処理を施すという条件下では、各接続用電極１６の本体部１７と各実装用電極２１の本体部２２とを直接接続させることにより、チップ３と複数の配線膜８とを良好に電気的に接続させることができる。

表面絶縁膜３４の第２開口３４ｂ内には、外部導電体膜３９が配置されている。外部導電体膜３９は、外部端子５の他端面５ｂ側からこの順に積層された第１導電体層４０と第２導電体層４１とを含む。第１導電体層４０は、第１金属層３６と同一材料および同一厚さで形成されており、第２導電体層４１は、第２金属層３７と同一材料および同一厚さで形成されている。

第２変形例に係る電子部品１は、前述の外部導電体膜３１を形成する工程（ステップＳ９）に代えて、次の工程を実行することにより形成される。すなわち、まず、たとえばＣＶＤ法によって、封止樹脂３０の表面３０ａを被覆する表面絶縁膜３４が形成される。次に、たとえばマスクを介するエッチングにより、チップ本体２０の裏面２０ｂを露出させる第１開口３４ａと、外部端子５の他端面５ｂを露出させる第２開口３４ｂとが表面絶縁膜３４に形成される。

次に、たとえばスパッタ法または電界めっき法によって、第１開口３４ａから露出するチップ本体２０の裏面２０ｂ上および第２開口３４ｂから露出する外部端子５の他端面５ｂ上にＡｕが成膜されて、第１金属層３６および第１導電体層４０が形成される。次に、チップ３および第１金属層３６に対して、たとえば４００℃程度の温度で熱処理が施されて、チップ本体２０の裏面２０ｂにＡｕＳｉ共晶合金層３８が形成される。

次に、たとえば電界めっき法によって、第１開口３４ａから露出する第１金属層３６上および第２開口３４ｂから露出する第１導電体層４０上にＮｉ、ＰｄおよびＡｕが順に成膜されて、第２金属層３７および第２導電体層４１が形成される。これにより、放熱部材３５および外部導電体膜３９が形成される。このようにして、第２変形例に係る電子部品１が製造される。

このように、第２変形例に係る電子部品１によれば、チップ本体２０の裏面２０ｂに接合された所定の熱伝導率を有する放熱部材３５を含む。これにより、封止樹脂３０内の熱をチップ本体２０の裏面２０ｂを介して放熱部材３５に効率良く伝達させることができる。その結果、封止樹脂３０内での温度上昇を効果的に抑制できるから、チップ３の温度上昇も効果的に抑制できる。よって、信頼性に優れた電子部品１を提供できる。

また、第２変形例に係る電子部品１によれば、放熱部材３５が、チップ本体２０の裏面２０ｂとの間でオーミックコンタクトを形成する第１金属層３６を有している。ここで、チップ本体２０の裏面２０ｂと第１金属層３６との間でショットキ接合が形成される場合について考える。この場合、チップ本体２０の裏面２０ｂ側にショットキーダイオードが形成されることとなる。

そのため、このショットキーダイオードによって、実装面２０ａ側に形成された機能素子の特性が変動させられる虞がある。これに鑑みて、本実施形態では、チップ本体２０の裏面２０ｂとの間でオーミックコンタクトを形成する第１金属層３６を形成している。つまり、チップ本体２０の裏面２０ｂにＡｕＳｉ共晶合金層３８が形成されており、第１金属層３６は、当該ＡｕＳｉ共晶合金層３８に接続されている。これにより、チップ本体２０の裏面２０ｂにショットキーダイオードが形成されるのを効果的に抑制できる。その結果、チップ３の電気的特性の安定性を高めつつ、チップ３の温度上昇を効果的に抑制できる電子部品１を提供できる。

＜電子部品１の第３変形例＞
図８は、図２の電子部品１の第３変形例を示す縦断面図である。図８は、前述の図３に対応する部分の縦断面図である。図８において、前述の図１〜図５に示された構成と同様の構成については同一の参照符号を付して説明を省略する。
第３変形例に係る電子部品１は、チップ本体２０の裏面２０ｂを被覆するように封止樹脂３０の表面３０ａに形成された表面絶縁膜４２を含む。表面絶縁膜４２には、外部端子５の他端面５ｂを露出させる開口４２ａが形成されており、この開口４２ａ内に前述の外部導電体膜３１が配置されている。

第３変形例に係る電子部品１は、前述の外部導電体膜３１を形成する工程（ステップＳ９）の際に使用するマスクに代えて、外部端子５の他端面５ｂを露出させる開口４２ａを有する表面絶縁膜４２を形成することによって製造される。表面絶縁膜４２は、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂等の有機系の絶縁材料や、窒化シリコン（ＳｉＮ）や酸化シリコン（ＳｉＯ_２）等の無機系の絶縁材料を含んでいてもよい。表面絶縁膜４２は、有機系の絶縁材料としてネガ型またはポジ型の感光性樹脂を含んでいてもよい。むろん、前述の外部導電体膜３１を形成する工程（ステップＳ９）の際に使用するマスクをそのまま表面絶縁膜４２として利用することもできる。

第３変形例に係る電子部品１では、チップ本体２０の裏面２０ｂが表面絶縁膜４２によって被覆されているので、チップ３の温度上昇の抑制効果は小さい。しかし、チップ本体２０の裏面２０ｂが封止樹脂３０から露出している構成を望まない一方で、低背化を望む市場の要求に良好に応えることができる。また、第３変形例に係る電子部品１によれば、図５において説明した工程と共通の工程を経て製造されるので、表面絶縁膜４２を有する電子部品１を手間取ることなく製造できる。

＜第２実施形態＞
図９は、本発明の第２実施形態に係る電子部品５１を示す平面図である。図１０は、図９のX-X線に沿う縦断面図である。図９および図１０において、前述の第１実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
図９および図１０を参照して、本実施形態に係る電子部品５１では、インターポーザ２の一方表面２ａに他方表面２ｂ側に向かって窪んだ凹部５２が形成されており、インターポーザ２の他方表面２ｂが平坦面とされている。凹部５２は、本実施形態では、インターポーザ２の一方表面２ａの中央部に当該インターポーザ２の周縁から間隔を空けて形成されており、各辺がインターポーザ２の各辺と平行な平面視四角形状とされている。

インターポーザ２の一方表面２ａには、凹部５２によって、当該凹部５２の底面である低域部５３と、凹部５２の周囲領域である高域部５４とが形成されている。低域部５３は、各辺がインターポーザ２の各辺と平行な平面視四角形状とされている。高域部５４は、凹部５２を取り囲む平面視四角環状とされている。低域部５３と高域部５４との間には、それらを接続する接続部５５が形成されている。

凹部５２は、その開口幅が一方表面２ａ側から他方表面２ｂ側に向かって徐々に狭まる断面視テーパ状に形成されている。これにより、接続部５５は、低域部５３から高域部５４に向かうに従って凹部５２の横断面積が徐々に大きくなる傾斜面とされている。前述のチップ配置領域４は、低域部５３内に設定されており、前述の外部端子配置領域６は、高域部５４におけるインターポーザ２の一方の短手側面２ｃに沿う部分および他方の短手側面２ｃに沿う部分に設定されている。各外部端子配置領域６は、インターポーザ２の短手方向に沿って延びる平面視長方形状に設定されている。

チップ３は、インターポーザ２の凹部５２内に収容されている。より具体的には、チップ３は、チップ本体２０の実装面２０ａが凹部５２内に位置し、チップ本体２０の裏面２０ｂが高域部５４よりも上方に位置するように凹部５２内に収容されている。つまり、チップ３は、インターポーザ２の高域部５４がチップ本体２０の実装面２０ａと裏面２０ｂとの間に位置する高さで凹部５２内に収容されている。

チップ本体２０の実装面２０ａは、平面視において低域部５３の面積よりも小さい面積を有している。チップ３は、その周縁全域が低域部５３の周縁に取り囲まれた領域内に位置し、かつ、チップ本体２０の実装面２０ａの全域が低域部５３に対向している。なお、チップ３は、チップ本体２０の実装面２０ａが低域部５３に加えて接続部５５と対向していてもよい。また、チップ３は、チップ本体２０の実装面２０ａは、平面視において低域部５３の面積よりも大きい面積を有していてもよい。

以上、本実施形態に係る電子部品５１によれば、インターポーザ２の一方表面２ａに形成された凹部５２にチップ３が収容されているので、当該凹部５２の深さに応じた分だけ、チップ本体２０の裏面２０ｂとインターポーザ２の他方表面２ｂとの間の厚さを小さくすることができる。これにより、良好な放熱性を維持しつつ、低背化による微細化を図ることができる電子部品５１を提供できる。

このような電子部品５１は、前述の図５に示される工程を次のように変更することによって製造できる。すなわち、インターポーザ２の準備工程（ステップＳ１）において、凹部６２を有するインターポーザ２を準備する工程を実行する。インターポーザ２の凹部５２は、たとえばマスクを介するエッチングにより、インターポーザ２の一方表面２ａを他方表面２ｂ側に向かって選択的に掘り下げることにより形成できる。このようにして、電子部品５１を製造できる。

＜電子部品５１の第１変形例＞
図１１は、図９の電子部品１の第１変形例を示す縦断面図である。図１１は、前述の図１０に対応する部分の縦断面図である。図１１において、前述の図９および図１０において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
第１変形例に係る電子部品５１は、前述の放熱部材３２をさらに含む（図６も併せて参照）。これにより、封止樹脂３０内の熱をチップ本体２０の裏面２０ｂを介して放熱部材３２に効率良く伝達させることができる。その結果、封止樹脂３０内での温度上昇を効果的に抑制できるから、チップ３の温度上昇も効果的に抑制できる。よって、信頼性に優れた電子部品５１を提供できる。

＜電子部品５１の第２変形例＞
図１２は、図９の電子部品５１の第２変形例を示す縦断面図である。図１２は、前述の図１０に対応する部分の縦断面図である。図１２において、前述の図９および図１０において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
第２変形例に係る電子部品５１は、前述の表面絶縁膜３４、放熱部材３５および外部導電体膜３９をさらに含む（図７も併せて参照）。これにより、封止樹脂３０内の熱をチップ本体２０の裏面２０ｂを介して放熱部材３５に効率良く伝達させることができる。その結果、封止樹脂３０内での温度上昇を効果的に抑制できるから、チップ３の温度上昇も効果的に抑制できる。よって、信頼性に優れた電子部品５１を提供できる。

また、第２変形例に係る電子部品５１によれば、放熱部材３５が、チップ本体２０の裏面２０ｂとの間でオーミックコンタクトを形成する第１金属層３６を有している。つまり、チップ本体２０の裏面２０ｂにＡｕＳｉ共晶合金層３８が形成されており、第１金属層３６は、当該ＡｕＳｉ共晶合金層３８に接続されている。これにより、チップ３の温度上昇を効果的に抑制しつつ、チップ３の電気的特性の安定性を高めることができる。

＜電子部品５１の第３変形例＞
図１３は、図９の電子部品５１の第３変形例を示す縦断面図である。図１３は、前述の図１０に対応する部分の縦断面図である。図１２において、前述の図９および図１０において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
第３変形例に係る電子部品５１は、前述の表面絶縁膜４２を含む（図８も併せて参照）。第３変形例に係る電子部品５１は、チップ本体２０の裏面２０ｂが表面絶縁膜４２によって被覆されているので、チップ３の温度上昇の抑制効果は小さい。しかし、チップ本体２０の裏面２０ｂが封止樹脂３０から露出している構成を望まない一方で、低背化を望む市場の要求に良好に応えることができる。

また、第３変形例に係る電子部品５１によれば、図５において説明した外部導電体膜３１を形成する工程（ステップＳ９）の際に使用するマスクをそのまま表面絶縁膜４２として利用することもできる。したがって、図５において説明した工程と共通の工程を経て、表面絶縁膜４２を有する電子部品５１を手間取ることなく製造できる。
＜第３実施形態＞
図１４は、本発明の第３実施形態に係る電子部品６１を示す平面図である。図１５は、図１４のXV-XV線に沿う縦断面図である。図１４および図１５において、前述の第１実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。

図１４および図１５を参照して、本実施形態に係る電子部品６１では、インターポーザ２の一方表面２ａに他方表面２ｂ側に向かって窪んだ凹部６２が形成されており、インターポーザ２の他方表面２ｂが平坦に形成されている。凹部６２は、本実施形態では、インターポーザ２の一方表面２ａの中央部に当該インターポーザ２の周縁から間隔を空けて形成されており、各辺がインターポーザ２の各辺と平行な平面視四角形状とされている。

インターポーザ２の一方表面２ａには、凹部６２によって、当該凹部６２の底面である低域部６３と、凹部６２の周囲領域である高域部６４とが形成されている。低域部６３は、各辺がインターポーザ２の各辺と平行な平面視四角形状とされている。高域部６４は、凹部６２を取り囲む平面視四角環状とされている。低域部６３と高域部６４との間には、それらを接続する接続部６５が形成されている。凹部６２は、その開口幅が一方表面２ａ側から他方表面２ｂ側に向かって徐々に狭まる断面視テーパ状に形成されている。これにより、接続部６５は、低域部６３から高域部６４に向かうに従って凹部６２の横断面積が徐々に大きくなる傾斜面とされている。

本実施形態では、インターポーザ２の高域部６４に第１チップ６６が配置される第１チップ配置領域６７が設定されており、低域部６３に第２チップ６８が配置される第２チップ配置領域６９が設定されている。第１チップ配置領域６７は、インターポーザ２の周縁と凹部６２の周縁との間の領域内において当該凹部６２を取り囲むように設定されており、各辺がインターポーザ２の各辺と平行な平面視四角形状とされている。第２チップ配置領域６９は、低域部６３の周縁に取り囲まれた領域内に設定されており、各辺がインターポーザ２の各辺と平行な平面視四角形状とされている。

前述の外部端子配置領域６は、第１チップ配置領域６７とインターポーザ２の一方の短手側面２ｃとの間の領域、および、第１チップ配置領域６７とインターポーザ２の他方の短手側面２ｃとの間の領域に設定されている。外部端子配置領域６は、インターポーザ２の短手方向に沿って延びる平面視長方形状に設定されている。
インターポーザ２の一方表面２ａには、前述の絶縁膜７が形成されている。インターポーザ２の高域部６４における前述の絶縁膜７上には、複数個（本実施形態では８個）の第１配線膜７０が形成されている。各第１配線膜７０は、第１チップ配置領域６７内に配置された第１パッド領域７１と、外部端子配置領域６に配置された第２パッド領域７２と、第１パッド領域７１および第２パッド領域７２を接続する接続領域７３とを含む。

本実施形態では、第１チップ配置領域６７におけるインターポーザ２の一方の短手側面２ｃ側および他方の短手側面２ｃ側に第１パッド領域７１が４個ずつインターポーザ２の短手方向に沿って間隔を空けて配置されている。また、本実施形態では、各外部端子配置領域６に第２パッド領域７２が４個ずつインターポーザ２の短手方向に沿って間隔を空けて配置されている。

インターポーザ２の第２チップ配置領域６９内には、複数個（本実施形態では２個）の第２配線膜７４が形成されている。各第２配線膜７４は、インターポーザ２の長手方向に間隔を空けて配置された一対の第３パッド領域７５と、一対の第３パッド領域７５間に配置された第４パッド領域７６および第５パッド領域７７とを含む。本実施形態では、第４パッド領域７６および第５パッド領域７７は、一対の第３パッド領域７５間において一体的に形成されている。

絶縁膜７上には、さらに、第１配線膜７０と第２配線膜７４とを電気的に接続するための接続用配線膜７８が形成されている。接続用配線膜７８は、対応する第１パッド領域７１と第３パッド領域７５とを接続することによって、第１配線膜７０と第２配線膜７４とを電気的に接続させている。
なお、第１配線膜７０、第２配線膜７４および接続用配線膜７８は、いずれも前述のシード層１２と導電体層１３とを含む積層構造を有している。また、第２パッド領域７２の上面を除く、第１パッド領域７１、第３パッド領域７５、第４パッド領域７６および第５パッド領域７７の各上面には、前述の接続用電極１６が形成されている。

第１チップ配置領域６７には、第１チップ６６が配置されている。第１チップ６６は、略直方体形状とされたシリコン製、ＧａＡｓ（ガリウムヒ素）製または絶縁材料製（たとえばガラス製やセラミック製）の第１チップ本体８０を含む。第１チップ本体８０は、複数個の第１実装用電極８１が形成された第１実装面８０ａと、その反対側の第１裏面８０ｂと、第１実装面８０ａおよび第１裏面８０ｂを接続する第１側面８０ｃとを有している。

なお、第１実装用電極８１は、前述の本体部２２とバリア層２３とを含む積層構造を有している。第１チップ本体８０の第１実装面８０ａは、機能素子が形成された機能素子形成面でもある。この機能素子に、第１実装用電極８１が電気的に接続されている。なお、第１チップ本体８０の第１裏面８０ｂは第１チップ６６の裏面でもある。
第１チップ６６は、第１チップ本体８０の第１実装面８０ａと低域部６３との間で凹状の空間Ａ２を区画するように高域部６４に架設されている。より具体的には、第１チップ６６は、複数個の第１実装用電極８１と複数個の第１配線膜７０とが接合されることによって、第１チップ本体８０の第１実装面８０ａをインターポーザ２の一方表面２ａに対向させた状態で複数個の第１配線膜７０に接合されている。

さらに具体的には、第１チップ６６は、各第１実装用電極８１と各第１パッド領域７１に設けられた前述の接続用電極１６とが接合されることによって複数個の第１配線膜７０に接合されている。このようにして、第１チップ６６は、第１チップ本体８０の第１実装面８０ａとインターポーザ２の低域部６３との間で凹状の空間Ａ２を区画するように高域部６４に架設されている。

なお、第１チップ本体８０に形成される機能素子としては、抵抗、コンデンサ、コイル、ダイオード（トランジスタを含む）等を例示できる。第１チップ６６は、単一の機能素子からなるチップであってもよいし、複数の機能素子によって形成された集積回路を含むチップであってもよい。また、第１チップ本体８０の第１実装面８０ａ上には、当該第１実装面８０ａを被覆する絶縁層が形成されており、複数個の第１実装用電極８１が当該絶縁層から外側に突出するように設けられていてもよい。また、この絶縁層内には、第１実装用電極８１と機能素子とを電気的に接続させるための配線を選択的に含む配線層が形成されていてもよい。

各接続用電極１６と各第１実装用電極８１とは、前述の導電性接合材２７を介して接合されている。なお、各接続用電極１６の本体部１７と各第１実装用電極８１の本体部２２とが、たとえば公知の超音波接合法によって直接接合された形態が採用されてもよい。
第２チップ配置領域６９には、下側チップの一例としての複数個（本実施形態では４個）の第２チップ６８が配置されている。以下では、４個の第２チップ６８を、第２チップ６８Ａ、第２チップ６８Ｂ、第２チップ６８Ｃおよび第２チップ６８Ｄという。各第２チップ６８Ａ〜６８Ｄは、いずれも、平面視において第１チップ６６と重なるように、第１チップ本体８０の第１実装面８０ａと低域部６３との間で区画される凹状の空間Ａ２内に収容されている。

各第２チップ６８Ａ〜６８Ｄは、略直方体形状とされたシリコン製、ＧａＡｓ（ガリウムヒ素）製または絶縁材料製（たとえばガラス製やセラミック製）の第２チップ本体９０を含む。第２チップ本体９０は、複数（本実施形態では一対）の第２実装用電極９１が形成された第２実装面９０ａと、その反対側の第２裏面９０ｂと、第２実装面９０ａおよび第２裏面９０ｂを接続する第２側面９０ｃとを有している。なお、第２実装用電極９１は、前述の本体部２２とバリア層２３とを含む積層構造を有している。第２チップ本体９０の第２実装面９０ａは、機能素子が形成された機能素子形成面でもある。この機能素子に、第２実装用電極９１が電気的に接続されている。

各第２チップ６８Ａ〜６８Ｄは、第２チップ本体９０の第２実装面９０ａおよび第２裏面９０ｂが凹部６２内に位置するように凹部６２内に収容されている。つまり各第２チップ６８Ａ〜６８Ｄは、インターポーザ２の高域部６４が第２チップ本体９０の第２裏面９０ｂよりも上方に位置する高さで凹部６２内に収容されている。
各第２チップ６８Ａ〜６８Ｄは、複数個の第２実装用電極９１と複数個の第２配線膜７４とが接合されることによって、第２チップ本体９０の第２実装面９０ａをインターポーザ２の一方表面２ａに対向させた状態で複数個の第２配線膜７４に接合されている。

より具体的には、第２チップ６８Ａ〜６８Ｄのうちの第２チップ６８Ａ，６８Ｃは、一方の第２実装用電極９１が一方の第３パッド領域７５に設けられた接続用電極１６に接合され、他方の第２実装用電極９１が第４パッド領域７６に設けられた接続用電極１６に接合されることによって第２配線膜７４に接合されている。
また、第２チップ６８Ａ〜６８Ｄのうちの第２チップ６８Ｂ，６８Ｄは、一方の第２実装用電極９１が第５パッド領域７７に設けられた接続用電極１６に接合され、他方の第２実装用電極９１が他方の第３パッド領域７５に設けられた接続用電極１６に接合されることによって、第２配線膜７４に接合されている。

このようにして、第２チップ６８Ａ，６８Ｂの直列回路と、第２チップ６８Ｃ，６８Ｄの直列回路とが凹部６２（凹状の空間Ａ２）内に形成されている。第２チップ６８Ａ，６８Ｂの直列回路および第２チップ６８Ｃ，６８Ｄの直列回路は、いずれも第１チップ６６に並列接続されている。第３パッド領域７５、第４パッド領域７６および第５パッド領域７７の接続形態を変更することによって、第２チップ６８Ａ〜６８Ｄのいずれかを含む並列回路が第１チップ６６に並列接続される構成が採用されてもよい。凹部６２内には、第２チップ６８Ａ〜６８Ｄによって構成される直列回路を含む回路網、または、並列回路を含む回路網、もしくは、直列回路および並列回路の両方を含む回路網が収容されていてもよい。

なお、第２チップ本体９０に形成される機能素子としては、抵抗、コンデンサ、コイル、ダイオード（トランジスタを含む）等を例示できる。第２チップ６８Ａ〜６８Ｄは、単一の機能素子からなるチップであってもよいし、複数の機能素子によって形成された集積回路を含むチップであってもよい。また、第２チップ本体９０の第２実装面９０ａ上には、当該第２実装面９０ａを被覆する絶縁層が形成されており、複数個の第２実装用電極９１が当該絶縁層から外側に突出するように設けられていてもよい。また、この絶縁層内には、第２実装用電極９１と機能素子とを電気的に接続させるための配線を選択的に含む配線層が形成されていてもよい。

外部端子配置領域６には、前述の複数個の外部端子５が配置されている。各外部端子５は、各第２パッド領域７２上に形成されている。そして、インターポーザ２の一方表面２ａには、第１チップ本体８０の第１裏面８０ｂの全域を露出させるように第１チップ６６を封止する封止樹脂３０が形成されている。
封止樹脂３０は、第１チップ本体８０の第１側面８０ｃの全域を被覆しているのに加えて、第１チップ本体８０の第１実装面８０ａとインターポーザ２の一方表面２ａとの間の凹状の空間Ａ２の全域を満たしている。また、第１チップ本体８０の第１実装面８０ａとインターポーザ２の高域部６４との間には、接続用電極１６によって、封止樹脂３０を充填させるのに十分な高さの空間Ａ３が確保されている。

したがって、当該空間Ａ３において、ボイド（空孔）が形成されるのを良好に抑制しつつ、第１実装用電極８１、接続用電極１６および導電性接合材２７の各外面の全域を封止樹脂３０によって良好に被覆できる。これによって、ボイド（空孔）内に貯留される水分を原因とする第１実装用電極１２１、接続用電極１６および導電性接合材２７の腐食が抑制されている。

一方、凹状の空間Ａ２内では、封止樹脂３０は、第２チップ６８の外面全域を封止している。本実施形態では、第２チップ本体９０の第２実装面９０ａとインターポーザ２の一方表面２ａとの間には、接続用電極１６によって、封止樹脂３０を充填させるのに十分な高さの空間Ａ４が確保されている。したがって、当該空間Ａ４において、ボイド（空孔）が形成されるのを良好に抑制しつつ、第２実装用電極９１、接続用電極１６および導電性接合材２７の各外面の全域を封止樹脂３０によって良好に被覆できる。これによって、ボイド（空孔）内に貯留される水分を原因とする第２実装用電極９１、接続用電極１６および導電性接合材２７の腐食が抑制されている。

第１チップ本体８０の第１裏面８０ｂおよび各外部端子５の他端面５ｂは、封止樹脂３０の表面３０ａと段差なく繋がっている。第１チップ本体８０の第１裏面８０ｂ、各外部端子５の他端面５ｂおよび封止樹脂３０の表面３０ａは、インターポーザ２の他方表面２ｂと平行な一つの平坦面を形成している。
以上、本実施形態の構成によれば、第２チップ６８Ａ〜６８Ｄの上方に第１チップ６６が積層配置された複合型の電子部品６１を提供できる。したがって、外部端子５を実装基板に実装するという一度の工程で、第１チップ６６と第２チップ６８Ａ〜６８Ｄとを同時に３Ｄ実装できる。これにより、第１チップ６６および第２チップ６８Ａ〜６８Ｄを実装基板に高密度に実装できるから、実装基板に対する電子部品６１の実装面積の削減を図ることができる。また、これによって、実装基板の小型化を図ることも可能となる。

また、本実施形態の電子部品６１では、インターポーザ２上に配置された第１チップ６６の第１チップ本体８０の第１裏面８０ｂが、封止樹脂３０から露出している。したがって、封止樹脂３０内で発生した熱を第１チップ本体８０の第１裏面８０ｂを介して外部に放散させることができる。これにより、封止樹脂３０内での温度上昇を抑制できるから、第１チップ６６に加えて、第２チップ６８Ａ〜６８Ｄの温度上昇も抑制できる。

特に、本実施形態に係る電子部品６１によれば、第１チップ本体８０の第１裏面８０ｂの全域が封止樹脂３０から露出している。これにより、封止樹脂３０内で発生した熱を第１チップ本体８０の第１裏面８０ｂの全域を介して外部に放散させることができるから、封止樹脂３０内での温度上昇を効果的に抑制できる。よって、信頼性に優れた電子部品６１を提供できる。

このような電子部品６１は、前述の図５に示される工程を次のように変更することによって製造できる。すなわち、インターポーザ２の準備工程（ステップＳ１）において、凹部６２を有するインターポーザ２を準備する工程を実行する。インターポーザ２の凹部６２は、たとえばマスクを介するエッチングにより、インターポーザ２の一方表面２ａを他方表面２ｂ側に向かって選択的に掘り下げることにより形成できる。

そして、配線膜形成工程（ステップＳ３）において、配線膜８に代えて、第１配線膜７０、第２配線膜７４および接続用配線膜７８を形成する工程を実行する。第１配線膜７０、第２配線膜７４および接続用配線膜７８は、配線膜８用のマスクのレイアウト等を変更することによって形成できる。その後、チップマウント工程（ステップＳ６）におて、第２チップ６８Ａ〜６８Ｄを第２配線膜７４に接合させる工程を実行した後、第１チップ６６を第１配線膜７０に接合させる工程を実行すればよい。このようにして、電子部品６１を製造できる。

＜電子部品６１の第１変形例＞
図１６は、図１４の電子部品６１の第１変形例を示す縦断面図である。図１６において、前述の図１４および図１５において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
第１変形例に係る電子部品６１は、第１チップ本体８０の第１裏面８０ｂの全域に接合された前述の放熱部材３２をさらに含む（図６も併せて参照）。これにより、封止樹脂３０内の熱を第１チップ本体８０の第１裏面８０ｂを介して放熱部材３２に効率良く伝達させることができる。その結果、封止樹脂３０内での温度上昇を効果的に抑制できるから、第１チップ６６および第２チップ６８Ａ〜６８Ｄの温度上昇を効果的に抑制できる。よって、信頼性に優れた電子部品６１を提供できる。

＜電子部品６１の第２変形例＞
図１７は、図１４の電子部品６１の第２変形例を示す縦断面図である。図１７において、前述の図１４および図１５において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
第２変形例に係る電子部品６１は、前述の表面絶縁膜３４、放熱部材３５および外部導電体膜３９をさらに含む（図７も併せて参照）。放熱部材３５は、第１チップ本体８０の第１裏面８０ｂの全域に接合されている。これにより、封止樹脂３０内の熱を第１チップ本体８０の第１裏面８０ｂを介して放熱部材３５に効率良く伝達させることができる。その結果、封止樹脂３０内での温度上昇を効果的に抑制できるから、第１チップ６６および第２チップ６８Ａ〜６８Ｄの温度上昇を効果的に抑制できる。よって、信頼性に優れた電子部品６１を提供できる。

また、第２変形例に係る電子部品６１によれば、第１チップ本体８０の第１裏面８０ｂとの間でオーミックコンタクトを形成する第１金属層３６を有する放熱部材３５を含む。つまり、第１チップ本体８０の第１裏面８０ｂにＡｕＳｉ共晶合金層３８が形成されており、第１金属層３６は、当該ＡｕＳｉ共晶合金層３８に接続されている。これにより、第１チップ６６および第２チップ６８Ａ〜６８Ｄの温度上昇を効果的に抑制しつつ、第１チップ６６の電気的特性の安定性を高めることができる。

＜電子部品６１の第３変形例＞
図１８は、図１４の電子部品６１の第３変形例を示す縦断面図である。図１８において、前述の図１４および図１５において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
第３変形例に係る電子部品６１は、第１チップ本体８０の第１裏面８０ｂを被覆する前述の表面絶縁膜４２を含む（図８も併せて参照）。第３変形例に係る電子部品６１では、第１チップ本体８０の第１裏面８０ｂが表面絶縁膜４２によって被覆されているので、第１チップ６６および第２チップ６８Ａ〜６８Ｄの温度上昇の抑制効果は小さい。しかし、第１チップ本体８０の第１裏面８０ｂが封止樹脂３０から露出している構成を望まない一方で、低背化を望む市場の要求に良好に応えることができる。

また、第３変形例に係る電子部品６１によれば、図５において説明した外部導電体膜３１を形成する工程（ステップＳ９）の際に使用するマスクをそのまま表面絶縁膜４２として利用することもできる。したがって、図５において説明した工程と共通の工程を経て、表面絶縁膜４２を有する電子部品６１を手間取ることなく製造できる。
＜第４実施形態＞
図１９は、本発明の第４実施形態に係る電子部品１０１を示す平面図である。図２０は、図１９のXX-XX線に沿う縦断面図である。図２１は、図１９のXXI-XXI線に沿う縦断面図である。図１９〜図２１において、前述の第１実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。

図１９〜図２１を参照して、本実施形態に係る電子部品１０１では、インターポーザ２の一方表面２ａに他方表面２ｂ側に向かって窪んだ凹部１０２が形成されており、インターポーザ２の他方表面２ｂが平坦に形成されている。凹部１０２は、本実施形態では、インターポーザ２の一方表面２ａの中央部に当該インターポーザ２の周縁から間隔を空けて形成されており、各辺がインターポーザ２の各辺と平行な平面視四角形状とされている。

インターポーザ２の一方表面２ａには、凹部１０２によって、当該凹部１０２の底面である低域部１０３と、凹部１０２の周囲領域である高域部１０４とが形成されている。低域部１０３は、各辺がインターポーザ２の各辺と平行な平面視四角形状とされている。高域部１０４は、凹部１０２を取り囲む平面視四角環状とされている。低域部１０３と高域部１０４との間には、それらを接続する接続部１０５が形成されている。凹部１０２は、その開口幅が一方表面２ａ側から他方表面２ｂ側に向かって徐々に狭まる断面視テーパ状に形成されている。これにより、接続部１０５は、低域部１０３から高域部１０４に向かうに従って凹部１０２の横断面積が徐々に大きくなる傾斜面とされている。

低域部１０３には、第１チップ１０６が配置される第１チップ配置領域１０７と、第２チップ１０８が配置される第２チップ配置領域１０９とが互いに隣り合って設定されている。第１チップ配置領域１０７は、各辺がインターポーザ２の各辺と平行な平面視四形状とされている。第２チップ配置領域１０９は、各辺がインターポーザ２の各辺と平行な平面視四角形状とされている。

前述の外部端子配置領域６は、高域部１０４におけるインターポーザ２の一方の短手側面２ｃと凹部１０２との間の領域、および、高域部１０４におけるインターポーザ２の他方の短手側面２ｃと凹部１０２との間の領域にそれぞれ設定されている。外部端子配置領域６は、インターポーザ２の短手方向に沿って延びる平面視長方形状に設定されている。
インターポーザ２の一方表面２ａには、前述の絶縁膜７が形成されている。絶縁膜７上には、複数個（本実施形態では４個）の第１配線膜１１０と、複数個（本実施形態では４個）の第２配線膜１１１とが形成されている。

各第１配線膜１１０は、第１チップ配置領域１０７内に配置された第１パッド領域１１２と、外部端子配置領域６に配置された第２パッド領域１１３と、第１パッド領域１１２および第２パッド領域１１３を接続する第１接続領域１１４とを含む。本実施形態では、第１パッド領域１１２は、第１チップ配置領域１０７におけるインターポーザ２の一方の短手側面２ｃ側および他方の短手側面２ｃ側に２個ずつ間隔を空けて並んで配置されている。

また、本実施形態では、第２パッド領域１１３は、一方側の外部端子配置領域６および他方側の外部端子配置領域６に２個ずつ間隔を空けて並んで配置されている。第１接続領域１１４は、対応する第１パッド領域１１２および第２パッド領域１１３の間において選択的に引き回されている。各第１パッド領域１１２の上面には、前述の接続用電極１６が形成されている。

図２０を参照して、第１配線膜１１０において、第１パッド領域１１２は、その厚さが他の部分の厚さよりも小さい薄膜部とされている。より具体的には、第１配線膜１１０は、前述のシード層１２と導電体層１３とを含む積層構造を有しており、導電体層１３は、第１パッド領域１１２を構成するシード層１２を露出させている。したがって、本実施形態では、第１パッド領域１１２がシード層１２からなり、第２パッド領域１１３および第１接続領域１１４がシード層１２および導電体層１３の積層構造からなる。このようにして、第１パッド領域１１２の厚さが、他の部分の厚さよりも選択的に小さくされた構成の第１配線膜１１０が形成されている。

一方、図２１を参照して、第２配線膜１１１は、第２チップ配置領域１０９内に配置された第３パッド領域１１５と、外部端子配置領域６に配置された第４パッド領域１１６と、第３パッド領域１１５および第４パッド領域１１６を接続する第２接続領域１１７とを含む。本実施形態では、第３パッド領域１１５は、第２チップ配置領域１０９におけるインターポーザ２の一方の短手側面２ｃ側および他方の短手側面２ｃ側に２個ずつ間隔を空けて並んで配置されている。

また、本実施形態では、第４パッド領域１１６は、一方側の外部端子配置領域６および他方側の外部端子配置領域６に２個ずつ間隔を空けて並んで配置されている。第２接続領域１１７は、対応する第３パッド領域１１５および第４パッド領域１１６の間において選択的に引き回されている。各第３パッド領域１１５の上面には、前述の接続用電極１６が形成されている。第２配線膜１１１は、前述のシード層１２と導電体層１３とを含む積層構造を有しており、前述の第１配線膜１１０と異なり、一様な厚さで形成されている。

図２０および図２１を参照して、第１チップ配置領域１０７には、第１チップ１０６が配置されており、第２チップ配置領域１０９には、その厚さが第１チップ１０６よりも小さい第２チップ１０８が配置されている。なお、第２チップ１０８に供給される電流の電流値は、第１チップ１０６に供給される電流の電流値よりも大きい。
第１チップ１０６は、略直方体形状とされたシリコン製、ＧａＡｓ（ガリウムヒ素）製または絶縁材料製（たとえばガラス製やセラミック製）の第１チップ本体１２０を含む。第１チップ本体１２０は、複数個の第１実装用電極１２１が形成された第１実装面１２０ａと、その反対側の第１裏面１２０ｂと、第１実装面１２０ａおよび第１裏面１２０ｂを接続する第１側面１２０ｃとを有している。

なお、第１実装用電極１２１は、前述の本体部２２とバリア層２３とを含む積層構造を有している。第１チップ本体１２０の第１実装面１２０ａは、機能素子が形成された機能素子形成面でもある。この機能素子に、第１実装用電極１２１が電気的に接続されている。なお、第１チップ本体１２０の第１裏面１２０ｂは第１チップ１０６の裏面でもある。
第１チップ１０６は、複数個の第１実装用電極１２１と複数個の第１配線膜１１０とが接合されることによって、第１チップ本体１２０の第１実装面１２０ａをインターポーザ２の一方表面２ａに対向させた状態で複数個の第１配線膜１１０に接合されている。より具体的には、第１チップ１０６は、各第１実装用電極１２１と各第１パッド領域１１２に設けられた前述の接続用電極１６とが接合されることによって第１配線膜１１０に接合されている。

各接続用電極１６と各第１実装用電極１２１とは、前述の導電性接合材２７を介して接合されている。なお、各接続用電極１６の本体部１７と各第１実装用電極１２１の本体部２２とが、たとえば公知の超音波接合法によって直接接合された形態が採用されてもよい。
第１チップ１０６は、インターポーザ２の凹部１０２内に収容されている。より具体的には、第１チップ１０６は、第１チップ本体１２０の第１実装面１２０ａが凹部１０２内に位置し、第１チップ本体１２０の第１裏面１２０ｂが高域部１０４よりも上方に位置するように凹部１０２内に収容されている。つまり、第１チップ１０６は、インターポーザ２の高域部１０４が第１チップ本体１２０の第１実装面１２０ａと第１裏面１２０ｂとの間に位置する高さで凹部１０２内に収容されている。

第１チップ本体１２０の第１実装面１２０ａは、平面視において低域部１０３の面積よりも小さい面積を有している。第１チップ１０６は、その周縁全域が低域部１０３の周縁に取り囲まれた領域内に位置し、かつ、第１チップ本体１２０の第１実装面１２０ａの全域が低域部１０３に対向するように凹部１０２内に収容されている。なお、第１チップ１０６は、その周縁の一部が低域部１０３外に位置するように配置され、第１チップ本体１２０の第１実装面１２０ａの一部が接続部１０５の一部と対向していてもよい。

なお、第１チップ本体１２０に形成される機能素子としては、抵抗、コンデンサ、コイル、ダイオード（トランジスタを含む）等を例示できる。第１チップ１０６は、単一の機能素子からなるチップであってもよいし、複数の機能素子によって形成された集積回路を含むチップであってもよい。また、第１チップ本体１２０の第１実装面１２０ａ上には、当該第１実装面１２０ａを被覆する絶縁層が形成されており、複数個の第１実装用電極１２１が当該絶縁層から外側に突出するように設けられていてもよい。また、この絶縁層内には、第１実装用電極１２１と機能素子とを電気的に接続させるための配線を選択的に含む配線層が形成されていてもよい。

第２チップ１０８は、略直方体形状とされたシリコン製、ＧａＡｓ（ガリウムヒ素）製または絶縁材料製（たとえばガラス製やセラミック製）の第２チップ本体１３０を含む。第２チップ本体１３０は、複数個の第２実装用電極１３１が形成された第２実装面１３０ａと、その反対側の第２裏面１３０ｂと、第２実装面１３０ａおよび第２裏面１３０ｂを接続する第２側面１３０ｃとを有している。

なお、第２実装用電極１３１は、前述の本体部２２とバリア層２３とを含む積層構造を有している。第２チップ本体１３０の第２実装面１３０ａは、機能素子が形成された機能素子形成面でもある。この機能素子に、第２実装用電極１３１が電気的に接続されている。なお、第２チップ本体１３０の第２裏面１３０ｂは第２チップ１０８の裏面でもある。
第２チップ１０８は、複数個の第２実装用電極１３１と複数個の第２配線膜１１１とが接合されることによって、第２チップ本体１３０の第２実装面１３０ａをインターポーザ２の一方表面２ａに対向させた状態で複数個の第２配線膜１１１に接合されている。より具体的には、第２チップ１０８は、各第２実装用電極１３１と各第３パッド領域１１５に設けられた接続用電極１６とが接合されることによって複数個の第２配線膜１１１に接合されている。

各接続用電極１６と各第２実装用電極１３１とは、前述の導電性接合材２７を介して接合されている。なお、各接続用電極１６の本体部１７と各第２実装用電極１３１の本体部２２とが、たとえば公知の超音波接合法によって直接接合された形態が採用されてもよい。
第２チップ１０８は、インターポーザ２の一方表面２ａと第１チップ本体１２０の第１裏面１２０ｂとの間の高さ位置に、第２チップ本体１３０の第２実装面１３０ａと第２裏面１３０ｂとが位置するようにインターポーザ２の凹部１０２内に収容されている。本実施形態では、第２チップ１０８は、第１チップ本体１２０の第１実装面１２０ａと第１裏面１２０ｂとの間の高さ位置に、第２チップ本体１３０の第２実装面１３０ａと第２裏面１３０ｂとが位置するようにインターポーザ２の凹部１０２内に収容されている。

したがって、第２チップ本体１３０の第２裏面１３０ｂは、第１チップ本体１２０の第１裏面１２０ｂよりも下側（インターポーザ２の一方表面２ａ側）に位置している。なお、第２チップ本体１３０の第２裏面１３０ｂは、インターポーザ２の高域部１０４よりも下側に位置していてもよい。
第２チップ本体１３０の第２実装面１３０ａは、平面視において低域部１０３の面積よりも小さい面積を有している。第２チップ１０８は、その周縁全域が低域部１０３の周縁に取り囲まれた領域内に位置しており、第２チップ本体１３０の第２実装面１３０ａの全域が低域部１０３に対向している。なお、第２チップ１０８は、その周縁の一部が低域部１０３外に位置するように配置されており、第２チップ本体１３０の第２実装面１３０ａの一部が接続部１０５の一部と対向していてもよい。

なお、第２チップ本体１３０に形成される機能素子としては、抵抗、コンデンサ、コイル、ダイオード（トランジスタを含む）等を例示できる。第２チップ１０８は、単一の機能素子からなるチップであってもよいし、複数の機能素子によって形成された集積回路を含むチップであってもよい。また、第２チップ本体１３０の第２実装面１３０ａ上には、当該第２実装面１３０ａを被覆する絶縁層が形成されており、複数個の第２実装用電極１３１が当該絶縁層から外側に突出するように設けられていてもよい。また、この絶縁層内には、第２実装用電極１３１と機能素子とを電気的に接続させるための配線を選択的に含む配線層が形成されていてもよい。

外部端子配置領域６には、前述の複数個の外部端子５が配置されている。複数個の外部端子５は、第２パッド領域１１３および第４パッド領域１１６上に形成されている。インターポーザ２の一方表面２ａには、第１チップ本体１２０の第１裏面１２０ｂの全域を露出させ、かつ、第２チップ本体１３０の第２裏面１３０ｂの全域を被覆するように第１チップ１０６および第２チップ１０８を封止する封止樹脂３０が形成されている。

封止樹脂３０は、第１チップ本体１２０の第１側面１２０ｃの全域を被覆しているのに加えて、第１チップ本体１２０の第１実装面１２０ａとインターポーザ２の一方表面２ａとの間の空間Ａ５を満たしている。本実施形態では、当該空間Ａ５が、第１チップ本体１２０の第１実装面１２０ａとインターポーザ２の一方表面２ａとの間に封止樹脂３０を充填させるのに十分な高さに設定されている。

したがって、当該空間Ａ５において、ボイド（空孔）が形成されるのを良好に抑制しつつ、第１実装用電極１２１、接続用電極１６および導電性接合材２７の各外面の全域を封止樹脂３０によって良好に被覆できる。これによって、ボイド（空孔）内に貯留される水分を原因とする第１実装用電極１２１、接続用電極１６および導電性接合材２７の腐食が抑制されている。

また、封止樹脂３０は、第２チップ本体１３０の第２実装面１３０ａ、第２裏面１３０ｂおよび第２側面１３０ｃを含む外面全域を被覆しているのに加えて、第２チップ本体１３０の第２実装面１３０ａとインターポーザ２の一方表面２ａとの間の空間Ａ６を満たしている。本実施形態では、当該空間Ａ６が、第２チップ本体１３０の第２実装面１３０ａとインターポーザ２の一方表面２ａとの間に封止樹脂３０を充填させるのに十分な高さに設定されている。

したがって、当該空間Ａ６において、ボイド（空孔）が形成されるのを良好に抑制しつつ、第２実装用電極１３１、接続用電極１６および導電性接合材２７の各外面の全域を封止樹脂３０によって良好に被覆できる。これによって、ボイド（空孔）内に貯留される水分を原因とする第２実装用電極１３１、接続用電極１６および導電性接合材２７の腐食が抑制されている。

第１チップ本体１２０の第１裏面１２０ｂおよび各外部端子５の他端面５ｂは、封止樹脂３０の表面３０ａと段差なく繋がっている。第１チップ本体１２０の第１裏面１２０ｂ、各外部端子５の他端面５ｂおよび封止樹脂３０の表面３０ａは、インターポーザ２の他方表面２ｂと平行な一つの平坦面を形成している。
以上、本実施形態の構成によれば、第１チップ１０６および第２チップ１０８が共通の凹部１０２に収容された複合型の電子部品１０１を提供できる。したがって、外部端子５を実装基板に実装するという一度の工程で、第１チップ１０６と第２チップ１０８とを同時に実装できる。これにより、第１チップ１０６および第２チップ１０８を実装基板に高密度に実装できるから、実装基板に対する電子部品１０１の実装面積の削減を図ることができる。また、これによって、実装基板の小型化を図ることも可能となる。

また、本実施形態の電子部品１０１では、インターポーザ２上に配置された第１チップ１０６の第１チップ本体１２０の第１裏面１２０ｂの全域が、封止樹脂３０から露出している。したがって、封止樹脂３０内で発生した熱を第１チップ本体１２０の第１裏面１２０ｂを介して外部に放散させることができる。これにより、封止樹脂３０内での温度上昇を効果的に抑制できるから、第１チップ１０６に加えて、第２チップ１０８の温度上昇も抑制できる。

また、本実施形態に係る電子部品１０１は、第１パッド領域１１２の厚さが、他の部分の厚さよりも小さくされた構成の第１配線膜１１０を備えており、この第１パッド領域１１２に第１チップ１０６が接合されている。したがって、第１配線膜１１０が薄膜化された分だけ、第１チップ本体１２０の第１裏面１２０ｂとインターポーザ２の他方表面２ｂ間の厚さを小さくすることができる。

特に、本実施形態に係る電子部品１０１では、インターポーザ２の一方表面２ａに形成された凹部１０２に第１チップ１０６が収容されているので、当該凹部１０２の深さに応じた分だけ、第１チップ本体１２０の第１裏面１２０ｂとインターポーザ２の他方表面２ｂ間の厚さを小さくすることができる。これにより、良好な放熱性を維持しつつ、低背化による微細化を効果的に図ることができる電子部品１０１を提供できる。

また、本実施形態に係る電子部品１０１によれば、第１チップ１０６が第１配線膜１１０の薄膜部に接合されている一方で、第２チップ１０８が、一様な厚さとされた第２配線膜１１１に接合されている。したがって、第２チップ１０８として、第１チップ１０６に供給される電流の電流値よりも大きい電流値の電流が供給されるものが採用されることによって、配線抵抗の低減による低消費電力化を良好に図ることが可能となる。

一方、第１配線膜１１０では、薄膜部によって配線抵抗が高くされているものの、それ以外の領域ではシード層１２の厚さよりも大きい厚さの導電体層１３が存在しているので、第１配線膜１１０全体としての配線抵抗の増加が抑制されている。しかも、この第１配線膜１１０には、比較的電流値の小さい電流が供給される第１チップ１０６が接続されているので、消費電力が上昇するのを効果的に抑制できる。よって、低消費電力化を良好に図ることができ、第１チップ１０６および第２チップ１０８の温度上昇を良好に抑制できる電子部品１０１を提供できる。

なお、電子部品１０１は、第１チップ本体１２０の第１裏面１２０ｂの全域に接合された前述の放熱部材３２をさらに含んでいてもよい（図６も併せて参照）。これにより、封止樹脂３０内の熱を第１チップ本体１２０の第１裏面１２０ｂを介して放熱部材３２に効率良く伝達させることができる。その結果、封止樹脂３０内での温度上昇を効果的に抑制できるから、第１チップ１０６および第２チップ１０８の温度上昇を効果的に抑制できる。よって、信頼性に優れた電子部品１０１を提供できる。

また、電子部品１０１は、前述の表面絶縁膜３４、放熱部材３５および外部導電体膜３９をさらに含んでいてもよい（図７も併せて参照）。放熱部材３５は、第１チップ本体１２０の第１裏面１２０ｂの全域に接合されている。これにより、封止樹脂３０内の熱を第１チップ本体１２０の第１裏面１２０ｂを介して放熱部材３５に効率良く伝達させることができる。その結果、封止樹脂３０内での温度上昇を効果的に抑制できるから、第１チップ１０６および第２チップ１０８の温度上昇を効果的に抑制できる。よって、信頼性に優れた電子部品１０１を提供できる。

また、放熱部材３５は、第１チップ本体１２０の第１裏面１２０ｂとの間でオーミックコンタクトを形成する第１金属層３６を有している。つまり、第１チップ本体１２０の第１裏面１２０ｂに前述のＡｕＳｉ共晶合金層３８が形成され、第１金属層３６は、当該ＡｕＳｉ共晶合金層３８に接続される。これにより、第１チップ１０６および第２チップ１０８の温度上昇を効果的に抑制しつつ、第１チップ１０６の電気的特性の安定性を高めることができる。

さらに、電子部品１０１は、第１チップ本体１２０の第１裏面１２０ｂを被覆する前述の表面絶縁膜４２をさらに含んでいてもよい（図８も併せて参照）。この構成では、第１チップ本体１２０の第１裏面１２０ｂが表面絶縁膜４２によって被覆されているので、第１チップ１０６および第２チップ１０８の温度上昇の抑制効果は小さい。しかし、第１チップ本体１２０の第１裏面１２０ｂが封止樹脂３０から露出している構成を望まない一方で、低背化を望む市場の要求に良好に応えることができる。

また、この構成によれば、図５において説明した外部導電体膜３１を形成する工程（ステップＳ９）の際に使用するマスクをそのまま表面絶縁膜４２として利用することもできる。したがって、図５において説明した工程と共通の工程を経て、表面絶縁膜４２を有する電子部品１０１を手間取ることなく製造できる。
＜第５実施形態＞
図２２は、本発明の第５実施形態に係る電子部品１４１を示す縦断面図である。本実施形態に係る電子部品１４１が、前述の第１実施形態に係る電子部品１と異なる点は、配線膜８が第１パッド領域９のみを含む点、外部端子５に代えて、配線膜８に電気的に接続されたビア電極１４２を有している点である。図２２において、前述の第１実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。

ビア電極１４２は、本実施形態ではシリコン製のインターポーザ２に形成されたＴＳＶ（Through Silicon Via）であり、平面視において配線膜８に重なる位置に形成されたビアホール１４３と、ビアホール１４３に埋め込まれた導電体１４４とを含む。ビア電極１４２は、配線膜８に電気的に接続された上端部１４２ａと、インターポーザ２の他方表面２ｂから露出する下端部１４２ｂとを有している。

ビア電極１４２の下端部１４２ｂには、前述の外部導電体膜３１が接合されている。外部導電体膜３１は、ビア電極１４２の下端部１４２ｂ側からこの順に積層されたＮｉ層、Ｐｄ層およびＡｕ層を含む積層構造を有している。外部導電体膜３１は、ビア電極１４２の下端部１４２ｂの全域を被覆しており、その一部がインターポーザ２の他方表面２ｂにオーバラップしている。

このように、外部端子５に代えてビア電極１４２を形成することによっても、前述の第１実施形態において述べた効果と同様の効果を奏することができる。むろん、外部端子５に代えてビア電極１４２が形成された構成は、前述の第１〜第４実施形態においても採用できる。この場合、ビア電極１４２は、配線膜に設けられた所定のパッド領域に接続されるようにインターポーザ２内に形成され、当該配線膜を介してチップ３に電気的に接続される。

なお、電子部品１４１は、チップ本体２０の裏面２０ｂの全域に接合された前述の放熱部材３２をさらに含んでいてもよい（図６も併せて参照）。これにより、封止樹脂３０内の熱をチップ本体２０の裏面２０ｂを介して放熱部材３２に効率良く伝達させることができる。その結果、封止樹脂３０内での温度上昇を効果的に抑制できるから、チップ３の温度上昇を効果的に抑制できる。よって、信頼性に優れた電子部品１４１を提供できる。

また、電子部品１４１は、前述の表面絶縁膜３４、放熱部材３５および外部導電体膜３９をさらに含んでいてもよい（図７も併せて参照）。放熱部材３５は、チップ本体２０の裏面２０ｂの全域に接合されている。これにより、封止樹脂３０内の熱をチップ本体２０の裏面２０ｂを介して放熱部材３５に効率良く伝達させることができる。その結果、封止樹脂３０内での温度上昇を効果的に抑制できるから、チップ３の温度上昇を効果的に抑制できる。よって、信頼性に優れた電子部品１４１を提供できる。

また、放熱部材３５は、チップ本体２０の裏面２０ｂとの間でオーミックコンタクトを形成する第１金属層３６を有している。つまり、チップ本体２０の裏面２０ｂに前述のＡｕＳｉ共晶合金層３８が形成され、第１金属層３６は、当該ＡｕＳｉ共晶合金層３８に接続される。これにより、チップ３の温度上昇を効果的に抑制しつつ、チップ３の電気的特性の安定性を高めることができる。

さらに、電子部品１４１は、チップ本体２０の裏面２０ｂを被覆する前述の表面絶縁膜４２をさらに含んでいてもよい（図８も併せて参照）。この構成では、チップ本体２０の裏面２０ｂが表面絶縁膜４２によって被覆されているので、チップ３の温度上昇の抑制効果は小さい。しかし、チップ本体２０の裏面２０ｂが封止樹脂３０から露出している構成を望まない一方で、低背化を望む市場の要求に良好に応えることができる。

また、この構成によれば、図５において説明した外部導電体膜３１を形成する工程（ステップＳ９）の際に使用するマスクをそのまま表面絶縁膜４２として利用することもできる。したがって、図５において説明した工程と共通の工程を経て、表面絶縁膜４２を有する電子部品１４１を手間取ることなく製造できる。
以上、本発明の複数の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。

たとえば、前述の第１〜第３実施形態の各第１変形例では、放熱部材３２が設けられた例について説明した。この放熱部材３２の上面には、図２３を参照して、複数の凹凸１５０が形成されていてもよい。放熱部材３２の上面に形成された複数の凹凸１５０によって、放熱部材３２の上面の表面積を増加させることができる。このような凹凸１５０は、たとえばマスクを介するエッチングにより選択的に放熱部材３２の上部の一部を除去することにより形成できる。この凹凸１５０によって、放熱部材３２による放熱性を向上させることができる。

また、前述の第１〜第３実施形態の各第２変形例では、放熱部材３５が設けられた例について説明した。この放熱部材３５の上面には、図２４を参照して、複数の凹凸１５１が形成されていてもよい。図２４では、放熱部材３５が、チップ本体２０の裏面２０ｂ上に間隔を空けて配列された複数の第１金属層３６と、複数の第１金属層３６を被覆するようにチップ本体２０の裏面２０ｂ上に形成された第２金属層３７とを含む例が示されている。第２金属層３７は、一方表面および他方表面が、チップ本体２０の裏面２０ｂおよび第１金属層３６の外面に沿って形成されており、これによって、第２金属層３７の表面に複数の凹凸１５１が形成されている。

このような凹凸１５１は、たとえば、一様な厚さの第１金属層３６をチップ本体２０の裏面２０ｂ上に形成し、マスクを介するエッチングにより選択的に第１金属層３６の一部を除去した後、当該第１金属層３６に沿って第２金属層３７を形成することにより得ることができる。
このような複数の凹凸１５１によっても、放熱部材３５の上面の表面積を増加させることができるから、放熱部材３５による放熱性を向上させることができる。なお、複数の第１金属層３６は、離散的に配置されていてもよいし、行列状に配列されていてもよい。また、複数の第１金属層３６は、同一方向に沿って平行に延びるストライプ状に形成されていてもよい。また、複数の第１金属層３６に代えて、格子状の第１金属層３６が形成されていてもよい。

また、前述の第１実施形態および第５実施形態では、インターポーザ２が、互いに平行な平坦面とされた一方表面２ａおよび他方表面２ｂを有している例について説明した。この構成において、インターポーザ２は、たとえばエッチング等によって粗面化された一方表面２ａを有していてもよい。粗面化された一方表面２ａの一つの形態として、一方表面２ａには、複数の凹凸が形成されていてもよい。インターポーザ２が粗面化された一方表面２ａを有することにより、当該一方表面２ａ上に形成される絶縁膜７、配線膜８、封止樹脂３０等のインターポーザの一方表面２ａに対する密着力を高めることができる。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１，５１，６１，１０１，１４１…電子部品、２…インターポーザ（基板）、２ａ…インターポーザの一方表面、２ｂ…インターポーザの他方表面、３…チップ、５…外部端子、８…配線膜、１６…接続用電極、２０…チップ本体、２０ａ…チップ本体の実装面、２０ｂ…チップ本体の裏面、２１…実装用電極、３０…封止樹脂、３２…放熱部材、３３…金属層、３５…放熱部材、３６…第１金属層、３７…第２金属層、５２，６２，１０２…凹部、５３，６３，１０３…低域部、５４，６４，１０４…高域部、６５，１０６…第１チップ、６８，６８Ａ，６８Ｂ，６８Ｃ，６８Ｄ，１０８…第２チップ、７０，１１０…第１配線膜、７３，１１１…第２配線膜、８０，１２０…第１チップ本体、８０ａ，１２０ａ…第１チップ本体の第１実装面、８０ｂ，１２０ｂ…第１チップ本体の第１裏面、８１，１２１…第１実装用電極、９０，１３０…第２チップ本体、９０ａ，１３０ａ…第２チップ本体の第２実装面、９０ｂ，１３０ｂ…第２チップ本体の第２裏面、９１，１３１…第２実装用電極、１５０，１５１…凹凸、Ａ２…凹状の空間

Claims (18)

1. 一方表面および他方表面を有する基板と、
   前記基板の一方表面に形成された複数の配線膜と、
   複数の電極が形成された実装面とその反対側の裏面とを含み、前記複数の電極と前記複数の配線膜とが接合されることによって、前記基板の一方表面に前記実装面を対向させた状態で前記複数の配線膜に接合されたチップと、
   前記基板上に形成され、前記チップの裏面が露出するように前記チップを封止する封止樹脂と、
   前記配線膜に電気的に接続され、外部接続される外部端子とを含み、
   前記外部端子は、前記配線膜に電気的に接続された側の反対側に位置する外部接続用の端面を有し、
   前記チップの裏面は、前記外部端子の前記外部接続用の端面と同じ側で露出している、電子部品。
2. 前記チップの裏面は、前記封止樹脂の表面と段差なく繋がっている、請求項１に記載の電子部品。
3. 前記封止樹脂の熱伝導率よりも高い熱伝導率を有し、前記チップの裏面に接合された放熱部材をさらに含む、請求項１または２に記載の電子部品。
4. 前記放熱部材は、前記チップの裏面全域を被覆している、請求項３に記載の電子部品。
5. 前記放熱部材の上面には、複数の凹凸が形成されている、請求項３または４に記載の電子部品。
6. 前記放熱部材は、前記チップの裏面を被覆する金属層を含む、請求項３〜５のいずれか一項に記載の電子部品。
7. 前記放熱部材は、前記チップの裏面を被覆するように複数の金属層が積層された積層構造を有している、請求項３〜５のいずれか一項に記載の電子部品。
8. 前記基板の一方表面は、平坦に形成されている、請求項１〜７のいずれか一項に記載の電子部品。
9. 前記基板の一方表面には、前記他方表面側に向かって窪んだ凹部が形成されており、
   前記チップは、前記基板の前記凹部に収容されている、請求項１〜７のいずれか一項に記載の電子部品。
10. 前記基板の一方表面には、前記他方表面側に向かって窪んだ凹部によって、低域部と前記低域部よりも上方に位置する高域部とが形成されており、
    前記チップは、前記実装面と前記低域部との間で凹状の空間を区画するように前記高域部に架設されている、請求項１〜７のいずれか一項に記載の電子部品。
11. 平面視において前記チップと重なるように前記凹状の空間内に配置された下側チップをさらに含み、
    前記封止樹脂は、前記凹状の空間内で前記下側チップを封止している、請求項１０に記載の電子部品。
12. 前記下側チップは、前記チップに電気的に接続されている、請求項１１に記載の電子部品。
13. 平面視において前記チップと重なるように前記凹状の空間内に配置された複数の下側チップをさらに含み、
    前記封止樹脂は、前記凹状の空間内で前記複数の下側チップを封止している、請求項１０に記載の電子部品。
14. 前記複数の下側チップは、前記凹状の空間内において互いに電気的に接続されている、請求項１３に記載の電子部品。
15. 前記複数の下側チップは、前記チップに電気的に接続されている、請求項１３または１４に記載の電子部品。
16. 一方表面および他方表面を有する基板を準備する工程と、
    前記基板の一方表面に複数の配線膜を選択的に形成する工程と、
    複数の電極が形成された実装面とその反対側の裏面とを含むチップを前記配線膜に接合する工程であって、前記複数の電極と前記複数の配線膜とを接合することによって、前記基板の一方表面に前記実装面を対向させた状態で、前記チップを前記配線膜に接合する工程と、
    前記配線膜に電気的に接続する外部端子を形成する工程と、
    前記配線膜に電気的に接続された側の反対側に位置する前記外部端子の端面と、前記チップの裏面とが、同じ平面上に露出するように前記チップを封止する封止樹脂を前記基板上に形成する封止樹脂形成工程とを含む、電子部品の製造方法。
17. 前記封止樹脂形成工程は、
    前記チップの外面全域を被覆するように前記封止樹脂を前記基板上に形成する工程と、
    前記チップの裏面が露出するまで前記封止樹脂の表面を研削する研削工程とを含む、請求項１６に記載の電子部品の製造方法。
18. 前記研削工程は、前記封止樹脂の表面の研削と同時に、前記チップの一部を裏面側から実装面側に向かって研削することによって前記チップを薄化する工程を兼ねている、請求項１７に記載の電子部品の製造方法。

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