JP6311849B1 - 半導体部品および半導体部品の製造方法 - Google Patents

半導体部品および半導体部品の製造方法 Download PDF

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Abstract

半導体部品(10)は、半導体基板(20)、半導体素子部(21)、再配線層(30)、および、絶縁層(40)を備える。半導体基板(20)は、互いに対向する第1面(201)と第2面(202)、および、第1面(201)と第2面(202)に直交する側面(210)を有する。半導体素子部(21)は、半導体基板(20)の第1面(201)側の領域に形成されている。再配線層(30)の面積は、半導体基板(20)の第1面(201)に形成され、第1面(201)に直交する方向に視て、半導体基板(20)よりも広い。絶縁層(40)は、半導体基板(20)の側面に当接している。絶縁層(40)は、再配線層(30)における半導体基板(20)側の面の一部であって半導体基板(20)の第1面(201)に当接していない端部(301)と、半導体基板(20)の側面(210)と、に亘って覆うように配置されている。

Description

本発明は、半導体素子部が形成された半導体基板と再配線層とを備える半導体部品および半導体部品の製造方法に関する。
電子部品の小型化に伴って、実装型の半導体部品も小型化が進んでいる。その1つの手法として、チップサイズパッケージがあり、多く実用化されている。
チップサイズパッケージの半導体部品では、再配線層は半導体基板の一面に形成されている。このため、半導体基板の側面は外部に露出しており、信頼性低下の要因になり得る。この問題を解決する構成として、特許文献1、2に記載の半導体部品は、半導体基板および再配線層の側面に絶縁膜を備えている。
特許文献1、2に記載の半導体部品は、半導体基板に再配線層を形成した後に、側面の絶縁膜を形成している。特許文献1、2に記載の半導体部品を製造する場合、再配線層の形成後に再配線層および半導体基板に溝または凹部が形成される。側面の絶縁膜は、この溝または凹部に絶縁材料を充填することによって、形成される。
特開2015−72943号公報 特開2001−144213号公報
しかしながら、再配線層の形成後に、溝または凹部を形成する工程、溝または凹部に絶縁材料を充填する工程では、振動および熱が再配線層に加わる。このため、再配線層には、物理的および熱的な衝撃が加わり、再配線層の劣化を引き起こす可能性がある。
また、特許文献1、2の構成は、再配線層の大きさ(平面視した面積)を、半導体基板の大きさ(平面視した面積)よりも大きくできない。このため、再配線層の設計自由度が低下する。
また、特許文献1、2の構成では、絶縁層は半導体部品の底面に達している。このため、半導体部品の実装時に、半導体部品が実装される回路基板の実装面からの衝撃が絶縁層に直接に加わり、絶縁層の脱落が生じる可能性がある。
したがって、本発明の目的は、再配線層の設計自由度を向上し、且つ、信頼性の高い半導体部品を提供することにある。
この発明の半導体部品は、半導体基板、半導体素子部、再配線層、および、絶縁層を備える。半導体基板は、互いに対向する第1面と第2面、および、第1面と第2面に直交する側面を有する。半導体素子部は、半導体基板の第1面側の領域に形成されている。再配線層は、半導体基板の第1面に形成され、第1面に直交する方向に視て、再配線層の面積は半導体基板よりも広い。絶縁層は、半導体基板の側面に当接している。さらに、絶縁層は、再配線層における半導体基板側の面の一部であって半導体基板の第1面に当接していない端部と、半導体基板の側面と、に亘って覆うように配置されている。
この構成では、半導体基板の側面が絶縁層で保護され、且つ、再配線層が半導体基板よりも広くなる。さらに、絶縁層が再配線層の半導体基板側の面にも当接しており、絶縁層の脱落が生じ難い。
また、この発明の半導体部品は、次の構成であることが好ましい。半導体部品は、保護層を備える。保護層は、絶縁層における半導体基板の側面と反対側の面に備えられている。保護層は、再配線層の端部に当接している。
この構成では、絶縁層および保護層を用いることで、半導体基板の外部との短絡がさらに抑制され、絶縁層の脱落がさらに生じ難い。
また、この発明の半導体部品は、次の構成であることが好ましい。半導体基板の側面は、第1面に直交する方向に視て凹凸を有する形状である。該凹凸の凹む面に、絶縁層が配置されている。
この構成では、側面と絶縁層との当接面積は、側面が直線状である場合よりも長くなり、半導体基板の側面と絶縁層と接合強度が向上する。
また、この発明の半導体部品では、絶縁層は、第1面から第2面に亘る形状であることが好ましい。
この構成では、半導体基板の側面に対する絶縁性がさらに向上し、接合強度も向上する。
また、この発明の半導体部品では、半導体基板の第2面には、天面保護膜が形成されていることが好ましい。
この構成では、半導体基板の側面のみでなく、天面も絶縁性が向上する。
また、この発明の半導体部品では、半導体素子部は、pn接合を利用したダイオードであってもよい。
この構成では、半導体部品として、ESD保護部品を実現できる。そして、半導体基板の側面が外部に対して絶縁保護されているので、信頼性の高いESD保護素子が実現される。
この発明の半導体部品の製造方法では、次の各工程を有する。この製造方法は、半導体基板の第1面側の領域の半導体素子部を形成する工程を有する。この製造方法は、半導体基板における半導体素子部を囲んで凹部を形成する工程を有する。この製造方法は、凹部の壁面に絶縁層を形成する工程を有する。この製造方法は、第1面に直交する方向に視て凹部が形成された領域を含む半導体基板の第1面側に、再配線層を形成する工程を有する。この製造方法は、第1面に直交する方向に視て凹部に合わせて、半導体基板および再配線層を分断する工程を有する。
この製造方法では、半導体基板の側面に絶縁層が配置され、半導体基板よりも広い再配線層を備える半導体部品が容易且つ確実に製造される。
また、この発明の半導体部品の製造方法では、次の工程をさらに有することが好ましい。この製造方法は、絶縁層に囲まれた領域に保護層を形成する工程を有する。
この製造方法では、半導体基板の側面にさらに保護層が配置された半導体部品が容易且つ確実に製造される。
また、この発明の半導体部品の製造方法では、凹部は、第1面に直交する方向に視て、複数の半円形が並ぶ形状であることが好ましい。
この製造方法では、半導体基板の側面と絶縁層との接合強度が高い半導体部品が容易に製造される。
この発明によれば、半導体基板と再配線層とを備える半導体部品において、再配線層の設計自由度および信頼性を向上できる。
本発明の第1の実施形態に係る半導体部品の主要構成を示す側面断面図である。 (A)は本発明の第1の実施形態に係る半導体部品の外観斜視図であり、(B)は半導体部品の天面図である。 本発明の第1の実施形態に係る半導体部品の製造方法を示すフローチャートである。 (A)は本発明の第1の実施形態に係る半導体素子部の形成工程を示す側面断面図であり、(B)は本発明の第1の実施形態に係る凹部の形成工程を示す側面断面図であり、(C)は本発明の第1の実施形態に係る絶縁層の形成工程を示す側面断面図であり、(D)は本発明の第1の実施形態に係る保護層の形成工程を示す側面断面図である。 (A)は本発明の第1の実施形態に係る再配線層の形成工程を示す側面断面図であり、(B)は本発明の第1の実施形態に係る薄膜化の工程を示す側面断面図であり、(C)は本発明の第1の実施形態に係る個片への分断工程を示す側面断面図である。 半導体基板に形成される凹部に絶縁層および保護層を形成した状態の平面図である。 本発明の第2の実施形態に係る半導体部品の主要構成を示す側面断面図である。 本発明の第3の実施形態に係る半導体部品の主要構成を示す側面断面図である。 本発明の第4の実施形態に係る半導体部品の主要構成を示す側面断面図である。 本発明の第5の実施形態に係る半導体部品の主要構成を示す側面断面図である。
本発明の第1の実施形態に係る半導体部品および半導体部品の製造方法について、図を参照して説明する。図1は、本発明の第1の実施形態に係る半導体部品の主要構成を示す側面断面図である。図2(A)は、本発明の第1の実施形態に係る半導体部品の外観斜視図である。図2(B)は、本発明の第1の実施形態に係る半導体部品の天面図である。
図1、図2(A)に示すように、半導体部品10は、半導体基板20、再配線層30、絶縁層40、および、保護層50を備える。
半導体基板20は、例えばSi基板である。図2(B)に示すように、半導体基板20の概略的な外形は、矩形である。半導体基板20は、第1面201、第2面202、および、側面210を備える。第1面201と第2面202とは互いに対向している。側面210は、第1面201と第2面202とに対して直交する面であり、第1面201の各辺と第2面202の各辺を接続している。
半導体基板20の第1面201側の領域には、半導体素子部21が形成されている。半導体素子部21は、所定の深さおよび平面形状である。半導体素子部21は、既知の半導体プロセスを用いて形成されている。例えば、図1に示す態様では、半導体基板20の第1面201側に、所定の深さのn型半導体層(n型ウェル)が形成されている。n型半導体層内には、2つのp型半導体部が、離間して形成されている。2つのp型半導体部は、第1面201に露出している。この2つのp型半導体部の露出部は、半導体素子部21によって形成される半導体素子の入出力端子である。この構成により、互いにカソードが接続され、アノードがそれぞれ第1面201に露出する2つのpn接合のダイオードが形成されている。これにより、半導体部品10は、ESD保護素子として利用可能である。
再配線層30は平面視して矩形であり、その面積は、半導体基板20の面積よりも広い。再配線層30は、中央の部分が半導体基板20の第1面201に当接して、接合している。言い換えれば、再配線層30を平面視した端辺に近い端部301は、半導体基板20に当接していない。すなわち、端部301は、再配線層30における半導体基板20側の面の一部であって、半導体基板20に当接していない部分である。この端部301が、本発明の「再配線層の端部」に対応する。
再配線層30は、絶縁層31、32、および、再配線導体341、342を備える。より具体的には、絶縁層31と絶縁層32は、第1面201側からこの順に積層されている。絶縁層31は、例えば、SiOからなる。半導体基板20のパッシベーション層を、絶縁層31としてもよい。絶縁層32は、例えば、絶縁性樹脂からなる。絶縁層32は、半導体基板20と比較して弾性率の低い材料であることが好ましい。
再配線導体341、342は、例えば、Alからなる。再配線導体341の一方端は、半導体基板20における一方のp型半導体部が露出する部分に接続している。再配線導体341の他方端は、再配線導体341の一方端よりも、半導体部品10の側面側に配置されている。再配線導体341の他方端は、絶縁層32に形成された孔によって、外部に露出している。再配線導体342の一方端は、半導体基板20における他方のp型半導体部が露出する部分に接続している。再配線導体342の他方端は、再配線導体342の一方端よりも、半導体部品10の側面側に配置されている。再配線導体342の他方端は、絶縁層32に形成された孔によって、外部に露出している。これら、再配線導体341、342が露出する部分は、半導体部品10の外部接続端子である。なお、この露出面には、メッキ処理が施されていてもよい。メッキとしては、Niを下地としたAuメッキ等を用いることができる。
絶縁層40は、絶縁性を有する材料からなり、例えばSiNまたはSiO等からなる。絶縁層40は、半導体基板20の側面210に当接して、当該側面210に接合されている。絶縁層40は、半導体基板20の側面210の全面に当接して、接合されている。言い換えれば、絶縁層40は、半導体基板20の側面210における第1面201側の端から第2面202の端まで繋がる形状である。さらに、絶縁層40は、再配線層30の端部301に当接して、接合されている。この際、絶縁層40は、半導体基板20の側面210と再配線層30の端部301とによって構成される角部を含み、半導体基板20の側面210と再配線層30の端部301とに亘る形状である。すなわち、絶縁層40は、半導体基板20の側面210と再配線層30の端部301とに亘っており、側面210と端部301とを覆う形状で配置されている。なお、ここでは、絶縁層40は、側面210と端部301とに直接当接して配置されているが、接着層等を介して、側面210と端部301とに接合していてもよい。
保護層50は、例えば、導電性のポリシリコン等からなる。保護層50は、絶縁層40における半導体基板20の側面210に当接する面と反対側の面の全面に当接し、接合されている。さらに、保護層50は、再配線層30の端部301に当接し、接合されている。
このような構成とすることによって、半導体基板20の側面210は、絶縁層40によって覆われる。したがって、半導体部品10は、半導体基板20の側面210が外部の導体に短絡することを防止できる。これにより、半導体部品10の電気的信頼性は、高くなる。
また、絶縁層40は、半導体基板20の側面210だけでなく、再配線層30における半導体基板20側の端部301に接合されている。これにより、絶縁層40は、直交する二面で接合され、側面210のみに接合されるよりも接合面積が広くなる。したがって、絶縁層40は、外部からの応力、例えば、半導体部品10を外部の回路基板に実装する際に、回路基板の実装面から受ける衝撃によって、側面210から脱落し難い。このように、半導体部品10の物理的な信頼性も向上する。
さらに、絶縁層40は、半導体部品10の裏面(実装面)まで達していない。これにより、絶縁層40は、上述の実装面からの衝撃を直接に受けず、絶縁層40の側面210からの脱落をさらに抑制できる。また、再配線層30の絶縁層32の弾性率が低いことによって、上述の実装面からの衝撃は、再配線層30によって緩和される。これにより、絶縁層40の側面210からの脱落は、さらに効果的に抑制される。
また、本実施形態の構成では、半導体部品10は、半導体基板20の側面210の絶縁層40を覆う保護層50をさらに備える。これにより、半導体部品10の信頼性は向上する。この際、保護層50も再配線層30の端部301に接合しているので、絶縁層40および保護層50の脱落は、さらに効果的に抑制される。
また、本実施形態の構成を備えることによって、再配線層30の面積は、半導体基板20よりも広くなる。これにより、再配線層30の設計自由度が向上する。
また、図2(B)に示すように、半導体基板20の側面210は、平面視して(第1面201に直交する方向(図2(A)のZ方向)に視て)、半円形の凹みが連続する形状となる。すなわち、半導体基板20の側面210は、平面視して(第1面201に直交する方向(図2(A)のZ方向)に視て)、凹凸を有する形状である。これにより、半導体基板20の側面210と絶縁層40との接合面積が広くなり、半導体基板20の側面210と絶縁層40との接合強度が向上する。したがって、半導体部品10の信頼性はさらに向上する。
また、図2(B)に示すように、絶縁層40および保護層50は、平面視して半円形の凹み(凹凸の凹み)を埋めるように、配置されている。したがって、半導体基板20の側面210と絶縁層40との接合面が凸凹であっても、半導体部品10は平面視して、殆ど凸凹の無い矩形となる。したがって、絶縁層40や保護層50が欠け難く、一般的な実装部品として容易にハンドリングできる。
なお、上述の説明では、半導体素子部21にダイオードを形成する態様を示した。しかしながら、半導体素子部21にトランジスタ等の他の半導体素子を形成する態様であっても、半導体部品10は、上述の作用効果を奏することができる。
このような構成からなる半導体部品10は、次に示す製造方法によって製造される。図3は、本発明の第1の実施形態に係る半導体部品の製造方法を示すフローチャートである。図4および図5は、本発明の第1の実施形態に係る半導体部品の製造過程の構成を示す側面断面図である。図4(A)は、半導体素子部の形成工程を示し、図4(B)は、凹部の形成工程を示す。図4(C)は、絶縁層の形成工程を示し、図4(D)は、保護層の形成工程を示す。図5(A)は、再配線層の形成工程を示し、図5(B)は、薄膜化の工程を示し、図5(C)は、個片への分断工程を示す。
以下は、図3のフローチャートにしたがって、図4、図5の各図を参照しながら、半導体部品10の製造方法を説明する。
まず、図4(A)に示すように、SiO等からなるマザーの半導体基板200を用意し、当該マザーの半導体基板200の第1面201側に複数の半導体素子部21を形成する(S101)。複数の半導体素子部21は、マザーの半導体基板200に対して、それぞれに間隔を空けて、配列して形成されている。
次に、図4(B)に示すように、隣り合う半導体素子部21間に、凹部220を形成する(S102)。この際、凹部220は、平面視(半導体基板200の第1面201に直交する方向に視て)、各半導体素子部21を囲む形状である。図6は、半導体基板に形成される凹部に絶縁層および保護層を形成した状態の平面図である。図6に示すように、凹部220は、半導体素子部21を囲むように、矩形に配列された複数の円筒形の孔(平面視で円形の孔)によって形成される。複数の円筒形の孔は、矩形の辺に沿って繋がっている。
次に、図4(C)に示すように、凹部220の壁面に絶縁層40を形成する(S103)。より具体的には、図6に示すように、複数の円筒形の孔の壁面にそれぞれ絶縁層40を形成する。絶縁層40は、凹部220の壁面に絶縁材料を蒸着、スパッタリング、コーティングすることによって実現可能である。例えば、SiNを用いることができる。
なお、絶縁層40は、凹部220の壁面を焼成してSiO層を形成することによって実現することもできる。この場合、凹部220を形成する各孔の径は絶縁層40の厚み分だけ、絶縁層40を凹部220内に形成する態様よりも小さくすればよい。
次に、図4(D)に示すように、絶縁層40に囲まれた部分に、保護層50を埋め込み形成する(S104)。
次に、図5(A)に示すように、半導体基板200の第1面201に再配線層30を形成する。再配線層30の形成方法は、既知の再配線技術を用いればよい。
次に、図5(B)に示すように、半導体基板200の第2面(第1面201に対向する面)側を研磨し、半導体基板200を薄膜化する(S106)。この際、絶縁層40および保護層50が露出するように、半導体基板200を薄膜化する。
次に、図5(C)に示すように、凹部220に合わせて、再配線層30、絶縁層40および保護層50を分断し、半導体部品10を個片化する。より具体的には、図5(C)および図6の二点鎖線に沿って、再配線層30、絶縁層40および保護層50を分断する。
このような製造方法を用いることによって、上述の電気的および物理的な信頼性が高い半導体部品10を容易に製造できる。また、本実施形態の製造方法では、再配線層30の形成前に、絶縁層40および保護層50のための凹部220を形成する。これにより、再配線層30に、凹部220を形成する際の衝撃が加わることはない。したがって、再配線層30の劣化を防止できる。
また、図6に示すように、凹部220を複数の円筒形の孔で構成することによって、半導体基板20の側面210は、平面視して半円形の孔の形状に沿って凸凹になる。これにより、上述のように、半導体基板20の側面210と絶縁層40との接合面積が広くなり、半導体基板20の側面210と絶縁層40との接合強度が向上する。したがって、半導体部品10の信頼性はさらに向上する。なお、本実施形態では、円筒形の孔を用いる態様を示した。しかしながら、平面形状が多角形、または楕円形の孔であってもよい。
次に、本発明の第2の実施形態に係る半導体部品について、図を参照して説明する。図7は、本発明の第2の実施形態に係る半導体部品の主要構成を示す側面断面図である。
図7に示すように、本実施形態に係る半導体部品10Aは、絶縁層40Aを備え、保護層50を備えない点において、第1の実施形態に係る半導体部品10と異なる。半導体部品10Aの他の構成は、第1の実施形態に係る半導体部品10と同じであり、同じ箇所の説明は省略する。
半導体部品10Aは、絶縁層40Aを備える。半導体部品10Aの絶縁層40Aは、第1の実施形態に係る半導体部品10における絶縁層40と保護層50との形成領域に、形成されている。すなわち、絶縁層40Aにおける半導体基板20の側面210側の面と対向する面は、再配線層30の側面に対して面一である。
このような構成の半導体部品10Aも、第1の実施形態に係る半導体部品10と同じ作用効果を奏する。
次に、本発明の第3の実施形態に係る半導体部品について、図を参照して説明する。図8は、本発明の第3の実施形態に係る半導体部品の主要構成を示す側面断面図である。
図8に示すように、本実施形態に係る半導体部品10Bは、絶縁層40Bおよび保護層50Bの構成において、第1の実施形態に係る半導体部品10と異なる。半導体部品10Bの他の構成は、第1の実施形態に係る半導体部品10と同じであり、同じ箇所の説明は省略する。
絶縁層40Bおよび、保護層50Bは、半導体基板20の側面210において、第2面202側の端部まで達していない。
このような構成の半導体部品10Bでは、側面210の一部が露出しているが、絶縁層40Bおよび保護層50Bが再配線層30に当接している、すなわち、側面210の第1面201側の端部まで配置されている。したがって、半導体部品10Bは、第1の実施形態に係る半導体部品10と略同等の作用効果を奏する。
次に、本発明の第4の実施形態に係る半導体部品について、図を参照して説明する。図9は、本発明の第4の実施形態に係る半導体部品の主要構成を示す側面断面図である。
図9に示すように、本実施形態に係る半導体部品10Cは、天面保護膜60を備える点で、第1の実施形態に係る半導体部品10と異なる。半導体部品10Cの他の構成は、第1の実施形態に係る半導体部品10と同じであり、同じ箇所の説明は省略する。
天面保護膜60は、半導体基板20の第2面202の全面、および、絶縁層40および保護層50における第2面202に面位置となる端面に亘って形成されている。天面保護膜60は、例えば、絶縁性樹脂からなる。
このような構成の半導体部品10Cは、半導体基板20の側面210と第2面202が絶縁物で覆われる。これにより、半導体部品10Cの信頼性は、さらに向上する。また、天面保護膜60の弾性率を低くすることによって、マウント時の吸着チャックによる衝撃を抑制でき、半導体部品10Cの信頼性は、さらに向上する。
なお、天面保護膜60は、少なくとも半導体基板20の第2面202を覆っていればよい。
次に、本発明の第5の実施形態に係る半導体部品について、図を参照して説明する。図10は、本発明の第5の実施形態に係る半導体部品の主要構成を示す側面断面図である。
図10に示すように、本実施形態に係る半導体部品10Dは、第3の実施形態に係る半導体部品10Bに対して、保護層50Bを省略した点で異なる。半導体部品10Dの他の構成は、第3の実施形態に係る半導体部品10Bと同じである。
このような構成の半導体部品10Dも、第3の実施形態に係る半導体部品10Bと同じ作用効果を奏する。また、保護層50Bを形成しない分、半導体部品10Bを安価にでき、且つ、半導体部品10Bをより少ない工程で製造できる。
なお、図7に示す第2の実施形態に係る半導体部品10A、および、図10に示す第5の実施形態の半導体部品10Cの構成では、次の構成を適用できる。再配線層30の絶縁層31をパッシベーション層で実現する場合、絶縁層31と絶縁層40A、40Bとを同じにできる。これにより、絶縁層31の形成と同時に絶縁層40A、40Bを形成でき、半導体部品10A、10Cを、より少ない製造工程で製造できる。
10、10A、10B、10C、10D:半導体部品
20:半導体基板
21:半導体素子部
30:再配線層
31、32:絶縁層
40、40A、40B:絶縁層
50、50B:保護層
60:天面保護膜
200:半導体基板
201:第1面
202:第2面
210:側面
220:凹部
301:端部
341、342:再配線導体

Claims (9)

  1. 互いに対向する第1面と第2面、および、前記第1面と前記第2面に直交する側面を有する半導体基板と、
    前記半導体基板の前記第1面側の領域に形成された半導体素子部と、
    前記半導体基板の前記第1面に形成され、前記第1面に直交する方向に視て、前記半導体基板よりも面積の広い再配線層と、
    前記半導体基板の前記側面に当接する絶縁層と、を備え、
    前記絶縁層は、
    前記再配線層における前記半導体基板側の面の一部であって前記半導体基板の前記第1面に当接していない端部と、前記半導体基板の前記側面と、に亘って覆うように配置されている、
    半導体部品。
  2. 前記絶縁層における前記半導体基板の前記側面と反対側の面に、保護層を備え、
    前記保護層は、前記再配線層の前記端部に当接している、
    請求項1に記載の半導体部品。
  3. 前記半導体基板の前記側面は、前記第1面に直交する方向に視て凹凸を有する形状である、
    請求項1または請求項2に記載の半導体部品。
  4. 前記絶縁層は、前記第1面から前記第2面に亘る形状である、
    請求項1乃至請求項3のいずれかに記載の半導体部品。
  5. 前記半導体基板の前記第2面には、天面保護膜が形成されている、
    請求項1乃至請求項4のいずれかに記載の半導体部品。
  6. 前記半導体素子部は、pn接合を利用したダイオードである、
    請求項1乃至請求項5のいずれかに記載の半導体部品。
  7. 半導体基板の第1面側の領域に半導体素子部を形成する工程と、
    前記半導体基板における前記半導体素子部を囲んで凹部を形成する工程と、
    前記凹部の壁面に絶縁層を形成する工程と、
    前記第1面に直交する方向に視て前記凹部が形成された領域を含む前記半導体基板の前記第1面側に、再配線層を形成する工程と、
    前記第1面に直交する方向に視て前記凹部に合わせて、前記半導体基板および前記再配線層を分断する工程と、
    をこの順に実施する、半導体部品の製造方法。
  8. 前記絶縁層に囲まれた領域に保護層を形成する工程を、
    さらに有する、
    請求項7に記載の半導体部品の製造方法。
  9. 前記凹部は、前記第1面に直交する方向に視て、複数の半円形が並ぶ形状である、
    請求項7または請求項8に記載の半導体部品の製造方法。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289561A (ja) * 2001-03-28 2002-10-04 Toshiba Corp 半導体装置及びその製造方法
JP2004304081A (ja) * 2003-03-31 2004-10-28 Fujitsu Ltd 半導体チップ、半導体装置及びその製造方法
JP2007335424A (ja) * 2006-06-12 2007-12-27 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の実装体および半導体装置の製造方法
JP2013254969A (ja) * 2007-12-28 2013-12-19 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、及び、半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289561A (ja) * 2001-03-28 2002-10-04 Toshiba Corp 半導体装置及びその製造方法
JP2004304081A (ja) * 2003-03-31 2004-10-28 Fujitsu Ltd 半導体チップ、半導体装置及びその製造方法
JP2007335424A (ja) * 2006-06-12 2007-12-27 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の実装体および半導体装置の製造方法
JP2013254969A (ja) * 2007-12-28 2013-12-19 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、及び、半導体装置

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