WO2017217306A1 - 半導体部品および半導体部品の製造方法 - Google Patents

半導体部品および半導体部品の製造方法 Download PDF

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WO2017217306A1
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semiconductor
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semiconductor component
layer
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俊幸 中磯
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株式会社村田製作所
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    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body

Definitions

  • the present invention relates to a semiconductor component including a semiconductor substrate on which a semiconductor element portion is formed and a rewiring layer, and a method for manufacturing the semiconductor component.
  • the rewiring layer is formed on one surface of the semiconductor substrate. For this reason, the side surface of the semiconductor substrate is exposed to the outside, which may be a cause of a decrease in reliability.
  • the semiconductor components described in Patent Documents 1 and 2 include an insulating film on the side surfaces of the semiconductor substrate and the rewiring layer.
  • a side surface insulating film is formed after a rewiring layer is formed on a semiconductor substrate.
  • grooves or recesses are formed in the rewiring layer and the semiconductor substrate after the rewiring layer is formed.
  • the insulating film on the side surface is formed by filling this groove or recess with an insulating material.
  • Patent Documents 1 and 2 cannot make the size of the rewiring layer (area in plan view) larger than the size of the semiconductor substrate (area in plan view). For this reason, the freedom degree of design of a rewiring layer falls.
  • the insulating layer reaches the bottom surface of the semiconductor component. For this reason, when the semiconductor component is mounted, an impact from the mounting surface of the circuit board on which the semiconductor component is mounted is directly applied to the insulating layer, and the insulating layer may fall off.
  • an object of the present invention is to provide a highly reliable semiconductor component that improves the degree of freedom of design of the rewiring layer.
  • the semiconductor component of the present invention includes a semiconductor substrate, a semiconductor element portion, a rewiring layer, and an insulating layer.
  • the semiconductor substrate has a first surface and a second surface facing each other, and side surfaces orthogonal to the first surface and the second surface.
  • the semiconductor element portion is formed in a region on the first surface side of the semiconductor substrate.
  • the rewiring layer is formed on the first surface of the semiconductor substrate, and the area of the rewiring layer is larger than that of the semiconductor substrate when viewed in a direction orthogonal to the first surface.
  • the insulating layer is in contact with the side surface of the semiconductor substrate. Furthermore, the insulating layer is disposed so as to cover a part of the surface of the redistribution layer on the semiconductor substrate side that is not in contact with the first surface of the semiconductor substrate and the side surface of the semiconductor substrate. ing.
  • the side surface of the semiconductor substrate is protected by the insulating layer, and the rewiring layer is wider than the semiconductor substrate. Furthermore, the insulating layer is also in contact with the surface of the rewiring layer on the semiconductor substrate side, and the insulating layer is unlikely to drop off.
  • the semiconductor component of the present invention preferably has the following configuration.
  • the semiconductor component includes a protective layer.
  • the protective layer is provided on the surface of the insulating layer opposite to the side surface of the semiconductor substrate.
  • the protective layer is in contact with the end of the rewiring layer.
  • the semiconductor component of the present invention preferably has the following configuration.
  • the side surface of the semiconductor substrate has a shape having irregularities when viewed in a direction orthogonal to the first surface.
  • An insulating layer is disposed on the concave and convex surface.
  • the contact area between the side surface and the insulating layer is longer than when the side surface is linear, and the side surface of the semiconductor substrate, the insulating layer, and the bonding strength are improved.
  • the insulating layer has a shape extending from the first surface to the second surface.
  • the insulation with respect to the side surface of the semiconductor substrate is further improved, and the bonding strength is also improved.
  • a top surface protective film is formed on the second surface of the semiconductor substrate.
  • the semiconductor element portion may be a diode using a pn junction.
  • an ESD protection component can be realized as a semiconductor component. Since the side surface of the semiconductor substrate is insulated and protected from the outside, a highly reliable ESD protection element is realized.
  • the method for manufacturing a semiconductor component according to the present invention includes the following steps.
  • This manufacturing method includes a step of forming a semiconductor element portion in a region on the first surface side of the semiconductor substrate.
  • This manufacturing method includes a step of forming a recess surrounding the semiconductor element portion in the semiconductor substrate.
  • This manufacturing method includes a step of forming an insulating layer on the wall surface of the recess.
  • This manufacturing method includes a step of forming a rewiring layer on the first surface side of the semiconductor substrate including a region in which a recess is formed when viewed in a direction orthogonal to the first surface.
  • This manufacturing method includes a step of dividing the semiconductor substrate and the redistribution layer in accordance with the recess when viewed in the direction orthogonal to the first surface.
  • an insulating layer is disposed on the side surface of the semiconductor substrate, and a semiconductor component having a redistribution layer wider than the semiconductor substrate is easily and reliably manufactured.
  • the method for manufacturing a semiconductor component of the present invention further includes the following steps.
  • This manufacturing method includes a step of forming a protective layer in a region surrounded by an insulating layer.
  • a semiconductor component in which a protective layer is further disposed on the side surface of the semiconductor substrate is easily and reliably manufactured.
  • the recess has a shape in which a plurality of semicircles are arranged in a direction perpendicular to the first surface.
  • the design freedom and reliability of the rewiring layer can be improved.
  • FIG. 1 It is side surface sectional drawing which shows the main structures of the semiconductor component which concerns on the 1st Embodiment of this invention.
  • A is an external appearance perspective view of the semiconductor component which concerns on the 1st Embodiment of this invention
  • B is a top view of a semiconductor component.
  • It is a flowchart which shows the manufacturing method of the semiconductor component which concerns on the 1st Embodiment of this invention.
  • A) is side surface sectional drawing which shows the formation process of the semiconductor element part which concerns on the 1st Embodiment of this invention
  • (B) is side surface cross section which shows the formation process of the recessed part which concerns on the 1st Embodiment of this invention.
  • FIG. (C) is a side sectional view showing the formation process of the insulating layer concerning the 1st embodiment of the present invention
  • (D) is the formation process of the protective layer concerning the 1st embodiment of the present invention.
  • FIG. (A) is side surface sectional drawing which shows the formation process of the rewiring layer which concerns on the 1st Embodiment of this invention
  • (B) is side surface cross section which shows the process of film thickness reduction concerning the 1st Embodiment of this invention
  • (C) is side surface sectional drawing which shows the parting process to the piece which concerns on the 1st Embodiment of this invention.
  • FIG. 1 is a side sectional view showing a main configuration of a semiconductor component according to the first embodiment of the present invention.
  • FIG. 2A is an external perspective view of the semiconductor component according to the first embodiment of the present invention.
  • FIG. 2B is a top view of the semiconductor component according to the first embodiment of the present invention.
  • the semiconductor component 10 includes a semiconductor substrate 20, a rewiring layer 30, an insulating layer 40, and a protective layer 50.
  • the semiconductor substrate 20 is, for example, a Si substrate. As shown in FIG. 2B, the outline of the semiconductor substrate 20 is a rectangle.
  • the semiconductor substrate 20 includes a first surface 201, a second surface 202, and a side surface 210.
  • the first surface 201 and the second surface 202 face each other.
  • the side surface 210 is a surface orthogonal to the first surface 201 and the second surface 202, and connects each side of the first surface 201 and each side of the second surface 202.
  • a semiconductor element portion 21 is formed in a region on the first surface 201 side of the semiconductor substrate 20.
  • the semiconductor element portion 21 has a predetermined depth and a planar shape.
  • the semiconductor element portion 21 is formed using a known semiconductor process. For example, in the embodiment shown in FIG. 1, an n-type semiconductor layer (n-type well) having a predetermined depth is formed on the first surface 201 side of the semiconductor substrate 20. In the n-type semiconductor layer, two p-type semiconductor portions are formed apart from each other. The two p-type semiconductor parts are exposed on the first surface 201. The exposed portions of the two p-type semiconductor portions are input / output terminals of a semiconductor element formed by the semiconductor element portion 21. With this configuration, two pn junction diodes are formed in which the cathodes are connected to each other and the anodes are exposed on the first surface 201, respectively. Thereby, the semiconductor component 10 can be used as an ESD protection element.
  • the rewiring layer 30 is rectangular in plan view, and its area is larger than the area of the semiconductor substrate 20.
  • the rewiring layer 30 has a central portion in contact with and bonded to the first surface 201 of the semiconductor substrate 20.
  • the end portion 301 close to the end side in plan view of the rewiring layer 30 is not in contact with the semiconductor substrate 20. That is, the end 301 is a part of the surface of the rewiring layer 30 on the semiconductor substrate 20 side and is not in contact with the semiconductor substrate 20.
  • This end 301 corresponds to the “end of the rewiring layer” of the present invention.
  • the redistribution layer 30 includes insulating layers 31 and 32 and redistribution conductors 341 and 342. More specifically, the insulating layer 31 and the insulating layer 32 are laminated in this order from the first surface 201 side. Insulating layer 31 is made of, for example, of SiO 2. The passivation layer of the semiconductor substrate 20 may be the insulating layer 31. The insulating layer 32 is made of, for example, an insulating resin. The insulating layer 32 is preferably a material having a lower elastic modulus than the semiconductor substrate 20.
  • the rewiring conductors 341 and 342 are made of, for example, Al.
  • One end of the redistribution conductor 341 is connected to a portion of the semiconductor substrate 20 where one p-type semiconductor portion is exposed.
  • the other end of the redistribution conductor 341 is disposed closer to the side surface of the semiconductor component 10 than the one end of the redistribution conductor 341.
  • the other end of the redistribution conductor 341 is exposed to the outside through a hole formed in the insulating layer 32.
  • One end of the redistribution conductor 342 is connected to a portion of the semiconductor substrate 20 where the other p-type semiconductor portion is exposed.
  • the other end of the redistribution conductor 342 is disposed closer to the side of the semiconductor component 10 than the one end of the redistribution conductor 342.
  • the other end of the redistribution conductor 342 is exposed to the outside through a hole formed in the insulating layer 32. These portions where the redistribution conductors 341 and 342 are exposed are external connection terminals of the semiconductor component 10.
  • the exposed surface may be plated. As the plating, Au plating with Ni as a base can be used.
  • the insulating layer 40 is made of an insulating material, such as SiN or SiO 2 .
  • the insulating layer 40 contacts the side surface 210 of the semiconductor substrate 20 and is bonded to the side surface 210.
  • the insulating layer 40 is in contact with and bonded to the entire side surface 210 of the semiconductor substrate 20.
  • the insulating layer 40 has a shape that extends from the end of the side surface 210 of the semiconductor substrate 20 on the first surface 201 side to the end of the second surface 202. Further, the insulating layer 40 is in contact with and joined to the end portion 301 of the rewiring layer 30.
  • the insulating layer 40 includes a corner portion constituted by the side surface 210 of the semiconductor substrate 20 and the end portion 301 of the rewiring layer 30, and is formed on the side surface 210 of the semiconductor substrate 20 and the end portion 301 of the rewiring layer 30. It is a shape that spans. That is, the insulating layer 40 extends over the side surface 210 of the semiconductor substrate 20 and the end portion 301 of the redistribution layer 30 and is disposed in a shape covering the side surface 210 and the end portion 301.
  • the insulating layer 40 is disposed in direct contact with the side surface 210 and the end portion 301, but may be bonded to the side surface 210 and the end portion 301 via an adhesive layer or the like.
  • the protective layer 50 is made of, for example, conductive polysilicon.
  • the protective layer 50 is in contact with and bonded to the entire surface of the insulating layer 40 opposite to the surface in contact with the side surface 210 of the semiconductor substrate 20. Further, the protective layer 50 is in contact with and joined to the end portion 301 of the rewiring layer 30.
  • the semiconductor component 10 can prevent the side surface 210 of the semiconductor substrate 20 from being short-circuited to an external conductor. Thereby, the electrical reliability of the semiconductor component 10 becomes high.
  • the insulating layer 40 is bonded not only to the side surface 210 of the semiconductor substrate 20 but also to the end portion 301 on the semiconductor substrate 20 side in the rewiring layer 30.
  • the insulating layer 40 is bonded on two orthogonal surfaces, and the bonding area is larger than that bonded only to the side surface 210. Therefore, the insulating layer 40 is unlikely to fall off from the side surface 210 due to external stress, for example, an impact received from the mounting surface of the circuit board when the semiconductor component 10 is mounted on the external circuit board.
  • the physical reliability of the semiconductor component 10 is also improved.
  • the insulating layer 40 does not reach the back surface (mounting surface) of the semiconductor component 10. Thereby, the insulating layer 40 does not receive the impact from the above-mentioned mounting surface directly, and can further suppress the drop-off from the side surface 210 of the insulating layer 40.
  • the elastic modulus of the insulating layer 32 of the rewiring layer 30 is low, the impact from the mounting surface described above is mitigated by the rewiring layer 30. Thereby, the drop-off from the side surface 210 of the insulating layer 40 is further effectively suppressed.
  • the semiconductor component 10 further includes a protective layer 50 that covers the insulating layer 40 on the side surface 210 of the semiconductor substrate 20. Thereby, the reliability of the semiconductor component 10 is improved. At this time, since the protective layer 50 is also bonded to the end portion 301 of the rewiring layer 30, the falling off of the insulating layer 40 and the protective layer 50 is further effectively suppressed.
  • the area of the rewiring layer 30 is wider than that of the semiconductor substrate 20. Thereby, the design freedom of the rewiring layer 30 is improved.
  • the side surface 210 of the semiconductor substrate 20 is semicircular in plan view (viewed in a direction perpendicular to the first surface 201 (Z direction in FIG. 2A)).
  • the shape of the dent is continuous. That is, the side surface 210 of the semiconductor substrate 20 has an uneven shape in plan view (as viewed in a direction orthogonal to the first surface 201 (Z direction in FIG. 2A)).
  • the bonding area between the side surface 210 of the semiconductor substrate 20 and the insulating layer 40 is widened, and the bonding strength between the side surface 210 of the semiconductor substrate 20 and the insulating layer 40 is improved. Therefore, the reliability of the semiconductor component 10 is further improved.
  • the insulating layer 40 and the protective layer 50 are arranged so as to fill a semicircular recess (uneven recess) in plan view. Therefore, even if the joint surface between the side surface 210 of the semiconductor substrate 20 and the insulating layer 40 is uneven, the semiconductor component 10 has a rectangular shape with almost no unevenness in plan view. Therefore, the insulating layer 40 and the protective layer 50 are hardly lost and can be easily handled as a general mounted component.
  • FIG. 3 is a flowchart showing a method for manufacturing a semiconductor component according to the first embodiment of the present invention.
  • 4 and 5 are side sectional views showing the configuration of the manufacturing process of the semiconductor component according to the first embodiment of the present invention.
  • 4A shows a process for forming a semiconductor element portion
  • FIG. 4B shows a process for forming a recess.
  • FIG. 4C shows an insulating layer forming step
  • FIG. 4D shows a protective layer forming step.
  • FIG. 5A shows a rewiring layer forming process
  • FIG. 5B shows a thinning process
  • FIG. 5C shows a dividing process into individual pieces.
  • a mother semiconductor substrate 200 made of SiO 2 or the like is prepared, and a plurality of semiconductor element portions 21 are formed on the first surface 201 side of the mother semiconductor substrate 200 (S101). ).
  • the plurality of semiconductor element portions 21 are formed so as to be arranged at intervals with respect to the mother semiconductor substrate 200.
  • FIG. 6 is a plan view of a state in which an insulating layer and a protective layer are formed in a recess formed in the semiconductor substrate.
  • the recess 220 is formed by a plurality of cylindrical holes (circular holes in plan view) arranged in a rectangle so as to surround the semiconductor element portion 21. The plurality of cylindrical holes are connected along a rectangular side.
  • the insulating layer 40 is formed on the wall surface of the recess 220 (S103). More specifically, as shown in FIG. 6, the insulating layers 40 are formed on the wall surfaces of the plurality of cylindrical holes, respectively.
  • the insulating layer 40 can be realized by depositing, sputtering, and coating an insulating material on the wall surface of the recess 220. For example, SiN can be used.
  • the insulating layer 40 can also be realized by firing the wall surface of the recess 220 to form a SiO 2 layer.
  • the diameter of each hole forming the recess 220 may be smaller than the aspect in which the insulating layer 40 is formed in the recess 220 by the thickness of the insulating layer 40.
  • a protective layer 50 is embedded in a portion surrounded by the insulating layer 40 (S104).
  • the rewiring layer 30 is formed on the first surface 201 of the semiconductor substrate 200.
  • a known rewiring technique may be used as a method for forming the rewiring layer 30.
  • the second surface (the surface facing the first surface 201) side of the semiconductor substrate 200 is polished to thin the semiconductor substrate 200 (S106). At this time, the semiconductor substrate 200 is thinned so that the insulating layer 40 and the protective layer 50 are exposed.
  • the rewiring layer 30, the insulating layer 40, and the protective layer 50 are divided in accordance with the recesses 220, and the semiconductor component 10 is separated into pieces. More specifically, the rewiring layer 30, the insulating layer 40, and the protective layer 50 are divided along the two-dot chain line in FIG. 5C and FIG.
  • the above-described semiconductor component 10 having high electrical and physical reliability can be easily manufactured.
  • the recesses 220 for the insulating layer 40 and the protective layer 50 are formed before the rewiring layer 30 is formed. Thereby, the impact at the time of forming the recessed part 220 is not added to the rewiring layer 30. Therefore, deterioration of the rewiring layer 30 can be prevented.
  • the side surface 210 of the semiconductor substrate 20 becomes uneven along the shape of the semicircular hole in plan view.
  • the bonding area between the side surface 210 of the semiconductor substrate 20 and the insulating layer 40 is widened, and the bonding strength between the side surface 210 of the semiconductor substrate 20 and the insulating layer 40 is improved. Therefore, the reliability of the semiconductor component 10 is further improved.
  • a mode using a cylindrical hole is shown.
  • the planar shape may be a polygonal or elliptical hole.
  • FIG. 7 is a side sectional view showing a main configuration of a semiconductor component according to the second embodiment of the present invention.
  • the semiconductor component 10A according to this embodiment is different from the semiconductor component 10 according to the first embodiment in that the semiconductor component 10A includes an insulating layer 40A and does not include the protective layer 50.
  • the other configuration of the semiconductor component 10A is the same as that of the semiconductor component 10 according to the first embodiment, and the description of the same portion is omitted.
  • the semiconductor component 10A includes an insulating layer 40A.
  • the insulating layer 40A of the semiconductor component 10A is formed in the formation region of the insulating layer 40 and the protective layer 50 in the semiconductor component 10 according to the first embodiment. That is, the surface of the insulating layer 40 ⁇ / b> A that faces the surface on the side surface 210 side of the semiconductor substrate 20 is flush with the side surface of the rewiring layer 30.
  • the semiconductor component 10A having such a configuration also exhibits the same operational effects as the semiconductor component 10 according to the first embodiment.
  • FIG. 8 is a side sectional view showing the main configuration of a semiconductor component according to the third embodiment of the present invention.
  • the semiconductor component 10B according to the present embodiment is different from the semiconductor component 10 according to the first embodiment in the configuration of the insulating layer 40B and the protective layer 50B.
  • the other configuration of the semiconductor component 10B is the same as that of the semiconductor component 10 according to the first embodiment, and the description of the same portion is omitted.
  • the insulating layer 40B and the protective layer 50B do not reach the end on the second surface 202 side in the side surface 210 of the semiconductor substrate 20.
  • the semiconductor component 10B having such a configuration, a part of the side surface 210 is exposed, but the insulating layer 40B and the protective layer 50B are in contact with the rewiring layer 30, that is, the first surface 201 side of the side surface 210. It is arrange
  • FIG. 9 is a side sectional view showing the main configuration of a semiconductor component according to the fourth embodiment of the present invention.
  • the semiconductor component 10 ⁇ / b> C according to the present embodiment is different from the semiconductor component 10 according to the first embodiment in that a top surface protective film 60 is provided.
  • the other configuration of the semiconductor component 10C is the same as that of the semiconductor component 10 according to the first embodiment, and the description of the same portion is omitted.
  • the top surface protective film 60 is formed over the entire surface of the second surface 202 of the semiconductor substrate 20 and the end surface that is the surface position of the second surface 202 of the insulating layer 40 and the protective layer 50.
  • the top surface protective film 60 is made of, for example, an insulating resin.
  • the side surface 210 and the second surface 202 of the semiconductor substrate 20 are covered with an insulator. Thereby, the reliability of the semiconductor component 10C is further improved. Further, by reducing the elastic modulus of the top surface protective film 60, it is possible to suppress the impact caused by the suction chuck during mounting, and the reliability of the semiconductor component 10C is further improved.
  • the top surface protective film 60 only needs to cover at least the second surface 202 of the semiconductor substrate 20.
  • FIG. 10 is a side sectional view showing a main configuration of a semiconductor component according to the fifth embodiment of the present invention.
  • the semiconductor component 10D according to the present embodiment is different from the semiconductor component 10B according to the third embodiment in that the protective layer 50B is omitted.
  • Other configurations of the semiconductor component 10D are the same as those of the semiconductor component 10B according to the third embodiment.
  • the semiconductor component 10D having such a configuration also has the same operational effects as the semiconductor component 10B according to the third embodiment. Further, since the protective layer 50B is not formed, the semiconductor component 10B can be made inexpensive and the semiconductor component 10B can be manufactured with fewer steps.
  • the following configuration can be applied to the configuration of the semiconductor component 10A according to the second embodiment shown in FIG. 7 and the configuration of the semiconductor component 10C according to the fifth embodiment shown in FIG.
  • the insulating layer 31 of the redistribution layer 30 is realized by a passivation layer
  • the insulating layer 31 and the insulating layers 40A and 40B can be made the same.
  • the insulating layers 40A and 40B can be formed simultaneously with the formation of the insulating layer 31, and the semiconductor components 10A and 10C can be manufactured with fewer manufacturing steps.
  • Semiconductor component 20 Semiconductor substrate 21: Semiconductor element part 30: Redistribution layer 31, 32: Insulating layer 40, 40A, 40B: Insulating layer 50, 50B: Protective layer 60: Top surface Protective film 200: Semiconductor substrate 201: First surface 202: Second surface 210: Side surface 220: Recessed portion 301: End portions 341, 342: Rewiring conductor

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Abstract

半導体部品（１０）は、半導体基板（２０）、半導体素子部（２１）、再配線層（３０）、および、絶縁層（４０）を備える。半導体基板（２０）は、互いに対向する第１面（２０１）と第２面（２０２）、および、第１面（２０１）と第２面（２０２）に直交する側面（２１０）を有する。半導体素子部（２１）は、半導体基板（２０）の第１面（２０１）側の領域に形成されている。再配線層（３０）の面積は、半導体基板（２０）の第１面（２０１）に形成され、第１面（２０１）に直交する方向に視て、半導体基板（２０）よりも広い。絶縁層（４０）は、半導体基板（２０）の側面に当接している。絶縁層（４０）は、再配線層（３０）における半導体基板（２０）側の面の一部であって半導体基板（２０）の第１面（２０１）に当接していない端部（３０１）と、半導体基板（２０）の側面（２１０）と、に亘って覆うように配置されている。

Description

半導体部品および半導体部品の製造方法
　本発明は、半導体素子部が形成された半導体基板と再配線層とを備える半導体部品および半導体部品の製造方法に関する。
　電子部品の小型化に伴って、実装型の半導体部品も小型化が進んでいる。その１つの手法として、チップサイズパッケージがあり、多く実用化されている。
　チップサイズパッケージの半導体部品では、再配線層は半導体基板の一面に形成されている。このため、半導体基板の側面は外部に露出しており、信頼性低下の要因になり得る。この問題を解決する構成として、特許文献１、２に記載の半導体部品は、半導体基板および再配線層の側面に絶縁膜を備えている。
　特許文献１、２に記載の半導体部品は、半導体基板に再配線層を形成した後に、側面の絶縁膜を形成している。特許文献１、２に記載の半導体部品を製造する場合、再配線層の形成後に再配線層および半導体基板に溝または凹部が形成される。側面の絶縁膜は、この溝または凹部に絶縁材料を充填することによって、形成される。
特開２０１５－７２９４３号公報 特開２００１－１４４２１３号公報
　しかしながら、再配線層の形成後に、溝または凹部を形成する工程、溝または凹部に絶縁材料を充填する工程では、振動および熱が再配線層に加わる。このため、再配線層には、物理的および熱的な衝撃が加わり、再配線層の劣化を引き起こす可能性がある。
　また、特許文献１、２の構成は、再配線層の大きさ（平面視した面積）を、半導体基板の大きさ（平面視した面積）よりも大きくできない。このため、再配線層の設計自由度が低下する。
　また、特許文献１、２の構成では、絶縁層は半導体部品の底面に達している。このため、半導体部品の実装時に、半導体部品が実装される回路基板の実装面からの衝撃が絶縁層に直接に加わり、絶縁層の脱落が生じる可能性がある。
　したがって、本発明の目的は、再配線層の設計自由度を向上し、且つ、信頼性の高い半導体部品を提供することにある。
　この発明の半導体部品は、半導体基板、半導体素子部、再配線層、および、絶縁層を備える。半導体基板は、互いに対向する第１面と第２面、および、第１面と第２面に直交する側面を有する。半導体素子部は、半導体基板の第１面側の領域に形成されている。再配線層は、半導体基板の第１面に形成され、第１面に直交する方向に視て、再配線層の面積は半導体基板よりも広い。絶縁層は、半導体基板の側面に当接している。さらに、絶縁層は、再配線層における半導体基板側の面の一部であって半導体基板の第１面に当接していない端部と、半導体基板の側面と、に亘って覆うように配置されている。
　この構成では、半導体基板の側面が絶縁層で保護され、且つ、再配線層が半導体基板よりも広くなる。さらに、絶縁層が再配線層の半導体基板側の面にも当接しており、絶縁層の脱落が生じ難い。
　また、この発明の半導体部品は、次の構成であることが好ましい。半導体部品は、保護層を備える。保護層は、絶縁層における半導体基板の側面と反対側の面に備えられている。保護層は、再配線層の端部に当接している。
　この構成では、絶縁層および保護層を用いることで、半導体基板の外部との短絡がさらに抑制され、絶縁層の脱落がさらに生じ難い。
　また、この発明の半導体部品は、次の構成であることが好ましい。半導体基板の側面は、第１面に直交する方向に視て凹凸を有する形状である。該凹凸の凹む面に、絶縁層が配置されている。
　この構成では、側面と絶縁層との当接面積は、側面が直線状である場合よりも長くなり、半導体基板の側面と絶縁層と接合強度が向上する。
　また、この発明の半導体部品では、絶縁層は、第１面から第２面に亘る形状であることが好ましい。
　この構成では、半導体基板の側面に対する絶縁性がさらに向上し、接合強度も向上する。
　また、この発明の半導体部品では、半導体基板の第２面には、天面保護膜が形成されていることが好ましい。
　この構成では、半導体基板の側面のみでなく、天面も絶縁性が向上する。
　また、この発明の半導体部品では、半導体素子部は、ｐｎ接合を利用したダイオードであってもよい。
　この構成では、半導体部品として、ＥＳＤ保護部品を実現できる。そして、半導体基板の側面が外部に対して絶縁保護されているので、信頼性の高いＥＳＤ保護素子が実現される。
　この発明の半導体部品の製造方法では、次の各工程を有する。この製造方法は、半導体基板の第１面側の領域の半導体素子部を形成する工程を有する。この製造方法は、半導体基板における半導体素子部を囲んで凹部を形成する工程を有する。この製造方法は、凹部の壁面に絶縁層を形成する工程を有する。この製造方法は、第１面に直交する方向に視て凹部が形成された領域を含む半導体基板の第１面側に、再配線層を形成する工程を有する。この製造方法は、第１面に直交する方向に視て凹部に合わせて、半導体基板および再配線層を分断する工程を有する。
　この製造方法では、半導体基板の側面に絶縁層が配置され、半導体基板よりも広い再配線層を備える半導体部品が容易且つ確実に製造される。
　また、この発明の半導体部品の製造方法では、次の工程をさらに有することが好ましい。この製造方法は、絶縁層に囲まれた領域に保護層を形成する工程を有する。
　この製造方法では、半導体基板の側面にさらに保護層が配置された半導体部品が容易且つ確実に製造される。
　また、この発明の半導体部品の製造方法では、凹部は、第１面に直交する方向に視て、複数の半円形が並ぶ形状であることが好ましい。
　この製造方法では、半導体基板の側面と絶縁層との接合強度が高い半導体部品が容易に製造される。
　この発明によれば、半導体基板と再配線層とを備える半導体部品において、再配線層の設計自由度および信頼性を向上できる。
本発明の第１の実施形態に係る半導体部品の主要構成を示す側面断面図である。 （Ａ）は本発明の第１の実施形態に係る半導体部品の外観斜視図であり、（Ｂ）は半導体部品の天面図である。 本発明の第１の実施形態に係る半導体部品の製造方法を示すフローチャートである。 （Ａ）は本発明の第１の実施形態に係る半導体素子部の形成工程を示す側面断面図であり、（Ｂ）は本発明の第１の実施形態に係る凹部の形成工程を示す側面断面図であり、（Ｃ）は本発明の第１の実施形態に係る絶縁層の形成工程を示す側面断面図であり、（Ｄ）は本発明の第１の実施形態に係る保護層の形成工程を示す側面断面図である。 （Ａ）は本発明の第１の実施形態に係る再配線層の形成工程を示す側面断面図であり、（Ｂ）は本発明の第１の実施形態に係る薄膜化の工程を示す側面断面図であり、（Ｃ）は本発明の第１の実施形態に係る個片への分断工程を示す側面断面図である。 半導体基板に形成される凹部に絶縁層および保護層を形成した状態の平面図である。 本発明の第２の実施形態に係る半導体部品の主要構成を示す側面断面図である。 本発明の第３の実施形態に係る半導体部品の主要構成を示す側面断面図である。 本発明の第４の実施形態に係る半導体部品の主要構成を示す側面断面図である。 本発明の第５の実施形態に係る半導体部品の主要構成を示す側面断面図である。
　本発明の第１の実施形態に係る半導体部品および半導体部品の製造方法について、図を参照して説明する。図１は、本発明の第１の実施形態に係る半導体部品の主要構成を示す側面断面図である。図２（Ａ）は、本発明の第１の実施形態に係る半導体部品の外観斜視図である。図２（Ｂ）は、本発明の第１の実施形態に係る半導体部品の天面図である。
　図１、図２（Ａ）に示すように、半導体部品１０は、半導体基板２０、再配線層３０、絶縁層４０、および、保護層５０を備える。
　半導体基板２０は、例えばＳｉ基板である。図２（Ｂ）に示すように、半導体基板２０の概略的な外形は、矩形である。半導体基板２０は、第１面２０１、第２面２０２、および、側面２１０を備える。第１面２０１と第２面２０２とは互いに対向している。側面２１０は、第１面２０１と第２面２０２とに対して直交する面であり、第１面２０１の各辺と第２面２０２の各辺を接続している。
　半導体基板２０の第１面２０１側の領域には、半導体素子部２１が形成されている。半導体素子部２１は、所定の深さおよび平面形状である。半導体素子部２１は、既知の半導体プロセスを用いて形成されている。例えば、図１に示す態様では、半導体基板２０の第１面２０１側に、所定の深さのｎ型半導体層（ｎ型ウェル）が形成されている。ｎ型半導体層内には、２つのｐ型半導体部が、離間して形成されている。２つのｐ型半導体部は、第１面２０１に露出している。この２つのｐ型半導体部の露出部は、半導体素子部２１によって形成される半導体素子の入出力端子である。この構成により、互いにカソードが接続され、アノードがそれぞれ第１面２０１に露出する２つのｐｎ接合のダイオードが形成されている。これにより、半導体部品１０は、ＥＳＤ保護素子として利用可能である。
　再配線層３０は平面視して矩形であり、その面積は、半導体基板２０の面積よりも広い。再配線層３０は、中央の部分が半導体基板２０の第１面２０１に当接して、接合している。言い換えれば、再配線層３０を平面視した端辺に近い端部３０１は、半導体基板２０に当接していない。すなわち、端部３０１は、再配線層３０における半導体基板２０側の面の一部であって、半導体基板２０に当接していない部分である。この端部３０１が、本発明の「再配線層の端部」に対応する。
　再配線層３０は、絶縁層３１、３２、および、再配線導体３４１、３４２を備える。より具体的には、絶縁層３１と絶縁層３２は、第１面２０１側からこの順に積層されている。絶縁層３１は、例えば、ＳｉＯ２からなる。半導体基板２０のパッシベーション層を、絶縁層３１としてもよい。絶縁層３２は、例えば、絶縁性樹脂からなる。絶縁層３２は、半導体基板２０と比較して弾性率の低い材料であることが好ましい。
　再配線導体３４１、３４２は、例えば、Ａｌからなる。再配線導体３４１の一方端は、半導体基板２０における一方のｐ型半導体部が露出する部分に接続している。再配線導体３４１の他方端は、再配線導体３４１の一方端よりも、半導体部品１０の側面側に配置されている。再配線導体３４１の他方端は、絶縁層３２に形成された孔によって、外部に露出している。再配線導体３４２の一方端は、半導体基板２０における他方のｐ型半導体部が露出する部分に接続している。再配線導体３４２の他方端は、再配線導体３４２の一方端よりも、半導体部品１０の側面側に配置されている。再配線導体３４２の他方端は、絶縁層３２に形成された孔によって、外部に露出している。これら、再配線導体３４１、３４２が露出する部分は、半導体部品１０の外部接続端子である。なお、この露出面には、メッキ処理が施されていてもよい。メッキとしては、Ｎｉを下地としたＡｕメッキ等を用いることができる。
　絶縁層４０は、絶縁性を有する材料からなり、例えばＳｉＮまたはＳｉＯ２等からなる。絶縁層４０は、半導体基板２０の側面２１０に当接して、当該側面２１０に接合されている。絶縁層４０は、半導体基板２０の側面２１０の全面に当接して、接合されている。言い換えれば、絶縁層４０は、半導体基板２０の側面２１０における第１面２０１側の端から第２面２０２の端まで繋がる形状である。さらに、絶縁層４０は、再配線層３０の端部３０１に当接して、接合されている。この際、絶縁層４０は、半導体基板２０の側面２１０と再配線層３０の端部３０１とによって構成される角部を含み、半導体基板２０の側面２１０と再配線層３０の端部３０１とに亘る形状である。すなわち、絶縁層４０は、半導体基板２０の側面２１０と再配線層３０の端部３０１とに亘っており、側面２１０と端部３０１とを覆う形状で配置されている。なお、ここでは、絶縁層４０は、側面２１０と端部３０１とに直接当接して配置されているが、接着層等を介して、側面２１０と端部３０１とに接合していてもよい。
　保護層５０は、例えば、導電性のポリシリコン等からなる。保護層５０は、絶縁層４０における半導体基板２０の側面２１０に当接する面と反対側の面の全面に当接し、接合されている。さらに、保護層５０は、再配線層３０の端部３０１に当接し、接合されている。
　このような構成とすることによって、半導体基板２０の側面２１０は、絶縁層４０によって覆われる。したがって、半導体部品１０は、半導体基板２０の側面２１０が外部の導体に短絡することを防止できる。これにより、半導体部品１０の電気的信頼性は、高くなる。
　また、絶縁層４０は、半導体基板２０の側面２１０だけでなく、再配線層３０における半導体基板２０側の端部３０１に接合されている。これにより、絶縁層４０は、直交する二面で接合され、側面２１０のみに接合されるよりも接合面積が広くなる。したがって、絶縁層４０は、外部からの応力、例えば、半導体部品１０を外部の回路基板に実装する際に、回路基板の実装面から受ける衝撃によって、側面２１０から脱落し難い。このように、半導体部品１０の物理的な信頼性も向上する。
　さらに、絶縁層４０は、半導体部品１０の裏面（実装面）まで達していない。これにより、絶縁層４０は、上述の実装面からの衝撃を直接に受けず、絶縁層４０の側面２１０からの脱落をさらに抑制できる。また、再配線層３０の絶縁層３２の弾性率が低いことによって、上述の実装面からの衝撃は、再配線層３０によって緩和される。これにより、絶縁層４０の側面２１０からの脱落は、さらに効果的に抑制される。
　また、本実施形態の構成では、半導体部品１０は、半導体基板２０の側面２１０の絶縁層４０を覆う保護層５０をさらに備える。これにより、半導体部品１０の信頼性は向上する。この際、保護層５０も再配線層３０の端部３０１に接合しているので、絶縁層４０および保護層５０の脱落は、さらに効果的に抑制される。
　また、本実施形態の構成を備えることによって、再配線層３０の面積は、半導体基板２０よりも広くなる。これにより、再配線層３０の設計自由度が向上する。
　また、図２（Ｂ）に示すように、半導体基板２０の側面２１０は、平面視して（第１面２０１に直交する方向（図２（Ａ）のＺ方向）に視て）、半円形の凹みが連続する形状となる。すなわち、半導体基板２０の側面２１０は、平面視して（第１面２０１に直交する方向（図２（Ａ）のＺ方向）に視て）、凹凸を有する形状である。これにより、半導体基板２０の側面２１０と絶縁層４０との接合面積が広くなり、半導体基板２０の側面２１０と絶縁層４０との接合強度が向上する。したがって、半導体部品１０の信頼性はさらに向上する。
　また、図２（Ｂ）に示すように、絶縁層４０および保護層５０は、平面視して半円形の凹み（凹凸の凹み）を埋めるように、配置されている。したがって、半導体基板２０の側面２１０と絶縁層４０との接合面が凸凹であっても、半導体部品１０は平面視して、殆ど凸凹の無い矩形となる。したがって、絶縁層４０や保護層５０が欠け難く、一般的な実装部品として容易にハンドリングできる。
　なお、上述の説明では、半導体素子部２１にダイオードを形成する態様を示した。しかしながら、半導体素子部２１にトランジスタ等の他の半導体素子を形成する態様であっても、半導体部品１０は、上述の作用効果を奏することができる。
　このような構成からなる半導体部品１０は、次に示す製造方法によって製造される。図３は、本発明の第１の実施形態に係る半導体部品の製造方法を示すフローチャートである。図４および図５は、本発明の第１の実施形態に係る半導体部品の製造過程の構成を示す側面断面図である。図４（Ａ）は、半導体素子部の形成工程を示し、図４（Ｂ）は、凹部の形成工程を示す。図４（Ｃ）は、絶縁層の形成工程を示し、図４（Ｄ）は、保護層の形成工程を示す。図５（Ａ）は、再配線層の形成工程を示し、図５（Ｂ）は、薄膜化の工程を示し、図５（Ｃ）は、個片への分断工程を示す。
　以下は、図３のフローチャートにしたがって、図４、図５の各図を参照しながら、半導体部品１０の製造方法を説明する。
　まず、図４（Ａ）に示すように、ＳｉＯ２等からなるマザーの半導体基板２００を用意し、当該マザーの半導体基板２００の第１面２０１側に複数の半導体素子部２１を形成する（Ｓ１０１）。複数の半導体素子部２１は、マザーの半導体基板２００に対して、それぞれに間隔を空けて、配列して形成されている。
　次に、図４（Ｂ）に示すように、隣り合う半導体素子部２１間に、凹部２２０を形成する（Ｓ１０２）。この際、凹部２２０は、平面視（半導体基板２００の第１面２０１に直交する方向に視て）、各半導体素子部２１を囲む形状である。図６は、半導体基板に形成される凹部に絶縁層および保護層を形成した状態の平面図である。図６に示すように、凹部２２０は、半導体素子部２１を囲むように、矩形に配列された複数の円筒形の孔（平面視で円形の孔）によって形成される。複数の円筒形の孔は、矩形の辺に沿って繋がっている。
　次に、図４（Ｃ）に示すように、凹部２２０の壁面に絶縁層４０を形成する（Ｓ１０３）。より具体的には、図６に示すように、複数の円筒形の孔の壁面にそれぞれ絶縁層４０を形成する。絶縁層４０は、凹部２２０の壁面に絶縁材料を蒸着、スパッタリング、コーティングすることによって実現可能である。例えば、ＳｉＮを用いることができる。
　なお、絶縁層４０は、凹部２２０の壁面を焼成してＳｉＯ２層を形成することによって実現することもできる。この場合、凹部２２０を形成する各孔の径は絶縁層４０の厚み分だけ、絶縁層４０を凹部２２０内に形成する態様よりも小さくすればよい。
　次に、図４（Ｄ）に示すように、絶縁層４０に囲まれた部分に、保護層５０を埋め込み形成する（Ｓ１０４）。
　次に、図５（Ａ）に示すように、半導体基板２００の第１面２０１に再配線層３０を形成する。再配線層３０の形成方法は、既知の再配線技術を用いればよい。
　次に、図５（Ｂ）に示すように、半導体基板２００の第２面（第１面２０１に対向する面）側を研磨し、半導体基板２００を薄膜化する（Ｓ１０６）。この際、絶縁層４０および保護層５０が露出するように、半導体基板２００を薄膜化する。
　次に、図５（Ｃ）に示すように、凹部２２０に合わせて、再配線層３０、絶縁層４０および保護層５０を分断し、半導体部品１０を個片化する。より具体的には、図５（Ｃ）および図６の二点鎖線に沿って、再配線層３０、絶縁層４０および保護層５０を分断する。
　このような製造方法を用いることによって、上述の電気的および物理的な信頼性が高い半導体部品１０を容易に製造できる。また、本実施形態の製造方法では、再配線層３０の形成前に、絶縁層４０および保護層５０のための凹部２２０を形成する。これにより、再配線層３０に、凹部２２０を形成する際の衝撃が加わることはない。したがって、再配線層３０の劣化を防止できる。
　また、図６に示すように、凹部２２０を複数の円筒形の孔で構成することによって、半導体基板２０の側面２１０は、平面視して半円形の孔の形状に沿って凸凹になる。これにより、上述のように、半導体基板２０の側面２１０と絶縁層４０との接合面積が広くなり、半導体基板２０の側面２１０と絶縁層４０との接合強度が向上する。したがって、半導体部品１０の信頼性はさらに向上する。なお、本実施形態では、円筒形の孔を用いる態様を示した。しかしながら、平面形状が多角形、または楕円形の孔であってもよい。
　次に、本発明の第２の実施形態に係る半導体部品について、図を参照して説明する。図７は、本発明の第２の実施形態に係る半導体部品の主要構成を示す側面断面図である。
　図７に示すように、本実施形態に係る半導体部品１０Ａは、絶縁層４０Ａを備え、保護層５０を備えない点において、第１の実施形態に係る半導体部品１０と異なる。半導体部品１０Ａの他の構成は、第１の実施形態に係る半導体部品１０と同じであり、同じ箇所の説明は省略する。
　半導体部品１０Ａは、絶縁層４０Ａを備える。半導体部品１０Ａの絶縁層４０Ａは、第１の実施形態に係る半導体部品１０における絶縁層４０と保護層５０との形成領域に、形成されている。すなわち、絶縁層４０Ａにおける半導体基板２０の側面２１０側の面と対向する面は、再配線層３０の側面に対して面一である。
　このような構成の半導体部品１０Ａも、第１の実施形態に係る半導体部品１０と同じ作用効果を奏する。
　次に、本発明の第３の実施形態に係る半導体部品について、図を参照して説明する。図８は、本発明の第３の実施形態に係る半導体部品の主要構成を示す側面断面図である。
　図８に示すように、本実施形態に係る半導体部品１０Ｂは、絶縁層４０Ｂおよび保護層５０Ｂの構成において、第１の実施形態に係る半導体部品１０と異なる。半導体部品１０Ｂの他の構成は、第１の実施形態に係る半導体部品１０と同じであり、同じ箇所の説明は省略する。
　絶縁層４０Ｂおよび、保護層５０Ｂは、半導体基板２０の側面２１０において、第２面２０２側の端部まで達していない。
　このような構成の半導体部品１０Ｂでは、側面２１０の一部が露出しているが、絶縁層４０Ｂおよび保護層５０Ｂが再配線層３０に当接している、すなわち、側面２１０の第１面２０１側の端部まで配置されている。したがって、半導体部品１０Ｂは、第１の実施形態に係る半導体部品１０と略同等の作用効果を奏する。
　次に、本発明の第４の実施形態に係る半導体部品について、図を参照して説明する。図９は、本発明の第４の実施形態に係る半導体部品の主要構成を示す側面断面図である。
　図９に示すように、本実施形態に係る半導体部品１０Ｃは、天面保護膜６０を備える点で、第１の実施形態に係る半導体部品１０と異なる。半導体部品１０Ｃの他の構成は、第１の実施形態に係る半導体部品１０と同じであり、同じ箇所の説明は省略する。
　天面保護膜６０は、半導体基板２０の第２面２０２の全面、および、絶縁層４０および保護層５０における第２面２０２に面位置となる端面に亘って形成されている。天面保護膜６０は、例えば、絶縁性樹脂からなる。
　このような構成の半導体部品１０Ｃは、半導体基板２０の側面２１０と第２面２０２が絶縁物で覆われる。これにより、半導体部品１０Ｃの信頼性は、さらに向上する。また、天面保護膜６０の弾性率を低くすることによって、マウント時の吸着チャックによる衝撃を抑制でき、半導体部品１０Ｃの信頼性は、さらに向上する。
　なお、天面保護膜６０は、少なくとも半導体基板２０の第２面２０２を覆っていればよい。
　次に、本発明の第５の実施形態に係る半導体部品について、図を参照して説明する。図１０は、本発明の第５の実施形態に係る半導体部品の主要構成を示す側面断面図である。
　図１０に示すように、本実施形態に係る半導体部品１０Ｄは、第３の実施形態に係る半導体部品１０Ｂに対して、保護層５０Ｂを省略した点で異なる。半導体部品１０Ｄの他の構成は、第３の実施形態に係る半導体部品１０Ｂと同じである。
　このような構成の半導体部品１０Ｄも、第３の実施形態に係る半導体部品１０Ｂと同じ作用効果を奏する。また、保護層５０Ｂを形成しない分、半導体部品１０Ｂを安価にでき、且つ、半導体部品１０Ｂをより少ない工程で製造できる。
　なお、図７に示す第２の実施形態に係る半導体部品１０Ａ、および、図１０に示す第５の実施形態の半導体部品１０Ｃの構成では、次の構成を適用できる。再配線層３０の絶縁層３１をパッシベーション層で実現する場合、絶縁層３１と絶縁層４０Ａ、４０Ｂとを同じにできる。これにより、絶縁層３１の形成と同時に絶縁層４０Ａ、４０Ｂを形成でき、半導体部品１０Ａ、１０Ｃを、より少ない製造工程で製造できる。
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ：半導体部品
２０：半導体基板
２１：半導体素子部
３０：再配線層
３１、３２：絶縁層
４０、４０Ａ、４０Ｂ：絶縁層
５０、５０Ｂ：保護層
６０：天面保護膜
２００：半導体基板
２０１：第１面
２０２：第２面
２１０：側面
２２０：凹部
３０１：端部
３４１、３４２：再配線導体

Claims (9)

  1. 　互いに対向する第１面と第２面、および、前記第１面と前記第２面に直交する側面を有する半導体基板と、
    　前記半導体基板の前記第１面側の領域に形成された半導体素子部と、
    　前記半導体基板の前記第１面に形成され、前記第１面に直交する方向に視て、前記半導体基板よりも面積の広い再配線層と、
    　前記半導体基板の前記側面に当接する絶縁層と、を備え、
    　前記絶縁層は、
    　前記再配線層における前記半導体基板側の面の一部であって前記半導体基板の前記第１面に当接していない端部と、前記半導体基板の前記側面と、に亘って覆うように配置されている、
    　半導体部品。
  2. 　前記絶縁層における前記半導体基板の前記側面と反対側の面に、保護層を備え、
    　前記保護層は、前記再配線層の前記端部に当接している、
    　請求項１に記載の半導体部品。
  3. 　前記半導体基板の前記側面は、前記第１面に直交する方向に視て凹凸を有する形状であり、
    　該凹凸の凹む面に、前記絶縁層が配置されている、
    　請求項１または請求項２に記載の半導体部品。
  4. 　前記絶縁層は、前記第１面から前記第２面に亘る形状である、
    　請求項１乃至請求項３のいずれかに記載の半導体部品。
  5. 　前記半導体基板の前記第２面には、天面保護膜が形成されている、
    　請求項１乃至請求項４のいずれかに記載の半導体部品。
  6. 　前記半導体素子部は、ｐｎ接合を利用したダイオードである、
    　請求項１乃至請求項５のいずれかに記載の半導体部品。
  7. 　半導体基板の第１面側の領域に半導体素子部を形成する工程と、
    　前記半導体基板における前記半導体素子部を囲んで凹部を形成する工程と、
    　前記凹部の壁面に絶縁層を形成する工程と、
    　前記第１面に直交する方向に視て前記凹部が形成された領域を含む前記半導体基板の前記第１面側に、再配線層を形成する工程と、
    　前記第１面に直交する方向に視て前記凹部に合わせて、前記半導体基板および前記再配線層を分断する工程と、
    　を有する、半導体部品の製造方法。
  8. 　前記絶縁層に囲まれた領域に保護層を形成する工程を、
    　さらに有する、
    　請求項７に記載の半導体部品の製造方法。
  9. 　前記凹部は、前記第１面に直交する方向に視て、複数の半円形が並ぶ形状である、
    　請求項７または請求項８に記載の半導体部品の製造方法。
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