JP2002289561A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2002289561A
JP2002289561A JP2001092541A JP2001092541A JP2002289561A JP 2002289561 A JP2002289561 A JP 2002289561A JP 2001092541 A JP2001092541 A JP 2001092541A JP 2001092541 A JP2001092541 A JP 2001092541A JP 2002289561 A JP2002289561 A JP 2002289561A
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JP
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film
semiconductor substrate
semiconductor
insulating film
forming
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JP2001092541A
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English (en)
Inventor
Keiichi Sasaki
圭一 佐々木
Norihisa Oiwa
徳久 大岩
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

(57)【要約】 【課題】 ダイシング領域の幅を低減でき、しかも素子
形成領域への水分侵入を抑制することが可能な半導体装
置及びその製造方法を提供する。 【解決手段】 半導体基板11の素子形成面側にエッチ
ングによって溝13を形成する工程と、素子形成面上及
び溝の側面に絶縁膜14を形成する工程と、半導体基板
の裏面側の領域を溝の底面に達するまで除去して半導体
基板を複数の半導体チップに分離する工程とを備える。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、特に半導体ウエハを複数の半導体チップに
分離する技術に関する。
【0002】
【従来の技術】半導体ウエハを複数のチップに分離する
ダイシングでは、ダイシングブレードを用いるのが一般
的である。しかしながら、ブレードによってダイシング
溝を形成するため、機械的ダメージによってクラックや
膜剥がれが生じやすい。そのため、膜剥がれが素子形成
領域まで達しないように、通常はダイシング溝の両側に
ダイシング溝から一定の距離を隔ててガードリングを設
けている。しかしながら、ガードリングの内側の領域は
素子が形成されないダイシングのための領域であること
から、実質的にダイシング領域の幅が広くなり(80〜
120μm程度)、素子形成領域の面積が狭くなるとい
う問題がある。
【0003】このような問題を解決するため、エッチン
グによってダイシング溝を形成することも提案されてい
る。エッチングを用いることで機械的ダメージを回避で
きるため、ガードリングが不要となり、ダイシング領域
の幅を大幅に低減することが可能となる。
【0004】しかしながら、ガードリングを排除するこ
とにより、素子形成領域への水分の侵入という新たな問
題が生じ得る。すなわち、従来はガードリングによって
素子形成領域への水分の侵入をある程度阻止できると考
えられていたが、ガードリングを排除することで素子形
成領域への水分の侵入が大きな問題となる。特に、層間
絶縁膜として吸湿性の高いLow−k膜を用いる場合に
は、素子形成領域への水分の侵入が深刻な問題になると
予想される。
【0005】
【発明が解決しようとする課題】このように、ダイシン
グ溝を形成する際に、ダイシングブレードの代わりに機
械的ダメージのないエッチングを用いるという提案がな
されている。エッチングを用いることでガードリングを
排除することができ、ダイシング領域の幅を大幅に低減
することが可能となるが、素子形成領域への水分の侵入
という新たな問題が懸念される。
【0006】本発明は、上記従来の課題に対してなされ
たものであり、ダイシング領域の幅を低減でき、しかも
素子形成領域への水分の侵入を抑制することが可能な半
導体装置及びその製造方法を提供することを目的として
いる。
【0007】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体チップの側面及び素子形成面が無機絶縁膜に
よって連続的に覆われていることを特徴とする。
【0008】本発明に係る半導体装置の製造方法は、半
導体基板の素子形成面側にエッチングによって溝を形成
する工程と、前記素子形成面上及び前記溝の側面に絶縁
膜(無機絶縁膜が好ましい)を形成する工程と、前記半
導体基板の裏面側の領域を前記溝の底面に達するまで除
去して前記半導体基板を複数の半導体チップに分離する
工程と、を備えたことを特徴とする。
【0009】前記無機絶縁膜は、シリコン窒化膜である
ことが好ましい。また、前記半導体チップ或いは半導体
基板の素子形成面には、シリコン酸化膜(SiO2 膜)
よりも比誘電率の低い低誘電率膜が形成されていること
が好ましい。前記低誘電率膜の比誘電率は、一般的には
3.7以下である。
【0010】本発明によれば、エッチング(ドライエッ
チング、ウエットエッチング)によってダイシング用の
溝を形成することで、膜剥がれ等を抑えることができる
ため、ガードリングを設ける必要がなく、ダイシング領
域の幅を大幅に低減することができ、素子形成領域の面
積を増大させることが可能となる。また、半導体チップ
の素子形成面及び側面が、絶縁膜、特に有機絶縁膜より
も一般的に耐吸湿性の高い無機絶縁膜によって連続的に
覆われているため、ガードリングを設けなくても水分の
侵入を確実に阻止することが可能となり、半導体チップ
の素子形成面に吸湿性の高い低誘電率膜が形成されてい
る場合にも、素子形成領域への水分の侵入を防止するこ
とが可能となる。
【0011】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
【0012】(実施形態1)図1は、本発明の第1の実
施形態に係る半導体装置の製造工程を示した工程断面図
である。
【0013】まず、図1(a)に示すように、半導体基
板(シリコン基板)11上に、トランジスタ等の素子、
配線及び層間絶縁膜等を形成する(ここでは、層間絶縁
膜12のみを図示している)。層間絶縁膜12には、塗
布法によって形成されたLow−k膜を用いる。このL
ow−k膜は、シリコンをベースにして、酸素、フッ
素、水素及び炭素等が含有されたものであり、シリコン
酸化膜(SiO2 膜)よりも誘電率が低い。
【0014】続いて、図1(b)に示すように、ダイシ
ング溝形成用のレジストパターン(図示せず)を厚さ1
0〜30μm程度形成する。さらに、このレジストパタ
ーンをマスクとして、RIEによる異方性エッチングに
よって半導体基板11及び層間絶縁膜12をドライエッ
チングし、幅5〜20μm程度のダイシング溝13を形
成する。ダイシング溝13の深さは、最終的なチップ厚
によって異なるが、50〜600μm程度とする。ダイ
シング溝13を形成した後、レジストパターンを剥離す
る。
【0015】次に、図1(c)に示すように、保護膜1
4として全面に、シリコン窒化膜(SiN膜)及び感光
性ポリイミド膜を順次積層し、この保護膜14にパッド
用の開口部(図示せず)を形成する。シリコン窒化膜は
主として水分の侵入を阻止するため、感光性ポリイミド
膜は主として機械的な損傷から内部を保護するためのも
のである。保護膜14を全面に形成することで、素子形
成面の他、ダイシング溝13の側面も保護膜14によっ
て覆われることになる。
【0016】次に、図1(d)に示すように、半導体基
板11の裏面側の領域をダイシング溝13の底面に達す
るまで研削し、半導体基板11を複数の半導体チップに
分離する。
【0017】図2は、以上のようにして分離された半導
体チップの断面構成を示した図である。図に示すよう
に、半導体チップの素子形成面及び側面は保護膜14に
よって連続的に覆われている。
【0018】このように、本実施形態によれば、ドライ
エッチングによってダイシング溝を形成するため、クラ
ックや膜剥がれといった機械的損傷を抑えることがで
き、ガードリングを設ける必要がない。したがって、ダ
イシング領域の幅(面積)を大幅に低減することがで
き、素子形成部の面積を増大させることができる。ま
た、半導体チップの素子形成面及び側面が、耐吸湿性の
高いシリコン窒化膜によって連続的に覆われているた
め、ガードリングを設けなくても、シリコン窒化膜によ
って水分の内部への侵入を確実に阻止することができ
る。したがって、吸湿性の高いLow−k膜を層間絶縁
膜に用いても、素子形成部への水分の侵入を防止するこ
とができる。
【0019】なお、本実施形態では、保護膜としてシリ
コン窒化膜上に感光性ポリイミド膜を形成している。こ
の場合、感光性ポリイミドがダイシング溝の中に充填さ
れ、チップ分離時にチップ間が感光性ポリイミドによっ
て接着されているおそれがあるが、ダイシング溝の幅を
適切に調整することで、感光性ポリイミドがダイシング
溝に充填されないようにすることは可能である。具体的
には、ダイシング溝の幅を深さの1/2以下にすること
で、チップ間の接着の問題を回避することが可能であ
る。また、感光性ポリイミド膜を露光する際に、ダイシ
ング溝の領域を露光しないようにし、ダイシング溝の領
域に形成された非感光状態の感光性ポリイミド膜を選択
的に除去するようにしてもよい。
【0020】(実施形態2)図3は、本発明の第2の実
施形態に係る半導体装置の製造工程を示した工程断面図
である。
【0021】まず、図3(a)に示すように、半導体基
板(シリコン基板)21上に、トランジスタ等の素子、
配線及び層間絶縁膜等を形成する(ここでは、層間絶縁
膜22のみを図示している)。層間絶縁膜22には、第
1の実施形態と同様、塗布法によって形成されたLow
−k膜を用いる。
【0022】次に、図3(b)に示すように、ダイシン
グ溝を形成する部分の層間絶縁膜22を、フォトリソグ
ラフィ及びRIEによって除去する。
【0023】続いて、図3(c)に示すように、ウエッ
トエッチングのマスク用にシリコン窒化膜23を厚さ5
00nm〜1μm程度形成する。さらに、ダイシング溝
を形成するためのレジストパターン(図示せず)をマス
クとして、シリコン窒化膜23をRIEによって除去す
る。
【0024】その後、図3(d)に示すように、KOH
及びHFの混合液中において半導体基板21に電界を印
加するとともに、半導体基板21の裏面側からホールを
励起するような光を照射する。これにより、ウエットエ
ッチングでも半導体基板21の異方性エッチングが可能
となり、半導体基板21にダイシング溝24が形成され
る。
【0025】次に、図3(e)に示すように、第1の実
施形態と同様に、保護膜25として全面に、シリコン窒
化膜及び感光性ポリイミド膜を順次積層する。なお、図
2(e)では、ウエットエッチングのマスク用のシリコ
ン窒化膜23は図示していないが、該シリコン窒化膜2
3が保護膜25下に残されていてもよい。保護膜25を
全面に形成することで、素子形成面の他、ダイシング溝
24の側面も保護膜25によって覆われることになる。
【0026】次に、図3(f)に示すように、半導体基
板21の裏面側の領域をダイシング溝24の底面に達す
るまで研削し、半導体基板21を複数の半導体チップに
分離する。
【0027】本実施形態においても、第1の実施形態と
同様、半導体チップの素子形成面及び側面が、耐吸湿性
の高いシリコン窒化膜によって連続的に覆われており、
第1の実施形態と同様の効果を奏することができる。ま
た、ダイシング溝をRIEによって形成しないため、プ
ラズマダメージを防止することができる。
【0028】なお、上述した各実施形態では、保護膜と
してシリコン窒化膜と感光性ポリイミド膜との積層膜を
用いたが、感光性ポリイミド膜は形成せずに、シリコン
窒化膜のみを形成するようにしてもよい。
【0029】以上、本発明の実施形態を説明したが、本
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
【0030】
【発明の効果】本発明によれば、エッチングによってダ
イシング用の溝を形成することで、ダイシング領域の幅
を低減することができ、さらに半導体チップの素子形成
面及び側面を絶縁膜によって覆うことで、素子形成領域
への水分侵入を抑制することが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体装置の製
造工程例を模式的に示した工程断面図。
【図2】図1に示した工程によって分離された半導体チ
ップの断面構成を模式的に示した図。
【図3】本発明の第2の実施形態に係る半導体装置の製
造工程例を模式的に示した工程断面図。
【符号の説明】
11、21…半導体基板 12、22…層間絶縁膜 13、24…ダイシング溝 14、25…保護膜 23…エッチングマスク用のシリコン窒化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/318 H01L 21/306 C Fターム(参考) 5F043 AA02 BB02 DD08 DD14 DD16 FF01 GG01 5F058 AD04 AD05 AD08 AD11 AF04 AH03 AH06 BD09 BD19 BH11 BJ03 BJ06

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】半導体チップの側面及び素子形成面が無機
    絶縁膜によって連続的に覆われていることを特徴とする
    半導体装置。
  2. 【請求項2】前記無機絶縁膜はシリコン窒化膜であるこ
    とを特徴とする請求項1に記載の半導体装置。
  3. 【請求項3】前記半導体チップの素子形成面にはシリコ
    ン酸化膜よりも比誘電率の低い低誘電率膜が形成されて
    いることを特徴とする請求項1又は2に記載の半導体装
    置。
  4. 【請求項4】半導体基板の素子形成面側にエッチングに
    よって溝を形成する工程と、 前記素子形成面上及び前記溝の側面に絶縁膜を形成する
    工程と、 前記半導体基板の裏面側の領域を前記溝の底面に達する
    まで除去して前記半導体基板を複数の半導体チップに分
    離する工程と、 を備えたことを特徴とする半導体装置の製造方法。
  5. 【請求項5】前記絶縁膜は無機絶縁膜であることを特徴
    とする請求項4に記載の半導体装置の製造方法。
  6. 【請求項6】前記無機絶縁膜はシリコン窒化膜であるこ
    とを特徴とする請求項5に記載の半導体装置の製造方
    法。
  7. 【請求項7】前記半導体基板の素子形成面にはシリコン
    酸化膜よりも比誘電率の低い低誘電率膜が形成されてい
    ることを特徴とする請求項4乃至6のいずれかに記載の
    半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007194469A (ja) * 2006-01-20 2007-08-02 Renesas Technology Corp 半導体装置の製造方法
WO2017217306A1 (ja) * 2016-06-15 2017-12-21 株式会社村田製作所 半導体部品および半導体部品の製造方法
JP2019071501A (ja) * 2019-02-20 2019-05-09 パナソニックIpマネジメント株式会社 素子チップの製造方法

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