JP2002289561A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2002289561A JP2002289561A JP2001092541A JP2001092541A JP2002289561A JP 2002289561 A JP2002289561 A JP 2002289561A JP 2001092541 A JP2001092541 A JP 2001092541A JP 2001092541 A JP2001092541 A JP 2001092541A JP 2002289561 A JP2002289561 A JP 2002289561A
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Abstract
(57)【要約】
【課題】 ダイシング領域の幅を低減でき、しかも素子
形成領域への水分侵入を抑制することが可能な半導体装
置及びその製造方法を提供する。 【解決手段】 半導体基板１１の素子形成面側にエッチ
ングによって溝１３を形成する工程と、素子形成面上及
び溝の側面に絶縁膜１４を形成する工程と、半導体基板
の裏面側の領域を溝の底面に達するまで除去して半導体
基板を複数の半導体チップに分離する工程とを備える。
形成領域への水分侵入を抑制することが可能な半導体装
置及びその製造方法を提供する。 【解決手段】 半導体基板１１の素子形成面側にエッチ
ングによって溝１３を形成する工程と、素子形成面上及
び溝の側面に絶縁膜１４を形成する工程と、半導体基板
の裏面側の領域を溝の底面に達するまで除去して半導体
基板を複数の半導体チップに分離する工程とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、特に半導体ウエハを複数の半導体チップに
分離する技術に関する。
の製造方法、特に半導体ウエハを複数の半導体チップに
分離する技術に関する。
【０００２】
【従来の技術】半導体ウエハを複数のチップに分離する
ダイシングでは、ダイシングブレードを用いるのが一般
的である。しかしながら、ブレードによってダイシング
溝を形成するため、機械的ダメージによってクラックや
膜剥がれが生じやすい。そのため、膜剥がれが素子形成
領域まで達しないように、通常はダイシング溝の両側に
ダイシング溝から一定の距離を隔ててガードリングを設
けている。しかしながら、ガードリングの内側の領域は
素子が形成されないダイシングのための領域であること
から、実質的にダイシング領域の幅が広くなり（８０〜
１２０μｍ程度）、素子形成領域の面積が狭くなるとい
う問題がある。
ダイシングでは、ダイシングブレードを用いるのが一般
的である。しかしながら、ブレードによってダイシング
溝を形成するため、機械的ダメージによってクラックや
膜剥がれが生じやすい。そのため、膜剥がれが素子形成
領域まで達しないように、通常はダイシング溝の両側に
ダイシング溝から一定の距離を隔ててガードリングを設
けている。しかしながら、ガードリングの内側の領域は
素子が形成されないダイシングのための領域であること
から、実質的にダイシング領域の幅が広くなり（８０〜
１２０μｍ程度）、素子形成領域の面積が狭くなるとい
う問題がある。
【０００３】このような問題を解決するため、エッチン
グによってダイシング溝を形成することも提案されてい
る。エッチングを用いることで機械的ダメージを回避で
きるため、ガードリングが不要となり、ダイシング領域
の幅を大幅に低減することが可能となる。
グによってダイシング溝を形成することも提案されてい
る。エッチングを用いることで機械的ダメージを回避で
きるため、ガードリングが不要となり、ダイシング領域
の幅を大幅に低減することが可能となる。
【０００４】しかしながら、ガードリングを排除するこ
とにより、素子形成領域への水分の侵入という新たな問
題が生じ得る。すなわち、従来はガードリングによって
素子形成領域への水分の侵入をある程度阻止できると考
えられていたが、ガードリングを排除することで素子形
成領域への水分の侵入が大きな問題となる。特に、層間
絶縁膜として吸湿性の高いＬｏｗ−ｋ膜を用いる場合に
は、素子形成領域への水分の侵入が深刻な問題になると
予想される。
とにより、素子形成領域への水分の侵入という新たな問
題が生じ得る。すなわち、従来はガードリングによって
素子形成領域への水分の侵入をある程度阻止できると考
えられていたが、ガードリングを排除することで素子形
成領域への水分の侵入が大きな問題となる。特に、層間
絶縁膜として吸湿性の高いＬｏｗ−ｋ膜を用いる場合に
は、素子形成領域への水分の侵入が深刻な問題になると
予想される。
【０００５】
【発明が解決しようとする課題】このように、ダイシン
グ溝を形成する際に、ダイシングブレードの代わりに機
械的ダメージのないエッチングを用いるという提案がな
されている。エッチングを用いることでガードリングを
排除することができ、ダイシング領域の幅を大幅に低減
することが可能となるが、素子形成領域への水分の侵入
という新たな問題が懸念される。
グ溝を形成する際に、ダイシングブレードの代わりに機
械的ダメージのないエッチングを用いるという提案がな
されている。エッチングを用いることでガードリングを
排除することができ、ダイシング領域の幅を大幅に低減
することが可能となるが、素子形成領域への水分の侵入
という新たな問題が懸念される。
【０００６】本発明は、上記従来の課題に対してなされ
たものであり、ダイシング領域の幅を低減でき、しかも
素子形成領域への水分の侵入を抑制することが可能な半
導体装置及びその製造方法を提供することを目的として
いる。
たものであり、ダイシング領域の幅を低減でき、しかも
素子形成領域への水分の侵入を抑制することが可能な半
導体装置及びその製造方法を提供することを目的として
いる。
【０００７】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体チップの側面及び素子形成面が無機絶縁膜に
よって連続的に覆われていることを特徴とする。
は、半導体チップの側面及び素子形成面が無機絶縁膜に
よって連続的に覆われていることを特徴とする。
【０００８】本発明に係る半導体装置の製造方法は、半
導体基板の素子形成面側にエッチングによって溝を形成
する工程と、前記素子形成面上及び前記溝の側面に絶縁
膜（無機絶縁膜が好ましい）を形成する工程と、前記半
導体基板の裏面側の領域を前記溝の底面に達するまで除
去して前記半導体基板を複数の半導体チップに分離する
工程と、を備えたことを特徴とする。
導体基板の素子形成面側にエッチングによって溝を形成
する工程と、前記素子形成面上及び前記溝の側面に絶縁
膜（無機絶縁膜が好ましい）を形成する工程と、前記半
導体基板の裏面側の領域を前記溝の底面に達するまで除
去して前記半導体基板を複数の半導体チップに分離する
工程と、を備えたことを特徴とする。
【０００９】前記無機絶縁膜は、シリコン窒化膜である
ことが好ましい。また、前記半導体チップ或いは半導体
基板の素子形成面には、シリコン酸化膜（ＳｉＯ2 膜）
よりも比誘電率の低い低誘電率膜が形成されていること
が好ましい。前記低誘電率膜の比誘電率は、一般的には
３．７以下である。
ことが好ましい。また、前記半導体チップ或いは半導体
基板の素子形成面には、シリコン酸化膜（ＳｉＯ2 膜）
よりも比誘電率の低い低誘電率膜が形成されていること
が好ましい。前記低誘電率膜の比誘電率は、一般的には
３．７以下である。
【００１０】本発明によれば、エッチング（ドライエッ
チング、ウエットエッチング）によってダイシング用の
溝を形成することで、膜剥がれ等を抑えることができる
ため、ガードリングを設ける必要がなく、ダイシング領
域の幅を大幅に低減することができ、素子形成領域の面
積を増大させることが可能となる。また、半導体チップ
の素子形成面及び側面が、絶縁膜、特に有機絶縁膜より
も一般的に耐吸湿性の高い無機絶縁膜によって連続的に
覆われているため、ガードリングを設けなくても水分の
侵入を確実に阻止することが可能となり、半導体チップ
の素子形成面に吸湿性の高い低誘電率膜が形成されてい
る場合にも、素子形成領域への水分の侵入を防止するこ
とが可能となる。
チング、ウエットエッチング）によってダイシング用の
溝を形成することで、膜剥がれ等を抑えることができる
ため、ガードリングを設ける必要がなく、ダイシング領
域の幅を大幅に低減することができ、素子形成領域の面
積を増大させることが可能となる。また、半導体チップ
の素子形成面及び側面が、絶縁膜、特に有機絶縁膜より
も一般的に耐吸湿性の高い無機絶縁膜によって連続的に
覆われているため、ガードリングを設けなくても水分の
侵入を確実に阻止することが可能となり、半導体チップ
の素子形成面に吸湿性の高い低誘電率膜が形成されてい
る場合にも、素子形成領域への水分の侵入を防止するこ
とが可能となる。
【００１１】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
参照して説明する。
【００１２】（実施形態１）図１は、本発明の第１の実
施形態に係る半導体装置の製造工程を示した工程断面図
である。
施形態に係る半導体装置の製造工程を示した工程断面図
である。
【００１３】まず、図１（ａ）に示すように、半導体基
板（シリコン基板）１１上に、トランジスタ等の素子、
配線及び層間絶縁膜等を形成する（ここでは、層間絶縁
膜１２のみを図示している）。層間絶縁膜１２には、塗
布法によって形成されたＬｏｗ−ｋ膜を用いる。このＬ
ｏｗ−ｋ膜は、シリコンをベースにして、酸素、フッ
素、水素及び炭素等が含有されたものであり、シリコン
酸化膜（ＳｉＯ2 膜）よりも誘電率が低い。
板（シリコン基板）１１上に、トランジスタ等の素子、
配線及び層間絶縁膜等を形成する（ここでは、層間絶縁
膜１２のみを図示している）。層間絶縁膜１２には、塗
布法によって形成されたＬｏｗ−ｋ膜を用いる。このＬ
ｏｗ−ｋ膜は、シリコンをベースにして、酸素、フッ
素、水素及び炭素等が含有されたものであり、シリコン
酸化膜（ＳｉＯ2 膜）よりも誘電率が低い。
【００１４】続いて、図１（ｂ）に示すように、ダイシ
ング溝形成用のレジストパターン（図示せず）を厚さ１
０〜３０μｍ程度形成する。さらに、このレジストパタ
ーンをマスクとして、ＲＩＥによる異方性エッチングに
よって半導体基板１１及び層間絶縁膜１２をドライエッ
チングし、幅５〜２０μｍ程度のダイシング溝１３を形
成する。ダイシング溝１３の深さは、最終的なチップ厚
によって異なるが、５０〜６００μｍ程度とする。ダイ
シング溝１３を形成した後、レジストパターンを剥離す
る。
ング溝形成用のレジストパターン（図示せず）を厚さ１
０〜３０μｍ程度形成する。さらに、このレジストパタ
ーンをマスクとして、ＲＩＥによる異方性エッチングに
よって半導体基板１１及び層間絶縁膜１２をドライエッ
チングし、幅５〜２０μｍ程度のダイシング溝１３を形
成する。ダイシング溝１３の深さは、最終的なチップ厚
によって異なるが、５０〜６００μｍ程度とする。ダイ
シング溝１３を形成した後、レジストパターンを剥離す
る。
【００１５】次に、図１（ｃ）に示すように、保護膜１
４として全面に、シリコン窒化膜（ＳｉＮ膜）及び感光
性ポリイミド膜を順次積層し、この保護膜１４にパッド
用の開口部（図示せず）を形成する。シリコン窒化膜は
主として水分の侵入を阻止するため、感光性ポリイミド
膜は主として機械的な損傷から内部を保護するためのも
のである。保護膜１４を全面に形成することで、素子形
成面の他、ダイシング溝１３の側面も保護膜１４によっ
て覆われることになる。
４として全面に、シリコン窒化膜（ＳｉＮ膜）及び感光
性ポリイミド膜を順次積層し、この保護膜１４にパッド
用の開口部（図示せず）を形成する。シリコン窒化膜は
主として水分の侵入を阻止するため、感光性ポリイミド
膜は主として機械的な損傷から内部を保護するためのも
のである。保護膜１４を全面に形成することで、素子形
成面の他、ダイシング溝１３の側面も保護膜１４によっ
て覆われることになる。
【００１６】次に、図１（ｄ）に示すように、半導体基
板１１の裏面側の領域をダイシング溝１３の底面に達す
るまで研削し、半導体基板１１を複数の半導体チップに
分離する。
板１１の裏面側の領域をダイシング溝１３の底面に達す
るまで研削し、半導体基板１１を複数の半導体チップに
分離する。
【００１７】図２は、以上のようにして分離された半導
体チップの断面構成を示した図である。図に示すよう
に、半導体チップの素子形成面及び側面は保護膜１４に
よって連続的に覆われている。
体チップの断面構成を示した図である。図に示すよう
に、半導体チップの素子形成面及び側面は保護膜１４に
よって連続的に覆われている。
【００１８】このように、本実施形態によれば、ドライ
エッチングによってダイシング溝を形成するため、クラ
ックや膜剥がれといった機械的損傷を抑えることがで
き、ガードリングを設ける必要がない。したがって、ダ
イシング領域の幅（面積）を大幅に低減することがで
き、素子形成部の面積を増大させることができる。ま
た、半導体チップの素子形成面及び側面が、耐吸湿性の
高いシリコン窒化膜によって連続的に覆われているた
め、ガードリングを設けなくても、シリコン窒化膜によ
って水分の内部への侵入を確実に阻止することができ
る。したがって、吸湿性の高いＬｏｗ−ｋ膜を層間絶縁
膜に用いても、素子形成部への水分の侵入を防止するこ
とができる。
エッチングによってダイシング溝を形成するため、クラ
ックや膜剥がれといった機械的損傷を抑えることがで
き、ガードリングを設ける必要がない。したがって、ダ
イシング領域の幅（面積）を大幅に低減することがで
き、素子形成部の面積を増大させることができる。ま
た、半導体チップの素子形成面及び側面が、耐吸湿性の
高いシリコン窒化膜によって連続的に覆われているた
め、ガードリングを設けなくても、シリコン窒化膜によ
って水分の内部への侵入を確実に阻止することができ
る。したがって、吸湿性の高いＬｏｗ−ｋ膜を層間絶縁
膜に用いても、素子形成部への水分の侵入を防止するこ
とができる。
【００１９】なお、本実施形態では、保護膜としてシリ
コン窒化膜上に感光性ポリイミド膜を形成している。こ
の場合、感光性ポリイミドがダイシング溝の中に充填さ
れ、チップ分離時にチップ間が感光性ポリイミドによっ
て接着されているおそれがあるが、ダイシング溝の幅を
適切に調整することで、感光性ポリイミドがダイシング
溝に充填されないようにすることは可能である。具体的
には、ダイシング溝の幅を深さの１／２以下にすること
で、チップ間の接着の問題を回避することが可能であ
る。また、感光性ポリイミド膜を露光する際に、ダイシ
ング溝の領域を露光しないようにし、ダイシング溝の領
域に形成された非感光状態の感光性ポリイミド膜を選択
的に除去するようにしてもよい。
コン窒化膜上に感光性ポリイミド膜を形成している。こ
の場合、感光性ポリイミドがダイシング溝の中に充填さ
れ、チップ分離時にチップ間が感光性ポリイミドによっ
て接着されているおそれがあるが、ダイシング溝の幅を
適切に調整することで、感光性ポリイミドがダイシング
溝に充填されないようにすることは可能である。具体的
には、ダイシング溝の幅を深さの１／２以下にすること
で、チップ間の接着の問題を回避することが可能であ
る。また、感光性ポリイミド膜を露光する際に、ダイシ
ング溝の領域を露光しないようにし、ダイシング溝の領
域に形成された非感光状態の感光性ポリイミド膜を選択
的に除去するようにしてもよい。
【００２０】（実施形態２）図３は、本発明の第２の実
施形態に係る半導体装置の製造工程を示した工程断面図
である。
施形態に係る半導体装置の製造工程を示した工程断面図
である。
【００２１】まず、図３（ａ）に示すように、半導体基
板（シリコン基板）２１上に、トランジスタ等の素子、
配線及び層間絶縁膜等を形成する（ここでは、層間絶縁
膜２２のみを図示している）。層間絶縁膜２２には、第
１の実施形態と同様、塗布法によって形成されたＬｏｗ
−ｋ膜を用いる。
板（シリコン基板）２１上に、トランジスタ等の素子、
配線及び層間絶縁膜等を形成する（ここでは、層間絶縁
膜２２のみを図示している）。層間絶縁膜２２には、第
１の実施形態と同様、塗布法によって形成されたＬｏｗ
−ｋ膜を用いる。
【００２２】次に、図３（ｂ）に示すように、ダイシン
グ溝を形成する部分の層間絶縁膜２２を、フォトリソグ
ラフィ及びＲＩＥによって除去する。
グ溝を形成する部分の層間絶縁膜２２を、フォトリソグ
ラフィ及びＲＩＥによって除去する。
【００２３】続いて、図３（ｃ）に示すように、ウエッ
トエッチングのマスク用にシリコン窒化膜２３を厚さ５
００ｎｍ〜１μｍ程度形成する。さらに、ダイシング溝
を形成するためのレジストパターン（図示せず）をマス
クとして、シリコン窒化膜２３をＲＩＥによって除去す
る。
トエッチングのマスク用にシリコン窒化膜２３を厚さ５
００ｎｍ〜１μｍ程度形成する。さらに、ダイシング溝
を形成するためのレジストパターン（図示せず）をマス
クとして、シリコン窒化膜２３をＲＩＥによって除去す
る。
【００２４】その後、図３（ｄ）に示すように、ＫＯＨ
及びＨＦの混合液中において半導体基板２１に電界を印
加するとともに、半導体基板２１の裏面側からホールを
励起するような光を照射する。これにより、ウエットエ
ッチングでも半導体基板２１の異方性エッチングが可能
となり、半導体基板２１にダイシング溝２４が形成され
る。
及びＨＦの混合液中において半導体基板２１に電界を印
加するとともに、半導体基板２１の裏面側からホールを
励起するような光を照射する。これにより、ウエットエ
ッチングでも半導体基板２１の異方性エッチングが可能
となり、半導体基板２１にダイシング溝２４が形成され
る。
【００２５】次に、図３（ｅ）に示すように、第１の実
施形態と同様に、保護膜２５として全面に、シリコン窒
化膜及び感光性ポリイミド膜を順次積層する。なお、図
２（ｅ）では、ウエットエッチングのマスク用のシリコ
ン窒化膜２３は図示していないが、該シリコン窒化膜２
３が保護膜２５下に残されていてもよい。保護膜２５を
全面に形成することで、素子形成面の他、ダイシング溝
２４の側面も保護膜２５によって覆われることになる。
施形態と同様に、保護膜２５として全面に、シリコン窒
化膜及び感光性ポリイミド膜を順次積層する。なお、図
２（ｅ）では、ウエットエッチングのマスク用のシリコ
ン窒化膜２３は図示していないが、該シリコン窒化膜２
３が保護膜２５下に残されていてもよい。保護膜２５を
全面に形成することで、素子形成面の他、ダイシング溝
２４の側面も保護膜２５によって覆われることになる。
【００２６】次に、図３（ｆ）に示すように、半導体基
板２１の裏面側の領域をダイシング溝２４の底面に達す
るまで研削し、半導体基板２１を複数の半導体チップに
分離する。
板２１の裏面側の領域をダイシング溝２４の底面に達す
るまで研削し、半導体基板２１を複数の半導体チップに
分離する。
【００２７】本実施形態においても、第１の実施形態と
同様、半導体チップの素子形成面及び側面が、耐吸湿性
の高いシリコン窒化膜によって連続的に覆われており、
第１の実施形態と同様の効果を奏することができる。ま
た、ダイシング溝をＲＩＥによって形成しないため、プ
ラズマダメージを防止することができる。
同様、半導体チップの素子形成面及び側面が、耐吸湿性
の高いシリコン窒化膜によって連続的に覆われており、
第１の実施形態と同様の効果を奏することができる。ま
た、ダイシング溝をＲＩＥによって形成しないため、プ
ラズマダメージを防止することができる。
【００２８】なお、上述した各実施形態では、保護膜と
してシリコン窒化膜と感光性ポリイミド膜との積層膜を
用いたが、感光性ポリイミド膜は形成せずに、シリコン
窒化膜のみを形成するようにしてもよい。
してシリコン窒化膜と感光性ポリイミド膜との積層膜を
用いたが、感光性ポリイミド膜は形成せずに、シリコン
窒化膜のみを形成するようにしてもよい。
【００２９】以上、本発明の実施形態を説明したが、本
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
【００３０】
【発明の効果】本発明によれば、エッチングによってダ
イシング用の溝を形成することで、ダイシング領域の幅
を低減することができ、さらに半導体チップの素子形成
面及び側面を絶縁膜によって覆うことで、素子形成領域
への水分侵入を抑制することが可能となる。
イシング用の溝を形成することで、ダイシング領域の幅
を低減することができ、さらに半導体チップの素子形成
面及び側面を絶縁膜によって覆うことで、素子形成領域
への水分侵入を抑制することが可能となる。
【図１】本発明の第１の実施形態に係る半導体装置の製
造工程例を模式的に示した工程断面図。
造工程例を模式的に示した工程断面図。
【図２】図１に示した工程によって分離された半導体チ
ップの断面構成を模式的に示した図。
ップの断面構成を模式的に示した図。
【図３】本発明の第２の実施形態に係る半導体装置の製
造工程例を模式的に示した工程断面図。
造工程例を模式的に示した工程断面図。
１１、２１…半導体基板 １２、２２…層間絶縁膜 １３、２４…ダイシング溝 １４、２５…保護膜 ２３…エッチングマスク用のシリコン窒化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/318 Ｈ０１Ｌ 21/306 Ｃ Ｆターム(参考） 5F043 AA02 BB02 DD08 DD14 DD16 FF01 GG01 5F058 AD04 AD05 AD08 AD11 AF04 AH03 AH06 BD09 BD19 BH11 BJ03 BJ06
Claims (7)
- 【請求項１】半導体チップの側面及び素子形成面が無機
絶縁膜によって連続的に覆われていることを特徴とする
半導体装置。 - 【請求項２】前記無機絶縁膜はシリコン窒化膜であるこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項３】前記半導体チップの素子形成面にはシリコ
ン酸化膜よりも比誘電率の低い低誘電率膜が形成されて
いることを特徴とする請求項１又は２に記載の半導体装
置。 - 【請求項４】半導体基板の素子形成面側にエッチングに
よって溝を形成する工程と、 前記素子形成面上及び前記溝の側面に絶縁膜を形成する
工程と、 前記半導体基板の裏面側の領域を前記溝の底面に達する
まで除去して前記半導体基板を複数の半導体チップに分
離する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項５】前記絶縁膜は無機絶縁膜であることを特徴
とする請求項４に記載の半導体装置の製造方法。 - 【請求項６】前記無機絶縁膜はシリコン窒化膜であるこ
とを特徴とする請求項５に記載の半導体装置の製造方
法。 - 【請求項７】前記半導体基板の素子形成面にはシリコン
酸化膜よりも比誘電率の低い低誘電率膜が形成されてい
ることを特徴とする請求項４乃至６のいずれかに記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001092541A JP2002289561A (ja) | 2001-03-28 | 2001-03-28 | 半導体装置及びその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001092541A JP2002289561A (ja) | 2001-03-28 | 2001-03-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002289561A true JP2002289561A (ja) | 2002-10-04 |
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ID=18946986
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001092541A Pending JP2002289561A (ja) | 2001-03-28 | 2001-03-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002289561A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194469A (ja) * | 2006-01-20 | 2007-08-02 | Renesas Technology Corp | 半導体装置の製造方法 |
| WO2017217306A1 (ja) * | 2016-06-15 | 2017-12-21 | 株式会社村田製作所 | 半導体部品および半導体部品の製造方法 |
| JP2019071501A (ja) * | 2019-02-20 | 2019-05-09 | パナソニックＩｐマネジメント株式会社 | 素子チップの製造方法 |
-
2001
- 2001-03-28 JP JP2001092541A patent/JP2002289561A/ja active Pending
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