JP2004111950A - デュアルダマシン工程 - Google Patents

デュアルダマシン工程 Download PDF

Info

Publication number
JP2004111950A
JP2004111950A JP2003303596A JP2003303596A JP2004111950A JP 2004111950 A JP2004111950 A JP 2004111950A JP 2003303596 A JP2003303596 A JP 2003303596A JP 2003303596 A JP2003303596 A JP 2003303596A JP 2004111950 A JP2004111950 A JP 2004111950A
Authority
JP
Japan
Prior art keywords
dual damascene
damascene process
interlayer insulating
recessed region
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003303596A
Other languages
English (en)
Inventor
Wan-Jae Park
朴　玩哉
Il-Goo Kim
金　一球
Sang-Rok Hah
河　商録
Kyoung-Woo Lee
李　敬雨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2004111950A publication Critical patent/JP2004111950A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】　デュアルダマシン工程を提供する。
【解決手段】　この方法は、金属層間絶縁膜を貫通する第１リセスされた領域を下部保護膜で満たし、前記下部保護膜と前記金属層間絶縁膜とを同時にエッチングして前記第１リセスされた領域の上部に前記第１リセスされた領域よりも深さが浅くて、幅が広い第２リセスされた領域を形成し、前記下部保護膜に対して前記金属層間絶縁膜のエッチング選択比が０．５乃至１．５の値になるエッチングガスを使用する。したがって、副産物や酸化物柱の形成なしに、デュアルダマシン構造を形成することができる。
【選択図】　図７

Description

　本発明は半導体製造方法に関するものであり、さらに詳細にはデュアルダマシン工程に関するものである。
　一般に半導体配線形成時に広く使用される金属としては、タングステン、アルミニウム、及び銅などがある。銅はタングステン及びアルミニウムに比べて比抵抗が小さくて信頼性が優れた配線材料である。したがって、半導体配線を銅に代替しようとする研究が活発に進行している。
　一方、銅はタングステン及びアルミニウムとは異なり、乾式エッチングによる配線形成が難しい材料である。したがって、乾式エッチング工程を行わず、銅でコンタクトプラグと配線とを同時に形成することができる方法に関して活発に研究されており、このような工程をデュアルダマシン（ｄｕａｌ　ｄａｍａｓｃｅｎｅ）工程と言う。デュアルダマシン工程ではコンタクトホール及び配線を同時に形成し、層間絶縁膜にコンタクトホールと配線形成領域とを予め形成し、銅を積層した後に、ＣＭＰ工程で平坦化して完成させる。
　デュアルダマシン工程のためのデュアルダマシン構造を形成する従来の方法は次のようである。
　図１は特許文献１に係る従来の技術に従って形成されたデュアルダマシン構造を有する半導体装置の断面図を示す。
　図１のデュアルダマシン構造を形成する方法は次の通りである。先に、半導体基板１０上に下部膜１１と層間絶縁膜１２とを順次に積層した後に、前記層間絶縁膜１２をパターニングして下部配線１３を形成する。前記下部配線１３及び前記層間絶縁膜１２上の全面に第１エッチング阻止膜１５、下部金属層間絶縁膜１７、第２エッチング阻止膜１９、上部金属層間絶縁膜２１を順次に形成する。この時に、前記第１及び第２エッチング阻止膜１５、１９はシリコン窒化膜Ｓｉ３Ｎ４などで形成することができ、前記上部及び下部金属層間絶縁膜２１、１７はシリコ酸化膜系列の膜質で形成することができる。フォトレジストパターンを利用して前記上部金属層間絶縁膜２１、前記第２エッチング阻止膜１９、及び前記下部金属層間絶縁膜１７を順次にパターニングして前記第１エッチング阻止膜を露出させる第１リセスされた領域２２を形成する。他のフォトレジストパターンを利用して前記上部金属層間絶縁膜２１をエッチングして前記第２エッチング阻止膜１９の上部に前記第１リセスされた領域２２よりも深さが浅くて、幅が広い第２リセスされた領域２３を形成して前記第２エッチング阻止膜１９の一部を露出させる。この時に、エッチングガスとしては主にフッ化炭素系列のガスを使用する。その後に、前記露出した第２エッチング阻止膜１９をパターニングすると同時に、前記第１リセスされた領域２２を形成する過程で露出した前記第１エッチング阻止膜をパターニングして前記下部配線１３を露出させる。
　前記エッチング過程で、前記第１エッチング阻止膜１５と前記上部金属層間絶縁膜２１とは従来のエッチングガスを使用する時、エッチング選択比が低くて、第２リセスされた領域２３を形成するために前記上部金属層間絶縁膜２１をエッチングする時に、前記第１エッチング阻止膜１５もエッチングされ、さらに、前記下部配線１３もエッチングされる。したがって、前記下部配線１３はエッチングガスと反応して副産物Ｐを作り、前記副産物Ｐは洗浄工程でもよく除去されずに、半導体素子の信頼性を減少させる。
　図２乃至図４は特許文献２に係る他の従来の技術に従って半導体デュアルダマシン構造を形成する方法を示す工程断面図である。
　図２を参照すると、図１の問題点を解決するために、前記下部配線１３及び前記第１エッチング阻止膜１５を保護するように、図２のように、第１リセスされた領域が形成された半導体基板の全面上に反射防止膜（ＢＡＲＣ、ｂｏｔｔｏｍ　ａｎｔｉ−ｒｅｆｒａｃｔｉｖｅ　ｃｏａｔｉｎｇ、２５）をコンフォマルに積層する。
　図３を参照すると、前記反射防止膜２５が積層された半導体基板上にフォトレジストパターンＰＲを形成した後に、前記フォトレジストパターンＰＲを利用して、前記反射防止膜２５をエッチバックして前記上部金属層間絶縁膜２１を露出させる。この時に、前記エッチバック工程により、前記フォトレジストパターンＰＲの下部に第１反射防止膜パターン２５ａが残り、前記第１リセスされた領域２２の側壁と底面とを覆うように、第２反射防止膜パターン２５ｂが残る。前記第２反射防止膜パターン２５ｂの上端は図３のように、前記第２エッチング阻止膜１９よりも高く形成することができる。
　図４を参照すると、前記フォトレジストパターンＰＲを利用して、前記上部金属層間絶縁膜２１を乾式エッチングして第２エッチング阻止膜１９を露出させ、前記第２エッチング阻止膜１９上に前記第１リセスされた領域２２よりも深さが浅くて、幅が広い第２リセスされた領域２３を形成する。第２リセスされた領域２３を形成するために前記上部金属層間絶縁膜２１が乾式エッチングされ、前記第２反射防止膜パターン２５ｂによって前記第２エッチング阻止膜上に酸化物柱（ｆｅｎｃｅ、２１ａ）が形成される。前記酸化物柱２１ａは後続の工程で多様な問題を誘発する。例えば、後続工程でバリヤ金属層を形成する場合に、前記酸化物柱２１ａのプロファイルに従って蒸着しにくい。したがって、前記酸化物柱２１ａが形成されず、下部配線１３を保護することができるデュアルダマシン構造の形成方法が求められる。
大韓民国特２００３−０００１０６１号公報 大韓民国特２００３−００１７８１６号公報
　上述の問題を解決するために、本発明の目的は、酸化物柱が形成されず、下部配線を保護することができるデュアルダマシン構造の形成方法を提供することにある。
　上述の目的を達成するために、本発明は、金属層間絶縁膜を貫通する第１リセスされた領域を下部保護膜で満たし、前記下部保護膜と前記金属層間絶縁膜とを同時にエッチングして前記第１リセスされた領域の上部に前記第１リセスされた領域よりも深さが浅くて、幅が広い第２リセスされた領域を形成し、前記下部保護膜に対して前記金属層間絶縁膜のエッチング選択比が０．５乃至１．５の値になるエッチングガスを使用して前記第２リセスされた領域を形成することを特徴とする。
　さらに具体的に、本発明によるデュアルダマシン工程は次の通りである。先に、下部配線を有する半導体基板の全面上に第１エッチング阻止膜、下部金属層間絶縁膜、第２エッチング阻止膜、及び上部金属層間絶縁膜を順次に形成する。前記上部金属層間絶縁膜、前記第２エッチング阻止膜、及び前記下部金属層間絶縁膜を第１エッチングレシピを使用して連続してパターニングし、前記第１エッチング阻止膜の所定の領域を露出させる第１リセスされた領域を形成する。前記第１リセスされた領域の内部及び前記上部金属層間絶縁膜上に平坦化された表面を有する下部保護膜を形成する。前記下部保護膜及び前記上部金属層間絶縁膜を第２エッチングレシピを使用して連続してパターニングし、前記第１リセスされた領域と重畳され、前記第１リセスされた領域よりも広い幅を有する第２リセスされた領域を形成する。前記第２エッチングレシピは前記上部金属層間絶縁膜のエッチング選択比が前記下部保護膜に対して０．５乃至１．５であるエッチングガスを使用して実施して、前記第１リセスされた領域の底上に下部保護膜パターンを残す。前記下部保護膜パターンを選択的に除去して前記第１エッチング阻止膜の前記所定の領域を露出させる。少なくとも前記第１リセスされた領域により露出した前記第１エッチング阻止膜を除去して前記下部配線を露出させる。
　上述の方法において、前記下部及び上部金属層間絶縁膜は望ましくはシリコンオキシカーバイド(Ｓｉｌｉｃｏｎ　Ｏｘｙｃａｒｂｉｄｅ、ＳｉＯＣ：Ｈ)からなる。前記下部保護膜は望ましくはＨＳＱ(Ｈｙｄｒｏｇｅｎ　Ｓｉｌｅｓｑｕｉｏｘａｎｅ)からなる。
　上述の方法において、前記第２エッチング工程は高比フッ化炭素ＣＶＦＷと低比フッ化炭素ＣＸＦＹとの混合ガスを使用して進行することができる。この時に、前記高比フッ化炭素の化学構造式ＣＶＦＷにおいて、Ｖ／Ｗは０．５以上であり、望ましくは、前記高比フッ化炭素はＣ４Ｆ６、Ｃ５Ｆ８及びＣ４Ｆ８からなるグループより選択された一つの化合物である。前記低比フッ化炭素の化学構造式ＣＸＦＹにおいて、Ｘ／Ｙは０．４以下であり、望ましくは、前記低比フッ化炭素はＣＦ４及びＣ２Ｆ６からなるグループより選択された一つの化合物である。前記低比フッ化炭素ＣＸＦＹに対する前記高比フッ化炭素ＣＶＦＷのガス流量比は望ましくは０．５乃至１．５である。
　上述の方法において、前記第２エッチング工程は高比フッ化炭素ＣＶＦＷとフッ化水素炭素ＣＨＴＦＵとの混合ガスを使用して進行することができる。この時に、前記高比フッ化炭素の化学構造式ＣＶＦＷにおいて、Ｖ／Ｗは０．５以上であり、望ましくは、前記高比フッ化炭素はＣ４Ｆ６、Ｃ５Ｆ８及びＣ４Ｆ８からなるグループより選択された一つの化合物である。前記フッ化水素炭素は望ましくＣＨ３Ｆ、ＣＨ２Ｆ２及びＣＨＦ３からなるグループより選択された一つの化合物である。前記高比フッ化炭素ＣＶＦＷに対する前記フッ化水素炭素ＣＨＴＦＵのガス流量比は望ましくは０．５乃至１．５である。
　本発明のデュアルダマシン工程によると、金属層間絶縁膜を貫通する第１リセスされた領域を下部保護膜で満たし、前記下部保護膜と前記金属層間絶縁膜とを同時にエッチングして前記第１リセスされた領域の上部に前記第１リセスされた領域よりも深さが浅くて、幅が広い第２リセスされた領域を形成し、前記下部保護膜に対して前記金属層間絶縁膜のエッチング選択比が０．５乃至１．５の値になるエッチングガスを使用して副産物や酸化物柱の形成なしに、デュアルダマシン構造を形成することができる。
　以下、添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態で具体化することもできる。むしろ、ここで紹介される実施の形態は開示された内容が徹底的であり、完全になることができるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供されるものである。層が他の層または基板上にあると言及される場合に、それは他の層または基板上に直接形成され得るもの、またはそれらの間に第３の層が介在され得るものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。明細書全体にわたって同一の参照番号で表示された部分は同一の構成要素を示す。
　図５乃至図１０は本発明の望ましい実施の形態に従ってデュアルダマシン構造を形成する方法を示す工程断面図である。
　図５を参照すると、半導体基板１００上に下部膜１１０と層間絶縁膜１２０とを順次に積層する。前記下部膜１１０及び前記層間絶縁膜１２０はシリコン酸化膜系列の膜からなることができる。前記層間絶縁膜をパターニングしてトレンチを形成し、前記トレンチが形成された前記半導体基板１００の全面上に導電膜を積層して前記トレンチ内を満たす。前記導電膜は銅、アルミニウムまたはタングステンで形成することができる。前記導電膜が形成された前記半導体基板１００上に対してＣＭＰ工程を実施して前記層間絶縁膜１２０を露出させ、前記トレンチ内のみに導電膜を残して下部配線１３０を形成する。前記下部配線１３０が形成された前記半導体基板１００に第１エッチング阻止膜１５０、下部金属層間絶縁膜１７０、第２エッチング阻止膜１９０、及び上部金属層間絶縁膜２１０を順次に積層する。前記上部金属層間絶縁膜２１０上に第１フォトレジストパターンＰＲ１を形成する。前記第１及び第２エッチング阻止膜１５０、１９０はシリコン炭化膜ＳｉＣまたはシリコン窒化膜Ｓｉ３Ｎ４からなることができる。前記下部及び上部金属層間絶縁膜１７０、２１０は誘電率が低い物質であり、望ましくは、シリコンオキシカーバイドＳｉＯＣ：Ｈからなることができる。
　図６を参照すると、前記第１フォトレジストパターンＰＲ１を使用して第１エッチングレシピで前記上部金属層間絶縁膜２１０、前記第２エッチング阻止膜１９０及び前記下部金属層間絶縁膜１７０を順次にパターニングする第１エッチング工程を進行して、前記第１エッチング阻止膜１５０を露出させる第１リセスされた領域２２０を形成する。前記第１リセスされた領域２２０はコンタクトホール又はビアホールであり得る。前記第１フォトレジストパターンＰＲ１を除去する。
　図７を参照すると、前記第１リセスされた領域２２０が形成された前記半導体基板１００の全面上に下部保護膜２５０を形成して前記第１リセスされた領域２２０を満たす。この時に、前記下部保護膜２５０は酸化物系列の膜として、望ましくはＨＳＱからなることができる。前記下部保護膜２５０をＣＭＰ工程で平坦化して前記上部金属層間絶縁膜２１０上に前記下部保護膜２５０が所定の厚さを有するようにする。前記平坦化した前記下部保護膜２５０上に第２フォトレジストパターンＰＲ２を形成する。
　図８を参照すると、前記第２フォトレジストパターンＰＲ２を使用して第２エッチングレシピで前記下部保護膜２５０と前記上部金属層間絶縁膜２１０とを同時にパターニングする第２エッチング工程を実施する。この時に、前記第２エッチング工程はインシチュー（ｉｎ−ｓｉｔｕ）方式で進行し、前記下部保護膜２５０が前記第２エッチング阻止膜１９０の高さよりも低くなる時に停止する。前記第２エッチング阻止膜１９０は前記下部金属層間絶縁膜１７０を保護する。前記第２エッチング工程で前記第２エッチング阻止膜１９０の上部に前記第１リセスされた領域２２０よりも深さが浅くて、幅が広い第２リセスされた領域２３０が形成される。前記第２リセスされた領域２３０は主に配線が形成されるグルーブの形態を有する。前記第２フォトレジストパターンＰＲ２の下部と前記第１リセスされた領域２２０の下部とに各々第１下部保護膜パターン２５０ａと第２下部保護膜パターン２５０ｂとが残る。
　前記第２エッチング工程において、もし前記上部金属層間絶縁膜２１０に比べて前記下部保護膜２５０が非常に早いエッチング率を有したら、従来の技術のように、前記第１エッチング阻止膜１５０もパターニングされて前記下部配線１３０が損傷される可能性がある。もし非常に遅いエッチング率を有したら、他の従来の技術のように、前記下部保護膜２５０の側壁を覆う酸化物柱が形成される可能性がある。したがって、エッチングガスを調節して前記下部保護膜２５０に対して前記上部金属層間絶縁膜２１０が０．５乃至１．５のエッチング選択比を有するようにする。前記下部保護膜２５０と前記第２エッチング阻止膜１９０とは少なくとも１０：１のエッチング選択比を有するようにする。このために、前記エッチングガスとしては高比フッ化炭素ＣＶＦＷと低比フッ化炭素ＣＸＦＹとの混合ガスを使用することができる。この時に、前記高比フッ化炭素の化学構造式ＣＶＦＷにおいて、Ｖ／Ｗは０．５以上であり、望ましくは、前記高比フッ化炭素はＣ４Ｆ６、Ｃ５Ｆ８、及びＣ４Ｆ８からなるグループより選択された一つの化合物である。前記低比フッ化炭素の化学構造式ＣＸＦＹにおいて、Ｘ／Ｙは０．４以下であり、望ましくは、前記低比フッ化炭素はＣＦ４及びＣ２Ｆ６からなるグループより選択された一つの化合物である。前記エッチングガスとして前記高比フッ化炭素ＣＶＦＷと前記低比フッ化炭素ＣＸＦＹとの混合ガスを使用する時に、前記低比フッ化炭素ＣＸＦＹに対する前記高比フッ化炭素ＣＶＦＷのガス流量比は望ましくは０．５乃至１．５である。前記第２エッチング工程は前記エッチングガスとして高比フッ化炭素ＣＶＦＷとフッ化水素炭素ＣＨＴＦＵとの混合ガスを使用することができる。この時に、前記フッ化水素炭素は望ましくはＣＨ３Ｆ、ＣＨ２Ｆ２、及びＣＨＦ３からなるグループより選択された一つの化合物である。前記エッチングガスとして高比フッ化炭素ＣＶＦＷとフッ化水素炭素ＣＨＴＦＵとの混合ガスを使用する時に、前記高比フッ化炭素ＣＶＦＷに対する前記フッ化水素炭素ＣＨＴＦＵのガス流量比は望ましくは０．５乃至１．５である。
　図９を参照すると、前記第２フォトレジストパターンＰＲ２を除去する。前記下部保護膜パターン２５０ａ、２５０ｂを湿式エッチングで除去し、この時に、フッ酸ＨＦ溶液を使用することができる。
　図１０を参照すると、前記上部金属層間絶縁膜２１０をエッチングマスクとして使用して前記露出した第２エッチング阻止膜１９０を除去する。この時に、前記第１リセスされた領域２２０の下部に露出した前記第１エッチング阻止膜１５０も同時に除去され、前記下部配線１３０が露出して前記第１リセスされた領域２２０と第２リセスされた領域２３０とを具備するデュアルダマシンコンタクトホールが完成する。
　後続工程で前記デュアルダマシンコンタクトホールが形成された前記半導体基板１００の全面上にバリヤ金属層と銅膜とを順次に積層した後に、ＣＭＰ工程で平坦化して、デュアルダマシン構造の銅配線を完成させる。
　半導体製造工程に利用することができる。
従来の技術に従って形成されたデュアルダマシン構造を有する半導体装置の断面図を示す。 従来の技術に従ってデュアルダマシン構造を形成する過程を示す工程断面図である。 従来の技術に従ってデュアルダマシン構造を形成する過程を示す工程断面図である。 従来の技術に従ってデュアルダマシン構造を形成する過程を示す工程断面図である。 本発明の望ましい実施の形態に従ってデュアルダマシン構造を形成する過程を示す工程断面図である。 本発明の望ましい実施の形態に従ってデュアルダマシン構造を形成する過程を示す工程断面図である。 本発明の望ましい実施の形態に従ってデュアルダマシン構造を形成する過程を示す工程断面図である。 本発明の望ましい実施の形態に従ってデュアルダマシン構造を形成する過程を示す工程断面図である。 本発明の望ましい実施の形態に従ってデュアルダマシン構造を形成する過程を示す工程断面図である。 本発明の望ましい実施の形態に従ってデュアルダマシン構造を形成する過程を示す工程断面図である。
符号の説明
ＰＲ２　第２フォトレジストパターン
１００　半導体基板
１１０　下部膜
１２０　層間絶縁膜
１３０　下部配線
１５０　第１エッチング阻止膜
１７０　下部金属層間絶縁膜
１９０　第２エッチング阻止膜
２１０　上部金属層間絶縁膜
２２０　第１リセスされた領域
２５０　下部保護膜

Claims (14)

  1. 　下部配線を有する半導体基板の全面上に第１エッチング阻止膜、下部金属層間絶縁膜、第２エッチング阻止膜、及び上部金属層間絶縁膜を順次に形成し、
    　前記上部金属層間絶縁膜、前記第２エッチング阻止膜、及び前記下部金属層間絶縁膜を第１エッチングレシピを使用して連続してパターニングし、前記第１エッチング阻止膜の所定の領域を露出させる第１リセスされた領域を形成し、
    　前記第１リセスされた領域の内部及び前記上部金属層間絶縁膜上に平坦化した表面を有する下部保護膜を形成し、
    　前記下部保護膜及び前記上部金属層間絶縁膜を第２エッチングレシピを使用して連続してパターニングして、前記第１リセスされた領域と重畳され、前記第１リセスされた領域よりも広い幅を有する第２リセスされた領域を形成し、前記第２エッチングレシピは前記上部金属層間絶縁膜のエッチング選択比が前記下部保護膜に対して０．５乃至１．５であるエッチングガスを使用して実施して、前記第１リセスされた領域の底上に下部保護膜パターンを残し、
    　前記下部保護膜パターンを選択的に除去して前記第１エッチング阻止膜の前記所定の領域を露出させ、
    　少なくとも前記第１リセスされた領域により露出した前記第１エッチング阻止膜を除去して前記下部配線を露出させる、
    ことを含むことを特徴とするデュアルダマシン工程。
  2. 　前記上部及び下部金属層間絶縁膜はシリコンオキシカーバイドＳｉＯＣ：Ｈからなることを特徴とする請求項１に記載のデュアルダマシン工程。
  3. 　前記下部保護膜はＨＳＱからなることを特徴とする請求項１に記載のデュアルダマシン工程。
  4. 　前記第２エッチングレシピは高比フッ化炭素ＣＶＦＷと低比フッ化炭素ＣＸＦＹとの混合ガスをエッチングガスとして使用して進行することを特徴とする請求項１に記載のデュアルダマシン工程。
  5. 　前記高比フッ化炭素の化学構造式ＣＶＦＷにおいて、Ｖ／Ｗが０．５以上であることを特徴とする請求項４に記載のデュアルダマシン工程。
  6. 　前記高比フッ化炭素はＣ４Ｆ６、Ｃ５Ｆ８、及びＣ４Ｆ８からなるグループより選択された一つの化合物であることを特徴とする請求項５に記載のデュアルダマシン工程。
  7. 　前記低比フッ化炭素の化学構造式ＣＸＦＹにおいて、Ｘ／Ｙが０．４以下であることを特徴とする請求項４に記載のデュアルダマシン工程。
  8. 　前記低比フッ化炭素はＣＦ４及びＣ２Ｆ６からなるグループより選択された一つの化合物であることを特徴とする請求項７に記載のデュアルダマシン工程。
  9. 　前記低比フッ化炭素ＣＸＦＹに対する前記高比フッ化炭素ＣＶＦＷのガス流量比は０．５乃至１．５であることを特徴とする請求項４に記載のデュアルダマシン工程。
  10. 　前記第２エッチングレシピは高比フッ化炭素ＣＶＦＷとフッ化水素炭素ＣＨＴＦＵとの混合ガスをエッチングガスとして使用して進行することを特徴とする請求項１に記載のデュアルダマシン工程。
  11. 　前記高比フッ化炭素の化学構造式ＣＶＦＷにおいて、Ｖ／Ｗが０．５以上であることを特徴とする請求項１０に記載のデュアルダマシン工程。
  12. 　前記高比フッ化炭素はＣ４Ｆ６、Ｃ５Ｆ８、及びＣ４Ｆ８からなるグループより選択された一つの化合物であることを特徴とする請求項１１に記載のデュアルダマシン工程。
  13. 　前記フッ化水素炭素はＣＨ３Ｆ、ＣＨ２Ｆ２、及びＣＨＦ３からなるグループより選択された一つの化合物であることを特徴とする請求項１０に記載のデュアルダマシン工程。
  14. 　前記高比フッ化炭素ＣＶＦＷに対する前記フッ化水素炭素ＣＨＴＦＵのガス流量比は０．５乃至１．５であることを特徴とする請求項１０に記載のデュアルダマシン工程。
JP2003303596A 2002-09-19 2003-08-27 デュアルダマシン工程 Pending JP2004111950A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0057192A KR100441685B1 (ko) 2002-09-19 2002-09-19 듀얼 다마신 공정

Publications (1)

Publication Number Publication Date
JP2004111950A true JP2004111950A (ja) 2004-04-08

Family

ID=31987484

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003303596A Pending JP2004111950A (ja) 2002-09-19 2003-08-27 デュアルダマシン工程

Country Status (3)

Country Link
US (1) US7033944B2 (ja)
JP (1) JP2004111950A (ja)
KR (1) KR100441685B1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7541281B2 (en) 2004-11-01 2009-06-02 Nec Electronics Corporation Method for manufacturing electronic device
US7569478B2 (en) 2005-08-25 2009-08-04 Tokyo Electron Limited Method and apparatus for manufacturing semiconductor device, control program and computer storage medium

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100632473B1 (ko) * 2004-08-03 2006-10-09 삼성전자주식회사 염기성 물질 확산 장벽막을 사용하는 미세 전자 소자의듀얼 다마신 배선의 제조 방법
US7915735B2 (en) 2005-08-05 2011-03-29 Micron Technology, Inc. Selective metal deposition over dielectric layers
US20090093114A1 (en) * 2007-10-09 2009-04-09 Sean David Burns Method of forming a dual-damascene structure using an underlayer
KR100965031B1 (ko) * 2007-10-10 2010-06-21 주식회사 하이닉스반도체 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법
US7910477B2 (en) * 2007-12-28 2011-03-22 Texas Instruments Incorporated Etch residue reduction by ash methodology
US9425093B2 (en) * 2014-12-05 2016-08-23 Tokyo Electron Limited Copper wiring forming method, film forming system, and storage medium
US10304725B2 (en) * 2016-08-26 2019-05-28 Tokyo Electron Limited Manufacturing methods to protect ULK materials from damage during etch processing to obtain desired features
TWI796358B (zh) * 2017-09-18 2023-03-21 美商應用材料股份有限公司 選擇性蝕刻的自對準通孔製程

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4427083A (en) 1979-10-23 1984-01-24 Poldenvale Ltd. Livestock weighing apparatus
US4804052A (en) 1987-11-30 1989-02-14 Toledo Scale Corporation Compensated multiple load cell scale
US5734128A (en) 1994-06-07 1998-03-31 Bbbb's Distributing, Inc. Weighing crate for livestock
US5724267A (en) 1996-07-02 1998-03-03 Richards; James L. Weight measuring apparatus using a plurality of sensors
US6057239A (en) * 1997-12-17 2000-05-02 Advanced Micro Devices, Inc. Dual damascene process using sacrificial spin-on materials
US6340435B1 (en) * 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
US6329118B1 (en) * 1999-06-21 2001-12-11 Intel Corporation Method for patterning dual damascene interconnects using a sacrificial light absorbing material
KR100340061B1 (ko) * 1999-06-30 2002-06-12 박종섭 반도체소자에서의 개선된 듀얼 대머신 공정
US6362093B1 (en) * 1999-08-20 2002-03-26 Taiwan Semiconductor Manufacturing Company Dual damascene method employing sacrificial via fill layer
JP3346475B2 (ja) * 2000-01-18 2002-11-18 日本電気株式会社 半導体集積回路の製造方法、半導体集積回路
US6720249B1 (en) * 2000-04-17 2004-04-13 International Business Machines Corporation Protective hardmask for producing interconnect structures
KR100399064B1 (ko) * 2000-06-30 2003-09-26 주식회사 하이닉스반도체 반도체 소자 제조방법
US6455411B1 (en) * 2000-09-11 2002-09-24 Texas Instruments Incorporated Defect and etch rate control in trench etch for dual damascene patterning of low-k dielectrics
US6629056B2 (en) 2001-03-29 2003-09-30 Hee Chul Han Apparatus and method for measuring a weight load exerted by a leg of a lab animal
KR20030002623A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 제조방법
US6753250B1 (en) * 2002-06-12 2004-06-22 Novellus Systems, Inc. Method of fabricating low dielectric constant dielectric films

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7541281B2 (en) 2004-11-01 2009-06-02 Nec Electronics Corporation Method for manufacturing electronic device
US7569478B2 (en) 2005-08-25 2009-08-04 Tokyo Electron Limited Method and apparatus for manufacturing semiconductor device, control program and computer storage medium

Also Published As

Publication number Publication date
US7033944B2 (en) 2006-04-25
US20040058538A1 (en) 2004-03-25
KR100441685B1 (ko) 2004-07-27
KR20040025287A (ko) 2004-03-24

Similar Documents

Publication Publication Date Title
US6638871B2 (en) Method for forming openings in low dielectric constant material layer
KR100653722B1 (ko) 저유전막을 갖는 반도체소자의 제조방법
KR100487948B1 (ko) 이중 다마신 기술을 사용하여 비아콘택 구조체를 형성하는방법
US7754601B2 (en) Semiconductor interconnect air gap formation process
US7615494B2 (en) Method for fabricating semiconductor device including plug
US8709942B2 (en) Methods for fabricating semiconductor devices
JP2005026659A (ja) フラッシュ素子のビットライン形成方法
JP2004080044A (ja) トレンチ側壁のバッファー層を使用して半導体装置用金属配線を形成する方法及びそれにより製造された装置
TWI791850B (zh) 保護低k層的方法
JP2003045969A (ja) デュアルダマシン工程を利用した配線形成方法
KR100441685B1 (ko) 듀얼 다마신 공정
JP2010161166A (ja) 配線の形成方法
CN113053805B (zh) 半导体结构的形成方法及半导体结构
CN1661799B (zh) 半导体器件
TWI578440B (zh) 導體插塞及其製造方法
JP2005197692A (ja) 半導体素子のデュアルダマシンパターン形成方法
KR100780680B1 (ko) 반도체 소자의 금속배선 형성방법
KR20170012220A (ko) 메모리 셀 및 소스 라인의 산화가 없는 마스킹층의 건식 에칭 방법
KR100607323B1 (ko) 반도체 소자의 금속배선 형성방법
US20020072217A1 (en) Method for improving contact reliability in semiconductor devices
US12068167B2 (en) Self-aligned double patterning
KR20050046428A (ko) 듀얼 다마신 공정을 이용한 반도체 소자의 형성 방법
JP2009253246A (ja) 半導体装置および半導体装置の製造方法
KR100737701B1 (ko) 반도체 소자의 배선 형성 방법
KR101035396B1 (ko) 반도체 장치의 패턴 형성 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060317

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091117

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100121

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100309